JP4123508B2 - スイッチング電源装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、スイッチング素子のゼロ電圧スイッチングを実現するスイッチング電源装置に関する。
【０００２】
【発明が解決しようとする課題】
一般に、電源システムにおける共通の技術的課題とは、システムの小型化，高効率化，低ノイズ化，低コスト化、高信頼性化である。とりわけ、スイッチング電源装置の小型化のためには、スイッチング周波数を高くしてトランス，インダクタ，コンデンサなどの回路部品を小型化する必要がある。しかし、スイッチング周波数の増加に伴いスイッチングロスが増加すると共に、駆動回路の寄生容量の充放電に伴うスイッチングロスも増加する。そこでスイッチングロスを低減し、周波数を高周波化して装置を小型化、高効率化する技術手段としてスイッチング周波数を基本波とする共振回路を用いたスイッチング電源が数多く提案されている。
【０００３】
しかし、従来の電圧共振型スイッチング電源では、共振による電圧ストレスの増加に起因し、スイッチ素子の耐圧増加によるコストアップおよび高耐圧素子の内部抵抗増加によるオンロスの増加などが問題となる。また、電流共振型スイッチング電源では、ゼロ電流スイッチングによりスイッチングノイズが低減されるが、完全な電流共振状態では、スイッチ素子の寄生容量の充放電がハードスイッチングとなるため、周波数の高周波化に伴いスイッチングロスおよびスイッチングノイズが増加する。さらに、これらの電圧共振型および電流共振型スイッチング電源では、出力電圧の安定化を図るためにスイッチング素子を周波数制御する場合が多い。
【０００４】
一方、２個のＦＥＴスイッチング素子を交互にオンオフし、負荷を誘導性負荷にし、スイッチング素子の寄生容量を充放電する期間に、双方のスイッチング素子がオフになるデッドタイムを設けると、次にオンになるＦＥＴのボディダイオードにオン期間の始まる時点で回生電流が流れ、この期間のスイッチング素子の両端電圧をゼロにする。そして、この期間にゲート電圧をオンにすれば、ゼロ電圧スイッチングが実現されるスイッチング電源装置も提案されている。この方法では電圧波形は矩形波となり、スイッチング素子のパルス導通幅（ＰＷＭ）制御が可能となる。
【０００５】
しかし、ゼロ電圧スイッチングを実現するためには、常にオン期間の始まる時点でＦＥＴのボディーダイオードに回生電流が流れる程度に、トランスまたはフィルタのインダクタンスを小さくする必要があり、その結果、回路には大きな無効電流が流れ、スイッチング素子およびコンデンサのコンダクションロスが増加する。こうした回路の無効電流を少なくするために、新たに転流用のインダクタと半導体の補助スイッチを回路に追加し、次の主スイッチング素子がオンする前に補助スイッチをオンにすれば、主スイッチング素子はゼロ電圧スイッチングの状態でオンできるが、補助スイッチまではゼロ電圧スイッチングにすることはできず、結局は新たなノイズを発生する原因ともなる。また、補助スイッチのタイミング回路および駆動回路も必要となり、コスト的に問題となる。
【０００６】
本発明は、上記の課題に着目して成されたものであって、その目的は、デッドタイム生成用の回路を必要とせずに、常にゼロ電圧スイッチングを実現できるスイッチング電源装置を得ることにある。
【０００７】
【課題を解決するための手段】
本発明の請求項１のスイッチング電源装置は、直列接続された一対の電圧源と、 この一対の電圧源の両端間に直列接続される第１および第２のスイッチング素子と、前記第１および第２のスイッチング素子の駆動回路とからなり、前記一対の電圧源の接続点と、前記第１および第２のスイッチング素子の接続点との間に負荷が接続されると共に、前記駆動回路は、第１の可飽和トランスの一次巻線および第１のダイオードからなる直列回路と、第２の可飽和トランスの一次巻線および第２のダイオードからなる直列回路とを、前記一対の電圧源の接続点と前記第１および第２のスイッチング素子の接続点との間にそれぞれ接続し、前記第１の可飽和トランスの一次巻線および前記第１のダイオードの接続点と、前記第２の可飽和トランスの一次巻線および前記第２のダイオードの接続点との間に、制御抵抗を接続し、前記第１および第２の可飽和トランスの二次巻線を、それぞれ駆動巻線として前記第１および第２のスイッチング素子の制御端子に接続して構成され、前記第１の可飽和トランスは、飽和するまでは二次巻線から発生する電圧により前記第１のスイッチング素子のオン状態を保持し、飽和するとその飽和インダクタンスを利用して、前記第１のスイッチング素子の制御端子に蓄積される電荷を放電し、かつ前記第１および第２のスイッチング素子に存在する寄生容量を充放電させ、飽和が開放すると前記制御抵抗に励磁電流を流し、前記第２の可飽和トランスは、飽和するまでは二次巻線から発生する電圧により前記第２のスイッチング素子のオン状態を保持し、飽和するとその飽和インダクタンスを利用して、前記第２のスイッチング素子の制御端子に蓄積される電荷を放電し、かつ前記第１および第２のスイッチング素子に存在する寄生容量を充放電させ、飽和が開放すると前記制御抵抗に励磁電流を流すように構成したものである。
【０００８】
この場合、一方の電圧源から第１の飽和トランスの一次巻線に電圧が印加されると、第１の飽和トランスの磁心が飽和するまで第１のスイッチング素子をオンするに十分な電圧が二次巻線に発生する。やがて、第１の飽和トランスの磁心が飽和すると、第１の飽和トランスの飽和インダクタンスと第１のスイッチング素子の制御端子容量が共振して、第１のスイッチング素子の制御端子に蓄積した電荷が急速に放電し、この第１のスイッチング素子はターンオフする。さらには、可飽和トランスの飽和インダクタンスと第１および第２のスイッチング素子の寄生容量との間でも共振が生じ、第２のスイッチング素子はその両端間電圧がゼロの状態でターンオンできる。これは第２の飽和トランスについても同様で、第１のスイッチング素子はその両端間電圧がゼロの状態でターンオンできる。そして、これらの各スイッチング素子のオン・オフ動作に伴ない、各電圧源から負荷に交番電圧が供給される。
【０００９】
このように、各スイッチング素子の寄生容量を充放電するだけでなく、スイッチング素子の制御端子に存在する駆動回路の寄生容量も、可飽和トランスの飽和に伴ない急速に放電させることができるので、電力損失を極めて小さくできる。しかも、各可飽和トランスのリセット時にのみ、制御抵抗に励磁電流が流れるので、各スイッチング素子の制御に際しては、この制御抵抗を調整するだけでよく、回路構成を簡単にできる。したがって、デッドタイム生成用の回路を必要とせずに、常にゼロ電圧スイッチングを実現できる。
【００１０】
また本発明の請求項２におけるスイッチング電源装置は、前記制御抵抗を可変可能に構成したことを特徴とする。
【００１１】
制御抵抗を可変すると、各可飽和トランスのリセット磁束が変化し、各スイッチング素子のパルス幅を制御できる。したがって、例えば負荷電力に応じて制御抵抗を可変するフィードバック回路を設けると、負荷に安定した電力を供給できる。
【００１２】
また本発明の請求項３におけるスイッチング電源装置は、前記一対の電圧源の接続点と、前記第１および第２のスイッチング素子の接続点との間に主トランスの一次巻線を接続し、この主トランスの二次巻線に誘起される電圧を整流器で整流して前記負荷に供給する構成としたものである。
【００１３】
このようにすると、直流動作の負荷に対して高効率で所望の電力を供給することができる。
【００１４】
また本発明の請求項４におけるスイッチング電源装置は、前記主トランスの二次巻線と二次側コンデンサとの直列共振回路を接続して構成される。
【００１５】
この場合、負荷への出力電流が増加しても、トランスの二次巻線と二次側コンデンサとによる直列共振回路により、力率は改善され効率は低下しない。
【００１６】
【発明の実施形態】
以下、本発明におけるスイッチング電源装置の好ましい実施態様について、添付図面を参照しながら詳細に説明する。
【００１７】
図１〜図１３は、本発明の第１実施例を示す基本回路図で、１，２は入力電源（図示せず）からの直流入力電圧Ｅiを印加する入力端子であって、この入力端子１，２間には、いずれもＭＯＳ型ＦＥＴからなる第１のスイッチング素子ＦＥＴ1と第２のスイッチング素子ＦＥＴ2の直列回路と、直流入力電圧Ｅiの半分すなわち電圧Ｅi／２をその両端間に生成する同一特性のコンデンサＣ1，Ｃ2の直列回路がそれぞれ接続される。また、３はスイッチング素子ＦＥＴ1の発振起動用に接続された起動回路で、これは入力端子１，２間に接続される抵抗ＲbとコンデンサＣbとの直列回路と、アノードを抵抗ＲbとコンデンサＣbとの接続点に接続し、カソードをスイッチング素子ＦＥＴ1，ＦＥＴ2の接続点に接続したダイオードＤbとにより構成される。図１では回路構成として明示していないが、スイッチング素子ＦＥＴ1，ＦＥＴ2のドレイン・ソース間には、ソースからドレインに向けて導通するボディダイオードＤs1，Ｄs2と、寄生容量Ｃs1，Ｃs2が、それぞれスイッチング素子ＦＥＴ1，ＦＥＴ2の特性として存在する。
【００１８】
４は、２個の可飽和トランスＳＴ1，ＳＴ2を備えたスイッチング素子ＦＥＴ1，ＦＥＴ2の駆動回路である。この駆動回路４は、カソードをスイッチング素子ＦＥＴ1，ＦＥＴ2の接続点に接続したダイオードＤ1と、アノードをスイッチング素子ＦＥＴ1，ＦＥＴ2の接続点に接続したダイオードＤ2と、ダイオードＤ1とアノードとダイオードＤ2のカソードとの間に接続した制御抵抗Ｒcと、ダイオードＤ1と抵抗Ｒcとの接続点に一次巻線Ｎp1のドット側端子を接続し、コンデンサＣ1，Ｃ2の接続点に一次巻線Ｎp1の非ドット側端子を接続した第１の可飽和トランスＳＴ1と、ダイオードＤ2と抵抗Ｒcとの接続点にドット側端子を接続し、コンデンサＣ1，Ｃ2の接続点に非ドット側端子を接続した第２の可飽和トランスＳＴ2とにより構成される。そして、第１の可飽和トランスＳＴ1の二次巻線は、前記第１のスイッチング素子ＦＥＴ1のゲート駆動巻線Ｎg1として、非ドット側端子がスイッチング素子ＦＥＴ1のゲートに接続され、ドット側端子が起動回路３を構成する抵抗ＲbとコンデンサＣbとの接続点に接続される。また、第２の可飽和トランスＳＴ2の二次巻線は、前記第２のスイッチング素子ＦＥＴ2のゲート駆動巻線Ｎg2として、ドット側端子がスイッチング素子ＦＥＴ2のゲートに接続され、非ドット側端子がスイッチング素子ＦＥＴ2のソースに接続される。さらに負荷５は、スイッチング素子ＦＥＴ1，ＦＥＴ2の接続点と、コンデンサＣ1，Ｃ2の接続点との間に接続される。
【００１９】
図２は、可飽和トランスＳＴ1，ＳＴ2の磁束密度Ｂ（Ｂ１，Ｂ２）と磁界の強さＨ（Ｈ１，Ｈ２）との関係を示すグラフである。可飽和トランスＳＴ1，ＳＴ2は同一特性を有し、図２に示すように、ヒステリシス面積ができる限り小さい理想ヒステリシスループで表わされるものと仮定して使用する。Ｌs1，Ｌs2は可飽和トランスＳＴ1，ＳＴ2の飽和インダクタンスであって、この値を調整するのに、外付けの線形インダクタンス素子を直列に追加してもよい。図１に示す回路では、可飽和トランスＳＴ1，ＳＴ2の磁束がマイナーループＭＬで動作するようになっている。また、可飽和トランスＳＴ1，ＳＴ2が飽和していない状態のインダクタンスＬm1，Ｌm2は無限大になる。
【００２０】
前記第１の可飽和トランスＳＴ1は、直列に接続されたダイオードＤ1を通して駆動され、別のダイオードＤ2および抵抗Ｒcを通してリセットされる。同様に、第２の可飽和トランスＳＴ2は、直列に接続されたダイオードＤ2を通して駆動され、別のダイオードＤ1および抵抗Ｒcを通してリセットされる。その際、リセット期間のみ抵抗Ｒcを通して励磁電流が流れるために、一次巻線Ｎp1，Ｎp2に加わる電圧は、駆動期間よりリセット期間の方が励磁電流と抵抗Ｒcとの積による電圧降下分だけ低くなり、各可飽和トランスＳＴ1，ＳＴ2の磁束は駆動期間に移動する側に偏磁し、それぞれ駆動期間の後半に飽和する。つまり、各可飽和トランスＳＴ1，ＳＴ2における磁束のリセット量の制御は、抵抗Ｒcを可変して簡単に行えるように構成されている。
【００２１】
次に、図３〜図６に示す各状態毎の等価回路と、図７に示す可飽和トランスＳＴ1，ＳＴ2のヒステリシスループとを参照しながら、上記構成における動作を説明する。
【００２２】
先ず電源が投入され、入力端子１，２間に所定の直流入力電圧Ｅiが印加されると、起動回路３の抵抗Ｒbを通してコンデンサＣbが充電される。コンデンサＣbの充電電圧は、可飽和トランスＳＴ1のゲート駆動巻線Ｎg1を経由してスイッチング素子ＦＥＴ1のゲートに加わり、スイッチング素子ＦＥＴ1のゲート閾値電圧に達すると、スイッチング素子ＦＥＴ1に電流が流れ、コンデンサＣ1の電圧、即ち、直流入力電圧Ｅiの半分の電圧Ｅi／２が可飽和トランスＳＴ1の一次巻線Ｎp1に加わる。こうなると、磁気的に結合された一次巻線Ｎp1からゲート駆動巻線Ｎg1への正帰還により、スイッチング素子ＦＥＴ1のゲート電圧は更に上昇して、このスイッチング素子ＦＥＴ1は急速にターンオンし、可飽和トランスＳＴ1が飽和するまでスイッチング素子ＦＥＴ1のオン状態が保持される。 スイッチング素子ＦＥＴ1がオンで、可飽和トランスＳＴ1が飽和するまでの状態は、図３の状態１にて等価的に表わせる。この状態１では、コンデンサＣ１の端子電圧Ｅi／２が負荷５に印加され、負荷５の一方向に電流が流れる。また、そのときの各可飽和トランスＳＴ1，ＳＴ2は、図７に示すヒステリシスループの「１」に相当する部分で、それぞれの磁束密度Ｂ１，Ｂ２が変化している。
【００２３】
その後、可飽和トランスＳＴ1が飽和すると、ゲート駆動巻線Ｎg1のインピーダンスが極めて小さくなり、スイッチング素子ＦＥＴ1のゲート・ソース間容量とゲート駆動巻線Ｎg1の飽和インダクタンスＬs1が共振する。この共振によって、スイッチング素子ＦＥＴ1のゲート・ソース間容量の電荷が急速に放電され、スイッチング素子ＦＥＴ1のゲート・ソース間電圧が閾値電圧以下になり、スイッチング素子ＦＥＴ1はターンオフする。可飽和トランスＳＴ1の磁心が飽和してスイッチング素子ＦＥＴ1がターンオフする期間、飽和インダクタンスＬs1の電流は増加する。
【００２４】
スイッチング素子ＦＥＴ1がターンオフすると、別のスイッチング素子ＦＥＴ2はオフ状態にあるために、可飽和トランスＳＴ1を構成する一次巻線Ｎp1の飽和インダクタンスＬs1とスイッチング素子ＦＥＴ1，ＦＥＴ2が共振して、スイッチング素子ＦＥＴ1のドレイン・ソース間の寄生容量Cs1は充電される一方で、スイッチング素子ＦＥＴ2のドレイン・ソース間の寄生容量Cs2は放電される。こうなると、スイッチング素子ＦＥＴ1のドレイン・ソース間の電圧ＶFET1はゼロから上昇してＥiに達し、スイッチング素子ＦＥＴ2のドレイン・ソース間の電圧ＶFET2はＥiから下降してゼロになる。この後、可飽和トランスＳＴ1に残留するエネルギーはスイッチング素子ＦＥＴ2のボディダイオードＤs2を通して入力電源側に回生される。
【００２５】
可飽和トランスＳＴ1が飽和した状態は、図４の状態２にて等価的に表わせる。このときの各可飽和トランスＳＴ1，ＳＴ2は、図７に示すヒステリシスループの「２」に相当する部分で、それぞれの磁束密度Ｂ１，Ｂ２が変化している。この状態２は、詳しくはさらにスイッチング素子ＦＥＴ1のゲート・ソース間容量とゲート駆動巻線Ｎg1の飽和インダクタンスＬs1とによる共振期間と、一次巻線Ｎp1の飽和インダクタンスＬs1とスイッチング素子ＦＥＴ1，ＦＥＴ2の各寄生容量Cs1，Ｃs2とによる共振期間と、可飽和トランスＳＴ1の残留エネルギーの回生期間が存在する。
【００２６】
寄生容量Cs1，Cs2の充放電に伴ない、可飽和トランスＳＴ2の電圧極性が反転すると、ダイオードＤ1はオフする一方で、別のダイオードＤ2はオンする。可飽和トランスＳＴ1が飽和から開放された時点の状態は、図５の状態３にて等価的に表わせる。このときの各可飽和トランスＳＴ1，ＳＴ2は、図７に示すヒステリシスループの「３」に相当する部分に、その磁束密度Ｂ１，Ｂ２が位置している。
【００２７】
こうなると、可飽和トランスＳＴ2の一次巻線Ｎp2からゲート駆動巻線Ｎg2への正帰還により、スイッチング素子ＦＥＴ2のゲート・ソース間に正の電圧が加わって、スイッチング素子ＦＥＴ2がターンオンする。この時点では、既にスイッチング素子ＦＥＴ2のドレイン・ソース間電圧は寄生容量Ｃs2が放電していてゼロとなっているので、デッドタイム生成用の特別な回路を必要とせずに、常に自動的にゼロ電圧スイッチングが実現される。そして、スイッチング素子ＦＥＴ2のオン状態は、可飽和トランスＳＴ2が飽和するまで保持される。
【００２８】
このスイッチング素子ＦＥＴ2がオンで、可飽和トランスＳＴ2が飽和していない状態は、図６の状態４にて等価的に表わせる。この状態４では、コンデンサＣ２の端子電圧Ｅi／２が負荷５に印加され、状態１とは逆方向に負荷５への電流が流れる。
【００２９】
その後、可飽和トランスＳＴ2が飽和すると、ゲート駆動巻線Ｎg2のインピーダンスが極めて小さくなり、スイッチング素子ＦＥＴ2のゲート・ソース間容量とゲート駆動巻線Ｎg2の飽和インダクタンスＬs2との間で共振が生じる。この共振によって、スイッチング素子ＦＥＴ2のゲート・ソース間容量の電荷が急速に放電され、スイッチング素子ＦＥＴ2のゲート・ソース間電圧が閾値電圧以下になって、スイッチング素子ＦＥＴ2はターンオフする。可飽和トランスＳＴ2の磁心が飽和してスイッチング素子ＦＥＴ2がターンオフする期間、飽和インダクタンスＬs2の電流は増加する。
【００３０】
スイッチング素子ＦＥＴ2がターンオフすると、スイッチング素子ＦＥＴ1はオフ状態にあるため、一次巻線Ｎp2の飽和インダクタンスＬs2とスイッチング素子ＦＥＴ1，ＦＥＴ2が共振して、スイッチング素子ＦＥＴ2のドレイン・ソース間の寄生容量Cs2は充電される一方で、スイッチング素子ＦＥＴ1のドレイン・ソース間の寄生容量Cs1は放電される。すなわち、スイッチング素子ＦＥＴ2のドレイン・ソース間の電圧ＶFET2はゼロから上昇してＥiに達し、スイッチング素子ＦＥＴ1のドレイン・ソース間の電圧ＶFET1はＥiから下降してゼロになる。
【００３１】
この後、可飽和トランスＳＴ2に残留するエネルギーはスイッチング素子ＦＥＴ1のボディダイオードＤs1を通して入力電源側に回生される。寄生容量Cs1，Cs2の充放電に伴ない、可飽和トランスＳＴ1の電圧極性が反転すると、ダイオードＤ2はオフする一方で、別のダイオードＤ1はオンする。こうなると、可飽和トランスＳＴ2の一次巻線Ｎp2からゲート駆動巻線Ｎg2への正帰還により、スイッチング素子ＦＥＴ1のゲート・ソース間に正の電圧が加わって、スイッチング素子ＦＥＴ2がターンオンする。この時点では、既にスイッチング素子ＦＥＴ1のドレイン・ソース間電圧は寄生容量Ｃs1が放電していてゼロとなっている。その後は、上記一連の動作が繰り返されることになる。
【００３２】
次に、上記回路構成に基づく実験結果を図８以下で示す。図８は各部の波形で、トレース１はスイッチング素子ＦＥＴ1のドレイン・ソース間電圧（200V/1div），トレース２は可飽和トランスＳＴ1の一次巻線Ｎp1を流れる電流（500mA/1div），トレース３は可飽和トランスＳＴ1のゲート駆動巻線Ｎg1の電圧（20V/1div），トレース４は可飽和トランスＳＴ1のゲート駆動巻線Ｎg1を流れる電流（1A/1div）を表わしていて、横軸の時間は1μs/1divである。また、これらの波形で細点線は各々ゼロ点を表している。
【００３３】
t1〜t6は動作のタイミングを表しており、t1からt2までは可飽和トランスＳＴ1が飽和していない駆動期間、すなわち前述の状態１を表わしている。この期間t1〜t2において、スイッチング素子ＦＥＴ1のゲート・ソース間には、図８のトレース３に示すように、コンデンサＣ1にて生成される電源電圧Ｅi／２のＮg1／Ｎp1倍の電圧が加わりオン状態が保持される。この時、可飽和トランスＳＴ1にはトレース２に示すように、数mA程度の励磁電流が流れるのみである。
【００３４】
t2の時点で可飽和トランスＳＴ1が飽和すると、可飽和トランスＳＴ1のゲート駆動巻線Ｎg1の飽和インダクタンスＬs1と、スイッチング素子ＦＥＴ1のゲート・ソース間容量による共振が生じ、t2からt3にかけてトレース４に示す様なスイッチング素子ＦＥＴ1のゲート・ソース間容量を放電する逆向きの電流が流れる。このためトレース３に示すように、スイッチング素子ＦＥＴ1のゲート・ソース電圧は急速に減少し、スイッチング素子ＦＥＴ1はカットオフするが、スイッチング素子ＦＥＴ1のドレイン・ソース間容量により、その時点ではスイッチング素子ＦＥＴ1のドレイン・ソース間電圧はゼロに保たれるので、ゼロ電圧ターンオフが実現される。
【００３５】
その後、一次巻線Ｎp1の飽和インダクタンスＬs1と、スイッチング素子ＦＥＴ1のドレイン・ソース間の寄生容量Ｃs1との共振により、スイッチング素子ＦＥＴ1のドレイン・ソース間の寄生容量Ｃs1を充電する電流と、スイッチング素子ＦＥＴ2のドレイン・ソース間の寄生容量Ｃs2を放電する電流が、トレース３に示すように、可飽和トランスＳＴ1の一次巻線Ｎp1を通して流れる。このため、スイッチング素子ＦＥＴ1のドレイン・ソース間電圧は穏やかに上昇し、t4において電圧Ｅiに達する。一方、この時点で別のスイッチング素子ＦＥＴ2のドレイン・ソース間電圧はゼロまで減少し、その後、可飽和トランスＳＴ1に残存する磁気エネルギーはスイッチング素子ＦＥＴ2のボディダイオードＤs2を通して電源側へ回生される。ｔ4において、スイッチング素子ＦＥＴ2のゲート駆動巻線Ｎg2の電圧波形のオンタイミングは、ゲート駆動巻線Ｎg1のt1に相当するが、この時点はボディダイオードＤs2を通して電源へ回生される期間になるので、スイッチング素子ＦＥＴ2のゼロ電圧ターンオンが実現される。
【００３６】
本実施例における回路の制御特性について説明すると、各スイッチング素子ＦＥＴ1，ＦＥＴ2のオン期間は、半サイクル前における可飽和トランスＳＴ1，ＳＴ2の磁心のリセット量で決定される。したがって、専用のパルス発生用の回路を使用しなくても、各可飽和トランスＳＴ1，ＳＴ2の磁心のリセット量を制御するだけで、各スイッチング素子ＦＥＴ1，ＦＥＴ2に対するパルス周波数制御（ＰＦＭ）やパルス導通幅制御（ＰＷＭ）が可能である。
【００３７】
ここでは、上記リセット量の制御の一例として、制御抵抗Ｒcを変化させてＰＦＭ制御を行う場合を示す。各スイッチング素子ＦＥＴ1，ＦＥＴ2の駆動時において、例えば一方の可飽和トランスＳＴ1の一次巻線Ｎp1には、コンデンサＣ1の両端に発生する電源電圧Ｅi／２がダイオードＤ1を通して加えられる。これに対し、可飽和トランスＳＴ1の磁心のリセット時において、その一次巻線Ｎp1には、ダイオードＤ2および制御抵抗Ｒcを通して電圧が加えられる。ここで、可飽和トランスＳＴ1の磁心が飽和していない時点では、一次巻線Ｎp1に数mＡ程度の励磁電流が流れる。このため、可飽和トランスＳＴ1の駆動期間に比べリセット期間では励磁電流と制御抵抗Ｒcの積で求まる電圧降下の分だけ、一次巻線Ｎp1に加わる電圧が低くなるので、制御抵抗Ｒcを可変にすればリセット磁束が変化し、したがって、各スイッチング素子ＦＥＴ1，ＦＥＴ2のパルス幅を制御できる。図９は、制御抵抗Ｒcに対するスイッチング素子ＦＥＴ1，ＦＥＴ2の発振周波数の関係を示す。各スイッチング素子ＦＥＴ1，ＦＥＴ2のゲートに与えられる電圧波形は、50％の矩形波となる。
【００３８】
次に、本回路におけるパワーロスとノイズの関係について考察する。図１０は、外部駆動によるハードスイッチングの場合の、無負荷時におけるスイッチング素子のドレイン・ソース間電圧（上段：100V/1div）と、ドレイン・ソース間電流（下段：2A/1div）の各波形を示している。なお、横軸の時間は２μs/1divである。
【００３９】
この図１０に示すように、十分なデッドタイムを設けても、スイッチング素子がターンオンする時の寄生容量の充放電のために、20Ａ程度のサージ電流が流れ、無負荷時に制御駆動電力を含めて40Ｗ程度のパワーロスが生じる。
【００４０】
図１１は、線形インダクタを負荷側に接続した時の、スイッチング素子のドレイン・ソース間電圧（上段）と、ドレイン・ソース間電流(下段)の各波形を示している。なお、横軸の時間は２μs/1divである。
【００４１】
この場合、無効電流によりソフトスイッチングが実現され、制御駆動電力を含めたパワーロスを16Ｗ程度まで減少させることができる。さらに、本実施例におけるインパルス転流回路を使用した場合、転流時のみのパルス状の無効電流によりソフトスイッチングが実現されるために、制御駆動電力を含めたパワーロスを1.5Ｗ程度まで減少できる。
【００４２】
図１２は、図１の回路を直列共振コンバータ回路に応用させた変形例を示す回路図である。なお、同図において起動回路３は省略されている。ここでは負荷５に直流電圧を供給するために、スイッチング素子ＦＥＴ1，ＦＥＴ2の接続点と、コンデンサＣ1，Ｃ2の接続点との間に主トランスＴ１の一次巻線を接続し、この主トランスＴ１の二次巻線に誘起された電圧を整流器であるブリッジダイオードＤ11〜Ｄ14により整流する構成を有している。
【００４３】
この図１２の回路では、主トランスＴ１のギャップをなくして理想トランスに近い状態で使用することができる。但し、負荷５への出力電流が増加すると、主トランスＴ１の漏インダクタンスにより出力電圧が低下し、力率が悪くなり効率も低下する。この問題は、図１２に示すように、トランスＴ１の二次巻線と二次側コンデンサＣ11との直列共振回路と併用することにより解決される。その場合の各部の波形図を図１３に示す。同図において、上段はトランスＴ１の一次巻線の電圧波形（100V/1div）、中段はトランスＴ１の一次巻線の電流波形（5A/1div）、下段はトランスＴ１の二次巻線の電流波形（5A/1div）を示す。この図からも明らかなように、トランスＴ１の一次巻線および二次巻線の電流波形は、略正弦波状である。この回路では、主トランスＴ１に対しAC200V入力，出力DC50V，2kＷで、95％以上の効率を得ることができる。
【００４４】
このように、本実施例においては、例えば通信システム用バッテリー充電ユニットの高効率化，小型化，低コスト化を図る目的で、飽和インダクタ（可飽和トランスＳＴ1，ＳＴ2）を用いたインパルス共振ソフトスイッチングによる新しい自励型コンバータ回路を提案した。とりわけこの提案回路では、メインスイッチ（スイッチング素子ＦＥＴ1，ＦＥＴ2）の寄生容量Ｃs1，Ｃs2のみならず、メインスイッチのゲート・ソース間に存在する駆動回路４の寄生容量も、飽和インダクタと駆動回路４の寄生容量とのインパルス共振により充放電されるため、電力損失が極めて小さい。また、メインスイッチへの制御，絶縁駆動，デッドタイム制御が、可飽和トランスＳＴ1，ＳＴ2のみで行われるため回路構成が簡単である。さらに、図１２に示すような簡単に各種コンバータ回路に応用できる。なお、そうした応用は、図１２に示す回路構成に限定されない。
【００４５】
本実施例のスイッチング電源装置は、コンデンサＣ1，Ｃ2により構成される直列接続された一対の電圧源と、この一対のコンデンサＣ1，Ｃ2の両端間に直列接続される第１および第２のスイッチング素子ＦＥＴ1，ＦＥＴ2と、第１および第２のスイッチング素子ＦＥＴ1，ＦＥＴ2の駆動回路４とにより構成され、コンデンサＣ1，Ｃ2の接続点と、第１および第２のスイッチング素子ＦＥＴ1，ＦＥＴ2の接続点との間に負荷５が接続される。また駆動回路４は、第１の可飽和トランスＳＴ1の一次巻線Ｎp1および第１のダイオードＤ1からなる直列回路と、第２の可飽和トランスＳＴ2の一次巻線Ｎp2および第２のダイオードＤ2からなる直列回路とを、コンデンサＣ1，Ｃ2の接続点と第１および第２のスイッチング素子ＦＥＴ1，ＦＥＴ2の接続点との間にそれぞれ接続し、第１の可飽和トランスＳＴ1の一次巻線および第１のダイオードＤ1の接続点と、第２の可飽和トランスＳＴ2の一次巻線および第２のダイオードＤ2の接続点との間に制御抵抗Ｒcを接続し、第１および第２の可飽和トランスＳＴ1，ＳＴ2の二次巻線を、それぞれ駆動巻線Ｎg1，Ｎg2として第１および第２のスイッチング素子ＦＥＴ1，ＦＥＴ2の制御端子であるゲートに接続して構成される。そして、第１の可飽和トランスＳＴ1は、飽和するまでは駆動巻線Ｎg1から発生する電圧により第１のスイッチング素子ＦＥＴ1のオン状態を保持し、飽和するとその飽和インダクタンスＬs1を利用して、第１のスイッチング素子ＦＥＴ1のゲートに蓄積される電荷を放電し、かつ第１および第２のスイッチング素子ＦＥＴ1，ＦＥＴ2に存在する寄生容量Ｃs1，Ｃs2を充放電させ、飽和が開放すると制御抵抗Ｒcに励磁電流を流し、同様に第２の可飽和トランスＳＴ2は、飽和するまでは駆動巻線Ｎg2から発生する電圧により第２のスイッチング素子ＦＥＴ2のオン状態を保持し、飽和するとその飽和インダクタンスＬs2を利用して、第２のスイッチング素子ＦＥＴ2のゲートに蓄積される電荷を放電し、かつ第１および第２のスイッチング素子ＦＥＴ1，ＦＥＴ2に存在する寄生容量Ｃs1，Ｃs2を充放電させ、飽和が開放すると制御抵抗Ｒcに励磁電流を流すように構成される。
【００４６】
この場合、一方の電圧源から第１の飽和トランスＳＴ1の一次巻線Ｎp1に電圧が印加されると、第１の飽和トランスＳＴ1の磁心が飽和するまで第１のスイッチング素子ＦＥＴ1をオンするに十分な電圧が二次巻線である駆動巻線Ｎg1に発生する。やがて、第１の飽和トランスＳＴ1の磁心が飽和すると、第１の飽和トランスＳＴ1の飽和インダクタンスＬs1と第１のスイッチング素子ＦＥＴ1のゲート容量が共振して、第１のスイッチング素子ＦＥＴ1のゲートに蓄積した電荷が急速に放電し、この第１のスイッチング素子ＦＥＴ1はターンオフする。さらには、可飽和トランスＳＴ1の飽和インダクタンスＬs1と第１および第２のスイッチング素子ＦＥＴ1，ＦＥＴ2の寄生容量Ｃs1，Ｃs2との間でも共振が生じ、第２のスイッチング素子ＦＥＴ2はその両端間電圧がゼロの状態でターンオンできる。これは第２の飽和トランスＦＥＴ2についても同様で、第１のスイッチング素子ＦＥＴ1はその両端間電圧がゼロの状態でターンオンできる。そして、これらの各スイッチング素子ＦＥＴ1，ＦＥＴ2のオン・オフ動作に伴ない、各コンデンサＣ1，Ｃ2から負荷５に交番電圧が供給される。
【００４７】
このように、各スイッチング素子ＦＥＴ1，ＦＥＴ2のドレイン・ソース間の寄生容量Ｃs1，Ｃs2を充放電するだけでなく、スイッチング素子ＦＥＴ1，ＦＥＴ2の制御端子（ゲート）に存在する駆動回路４の寄生容量も、可飽和トランスＳＴ1，ＳＴ2の飽和に伴ない急速に放電させることができるので、電力損失を極めて小さくできる。しかも、各可飽和トランスＳＴ1，ＳＴ2のリセット時にのみ、制御抵抗Ｒcに励磁電流が流れるので、各スイッチング素子ＦＥＴ1，ＦＥＴ2の制御に際しては、この制御抵抗Ｒcを調整するだけでよく、回路構成を簡単にできる。したがって、デッドタイム生成用の回路を必要とせずに、常にゼロ電圧スイッチングを実現できる。
【００４８】
またその場合は、制御抵抗Ｒcを可変可能に構成するのが好ましい。制御抵抗Ｒcを可変すると、各可飽和トランスＳＴ1，ＳＴ2のリセット磁束が変化し、各スイッチング素子ＦＥＴ1，ＦＥＴ2のパルス幅を制御できる。したがって、例えば負荷電力に応じて制御抵抗Ｒcを可変するフィードバック回路を設けると、負荷５に安定した電力を供給できる。
【００４９】
また本実施例では、図１２の回路図に示すように、一対のコンデンサＣ1，Ｃ2の接続点と、第１および第２のスイッチング素子ＦＥＴ1，ＦＥＴ2の接続点との間に、主トランスＴ１の一次巻線を接続し、この主トランスＴ１の二次巻線に誘起される電圧を整流器であるブリッジダイオードＤ11〜Ｄ14で整流して、負荷５に供給する構成を採用している。このようにすると、直流動作の負荷５に対して高効率で所望の電力を供給することができる。
【００５０】
そしてこの場合は、主トランスＴ１の二次巻線と二次側コンデンサＣ11との直列共振回路を接続して構成するのが好ましい。こうすれば、負荷５への出力電流が増加しても、主トランスＴ１の二次巻線と二次側コンデンサＣ11とによる直列共振回路により、力率は改善され、ＤＣ／ＤＣコンバータ回路としての効率は低下しない。
【００５１】
なお、本発明は上記実施例に限定されるものではなく、種々の変形が可能である。例えば第１および第２のスイッチング素子は、実施例のようなＭＯＳ型ＦＥＴに限定されるものではない。また、コンデンサＣ１，Ｃ２を直流電源に置換えてもよい。
【００５２】
【発明の効果】
本発明の請求項１では、デッドタイム生成用の回路を必要とせずに、常にゼロ電圧スイッチングを実現できるスイッチング電源装置を提供できる。
【００５３】
本発明の請求項２のスイッチング電源装置では、制御抵抗を可変することで、各スイッチング素子のパルス幅を制御できる。
【００５４】
本発明の請求項３のスイッチング電源装置では、特に直流動作の負荷に対して高効率で所望の電力を供給できる。
【００５５】
本発明の請求項４のスイッチング電源装置では、負荷への出力電流が増加しても、力率を改善して効率の低下を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示すスイッチング電源装置のブロック構成図である。
【図２】同上各可飽和トランスの磁束密度と磁界の強さとの関係を示すグラフである。
【図３】同上状態１の等価回路を示す回路図である。
【図４】同上状態２の等価回路を示す回路図である。
【図５】同上状態３の等価回路を示す回路図である。
【図６】同上状態４の等価回路を示す回路図である。
【図７】同上第１および第２の可飽和トランスのヒステリシスループ上での変化を示すグラフである。
【図８】同上図１における各部の波形図である。
【図９】同上制御抵抗と発振周波数との関係を示すグラフである。
【図１０】外部駆動によるハードスイッチングの場合の、無負荷時におけるスイッチング素子のドレイン・ソース間電圧およびドレイン・ソース間電流を示す波形図である。
【図１１】同上線形インダクタを負荷側に接続した時の、スイッチング素子のドレイン・ソース間電圧およびドレイン・ソース間電流を示す波形図である。
【図１２】同上図１の回路を直列共振コンバータ回路に応用させた変形例を示す回路図である。
【図１３】同上図１２の直列共振コンバータ回路における各部の波形図である。
【符号の説明】
４ 駆動回路
５ 負荷
Ｃ11 二次側コンデンサ
Ｃ1，Ｃ2 コンデンサ（電圧源）
Ｄ11〜Ｄ14 ブリッジダイオード（整流器）
Ｄ1 第１のダイオード
Ｄ2 第２のダイオード
ＦＥＴ1 第１のスイッチング素子
ＦＥＴ2 第２のスイッチング素子
ＳＴ1 第１の可飽和トランス
ＳＴ2 第２の可飽和トランス
Ｔ１ 主トランス
【発明の属する技術分野】
本発明は、スイッチング素子のゼロ電圧スイッチングを実現するスイッチング電源装置に関する。
【０００２】
【発明が解決しようとする課題】
一般に、電源システムにおける共通の技術的課題とは、システムの小型化，高効率化，低ノイズ化，低コスト化、高信頼性化である。とりわけ、スイッチング電源装置の小型化のためには、スイッチング周波数を高くしてトランス，インダクタ，コンデンサなどの回路部品を小型化する必要がある。しかし、スイッチング周波数の増加に伴いスイッチングロスが増加すると共に、駆動回路の寄生容量の充放電に伴うスイッチングロスも増加する。そこでスイッチングロスを低減し、周波数を高周波化して装置を小型化、高効率化する技術手段としてスイッチング周波数を基本波とする共振回路を用いたスイッチング電源が数多く提案されている。
【０００３】
しかし、従来の電圧共振型スイッチング電源では、共振による電圧ストレスの増加に起因し、スイッチ素子の耐圧増加によるコストアップおよび高耐圧素子の内部抵抗増加によるオンロスの増加などが問題となる。また、電流共振型スイッチング電源では、ゼロ電流スイッチングによりスイッチングノイズが低減されるが、完全な電流共振状態では、スイッチ素子の寄生容量の充放電がハードスイッチングとなるため、周波数の高周波化に伴いスイッチングロスおよびスイッチングノイズが増加する。さらに、これらの電圧共振型および電流共振型スイッチング電源では、出力電圧の安定化を図るためにスイッチング素子を周波数制御する場合が多い。
【０００４】
一方、２個のＦＥＴスイッチング素子を交互にオンオフし、負荷を誘導性負荷にし、スイッチング素子の寄生容量を充放電する期間に、双方のスイッチング素子がオフになるデッドタイムを設けると、次にオンになるＦＥＴのボディダイオードにオン期間の始まる時点で回生電流が流れ、この期間のスイッチング素子の両端電圧をゼロにする。そして、この期間にゲート電圧をオンにすれば、ゼロ電圧スイッチングが実現されるスイッチング電源装置も提案されている。この方法では電圧波形は矩形波となり、スイッチング素子のパルス導通幅（ＰＷＭ）制御が可能となる。
【０００５】
しかし、ゼロ電圧スイッチングを実現するためには、常にオン期間の始まる時点でＦＥＴのボディーダイオードに回生電流が流れる程度に、トランスまたはフィルタのインダクタンスを小さくする必要があり、その結果、回路には大きな無効電流が流れ、スイッチング素子およびコンデンサのコンダクションロスが増加する。こうした回路の無効電流を少なくするために、新たに転流用のインダクタと半導体の補助スイッチを回路に追加し、次の主スイッチング素子がオンする前に補助スイッチをオンにすれば、主スイッチング素子はゼロ電圧スイッチングの状態でオンできるが、補助スイッチまではゼロ電圧スイッチングにすることはできず、結局は新たなノイズを発生する原因ともなる。また、補助スイッチのタイミング回路および駆動回路も必要となり、コスト的に問題となる。
【０００６】
本発明は、上記の課題に着目して成されたものであって、その目的は、デッドタイム生成用の回路を必要とせずに、常にゼロ電圧スイッチングを実現できるスイッチング電源装置を得ることにある。
【０００７】
【課題を解決するための手段】
本発明の請求項１のスイッチング電源装置は、直列接続された一対の電圧源と、 この一対の電圧源の両端間に直列接続される第１および第２のスイッチング素子と、前記第１および第２のスイッチング素子の駆動回路とからなり、前記一対の電圧源の接続点と、前記第１および第２のスイッチング素子の接続点との間に負荷が接続されると共に、前記駆動回路は、第１の可飽和トランスの一次巻線および第１のダイオードからなる直列回路と、第２の可飽和トランスの一次巻線および第２のダイオードからなる直列回路とを、前記一対の電圧源の接続点と前記第１および第２のスイッチング素子の接続点との間にそれぞれ接続し、前記第１の可飽和トランスの一次巻線および前記第１のダイオードの接続点と、前記第２の可飽和トランスの一次巻線および前記第２のダイオードの接続点との間に、制御抵抗を接続し、前記第１および第２の可飽和トランスの二次巻線を、それぞれ駆動巻線として前記第１および第２のスイッチング素子の制御端子に接続して構成され、前記第１の可飽和トランスは、飽和するまでは二次巻線から発生する電圧により前記第１のスイッチング素子のオン状態を保持し、飽和するとその飽和インダクタンスを利用して、前記第１のスイッチング素子の制御端子に蓄積される電荷を放電し、かつ前記第１および第２のスイッチング素子に存在する寄生容量を充放電させ、飽和が開放すると前記制御抵抗に励磁電流を流し、前記第２の可飽和トランスは、飽和するまでは二次巻線から発生する電圧により前記第２のスイッチング素子のオン状態を保持し、飽和するとその飽和インダクタンスを利用して、前記第２のスイッチング素子の制御端子に蓄積される電荷を放電し、かつ前記第１および第２のスイッチング素子に存在する寄生容量を充放電させ、飽和が開放すると前記制御抵抗に励磁電流を流すように構成したものである。
【０００８】
この場合、一方の電圧源から第１の飽和トランスの一次巻線に電圧が印加されると、第１の飽和トランスの磁心が飽和するまで第１のスイッチング素子をオンするに十分な電圧が二次巻線に発生する。やがて、第１の飽和トランスの磁心が飽和すると、第１の飽和トランスの飽和インダクタンスと第１のスイッチング素子の制御端子容量が共振して、第１のスイッチング素子の制御端子に蓄積した電荷が急速に放電し、この第１のスイッチング素子はターンオフする。さらには、可飽和トランスの飽和インダクタンスと第１および第２のスイッチング素子の寄生容量との間でも共振が生じ、第２のスイッチング素子はその両端間電圧がゼロの状態でターンオンできる。これは第２の飽和トランスについても同様で、第１のスイッチング素子はその両端間電圧がゼロの状態でターンオンできる。そして、これらの各スイッチング素子のオン・オフ動作に伴ない、各電圧源から負荷に交番電圧が供給される。
【０００９】
このように、各スイッチング素子の寄生容量を充放電するだけでなく、スイッチング素子の制御端子に存在する駆動回路の寄生容量も、可飽和トランスの飽和に伴ない急速に放電させることができるので、電力損失を極めて小さくできる。しかも、各可飽和トランスのリセット時にのみ、制御抵抗に励磁電流が流れるので、各スイッチング素子の制御に際しては、この制御抵抗を調整するだけでよく、回路構成を簡単にできる。したがって、デッドタイム生成用の回路を必要とせずに、常にゼロ電圧スイッチングを実現できる。
【００１０】
また本発明の請求項２におけるスイッチング電源装置は、前記制御抵抗を可変可能に構成したことを特徴とする。
【００１１】
制御抵抗を可変すると、各可飽和トランスのリセット磁束が変化し、各スイッチング素子のパルス幅を制御できる。したがって、例えば負荷電力に応じて制御抵抗を可変するフィードバック回路を設けると、負荷に安定した電力を供給できる。
【００１２】
また本発明の請求項３におけるスイッチング電源装置は、前記一対の電圧源の接続点と、前記第１および第２のスイッチング素子の接続点との間に主トランスの一次巻線を接続し、この主トランスの二次巻線に誘起される電圧を整流器で整流して前記負荷に供給する構成としたものである。
【００１３】
このようにすると、直流動作の負荷に対して高効率で所望の電力を供給することができる。
【００１４】
また本発明の請求項４におけるスイッチング電源装置は、前記主トランスの二次巻線と二次側コンデンサとの直列共振回路を接続して構成される。
【００１５】
この場合、負荷への出力電流が増加しても、トランスの二次巻線と二次側コンデンサとによる直列共振回路により、力率は改善され効率は低下しない。
【００１６】
【発明の実施形態】
以下、本発明におけるスイッチング電源装置の好ましい実施態様について、添付図面を参照しながら詳細に説明する。
【００１７】
図１〜図１３は、本発明の第１実施例を示す基本回路図で、１，２は入力電源（図示せず）からの直流入力電圧Ｅiを印加する入力端子であって、この入力端子１，２間には、いずれもＭＯＳ型ＦＥＴからなる第１のスイッチング素子ＦＥＴ1と第２のスイッチング素子ＦＥＴ2の直列回路と、直流入力電圧Ｅiの半分すなわち電圧Ｅi／２をその両端間に生成する同一特性のコンデンサＣ1，Ｃ2の直列回路がそれぞれ接続される。また、３はスイッチング素子ＦＥＴ1の発振起動用に接続された起動回路で、これは入力端子１，２間に接続される抵抗ＲbとコンデンサＣbとの直列回路と、アノードを抵抗ＲbとコンデンサＣbとの接続点に接続し、カソードをスイッチング素子ＦＥＴ1，ＦＥＴ2の接続点に接続したダイオードＤbとにより構成される。図１では回路構成として明示していないが、スイッチング素子ＦＥＴ1，ＦＥＴ2のドレイン・ソース間には、ソースからドレインに向けて導通するボディダイオードＤs1，Ｄs2と、寄生容量Ｃs1，Ｃs2が、それぞれスイッチング素子ＦＥＴ1，ＦＥＴ2の特性として存在する。
【００１８】
４は、２個の可飽和トランスＳＴ1，ＳＴ2を備えたスイッチング素子ＦＥＴ1，ＦＥＴ2の駆動回路である。この駆動回路４は、カソードをスイッチング素子ＦＥＴ1，ＦＥＴ2の接続点に接続したダイオードＤ1と、アノードをスイッチング素子ＦＥＴ1，ＦＥＴ2の接続点に接続したダイオードＤ2と、ダイオードＤ1とアノードとダイオードＤ2のカソードとの間に接続した制御抵抗Ｒcと、ダイオードＤ1と抵抗Ｒcとの接続点に一次巻線Ｎp1のドット側端子を接続し、コンデンサＣ1，Ｃ2の接続点に一次巻線Ｎp1の非ドット側端子を接続した第１の可飽和トランスＳＴ1と、ダイオードＤ2と抵抗Ｒcとの接続点にドット側端子を接続し、コンデンサＣ1，Ｃ2の接続点に非ドット側端子を接続した第２の可飽和トランスＳＴ2とにより構成される。そして、第１の可飽和トランスＳＴ1の二次巻線は、前記第１のスイッチング素子ＦＥＴ1のゲート駆動巻線Ｎg1として、非ドット側端子がスイッチング素子ＦＥＴ1のゲートに接続され、ドット側端子が起動回路３を構成する抵抗ＲbとコンデンサＣbとの接続点に接続される。また、第２の可飽和トランスＳＴ2の二次巻線は、前記第２のスイッチング素子ＦＥＴ2のゲート駆動巻線Ｎg2として、ドット側端子がスイッチング素子ＦＥＴ2のゲートに接続され、非ドット側端子がスイッチング素子ＦＥＴ2のソースに接続される。さらに負荷５は、スイッチング素子ＦＥＴ1，ＦＥＴ2の接続点と、コンデンサＣ1，Ｃ2の接続点との間に接続される。
【００１９】
図２は、可飽和トランスＳＴ1，ＳＴ2の磁束密度Ｂ（Ｂ１，Ｂ２）と磁界の強さＨ（Ｈ１，Ｈ２）との関係を示すグラフである。可飽和トランスＳＴ1，ＳＴ2は同一特性を有し、図２に示すように、ヒステリシス面積ができる限り小さい理想ヒステリシスループで表わされるものと仮定して使用する。Ｌs1，Ｌs2は可飽和トランスＳＴ1，ＳＴ2の飽和インダクタンスであって、この値を調整するのに、外付けの線形インダクタンス素子を直列に追加してもよい。図１に示す回路では、可飽和トランスＳＴ1，ＳＴ2の磁束がマイナーループＭＬで動作するようになっている。また、可飽和トランスＳＴ1，ＳＴ2が飽和していない状態のインダクタンスＬm1，Ｌm2は無限大になる。
【００２０】
前記第１の可飽和トランスＳＴ1は、直列に接続されたダイオードＤ1を通して駆動され、別のダイオードＤ2および抵抗Ｒcを通してリセットされる。同様に、第２の可飽和トランスＳＴ2は、直列に接続されたダイオードＤ2を通して駆動され、別のダイオードＤ1および抵抗Ｒcを通してリセットされる。その際、リセット期間のみ抵抗Ｒcを通して励磁電流が流れるために、一次巻線Ｎp1，Ｎp2に加わる電圧は、駆動期間よりリセット期間の方が励磁電流と抵抗Ｒcとの積による電圧降下分だけ低くなり、各可飽和トランスＳＴ1，ＳＴ2の磁束は駆動期間に移動する側に偏磁し、それぞれ駆動期間の後半に飽和する。つまり、各可飽和トランスＳＴ1，ＳＴ2における磁束のリセット量の制御は、抵抗Ｒcを可変して簡単に行えるように構成されている。
【００２１】
次に、図３〜図６に示す各状態毎の等価回路と、図７に示す可飽和トランスＳＴ1，ＳＴ2のヒステリシスループとを参照しながら、上記構成における動作を説明する。
【００２２】
先ず電源が投入され、入力端子１，２間に所定の直流入力電圧Ｅiが印加されると、起動回路３の抵抗Ｒbを通してコンデンサＣbが充電される。コンデンサＣbの充電電圧は、可飽和トランスＳＴ1のゲート駆動巻線Ｎg1を経由してスイッチング素子ＦＥＴ1のゲートに加わり、スイッチング素子ＦＥＴ1のゲート閾値電圧に達すると、スイッチング素子ＦＥＴ1に電流が流れ、コンデンサＣ1の電圧、即ち、直流入力電圧Ｅiの半分の電圧Ｅi／２が可飽和トランスＳＴ1の一次巻線Ｎp1に加わる。こうなると、磁気的に結合された一次巻線Ｎp1からゲート駆動巻線Ｎg1への正帰還により、スイッチング素子ＦＥＴ1のゲート電圧は更に上昇して、このスイッチング素子ＦＥＴ1は急速にターンオンし、可飽和トランスＳＴ1が飽和するまでスイッチング素子ＦＥＴ1のオン状態が保持される。 スイッチング素子ＦＥＴ1がオンで、可飽和トランスＳＴ1が飽和するまでの状態は、図３の状態１にて等価的に表わせる。この状態１では、コンデンサＣ１の端子電圧Ｅi／２が負荷５に印加され、負荷５の一方向に電流が流れる。また、そのときの各可飽和トランスＳＴ1，ＳＴ2は、図７に示すヒステリシスループの「１」に相当する部分で、それぞれの磁束密度Ｂ１，Ｂ２が変化している。
【００２３】
その後、可飽和トランスＳＴ1が飽和すると、ゲート駆動巻線Ｎg1のインピーダンスが極めて小さくなり、スイッチング素子ＦＥＴ1のゲート・ソース間容量とゲート駆動巻線Ｎg1の飽和インダクタンスＬs1が共振する。この共振によって、スイッチング素子ＦＥＴ1のゲート・ソース間容量の電荷が急速に放電され、スイッチング素子ＦＥＴ1のゲート・ソース間電圧が閾値電圧以下になり、スイッチング素子ＦＥＴ1はターンオフする。可飽和トランスＳＴ1の磁心が飽和してスイッチング素子ＦＥＴ1がターンオフする期間、飽和インダクタンスＬs1の電流は増加する。
【００２４】
スイッチング素子ＦＥＴ1がターンオフすると、別のスイッチング素子ＦＥＴ2はオフ状態にあるために、可飽和トランスＳＴ1を構成する一次巻線Ｎp1の飽和インダクタンスＬs1とスイッチング素子ＦＥＴ1，ＦＥＴ2が共振して、スイッチング素子ＦＥＴ1のドレイン・ソース間の寄生容量Cs1は充電される一方で、スイッチング素子ＦＥＴ2のドレイン・ソース間の寄生容量Cs2は放電される。こうなると、スイッチング素子ＦＥＴ1のドレイン・ソース間の電圧ＶFET1はゼロから上昇してＥiに達し、スイッチング素子ＦＥＴ2のドレイン・ソース間の電圧ＶFET2はＥiから下降してゼロになる。この後、可飽和トランスＳＴ1に残留するエネルギーはスイッチング素子ＦＥＴ2のボディダイオードＤs2を通して入力電源側に回生される。
【００２５】
可飽和トランスＳＴ1が飽和した状態は、図４の状態２にて等価的に表わせる。このときの各可飽和トランスＳＴ1，ＳＴ2は、図７に示すヒステリシスループの「２」に相当する部分で、それぞれの磁束密度Ｂ１，Ｂ２が変化している。この状態２は、詳しくはさらにスイッチング素子ＦＥＴ1のゲート・ソース間容量とゲート駆動巻線Ｎg1の飽和インダクタンスＬs1とによる共振期間と、一次巻線Ｎp1の飽和インダクタンスＬs1とスイッチング素子ＦＥＴ1，ＦＥＴ2の各寄生容量Cs1，Ｃs2とによる共振期間と、可飽和トランスＳＴ1の残留エネルギーの回生期間が存在する。
【００２６】
寄生容量Cs1，Cs2の充放電に伴ない、可飽和トランスＳＴ2の電圧極性が反転すると、ダイオードＤ1はオフする一方で、別のダイオードＤ2はオンする。可飽和トランスＳＴ1が飽和から開放された時点の状態は、図５の状態３にて等価的に表わせる。このときの各可飽和トランスＳＴ1，ＳＴ2は、図７に示すヒステリシスループの「３」に相当する部分に、その磁束密度Ｂ１，Ｂ２が位置している。
【００２７】
こうなると、可飽和トランスＳＴ2の一次巻線Ｎp2からゲート駆動巻線Ｎg2への正帰還により、スイッチング素子ＦＥＴ2のゲート・ソース間に正の電圧が加わって、スイッチング素子ＦＥＴ2がターンオンする。この時点では、既にスイッチング素子ＦＥＴ2のドレイン・ソース間電圧は寄生容量Ｃs2が放電していてゼロとなっているので、デッドタイム生成用の特別な回路を必要とせずに、常に自動的にゼロ電圧スイッチングが実現される。そして、スイッチング素子ＦＥＴ2のオン状態は、可飽和トランスＳＴ2が飽和するまで保持される。
【００２８】
このスイッチング素子ＦＥＴ2がオンで、可飽和トランスＳＴ2が飽和していない状態は、図６の状態４にて等価的に表わせる。この状態４では、コンデンサＣ２の端子電圧Ｅi／２が負荷５に印加され、状態１とは逆方向に負荷５への電流が流れる。
【００２９】
その後、可飽和トランスＳＴ2が飽和すると、ゲート駆動巻線Ｎg2のインピーダンスが極めて小さくなり、スイッチング素子ＦＥＴ2のゲート・ソース間容量とゲート駆動巻線Ｎg2の飽和インダクタンスＬs2との間で共振が生じる。この共振によって、スイッチング素子ＦＥＴ2のゲート・ソース間容量の電荷が急速に放電され、スイッチング素子ＦＥＴ2のゲート・ソース間電圧が閾値電圧以下になって、スイッチング素子ＦＥＴ2はターンオフする。可飽和トランスＳＴ2の磁心が飽和してスイッチング素子ＦＥＴ2がターンオフする期間、飽和インダクタンスＬs2の電流は増加する。
【００３０】
スイッチング素子ＦＥＴ2がターンオフすると、スイッチング素子ＦＥＴ1はオフ状態にあるため、一次巻線Ｎp2の飽和インダクタンスＬs2とスイッチング素子ＦＥＴ1，ＦＥＴ2が共振して、スイッチング素子ＦＥＴ2のドレイン・ソース間の寄生容量Cs2は充電される一方で、スイッチング素子ＦＥＴ1のドレイン・ソース間の寄生容量Cs1は放電される。すなわち、スイッチング素子ＦＥＴ2のドレイン・ソース間の電圧ＶFET2はゼロから上昇してＥiに達し、スイッチング素子ＦＥＴ1のドレイン・ソース間の電圧ＶFET1はＥiから下降してゼロになる。
【００３１】
この後、可飽和トランスＳＴ2に残留するエネルギーはスイッチング素子ＦＥＴ1のボディダイオードＤs1を通して入力電源側に回生される。寄生容量Cs1，Cs2の充放電に伴ない、可飽和トランスＳＴ1の電圧極性が反転すると、ダイオードＤ2はオフする一方で、別のダイオードＤ1はオンする。こうなると、可飽和トランスＳＴ2の一次巻線Ｎp2からゲート駆動巻線Ｎg2への正帰還により、スイッチング素子ＦＥＴ1のゲート・ソース間に正の電圧が加わって、スイッチング素子ＦＥＴ2がターンオンする。この時点では、既にスイッチング素子ＦＥＴ1のドレイン・ソース間電圧は寄生容量Ｃs1が放電していてゼロとなっている。その後は、上記一連の動作が繰り返されることになる。
【００３２】
次に、上記回路構成に基づく実験結果を図８以下で示す。図８は各部の波形で、トレース１はスイッチング素子ＦＥＴ1のドレイン・ソース間電圧（200V/1div），トレース２は可飽和トランスＳＴ1の一次巻線Ｎp1を流れる電流（500mA/1div），トレース３は可飽和トランスＳＴ1のゲート駆動巻線Ｎg1の電圧（20V/1div），トレース４は可飽和トランスＳＴ1のゲート駆動巻線Ｎg1を流れる電流（1A/1div）を表わしていて、横軸の時間は1μs/1divである。また、これらの波形で細点線は各々ゼロ点を表している。
【００３３】
t1〜t6は動作のタイミングを表しており、t1からt2までは可飽和トランスＳＴ1が飽和していない駆動期間、すなわち前述の状態１を表わしている。この期間t1〜t2において、スイッチング素子ＦＥＴ1のゲート・ソース間には、図８のトレース３に示すように、コンデンサＣ1にて生成される電源電圧Ｅi／２のＮg1／Ｎp1倍の電圧が加わりオン状態が保持される。この時、可飽和トランスＳＴ1にはトレース２に示すように、数mA程度の励磁電流が流れるのみである。
【００３４】
t2の時点で可飽和トランスＳＴ1が飽和すると、可飽和トランスＳＴ1のゲート駆動巻線Ｎg1の飽和インダクタンスＬs1と、スイッチング素子ＦＥＴ1のゲート・ソース間容量による共振が生じ、t2からt3にかけてトレース４に示す様なスイッチング素子ＦＥＴ1のゲート・ソース間容量を放電する逆向きの電流が流れる。このためトレース３に示すように、スイッチング素子ＦＥＴ1のゲート・ソース電圧は急速に減少し、スイッチング素子ＦＥＴ1はカットオフするが、スイッチング素子ＦＥＴ1のドレイン・ソース間容量により、その時点ではスイッチング素子ＦＥＴ1のドレイン・ソース間電圧はゼロに保たれるので、ゼロ電圧ターンオフが実現される。
【００３５】
その後、一次巻線Ｎp1の飽和インダクタンスＬs1と、スイッチング素子ＦＥＴ1のドレイン・ソース間の寄生容量Ｃs1との共振により、スイッチング素子ＦＥＴ1のドレイン・ソース間の寄生容量Ｃs1を充電する電流と、スイッチング素子ＦＥＴ2のドレイン・ソース間の寄生容量Ｃs2を放電する電流が、トレース３に示すように、可飽和トランスＳＴ1の一次巻線Ｎp1を通して流れる。このため、スイッチング素子ＦＥＴ1のドレイン・ソース間電圧は穏やかに上昇し、t4において電圧Ｅiに達する。一方、この時点で別のスイッチング素子ＦＥＴ2のドレイン・ソース間電圧はゼロまで減少し、その後、可飽和トランスＳＴ1に残存する磁気エネルギーはスイッチング素子ＦＥＴ2のボディダイオードＤs2を通して電源側へ回生される。ｔ4において、スイッチング素子ＦＥＴ2のゲート駆動巻線Ｎg2の電圧波形のオンタイミングは、ゲート駆動巻線Ｎg1のt1に相当するが、この時点はボディダイオードＤs2を通して電源へ回生される期間になるので、スイッチング素子ＦＥＴ2のゼロ電圧ターンオンが実現される。
【００３６】
本実施例における回路の制御特性について説明すると、各スイッチング素子ＦＥＴ1，ＦＥＴ2のオン期間は、半サイクル前における可飽和トランスＳＴ1，ＳＴ2の磁心のリセット量で決定される。したがって、専用のパルス発生用の回路を使用しなくても、各可飽和トランスＳＴ1，ＳＴ2の磁心のリセット量を制御するだけで、各スイッチング素子ＦＥＴ1，ＦＥＴ2に対するパルス周波数制御（ＰＦＭ）やパルス導通幅制御（ＰＷＭ）が可能である。
【００３７】
ここでは、上記リセット量の制御の一例として、制御抵抗Ｒcを変化させてＰＦＭ制御を行う場合を示す。各スイッチング素子ＦＥＴ1，ＦＥＴ2の駆動時において、例えば一方の可飽和トランスＳＴ1の一次巻線Ｎp1には、コンデンサＣ1の両端に発生する電源電圧Ｅi／２がダイオードＤ1を通して加えられる。これに対し、可飽和トランスＳＴ1の磁心のリセット時において、その一次巻線Ｎp1には、ダイオードＤ2および制御抵抗Ｒcを通して電圧が加えられる。ここで、可飽和トランスＳＴ1の磁心が飽和していない時点では、一次巻線Ｎp1に数mＡ程度の励磁電流が流れる。このため、可飽和トランスＳＴ1の駆動期間に比べリセット期間では励磁電流と制御抵抗Ｒcの積で求まる電圧降下の分だけ、一次巻線Ｎp1に加わる電圧が低くなるので、制御抵抗Ｒcを可変にすればリセット磁束が変化し、したがって、各スイッチング素子ＦＥＴ1，ＦＥＴ2のパルス幅を制御できる。図９は、制御抵抗Ｒcに対するスイッチング素子ＦＥＴ1，ＦＥＴ2の発振周波数の関係を示す。各スイッチング素子ＦＥＴ1，ＦＥＴ2のゲートに与えられる電圧波形は、50％の矩形波となる。
【００３８】
次に、本回路におけるパワーロスとノイズの関係について考察する。図１０は、外部駆動によるハードスイッチングの場合の、無負荷時におけるスイッチング素子のドレイン・ソース間電圧（上段：100V/1div）と、ドレイン・ソース間電流（下段：2A/1div）の各波形を示している。なお、横軸の時間は２μs/1divである。
【００３９】
この図１０に示すように、十分なデッドタイムを設けても、スイッチング素子がターンオンする時の寄生容量の充放電のために、20Ａ程度のサージ電流が流れ、無負荷時に制御駆動電力を含めて40Ｗ程度のパワーロスが生じる。
【００４０】
図１１は、線形インダクタを負荷側に接続した時の、スイッチング素子のドレイン・ソース間電圧（上段）と、ドレイン・ソース間電流(下段)の各波形を示している。なお、横軸の時間は２μs/1divである。
【００４１】
この場合、無効電流によりソフトスイッチングが実現され、制御駆動電力を含めたパワーロスを16Ｗ程度まで減少させることができる。さらに、本実施例におけるインパルス転流回路を使用した場合、転流時のみのパルス状の無効電流によりソフトスイッチングが実現されるために、制御駆動電力を含めたパワーロスを1.5Ｗ程度まで減少できる。
【００４２】
図１２は、図１の回路を直列共振コンバータ回路に応用させた変形例を示す回路図である。なお、同図において起動回路３は省略されている。ここでは負荷５に直流電圧を供給するために、スイッチング素子ＦＥＴ1，ＦＥＴ2の接続点と、コンデンサＣ1，Ｃ2の接続点との間に主トランスＴ１の一次巻線を接続し、この主トランスＴ１の二次巻線に誘起された電圧を整流器であるブリッジダイオードＤ11〜Ｄ14により整流する構成を有している。
【００４３】
この図１２の回路では、主トランスＴ１のギャップをなくして理想トランスに近い状態で使用することができる。但し、負荷５への出力電流が増加すると、主トランスＴ１の漏インダクタンスにより出力電圧が低下し、力率が悪くなり効率も低下する。この問題は、図１２に示すように、トランスＴ１の二次巻線と二次側コンデンサＣ11との直列共振回路と併用することにより解決される。その場合の各部の波形図を図１３に示す。同図において、上段はトランスＴ１の一次巻線の電圧波形（100V/1div）、中段はトランスＴ１の一次巻線の電流波形（5A/1div）、下段はトランスＴ１の二次巻線の電流波形（5A/1div）を示す。この図からも明らかなように、トランスＴ１の一次巻線および二次巻線の電流波形は、略正弦波状である。この回路では、主トランスＴ１に対しAC200V入力，出力DC50V，2kＷで、95％以上の効率を得ることができる。
【００４４】
このように、本実施例においては、例えば通信システム用バッテリー充電ユニットの高効率化，小型化，低コスト化を図る目的で、飽和インダクタ（可飽和トランスＳＴ1，ＳＴ2）を用いたインパルス共振ソフトスイッチングによる新しい自励型コンバータ回路を提案した。とりわけこの提案回路では、メインスイッチ（スイッチング素子ＦＥＴ1，ＦＥＴ2）の寄生容量Ｃs1，Ｃs2のみならず、メインスイッチのゲート・ソース間に存在する駆動回路４の寄生容量も、飽和インダクタと駆動回路４の寄生容量とのインパルス共振により充放電されるため、電力損失が極めて小さい。また、メインスイッチへの制御，絶縁駆動，デッドタイム制御が、可飽和トランスＳＴ1，ＳＴ2のみで行われるため回路構成が簡単である。さらに、図１２に示すような簡単に各種コンバータ回路に応用できる。なお、そうした応用は、図１２に示す回路構成に限定されない。
【００４５】
本実施例のスイッチング電源装置は、コンデンサＣ1，Ｃ2により構成される直列接続された一対の電圧源と、この一対のコンデンサＣ1，Ｃ2の両端間に直列接続される第１および第２のスイッチング素子ＦＥＴ1，ＦＥＴ2と、第１および第２のスイッチング素子ＦＥＴ1，ＦＥＴ2の駆動回路４とにより構成され、コンデンサＣ1，Ｃ2の接続点と、第１および第２のスイッチング素子ＦＥＴ1，ＦＥＴ2の接続点との間に負荷５が接続される。また駆動回路４は、第１の可飽和トランスＳＴ1の一次巻線Ｎp1および第１のダイオードＤ1からなる直列回路と、第２の可飽和トランスＳＴ2の一次巻線Ｎp2および第２のダイオードＤ2からなる直列回路とを、コンデンサＣ1，Ｃ2の接続点と第１および第２のスイッチング素子ＦＥＴ1，ＦＥＴ2の接続点との間にそれぞれ接続し、第１の可飽和トランスＳＴ1の一次巻線および第１のダイオードＤ1の接続点と、第２の可飽和トランスＳＴ2の一次巻線および第２のダイオードＤ2の接続点との間に制御抵抗Ｒcを接続し、第１および第２の可飽和トランスＳＴ1，ＳＴ2の二次巻線を、それぞれ駆動巻線Ｎg1，Ｎg2として第１および第２のスイッチング素子ＦＥＴ1，ＦＥＴ2の制御端子であるゲートに接続して構成される。そして、第１の可飽和トランスＳＴ1は、飽和するまでは駆動巻線Ｎg1から発生する電圧により第１のスイッチング素子ＦＥＴ1のオン状態を保持し、飽和するとその飽和インダクタンスＬs1を利用して、第１のスイッチング素子ＦＥＴ1のゲートに蓄積される電荷を放電し、かつ第１および第２のスイッチング素子ＦＥＴ1，ＦＥＴ2に存在する寄生容量Ｃs1，Ｃs2を充放電させ、飽和が開放すると制御抵抗Ｒcに励磁電流を流し、同様に第２の可飽和トランスＳＴ2は、飽和するまでは駆動巻線Ｎg2から発生する電圧により第２のスイッチング素子ＦＥＴ2のオン状態を保持し、飽和するとその飽和インダクタンスＬs2を利用して、第２のスイッチング素子ＦＥＴ2のゲートに蓄積される電荷を放電し、かつ第１および第２のスイッチング素子ＦＥＴ1，ＦＥＴ2に存在する寄生容量Ｃs1，Ｃs2を充放電させ、飽和が開放すると制御抵抗Ｒcに励磁電流を流すように構成される。
【００４６】
この場合、一方の電圧源から第１の飽和トランスＳＴ1の一次巻線Ｎp1に電圧が印加されると、第１の飽和トランスＳＴ1の磁心が飽和するまで第１のスイッチング素子ＦＥＴ1をオンするに十分な電圧が二次巻線である駆動巻線Ｎg1に発生する。やがて、第１の飽和トランスＳＴ1の磁心が飽和すると、第１の飽和トランスＳＴ1の飽和インダクタンスＬs1と第１のスイッチング素子ＦＥＴ1のゲート容量が共振して、第１のスイッチング素子ＦＥＴ1のゲートに蓄積した電荷が急速に放電し、この第１のスイッチング素子ＦＥＴ1はターンオフする。さらには、可飽和トランスＳＴ1の飽和インダクタンスＬs1と第１および第２のスイッチング素子ＦＥＴ1，ＦＥＴ2の寄生容量Ｃs1，Ｃs2との間でも共振が生じ、第２のスイッチング素子ＦＥＴ2はその両端間電圧がゼロの状態でターンオンできる。これは第２の飽和トランスＦＥＴ2についても同様で、第１のスイッチング素子ＦＥＴ1はその両端間電圧がゼロの状態でターンオンできる。そして、これらの各スイッチング素子ＦＥＴ1，ＦＥＴ2のオン・オフ動作に伴ない、各コンデンサＣ1，Ｃ2から負荷５に交番電圧が供給される。
【００４７】
このように、各スイッチング素子ＦＥＴ1，ＦＥＴ2のドレイン・ソース間の寄生容量Ｃs1，Ｃs2を充放電するだけでなく、スイッチング素子ＦＥＴ1，ＦＥＴ2の制御端子（ゲート）に存在する駆動回路４の寄生容量も、可飽和トランスＳＴ1，ＳＴ2の飽和に伴ない急速に放電させることができるので、電力損失を極めて小さくできる。しかも、各可飽和トランスＳＴ1，ＳＴ2のリセット時にのみ、制御抵抗Ｒcに励磁電流が流れるので、各スイッチング素子ＦＥＴ1，ＦＥＴ2の制御に際しては、この制御抵抗Ｒcを調整するだけでよく、回路構成を簡単にできる。したがって、デッドタイム生成用の回路を必要とせずに、常にゼロ電圧スイッチングを実現できる。
【００４８】
またその場合は、制御抵抗Ｒcを可変可能に構成するのが好ましい。制御抵抗Ｒcを可変すると、各可飽和トランスＳＴ1，ＳＴ2のリセット磁束が変化し、各スイッチング素子ＦＥＴ1，ＦＥＴ2のパルス幅を制御できる。したがって、例えば負荷電力に応じて制御抵抗Ｒcを可変するフィードバック回路を設けると、負荷５に安定した電力を供給できる。
【００４９】
また本実施例では、図１２の回路図に示すように、一対のコンデンサＣ1，Ｃ2の接続点と、第１および第２のスイッチング素子ＦＥＴ1，ＦＥＴ2の接続点との間に、主トランスＴ１の一次巻線を接続し、この主トランスＴ１の二次巻線に誘起される電圧を整流器であるブリッジダイオードＤ11〜Ｄ14で整流して、負荷５に供給する構成を採用している。このようにすると、直流動作の負荷５に対して高効率で所望の電力を供給することができる。
【００５０】
そしてこの場合は、主トランスＴ１の二次巻線と二次側コンデンサＣ11との直列共振回路を接続して構成するのが好ましい。こうすれば、負荷５への出力電流が増加しても、主トランスＴ１の二次巻線と二次側コンデンサＣ11とによる直列共振回路により、力率は改善され、ＤＣ／ＤＣコンバータ回路としての効率は低下しない。
【００５１】
なお、本発明は上記実施例に限定されるものではなく、種々の変形が可能である。例えば第１および第２のスイッチング素子は、実施例のようなＭＯＳ型ＦＥＴに限定されるものではない。また、コンデンサＣ１，Ｃ２を直流電源に置換えてもよい。
【００５２】
【発明の効果】
本発明の請求項１では、デッドタイム生成用の回路を必要とせずに、常にゼロ電圧スイッチングを実現できるスイッチング電源装置を提供できる。
【００５３】
本発明の請求項２のスイッチング電源装置では、制御抵抗を可変することで、各スイッチング素子のパルス幅を制御できる。
【００５４】
本発明の請求項３のスイッチング電源装置では、特に直流動作の負荷に対して高効率で所望の電力を供給できる。
【００５５】
本発明の請求項４のスイッチング電源装置では、負荷への出力電流が増加しても、力率を改善して効率の低下を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示すスイッチング電源装置のブロック構成図である。
【図２】同上各可飽和トランスの磁束密度と磁界の強さとの関係を示すグラフである。
【図３】同上状態１の等価回路を示す回路図である。
【図４】同上状態２の等価回路を示す回路図である。
【図５】同上状態３の等価回路を示す回路図である。
【図６】同上状態４の等価回路を示す回路図である。
【図７】同上第１および第２の可飽和トランスのヒステリシスループ上での変化を示すグラフである。
【図８】同上図１における各部の波形図である。
【図９】同上制御抵抗と発振周波数との関係を示すグラフである。
【図１０】外部駆動によるハードスイッチングの場合の、無負荷時におけるスイッチング素子のドレイン・ソース間電圧およびドレイン・ソース間電流を示す波形図である。
【図１１】同上線形インダクタを負荷側に接続した時の、スイッチング素子のドレイン・ソース間電圧およびドレイン・ソース間電流を示す波形図である。
【図１２】同上図１の回路を直列共振コンバータ回路に応用させた変形例を示す回路図である。
【図１３】同上図１２の直列共振コンバータ回路における各部の波形図である。
【符号の説明】
４ 駆動回路
５ 負荷
Ｃ11 二次側コンデンサ
Ｃ1，Ｃ2 コンデンサ（電圧源）
Ｄ11〜Ｄ14 ブリッジダイオード（整流器）
Ｄ1 第１のダイオード
Ｄ2 第２のダイオード
ＦＥＴ1 第１のスイッチング素子
ＦＥＴ2 第２のスイッチング素子
ＳＴ1 第１の可飽和トランス
ＳＴ2 第２の可飽和トランス
Ｔ１ 主トランス
Claims (4)
- 直列接続された一対の電圧源と、
この一対の電圧源の両端間に直列接続される第１および第２のスイッチング素子と、
前記第１および第２のスイッチング素子の駆動回路とからなり、
前記一対の電圧源の接続点と、前記第１および第２のスイッチング素子の接続点との間に負荷が接続されると共に、
前記駆動回路は、第１の可飽和トランスの一次巻線および第１のダイオードからなる直列回路と、第２の可飽和トランスの一次巻線および第２のダイオードからなる直列回路とを、前記一対の電圧源の接続点と前記第１および第２のスイッチング素子の接続点との間にそれぞれ接続し、
前記第１の可飽和トランスの一次巻線および前記第１のダイオードの接続点と、前記第２の可飽和トランスの一次巻線および前記第２のダイオードの接続点との間に、制御抵抗を接続し、
前記第１および第２の可飽和トランスの二次巻線を、それぞれ駆動巻線として前記第１および第２のスイッチング素子の制御端子に接続して構成され、
前記第１の可飽和トランスは、飽和するまでは二次巻線から発生する電圧により前記第１のスイッチング素子のオン状態を保持し、飽和するとその飽和インダクタンスを利用して、前記第１のスイッチング素子の制御端子に蓄積される電荷を放電し、かつ前記第１および第２のスイッチング素子に存在する寄生容量を充放電させ、飽和が開放すると前記制御抵抗に励磁電流を流し、
前記第２の可飽和トランスは、飽和するまでは二次巻線から発生する電圧により前記第２のスイッチング素子のオン状態を保持し、飽和するとその飽和インダクタンスを利用して、前記第２のスイッチング素子の制御端子に蓄積される電荷を放電し、かつ前記第１および第２のスイッチング素子に存在する寄生容量を充放電させ、飽和が開放すると前記制御抵抗に励磁電流を流すように構成したことを特徴とするスイッチング電源装置。 - 前記制御抵抗を可変可能に構成したことを特徴とする請求項１記載のスイッチング電源装置。
- 前記一対の電圧源の接続点と、前記第１および第２のスイッチング素子の接続点との間に主トランスの一次巻線を接続し、この主トランスの二次巻線に誘起される電圧を整流器で整流して前記負荷に供給する構成としたことを特徴とする請求項１または２記載のスイッチング電源装置。
- 前記主トランスの二次巻線と二次側コンデンサとの直列共振回路を接続したことを特徴とする請求項３記載のスイッチング電源装置。
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