JP4192510B2

JP4192510B2 - 半導体装置

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Publication number: JP4192510B2
Application number: JP2002174432A
Authority: JP
Inventors: 昭生田中
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2002-06-14
Filing date: 2002-06-14
Publication date: 2008-12-10
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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、半導体装置内の各素子のばらつきや、素子のばらつきによる特性のばらつきを補正する回路に関する。
【０００２】
【従来の技術】
半導体装置の素子のばらつきとして、例えば、抵抗やコンデンサの抵抗値や容量、トランジスタのスレッショルド電圧（しきい値電圧）Ｖｔやオン電流、バイポーラトランジスタのベース・エミッタ間電圧Ｖｂｅ、各種センサ素子の抵抗や、容量、感度やオフセット電圧などがある。
【０００３】
これら素子のばらつきによって、回路の特性が変化する。例えばオフセット電圧や感度、スピード、出力電流などである。
【０００４】
なお、以下においては赤外線撮像装置を中心に説明するが、本発明は、ばらつきを補正することによって特性の改善が行える任意の半導体装置に対して適用可能である。
【０００５】
半導体装置の素子のばらつきを補正する回路として、例えば、本願発明者による特願平１０−２８４４６４（特開２０００−１１４４６７号公報：「文献１」という）に提案される半導体装置がある。この半導体装置では、図１６に示すように、入射赤外線を電気信号に変換するボロメータ１６０１と、ボロメータ１６０１に一定電圧を印加すると共に、ボロメータ１６０１の抵抗変化を電流変化に変換するトランジスタ１６０２と、トランジスタ１６０２のコレクタに一端が接続され他端がグランドに接続され、トランジスタ１６０２に流れる電流変化を積分するコンデンサ１６０３と、複数のボロメータ１６０１間のばらつきを補正するばらつき補正回路１６０４を持つ。ボロメータは２次元に配列されており、縦方向１列（Ｖ１〜Ｖｎ）のボロメータ信号の読み出しは１つの読み出し回路１６０５が担当し、各列（Ｈ１〜Ｈｎ）に対してそれそれ読み出し回路を具備することで、全画素を読み出している。図１６において、１６０９は、キャンセル回路１６０７のトランジスタにバイアス電圧を供給するバイアス回路、１６１３は、ボロメータにバイアスを与えるバイアス回路であり、１６１４は、ばらつき補正回路１６０４にバイアス電圧を与えるバイアス回路である。
【０００６】
ある読み出し回路１６０５は、Ｖ１〜Ｖｎのボロメータのばらつきを補正して読み出す必要があり、ばらつき補正回路１６０４は、ボロメータによってその電流値を変化させることによって、補正を行っている。
【０００７】
ばらつき補正回路１６０４は、複数の電流源１６０６を持ち、各電流源１６０６の電流値は、バイナリに、ＭＳＢ（最上位ビット）からＬＳＢ（最下位ビット）まで、順番に２倍ずつ変化させて配列されている。ボロメータ１６０１によってオンさせる電流源を変化させることによって、ボロメータ１６０１の抵抗ばらつきによる電流ばらつきを補正することができる。
【０００８】
また特開２０００−００４４０１号公報（「文献２」という）に開示される撮像装置の例では、図１６と同様の読み出し回路１６０５を具備しているが、ばらつき補正回路１６０４を使わずに、図１６のバイアスキャンセル回路１６０７のところでばらつき補正を行っている。
【０００９】
通常、バイアスキャンセル回路１６０７は、ボロメータ電流のバイアス成分をキャンセルして信号成分のみをコンデンサに蓄えるために用いられる。
【００１０】
文献２（特開２０００−００４４０１号公報）に開示される撮像装置では、このバイアスキャンセル回路１６０７（図１６参照）の抵抗値を、複数のバイナリで変化する抵抗で構成することで、バイアスキャンセル回路自体にばらつき補正機能を持たせる構成になっている。すなわち、文献２（特開２０００−００４４０１号公報）において、バイアスキャンセル回路（バイアス電流相殺回路）は、ＦＰＮ補正メモリと、ＦＰＮ補正メモリからの出力デジタルデータでオン・オフ制御され、一端が電源に共通接続されたスイッチ群と、該複数のスイッチの他端に一端がそれぞれ接続された抵抗群と、抵抗群の他端が共通接続され、バイアスキャンセル回路１６０７のトランジスタのコレクタに接続されている構成とされている。
【００１１】
また文献３（「ロウコスト160×128アンクールドインフラッレドセンサーアレイ」（"Low Cost 160×128 uncooled infrared sensor array”，SPIE Vol.3360 Part of the SPIE Conference on Infrared Readout Electronics IV April.1999））に開示されている例では、ボロメータの抵抗変化を検出するためにトランジスタを介しバイアス電圧を供給し、ボロメータに流れる電流変化をオペアンプを用いた積分回路で積分することで電圧として検出している。その後、積分回路の出力をサンプルホールドを行なっている。積分動作及びサンプルホールド動作は複数の読み出し回路で同時に動作している。その後、各読み出し回路のサンプルホールド出力を順次マルチプレクサすることで外部に出力することが提案されている。
【００１２】
上記文献３に開示された手法は、図１７に示すように、ボロメータ１７０１はスイッチを介してＰチャネルＭＯＳＦＥＴ（「ＰｃｈＭＯＳＦＥＴ」という）１７０２のソースに接続されており、ＰｃｈＭＯＳＦＥＴ１７０２のゲートは、デジタルアナログ変換器（「Ｄ／Ａ変換器」という）１７０３の出力端が接続されている。また、熱的に短絡している、ボロメータ１７０５は、ＮチャネルＭＯＳＦＥＴ（「ＮｃｈＭＯＳＦＥＴ」という）１７０４のソースに接続され、ＮｃｈＭＯＳＦＥＴ１７０４のゲートにはＤ／Ａ変換器１７０６の出力端が接続されている。ＰｃｈＭＯＳＦＥＴ１７０２のドレインとＮｃｈＭＯＳＦＥＴ１７０４のドレインの接続点が積分器１７０７に接続され、ボロメータ１７０１の入射赤外線による変位電流が、積分コンデンサ１７０８によって積分電圧に変換される。
【００１３】
また、積分回路１７１２は、積分器１７０７、積分コンデンサ１７０８及びリセットスイッチ１７０９で構成され、積分コンデンサ１７０８はリセットスイッチ１７０９により、定期的にリセットされる。積分器１７０７は、非反転入力端子が接地され、反転入力端子が積分回路１７１２の入力端子に接続され、反転入力端子がと出力端子の帰還路に、コンデンサ１７０８とスイッチ１７０９の並列回路が挿入されているＯＰアンプ（演算増幅器）からなる。
【００１４】
サンプルホールド回路（「Ｓ／Ｈ回路」という）１７１０は、積分回路１７１２の出力電圧をサンプルホールドし、マルチプレクサスイッチ１７１１により読み出し回路１７１３の出力が外部へ順次出力される。この文献では読み出し回路１７１３が９回路で構成されている。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記した従来のばらつき補正回路は、以下のような問題を有していることを、本発明者は知見した。
【００１６】
第１に、ばらつき補正回路の面積と、該ばらつき補正回路が出すノイズとの間にトレードオフがある点である。例えば、上記文献１（特願平１０−２８４４６４号）に示す例では、ばらつき補正回路の電流性ノイズは、電流源１６０６の抵抗値を大きくするほど、抵抗の体積を大きくするほど改善される。これは、
・抵抗の電流性ノイズが抵抗値に反比例する、
・抵抗の1/fノイズが体積に反比例する、
ためである。
【００１７】
通常、ばらつき補正回路のノイズを、ボロメータのノイズよりも小さくする要求があり、電流源１６０６の抵抗値を大きく、さらに抵抗の体積を大きくする必要が生じてくる。
【００１８】
しかも、ＭＳＢからＬＳＢまでの抵抗をバイナリに２倍ずつ順番に大きくしていく必要があることから、ＬＳＢの抵抗値は、極めて大となり、広い面積が必要になる。
【００１９】
第２に、消費電力と補正精度との間にトレードオフがある。まず、上記文献１（特願平１０−２８４４６４号）に示す例では、ばらつき補正回路１６０４に流れる電流が、ボロメータ電流とは別に必要とされている。このため、さらなる消費電力の縮減が望まれる。
【００２０】
さらに、上記文献１に記載された構成例では、電流源１６０６（図１６参照）のコレクタ端子がコンデンサ１６０３と接続されており、コレクタ端子電圧は、積分動作と共に変化する。このため、電流源１６０６の電流値が微妙に変化し、リニアリティの点で改善の余地がある。
【００２１】
一方、上記文献３による図１７に示す例では、トランジスタ１７０４のドレインがオペアンプ１７０７によって一定電圧にコントロールされているため、この問題は少ないが、ばらつき補正を行うＤ／Ａ変換器１７０３、１７０６の消費電力が、極めて大きくなる、という問題がある。
【００２２】
また、上記文献２（特開２０００−００４４０１号公報）に示す例では、比較的消費電流が小さいが、上記文献１（特願平１０−２８４４６４号）と同様に、リニアリティの点で問題がある。
【００２３】
さらに、上記文献２の例では、バイアスキャンセル回路において、並列に並べたバイナリの抵抗では十分な補正精度が得られない、という問題がある。また、抵抗を直列に用いた場合にも、抵抗値が小さくなりすぎて、スイッチなどのオン抵抗が見えてきて、補正精度が上げられない、という問題がある。
【００２４】
第３に、上記面積や消費電力の問題があるために、メモリやセルベースＩＣ、プロセッサなどの一般のＬＳＩへのばらつき補正回路の適用を困難にさせている。これらのＬＳＩでは、近年の１００ｎｍレベルの微細化技術において、トランジスタの閾値電圧Ｖｔやオン電流のばらつきが増大する、という問題があり、これに伴い、センスアンプのオフセット電圧のばらつきやゲート素子のスピードばらつきが顕著になる、という問題が顕在化してきている。
【００２５】
したがって、本発明の主たる目的は、低消費電力であり、低ノイズ、小面積で高い精度の、ばらつき補正機能を実現する半導体装置を提供することにある。
【００２６】
【課題を解決するための手段】
上記目的を達成する本発明に係る半導体装置は、それぞれが抵抗に流れる電流の変化を読み出す複数の読み出し回路の間で共用形態で使われる多値電圧発生回路（図１の１１７）と、多値電圧を各読み出し回路に供給する多値電圧バス（図１の１１５）と、多値電圧からばらつき補正に適した電圧を選択するスイッチ（図１の１１３）と、を備えている。
【００２７】
本発明においては、例えば、１つのチップに、１ヶか２ヶ程度の多値電圧発生回路を持ち、多値電圧発生回路から出力される互いに異なる複数の電圧をアナログ電圧伝送用のバスを介して、複数の読み出し回路に供給する。各読み出し回路内では、スイッチでの出力電圧の切り替えによって、補正に最適な電圧を選択する。
【００２８】
かかる構成により、本発明は、従来の回路構成と比べて、特段に低消費電力化を図るとともに、小面積のばらつき補正手段を実現している。
【００２９】
さらに、本発明においては、この多値電圧発生回路と多値電圧バスを複数系統具備するとにより、補正精度を向上している。
【００３０】
例えばｍヶの電圧と、ｎヶの電圧の２系統を持つ場合、ｍ×ｎヶの精度の補正を行うことができ、ｍ＋ｎヶの１系統を持つ場合と比較して補正精度を上げられる。
【００３１】
本発明において、読み出し回路は、抵抗アレイ（図１の１０１）に流れる電流を入力して積分し積分結果を出力する積分回路（図１の１０３、１０９）と、第１のスイッチ（１１３）の出力端子に非反転入力端子が接続されており、前記抵抗アレイの一端に反転入力端子が接続される第１の演算増幅器（図１の１０５）と、抵抗アレイの一端と積分回路の入力端子との間に接続され、第１の演算増幅器の出力端子からの出力電圧をバイアス電圧として制御端子に受ける第１のトランジスタ（図１の１０４）と、を含む。さらに、第２の多値電圧バス（例えば図１の１１６）を構成する複数のラインに対して互いに異なる複数のアナログ電圧を供給する第２の多値電圧発生回路（図１の１１８）を備えている。読み出し回路は、第２の多値電圧発生回路から前記第２の多値電圧バスに出力される互いに異なる複数の電圧を入力しそのうちの１つを選択して出力する第２のスイッチ（図１の１１４）と、一端が第２の電源に接続されている第２の抵抗（図１の１０６）と、第２のスイッチの出力端子に非反転入力端子が接続され、前記第２の抵抗の他端に反転入力端子が接続されている第２の演算増幅器（図１の１０８）と、第２の抵抗（１０６）の他端と、積分回路の入力端子との間に接続され、前記第２の演算増幅器（１０８）の出力端子からの出力電圧をバイアス電圧として制御端子に受ける第２のトランジスタ（図１の１０７）と、を備えている。
【００３２】
本発明においては、読み出し回路は、入力される制御信号に基づき、第１のスイッチ（１１３）の選択を制御するデコーダ（図１の１２２）を備えている。
【００３３】
本発明においては、第１の多値電圧発生回路は、入力される基準電圧を第１の利得で増幅する第１の増幅器（８０２）と、基準電圧を第２の利得で増幅する第２の増幅器（８０３）と、前記第１、及び第２の増幅器の出力端子の間に直列形態に接続されている複数の抵抗（８０４）と、を備え、前記第１、及び第２の増幅器の出力端子と、前記第１、及び第２の増幅器の出力端子間に接続される前記複数の抵抗との接続点よりなる複数のタップから複数の異なる出力電圧が取り出される。
【００３４】
本発明においては、多値電圧発生回路で生成され多値電圧バスに供給される異なる複数の電圧を、スイッチで選択した電圧を、トランジスタのバックゲート電圧に供給することで、素子のばらつきを補正する構成としてもよい。かかるばらつき補正機能を具備した本発明に係る半導体装置は、差動増幅器、メモリのセンスアンプ、Ａ／Ｄ（アナログ・デジタル）変換回路、通信回路等をなす半導体装置として実施される。すなわち、以下の説明からも明らかとされるように、上記目的は、特許請求の範囲の各請求項の本発明によっても同様にして達成される。
【００３５】
【発明の実施の形態】
本発明の実施の形態について添付図面を参照して詳細に説明する。
【００３６】
図１は、本発明の第１の実施の形態の半導体装置の構成を示す図である。図１を参照すると、抵抗アレイ１０１（R-Array）は、複数の抵抗の集合であり、例えば入射赤外線によってその抵抗値が変化するボロメータよりなる。あるいは、磁気抵抗効果を利用したＭＲＡＭ（Magnetic RAM）の磁気抵抗素子であってもよい。これらの抵抗は、例えば、行方向と列方向に、２次元マトリクス状に配列されており、その列側に、読み出し回路１０２が複数個配置されている。読み出し回路１０２は、各列に配置するようにしてもよいし、あるいは複数列に１ヶ配置してもよい。複数の読み出し回路１０２を並列に動作させて積分を行うことで積分時間を長くとることができ、ノイズを低減することができる、という作用効果がある。
【００３７】
このように読み出し回路数を増やすことは、ノイズ低減に接続されるが、消費電力の点や面積の点で、トレードオフの関係にある。特に、ボロメータや磁気抵抗素子や回路に存在するノイズが、1/fノイズでリミットされている場合、積分時間を長くして帯域を制限しても、トータルノイズが低下しない場合がある。このような場合には、読み出し回路数を増やしても意味がない。
【００３８】
ＮＴＳＣ（National Television System Committee）仕様で動作する赤外線撮像装置では、抵抗アレイ１０１のフォーマットは、例えば３２０×２４０画素のボロメータで構成される。この列側の３２０の各列に、読み出し回路１０２が形成される。あるいは、抵抗アレイ１０１の２列に１ヶ、つまり、１６０個の読み出し回路１０２を形成する構成としてもよい。
【００３９】
抵抗アレイ１０１からの信号は、読み出し回路１０２に入力され、抵抗変化が電流変化に変換され、積分コンデンサ１０３に蓄えられる。
【００４０】
この動作が積分動作であり、積分コンデンサ１０３に電荷を蓄える時間をｔintとすると、抵抗アレイ１０１からの信号の帯域（周波数）は、
1/(2・tint)
の帯域に制限されることになる。
【００４１】
抵抗変化を電流変化に変換する回路として、この例では、ＮチャネルＭＯＳトランジスタ（「ＮＭＯＳトランジスタ」という）１０４と、オペアンプ１０５を備えている。ＮＭＯＳトランジスタ１０４のソースは、抵抗アレイ１０１の一端が接続されており、ドレインは、積分コンデンサ１０３の一端に接続されており、ゲートは、オペアンプ１０５の出力端子に接続されている。オペアンプ１０５の反転入力端子（−）は、ＮＭＯＳトランジスタ１０４のソースに接続されている。かかる構成により、抵抗アレイ１０１の一端に印加される電圧は、オペアンプ１０５の非反転入力端子（＋）の電圧となり、抵抗アレイ１０１の印加電圧を高精度に制御することができる。
【００４２】
抵抗１０６、ＰチャネルＭＯＳトランジスタ（「ＰＭＯＳトランジスタ」という）１０７、オペアンプ１０８からなる回路は、通常「バイアスキャンセル回路」と呼ばれ、抵抗アレイ１０１側に流れる電流（Ibol）と、バイアスキャンセル側に流れる電流（Ican）をほぼつり合わせ、これにより、積分コンデンサ１０３に流れ込むＤＣ（直流）電流をできるだけ減らす作用をなしている。積分コンデンサ１０３にＤＣ電流が流れ込むと、本来、増幅したい信号のためではなく、もっぱらＤＣ電流のために回路のダイナミックレンジが占有されることになり、積分ゲインを上げることができない、という問題が生じるためである。バイアスキャンセル回路はこの問題を解消している。
【００４３】
積分ゲインは、積分容量をCintとして、
tint/Cint
で表され、積分ゲインと、流れ込む電流とが乗算されて出力電圧となる。
【００４４】
積分ゲインを上げるほど、後段のノイズが見えにくくなる効果があり、入力換算ノイズが改善される、という効果がある。
【００４５】
この実施の形態では、積分コンデンサ１０３の一端は、ＮＭＯＳトランジスタ１０４のドレインに接続され、さらに、オペアンプ１０９の反転入力端子に接続されている。積分コンデンサ１０３の他端は、オペアンプ１０９の出力端子に接続されている。オペアンプ１０９の非反転入力端子（＋）はバイアス電圧１１０に接続されている。
【００４６】
かかる構成によって、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタそれぞれのドレインが一定のバイアス電圧に固定されることになり、ドレインを流れる電流（Ibol及びIcan）がドレイン電圧によって変調を受けることが無くなる。
【００４７】
積分コンデンサ１０３の端子間に並列に、リセットスイッチ１１１が接続されている。積分コンデンサ１０３は、信号が積分され信号が読み出された後に、リセットスイッチ１１１ががオンされて、リセットされる。
【００４８】
オペアンプ１０５の非反転入力端子（＋）は、第１のスイッチ１１３と多値電圧バス１１５を介して、多値電圧発生器１１７に接続されている。
【００４９】
オペアンプ１０８の非反転入力端子（＋）は、第２のスイッチ１１４と第２の多値電圧バス１１６を介して、第２の多値電圧発生器１１８に接続されている。
【００５０】
多値電圧発生器１１７は、複数の電圧を発生する発生器であり、出力電圧としては、ＤＣ電圧であってもＡＣ（交流）電圧であってもよい。重要なことは、ある電圧刻みを持って、例えばｍヶの互いに異なる複数の電圧を発生することである。ｍヶの電圧は、多値電圧バス１１５によって、複数の読み出し回路１０２のそれぞれに分配される。
【００５１】
多値電圧バス１１５は、ｍ本の配線からなり、複数の読み出し回路１０２のそれぞれに配線されている。
【００５２】
多値電圧バス１１５に接続されるスイッチ１１３は、多値電圧バス１１５のｍ本の配線に接続されているｍヶのスイッチからなり、ｍヶの電圧から、一つの電圧を選択する。例えば、（ｍ−１）ヶのスイッチをオフ状態とし、１つのスイッチをオン状態として１つの電圧を選択出力する。
【００５３】
オペアンプ１０５は、非反転入力端子がスイッチ１１３の出力端子に接続されており、非反転入力端子には、スイッチ１１３を介して、多値電圧発生器１１７で作られた複数の電圧の一つが供給され、さらには、抵抗アレイ１０１にもこの電圧が供給される。
【００５４】
同様にして、第２の多値電圧発生器１１８は、例えばｎヶの電圧を発生し、その複数の電圧の一つが、オペアンプ１０８の非反転入力端子に供給され、さらには、バイアスキャンセル回路の抵抗１０６にもこの電圧が供給される。
【００５５】
抵抗アレイ１０１に供給される電圧の選択は、抵抗アレイ１０１に流れる電流Ibolのばらつきが小さくなるように選択される。
【００５６】
例えば抵抗アレイ１０１のある抵抗値をRbol、供給される電圧をVbolとした場合、
Ibol＝Vbol／Rbol
である。
【００５７】
Rbolのばらつきに応じて、複数のVbolの中からVbolを適切に選ぶことで、Rbolが大きくばらついていても、Ibolのばらつきを小さくすることができる。
【００５８】
例えばVbolはΔVbolの刻みでｍヶの電圧を発生するとする。
【００５９】
ｍ×ΔVbolのスパンは、抵抗ばらつきΔRbolをカバーできるスパンに設定する。
【００６０】
例えば抵抗アレイ１０１の中の一番小さい抵抗に、VbolのLSBの電圧（最小の電圧）を与え、そのとき流れる電流をIbolの基準電流Ibol0とする。
【００６１】
抵抗アレイ１０１の抵抗ばらつきに応じて選択するVbolを、最小から最大の間で選ぶことで、各抵抗に流れる電流を、基準電流Ibol0にほぼ合わせることができる。
【００６２】
この最適なVbolの選択には、通常、２分岐探索法が用いられ、例えば特開２００１−２４５２２２号公報に、その手順が記載されているので参照されたい。
【００６３】
当然ながら、ある電圧スパンが決まったときに、電圧の階調数ｍが大きいほど電圧刻みΔVbolは小さくなり、電流ばらつきの補正精度は高まる。理想的には、補正を行わない場合の電流ばらつきは、ｍ階調の補正を行うことで、１／ｍのばらつきまで低下する。
【００６４】
第２の多値電圧発生器１１８の系も、上記と同様の動作をする。但し、抵抗１０６のばらつきは、通常、抵抗アレイ１０１のばらつきより、遙かに小さくすることが可能であり、第２の多値電圧発生器１１８のｎヶの電圧は、抵抗アレイ１０１の抵抗ばらつきによる電流ばらつきを補正するために大部分用いることができる。
【００６５】
仮に、抵抗１０６のばらつきが大きくても、その分、ｎヶの階調数を大きく取れば済む。
【００６６】
積分コンデンサ１０３に流れ込む電流は、第２の多値電圧発生器１１８の系と第１の系の電流の差
Ican−Ibol
であり、第１の系で補正しきれなかったIbolのばらつき残差を、第２の系によるIcanの補正でさらに補正することができる。
【００６７】
ここで、ｍヶとｎヶの電圧の数は同数であってもよいし、互いに異なる数であってもよい。
【００６８】
重要なことは、このように複数の多値電圧発生系を持つことによって、例えば２系統の場合、ｍ×ｎの階調数程度まで、補正の分解能を上げられることである。例えば、第１の多値電圧発生器１１７の系によって、抵抗アレイ１０１内の抵抗ばらつきによるIbolのばらつきは、前述したように、ほぼ１／ｍとなる。この１／ｍの残差は、第２の多値電圧発生器１１８の系によって、さらに１／ｎとなる。
【００６９】
このように、ｍ×ｎの１ヶの系を用いる場合と同様の補正精度を、ｍ＋ｎの階調数で、得ることができる。
【００７０】
一般的には、第１の多値電圧発生器１１７と第２の多値電圧発生器１１８が出力する電圧は、互いに異なる電圧になる。但し、読み出し回路１０２側の回路構成や、システムから要求される仕様によっては、両者の電圧を全く同じにすることも、ある限られた用途では、可能である。この場合、多値電圧発生器と多値電圧バスとしては、１系統で済むが、スイッチとしては、２系統設けられる。
【００７１】
多値電圧発生器１１７は、例えば第１の電圧発生器１１９と、第２の電圧発生器１２０と、抵抗列１２１とから構成される。第１の電圧発生器１１９が、前述した電圧スパンの上側の電圧を発生し、第２の電圧発生器１２０が下側の電圧を発生する。抵抗列１２１は、このスパンの間を分圧するために用いられスパン間の任意の電圧を得ることができる。好ましくは、同じ抵抗値の複数の抵抗で構成される。この構成のメリットは、後述するが、複数のＤＣ電圧を発生するのみならず、複数のＡＣ電圧も容易に発生することができる点にある。
【００７２】
デコーダ１２２は、バイナリで入力されるデータを受けて、一つのスイッチの選択に変換する動作を行う。例えば、ｍ＝１６として、１６ヶのスイッチがある場合、４ビットのバイナリデータをメモリやラッチ等から、デコーダ１２２に供給される。デコーダ１２２は、４ビットデータを受けて、１６ヶのスイッチの中の１つを選択する。当然ながら、２系統の補正回路がある場合には、２系統のデコードを行う必要がある。
【００７３】
ラッチ又はメモリ１２３は、バイナリデータをデコーダ１２２に供給する。抵抗アレイ１０１のばらつきに応じて読み出し回路１０２に補正データを渡す必要があり、チップ外のメモリに補正データを格納しておき、チップ上のラッチに読み出してくる方法、あるいはチップ上にメモリを形成する方法がある。
【００７４】
抵抗アレイ１０１が２次元である場合、各列の読み出し回路は、１行ずつ読み出し動作を行うため、外部にメモリを持つ場合は、１行ずつメモリからラッチにデータをロードする必要がある。
【００７５】
積分コンデンサ１０３で積分された信号は、オペアンプ１０９の出力端子から取り出され、サンプルホールド回路１１２に渡される。信号として積分コンデンサ１０３の両端の電圧を出力することでも構わない。
【００７６】
マルチプレクサ１２４は、複数のサンプルホールド回路１１２の信号の一つを選択して、出力端子１２５に信号を出力する。
【００７７】
シフトレジスタ１２６は、マルチプレクサ１２４を順次走査するために用いられる。
【００７８】
図１に示した実施例の構成によって、各読み出し回路１０２内でばらつき補正にかかわる回路は、スイッチとデコーダのみになり、読み出し回路内にバイナリの電流源やＤ／Ａ変換器を具備していた従来の構成に対して、消費電力や回路面積が特段に減少することになる。
【００７９】
比較例として、電流源を用いる従来の構成では、各読み出し回路内に、バイナリの電流源が設けられ、多くの消費電流を消費していた。
【００８０】
さらに、本実施例においては、オペアンプを用いた抵抗−電流変換回路を用いることにより、抵抗アレイにリニアリティ精度の良い電圧を正確に印加することができ、補正精度を上げられる。
【００８１】
また、本実施例において、多値電圧の発生や、多値電圧の選択には、付加的なノイズがほとんど加わらず、抵抗アレイ等に存在する正味のノイズに抑えることができ、Ｓ／Ｎ（信号対雑音比）を大幅に改善することができる。
【００８２】
これは、後に説明する多値電圧発生器の熱ノイズを極めて小さくできることと、スイッチ１１３等の熱ノイズも非常に小さく設定できるためである。
【００８３】
比較例として、バイナリの電流源を用いた従来の構成では、抵抗が大きいほど電流源のノイズが小さくなる。また、抵抗アレイより小さい熱ノイズにするには、抵抗アレイの抵抗値よりかなり大きい電流源の抵抗を何個も用いる必要があり、この抵抗の面積が巨大化していた。
【００８４】
［第２の実施の形態］
次に本発明の第２の実施の形態について説明する。図２は、本発明の第２の実施の形態の構成を示す図である。図１に示した前記第１の実施の形態と同様に、抵抗アレイ２０１は、複数の抵抗で構成され、その一方を水平スイッチ２０３を介して、読み出し回路２０４に、もう一方をセルスイッチ２０２に接続している。
【００８５】
読み出し回路２０４には、抵抗アレイ２０１の中の２列が接続されており、２列の中の一方の選択に、水平スイッチ２０３を用いている。
【００８６】
１列の中の複数の抵抗は、セルスイッチ２０２によって一つが選択され、セルスイッチ２０２の制御に垂直シフトレジスタ２０５が用いられている。
【００８７】
これによって２列に１ヶの読み出し回路を形成すれば良く、各列に形成する場合に比べ面積や消費電力の点で有利となる。
【００８８】
第１の多値電圧発生器２０６は、図１に示した前記第１の実施の形態と同様に、多値電圧バス２０７とスイッチ群２０８に接続され、複数の読み出し回路２０４に補正電圧を供給する。
【００８９】
同様に、第２の多値電圧発生器２０９は、多値電圧バス２１０とスイッチ群２１１に接続され、第２の補正回路系を形成している。
【００９０】
基準電圧回路（BGR）２１２は、多値電圧発生器の電圧発生の基準になる電圧を発生し、電圧温度係数が極めて小さいバンドギャップリファレンスなどが使用される。
【００９１】
バイアス回路２１３は、基準電圧回路２１２からの基準電圧を受けて第１及び第２の多値電圧発生器２０６、２０９に必要な電圧を発生する。
【００９２】
これによって抵抗アレイ２０１に供給される補正電圧は、温度安定性の良い電圧であり、さらに抵抗アレイ電流Ibolもキャンセラ電流Icanも１つの基準電圧から作られた電流となる。このため、仮にわずかな温度変化があっても、Ibol−Icanの変化はわずかである。よって、特段に、温度安定性の良い積分動作、補正動作が行える。
【００９３】
これは、仮に、基準電圧回路２１２の発生電圧が変動しても、IbolとIcanにほぼ同様にその変動が入り、Ibol−Icanへ、基本的には変動が起きないためである。
【００９４】
第２のラッチ２１５は、図１に示した例と同様に、補正データをデコーダ２１７に供給する。第１のラッチ２１４は、第２のラッチ２１５が補正データを保持している間チップ外のメモリ等からデータをロードするのに用いられる。積分動作の直前に、第１のラッチから第２のラッチに、データが一括転送される。
【００９５】
【実施例】
上記した実施の形態について具体例を即してさらに詳説する。以下では、本発明の実施例について、赤外線撮像素子の読み出し回路に、本発明を実施した例についてその動作を説明する。
【００９６】
図３は、この実施例における読み出し回路部と、その周辺を説明するための図であり、図１、及び図２に示した実施の形態と、基本的には同じ構成とされている。なお、図３には、複数の読み出し回路のうちの一つだけが示されているが、図１、及び図２に示したように、多値電圧バス３０１、３０２には、複数の読み出し回路が接続されている。
【００９７】
ボロメータ３０３は、前述したように、入射赤外線を抵抗変化に変換する素子であり、１次元又は２次元に配列された複数のボロメータのうちの１ヶだけが、図３には示されている。
【００９８】
このボロメータについて以下に説明しておく。ボロメータは、熱ノイズを低減する観点からは、抵抗が小さい程良いが、あまり小さいと、ある電圧をかけたときのジュール熱が大きくなる問題がある。ボロメータは、入射赤外線に対する感度を高めるために、ダイヤフラムと呼ばれる中空に支えられた薄膜上に形成し、熱が逃げにくい構造を持っている。ジュール熱が大きくなると、ボロメータの自己発熱が大きくなる問題がある。ボロメータ電圧を下げることで自己発熱は下げられるが、電圧が小さいと信号電圧も小さくなり、Ｓ／Ｎ（信号対雑音比）が悪くなる、という問題がある。通常、ボロメータの抵抗値としては、これら熱ノイズやボロメータ電圧、自己発熱を考慮して、数ｋΩ程度から数百ｋΩ程度に選ばれる。
【００９９】
この実施例では、ボロメータ３０３の材料として、チタンや白金などのメタルや、酸化バナジウム、酸化チタンなどの酸化物半導体が用いられる。
【０１００】
このうち、メタルは、シリコンラインで容易に作製され、抵抗ばらつきが小さいというメリットがあるが、入射赤外線を抵抗変化に変換する上で重要な抵抗温度係数が、一般に低い、という問題がある。通常、高くても０．５％／Ｋ程度までの抵抗温度係数が一般的である。
【０１０１】
一方、酸化物半導体系は、通常−数％／Ｋ台の高い抵抗温度係数を持つ反面、シリコンラインで作りにくい、という問題や、抵抗ばらつきが大きくなる、という問題がある。特に、抵抗ばらつきは、通常、数％p-p（ピークからピークまで）から大きい場合で、数十％p-pのばらつきを持つ。材料自体が多結晶であることに起因していたり、比抵抗がやや大きいために、配線メタルとのコンタクト抵抗が大きいことに起因したりする。ただ、数％／Ｋの抵抗温度係数は、赤外線撮像素子の温度分解能を改善する上で必要であり、抵抗ばらつき補正を採用してでも使う意味は大きい。
【０１０２】
前述したように、ボロメータ電圧が大きいほど、信号電圧は大きくなり、Ｓ／Ｎが改善される。このため、ボロメータ電圧としては、数Ｖ程度が好ましい。
【０１０３】
一方、キャンセル抵抗３０４は、ボロメータ電流をキャンセルするために使う抵抗である。抵抗値Rcanは、大きい方がボロメータ端に換算したときの熱ノイズが小さくなる現象がある。但し、あまり抵抗値が大きいと、キャンセル電流を作り出すために必要な抵抗両端の電圧（端子間電圧）が大きくなり、必要とされる回路の耐圧が大きくなるという問題がある。従って、通常、キャンセル抵抗３０４の抵抗値Rcanは、ボロメータの抵抗と同程度の抵抗値が選ばれる。そのため、Rcan両端の電圧もボロメータ電圧と同程度の電圧となる。ボロメータ電圧として、例えば５Ｖ弱の電圧を用いると、ボロメータ電圧Vbolを作り出す回路の耐圧が５Ｖ程度で良く、一般のロジックＩＣのトランジスタを用いることができる、というメリットがある。
【０１０４】
キャンセル抵抗３０４の端子間電圧が、ほぼボロメータ電圧になることから、電源電圧VDDは、この倍の１０Ｖ程度が必要とされる。１０Ｖと５Ｖのトランジスタが混載できるプロセスは、高電圧VPPと電源電圧VDDで動作するEEPROM（電気的消去可能なプログラマブルROM）などのプロセスとして、比較的一般に存在しており、赤外線撮像素子に利用できる。
【０１０５】
ボロメータの抵抗ばらつきは、前述したように、数１０％p-pになることがある。このように大きなばらつきがあるときに、従来技術のような一定電圧のボロメータ電圧を加えるやり方には、問題がある。ボロメータの抵抗ばらつきがある中で一定電圧をかけると、ボロメータ電流Ibolがばらつく。この状態で、ボロメータ電圧にわずかなドリフト、つまりは温度変動による電圧変動があると、画素によって、電流ドリフト量にもばらつきを生じる。
【０１０６】
一方、本発明では、抵抗ばらつきに応じて、ボロメータ電圧を変化させて、ボロメータ電流がほぼ一定となるようにしているため、仮に、ボロメータ電圧にドリフトが生じても、ボロメータ電流のドリフトは生じるが、画素間のばらつきはあまり生じない。
【０１０７】
この画素間で、ほぼ、一定のドリフト電流は、例えば、前述した図２の実施の形態の回路によって、取り除かれる。
【０１０８】
つまり、ボロメータ電圧Vbolと、キャンセラ電圧Vcanを、一つの基準電圧発生回路から作ることによって、仮に、基準電圧発生回路にドリフトが生じたとしても、両者の電圧に、同様のドリフトが生じることになる。このため、IbolとIcanの電流もドリフトも同様となり、積分コンデンサに流れる電流Ibol−Icanは、ほとんど変化しないことになる。
【０１０９】
上記は、基準電圧発生回路のドリフトだけを考えて、他の回路のドリフトを前提にしていないが、本発明においては、各部の回路を、以下のようにして、ドリフトをほぼ無視できるレベルにしている。
【０１１０】
図３を参照すると、ＮＭＯＳトランジスタ３０６とオペアンプ３０７は、ボロメータに電圧を印加するとともに、ボロメータ電流をドレインに流す回路であり、前述したように、ＮＭＯＳトランジスタのＶgs（ゲート−ソース間電圧）の影響が、ドレイン電流に現れない回路となっている。
【０１１１】
ゲート−ソース間電圧Ｖgsは、通常、トランジスタのしきい値Ｖｔの温度依存性に起因して、大きな温度係数を持つ。この実施例の回路では、ゲート−ソース間電圧Ｖgsがドレイン電流に現れない回路構成であるために、ゲート−ソース間電圧Ｖgsの温度係数の影響をなくしている。
【０１１２】
さらに図２に示すバイアス回路２１３は、最適なVbolとVcanを生成するが、いわゆる、「Ｒ−２Ｒ型Ａ／Ｄ変換器」と呼ばれる、抵抗Ｒとその２倍の抵抗２Ｒの組み合わせを使用することで、温度変動に対するドリフトを無視できるレベルにすることができる。
【０１１３】
第１の多値電圧バス３０１の電圧スパンは、例えば以下のよう設定する。
【０１１４】
ボロメータ抵抗ばらつきが例えば２０％p-pとする。つまり、１００ｋΩ程度のボロメータ抵抗を仮定したときに、±１０ｋΩの抵抗ばらつきが存在する。１００ｋΩの抵抗値に対するボロメータ電圧を４Ｖに設定するとする。
【０１１５】
すると、第１の多値電圧バスに必要な電圧スパンは抵抗ばらつきの２０％p-pをカバーできるように、同じく、２０％p-pのスパン、つまりは、０．８Ｖのスパンを持てばよいことになる。つまりは、第１の多値電圧バスとしては、３．６Ｖから４．４Ｖの電圧範囲をカバーする。
【０１１６】
当然、抵抗ばらつきの規格によっては、電圧スパンとして、抵抗ばらつき以上のパーセントを持っていても良い。
【０１１７】
第１の多値電圧バス３０１の電圧刻みとしては、当然、細かいほど補正精度は向上する。しかし、バスの本数やスイッチの数、多値電圧発生器の規模やそれに伴う消費電力が大きくなる。
【０１１８】
前述したように、第１の系のバス本数をｍ、第２の系のバス本数をｎとして、抵抗ばらつきによる電流ばらつきを、ほぼ１／（ｍ×ｎ）とすることができる。例えばｍとｎの両者を１６階調、つまりバスの本数として、１６本づつとすると、理想的には、積分コンデンサに流れ込む電流のばらつきを、１／２５６にすることができる。
【０１１９】
つまり、そのままでは２０％p-pの抵抗ばらつきによる電流ばらつきがあったとすると、本発明においては、積分電流のばらつきは、
２０／２５６≒０．０８％p-p
のばらつきで済むことになる。
【０１２０】
電流ばらつきがこの程度まで低下すれば、後述するような積分ゲインを大きくとることが可能である。
【０１２１】
バス本数のトレードオフを考慮すると、第１の系のバス本数と第２の系のバス本数を１６本程度づつというのは、妥当性がある。
【０１２２】
第１の多値電圧バスの電圧刻みは、３．６〜４．４Ｖのスパンを均等に１６分割することになるので、この場合、
０．８／（１６−１）≒０．０５３Ｖとなる。
【０１２３】
トータルのバス本数は、ｍ＋ｎ、トータルの補正精度は１／（ｍ×ｎ）となるため、あるトータルバス本数で、最良の補正精度を得るには、理想的には、ｍ＝ｎが最適となる。但し、前述したドリフトのことを考えると、ボロメータ側の補正である第１の多値電圧バスの本数ｍを、キャンセラ側の本数ｎより大きくすることで、ボロメータ電流Ibolの補正残差を減らすことができ、好ましい。ドリフトなどの要求性能によって、ｍとｎの比率を変えることは可能である。
【０１２４】
ボロメータの抵抗ばらつき２０％p-pを、第１の補正系で、１／１６である１．２５％p-pにしたとする。第２の補正系であるキャンセラ回路側では、第２の多値電圧バスの電圧スパンを、例えば、この第１の系の補正残差である１．２５％p-pに設定する。
【０１２５】
第２の補正系の電圧刻みも当然細かいほど補正精度を上げられるが、面積や回路規模、消費電力等とのトレードオフがある。ここでは、第１の系と同様に、ｎ＝１６本とする。これによって、理想的には、抵抗ばらつきによる積分電流ばらつきは、そのままでは２０％p-pになってしまうのを、１／（１６×１６）＝１／２５６である、約０．０８％p-pにまで低減することができる。
【０１２６】
キャンセラ抵抗３０４の抵抗値は、前述したように、ボロメータ抵抗より小さいと、ノイズ的に問題になり、抵抗が大きいと、ボロメータ電流のバイアス成分をキャンセルするのに必要な電圧が大きくなり、電源電圧が高くなる、という問題がある。トータルノイズｖｎは、次式（１）で表される。
【０１２７】
vn^２＝vjb^２＋vbb^２＋（Rbol／Rcan）^２・（vjc^２+vbc^２） … (1)
【０１２８】
ここで、
ｖｊｂは、ボロメータ抵抗の熱ノイズ、
ｖｊｃは、キャンセラ抵抗の熱ノイズ、
ｖｂｂは、第１の多値電圧発生器や多値電圧バス３０１、オペアンプ３０７等、ボロメータのバイアス系に存在するノイズ、
ｖｂｃは、キャンセラのバイアス系のノイズ、
である。
【０１２９】
キャンセラ抵抗のノイズやキャンセラバイアス回路のノイズは、Rbol／Rcanの係数がかかる。つまり、Rbol／Rcanの重み付けがかかるため、Rcanを小さくすることは、ノイズを増やすことになる。電源電圧のことも考慮して、Rbol≒Rcanが好ましい。
【０１３０】
第２の多値電圧バス３０２の電圧を考える。ＶＤＤ電源電圧３０５は、前述したように、例えば１０Ｖ程度が好ましい。キャンセラ抵抗値をボロメータ抵抗値と同じ１００ｋΩと想定する。
【０１３１】
ボロメータ抵抗には、そのセンターで４Ｖの電圧がかかっているため、バイアス成分をキャンセルするには、キャンセラ抵抗にも、４Ｖを印加する必要がある。
【０１３２】
電源電圧が１０Ｖであるため、Vcanのセンター電圧としては、１０−４＝６Ｖ程度が必要となる。
【０１３３】
第２の多値電圧バスのスパンは１．２５％p-pであるため、スパン電圧は、
４Ｖ×２．５％p-p＝０．０５Ｖp-p
となる。
【０１３４】
つまり、第２の多値電圧バスは、３．９７５から４．０２５Ｖの電圧を発生し、その間を、１６本のバスで、均等に刻んで行く。その電圧刻みは、
０．０５／（１６−１）≒３．３ｍＶ
となる。
【０１３５】
第２の系の電圧刻みは、このように第１の系より小さいが、後述する回路を使うことで、容易に、このような電圧でも発生することができる。
【０１３６】
本実施例では、２つの多値電圧系について説明しているが、容易に３つ以上の系に拡張できる。たとえば、３つの系を考え、それぞれのバス本数をｌ、ｍ、ｎとすると、抵抗ばらつきによる電流ばらつきを、理想的には、
１／（ｌ×ｍ×ｎ）
にすることができ、トータルのバス本数は、ｌ＋ｍ＋ｎで済むことになる。
【０１３７】
３つ目の系を、ＮＭＯＳトランジスタを使った接地側の系にするか、ＰＭＯＳトランジスタを使ったＶＤＤ側の系にするかは、任意であり、どちらでも可能である。
【０１３８】
ボロメータ電流のバイアス成分を除去する意味で、２つ目の系の意味は大きい。
【０１３９】
３つ目以降の系は任意であり、必要とされる補正精度や、系の数を多くした場合に、多値電圧発生器の面積や、消費電力のトレードオフを考慮する必要がある。
【０１４０】
キャンセラ電流Icanとボロメータ電流Ibolとの差
Ican−Ibol
は、積分回路に流れ込む。
【０１４１】
積分回路は、オペアンプを使用している。もっとも、オペアンプを使用しない積分コンデンサとリセットスイッチだけの構成でも可能である。
【０１４２】
オペアンプを使用することで、前述したようにトランジスタ３０６、３０８のドレイン電圧を一定電圧に保つことができ、トランジスタのチャネル長変調によるドレイン電流の変化を抑えることができる。
【０１４３】
この場合、ドレイン電圧は、バイアス電源３０９の電圧に維持される。この電圧としては、ＶＤＤ電源電圧３０５の半分程度の電圧が好ましい。それは、トランジスタが飽和領域で正常に動作するには、Ｖeff（実効電圧；飽和領域で動作するのに必要なドレイン−ソース電圧）として、０．３Ｖ程度が必要であり、ボロメータ電圧Ｖbolや、キャンセラ電圧Ｖcanを考慮すると、ドレイン電圧として、電源電圧の半分程度が好ましい。
【０１４４】
この例では、ドレイン電圧、つまりバイアス電源３０９の電圧として、５Ｖに設定する。
【０１４５】
オペアンプ３１１のプラス入力端子とマイナス入力端子は、仮想接地により、常に同電圧となる。
【０１４６】
電流Ｉcan−Ｉbolの積分は、リセットスイッチ３１０によるリセット動作が終了してから始まる。リセット動作によって、積分コンデンサ３１３の両端の電位差は０Ｖとなり、出力電圧（vout）３１２の電圧は、バイアス電圧３０９の電圧である５Ｖとなる。
【０１４７】
リセットが解除されると、電流Ｉcan−Ｉbolは、積分コンデンサ３１３に蓄えられていき、出力電圧（vout）３１２の電圧が変化していく。
【０１４８】
電流Ican−Ibolが正であれば、出力電圧（vout）は５Ｖから低下していき、電流Ican−Ibolが負であれば、出力電圧（vout）は５Ｖから上昇していく。
【０１４９】
例えばボロメータとして、負の抵抗温度係数を仮定すると、被写体の温度が高くなるにつれ、入射赤外線のパワーも高くなり、ボロメータの温度も高くなってボロメータ抵抗は低下する。すると、ボロメータ電流Ibolは増大し、電流Ican−Ibolは負の方に向かって変化して、voutは正の方向に向かって変化する（図４（ａ）参照）。
【０１５０】
時間tintの間この積分動作を行い、リセットからtint後に出力電圧（vout）を前述したサンプルホールド回路でサンプリングする。
【０１５１】
被写体の温度変化によって、電流Ican−IbolはΔI変化したとする。この積分動作による出力電圧（vout）の変化Δvoutは，積分コンデンサの容量をCintとして次式（２）で与えられる。
Δvout＝−（tint／Cint）・ΔI … (2)
【０１５２】
つまり、積分電流を基準とした積分ゲインの絶対値は、
tint／Cintとなる。
【０１５３】
ΔI＝（ΔRbol／Rbol）・Vbol／Rbol
となるため、（２）式は次の（３）式となる。
Δvout＝−（ΔRbol／Rbol）・Vbol・tint／（CintRbol） …(3)
【０１５４】
ここで、
tint／（CintRbol）は、（ΔRbol／Rbol）・Vbolの信号電圧に対する積分ゲインとなる。
【０１５５】
ボロメータとして、抵抗温度係数が、−２％／Ｋ程度の酸化物半導体とし、被写体の温度変化１℃あたりのボロメータの温度変化を４ｍ℃とする。ボロメータのバイアス電流は、本実施例では、４Ｖ／１００ｋΩ＝４０μＡである。
【０１５６】
被写体の温度変化として、１５０℃程度の温度ダイナミックレンジが通常必要とされ、１５０℃による電流変化のパーセンテージは、
１５０×４ｍ℃×２％／Ｋ＝１．２％
である。
【０１５７】
前述したように、本実施例では、０．０８％p-p程度の補正残差を仮定しており、１．２％より小さくなるようにしている。これは、回路のダイナミックレンジが決まっており、補正残差が支配的にならないように、つまり、被写体による信号変化が回路のダイナミックレンジを可能な限り使えるようにしている。
【０１５８】
例えばvout電圧のダイナミックレンジとして、２．５〜７．５Ｖの５Ｖを仮定する。さらに、被写体変化によって、この半分である２．５Ｖを使うとする。この時、補正残差による回路ダイナミックレンジの占有は、先ほどの温度ダイナミックレンジと、補正残差の比率である０．０８％／１．２％で決まり、
２．５Ｖ×（０．０８％／１．２％）≒０．１７Ｖ
程度となる。
【０１５９】
本発明のばらつき補正により補正残差は、回路ダイナミックレンジに対して非常に小さく抑えられる。
【０１６０】
積分コンデンサに必要な値の計算は、次のようにして行われる。
【０１６１】
積分時間を３０μｓとすると積分コンデンサに必要な容量は、
Cint＝tint×ΔI／Δvout
＝３０μｓ×４０μＡ×１．２％／２．５Ｖ
≒５．８ｐＦ
となる。
【０１６２】
この場合、先ほどの信号電圧に対する積分ゲイン
tint／（CintRbol）
は、
３０μｓ／（５．８ｐＦ・１００ｋΩ）≒５２
となる。本発明により、抵抗ばらつきによる電流ばらつきを抑えているため、高い積分ゲインを得ることができる。
【０１６３】
積分時間tintを長くすることには、２つの意味がある。一つは、ノイズの帯域が1/(2・tint)で決まり、tintを大きくすることで、ノイズの帯域が狭まり、ノイズの実効電圧を下げることができる。他は、積分ゲインを上げることで、後段のノイズを見えにくくできる、ということである。
【０１６４】
電流Ican−Ibolを第１の補正系と、第２の補正系で補正する作業は、例えば２５℃一定の面を、この赤外線撮像装置の前に置いて行う。
【０１６５】
第１、第２の系それぞれ複数の電圧が選択できるわけであるが、例えば図４（ｂ）のように、第２の系はIcanが最も大きくなる、ある１本のバス電圧を、第１の系はIbolが最も小さくなる、ある１本のバスを選択する。
【０１６６】
この状態で、欠陥画素を除いて、複数のボロメータの全てが、
Ican−Ibol≧０
を満たすとする。つまりリセット動作によって、出力電圧Voutが５Ｖになるとすると、
Ican−Ibol≧０
により、出力電圧Voutは５Ｖ以下となる。
【０１６７】
補正データの取得は、例えば図５（ａ）の様な構成の赤外線撮像装置で行う。例えば、図３の構成の赤外線撮像チップ５０１の前面に、光学系５０２を置き、さらに、例えば２５℃で均一な赤外線面光源５０３を配置する。赤外線撮像チップ５０１の出力には、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器５０４が接続され、デジタル信号の演算やメモリとのやりとりを行うＣＰＵ５０６、ＮＴＳＣ信号を発生するＮＴＳＣ信号発生器５０７を備えている。
【０１６８】
補正データの取得は、２分岐探索法で行う。例えば１６本のバスの場合、バイナリに直せば４ビットであり、この４ビットの各ビットに"１"を立てながら、"１"を立てたことにより、目的の範囲をはずれた場合は、"０"に戻し、目的の範囲内であれば、そのままにする。目的の範囲内にあるか否かの判定は、ＣＰＵ５０６によるデジタル演算で行う。
【０１６９】
このような動作は、図５（ｂ）に示すように、赤外線撮像チップ５０１の出力電圧と比較電圧Vcompを電圧比較し比較結果を論理値としてＣＰＵ５０６に出力するアナログコンパレータ５０８を用いた構成でも実現できる。
【０１７０】
図５（ａ）の構成で、第１の系の補正データの２分岐探索を行う。図４（ｂ）に示すように補正を行う前、各画素のvout出力レベルは、５Ｖ以下にばらついているとする。この電圧ばらつきを、ダイナミックレンジの中央である５Ｖ近傍に集める補正を行うとする。
【０１７１】
ＣＰＵ５０６は、Ａ／Ｄ変換後のデジタルデータを使って、ある画素のvoutレベルが５Ｖ以下か、５Ｖを超えるかを判断する。第１の系の補正データ、つまりは多値電圧バスのスイッチ情報は、メモリ５０５に格納されている。この場合、第１の系の補正データメモリとして、画素数×ビット数の記憶容量が必要となる。
【０１７２】
補正を行う前各画素の第１の多値電圧バスのスイッチの設定は、１６階調の最低電圧になっており、４ビットのバイナリで考えれば全て"０"が立っているとする。この状態で、全ての読み出し回路において、バイナリのＭＳＢに"１"を立てたとき、下から８階調目のバス電圧が設定される。この時、ＣＰＵ５０６は、各画素の出力電圧（vout）レベルを順次チェックしていき、voutが５Ｖ以下の画素は、そのままＭＳＢデータとして"１"を書き込み、５Ｖを超える場合は"０"を書き込む。
【０１７３】
これを全ての画素に関して行う。これによって、抵抗ばらつきによる出力電圧（vout）のばらつきは、図４（ｃ）のように約半分となる。
【０１７４】
さらに、ＭＳＢの次の下位ビットに、"１"を立て、同様の判断を行い、このビットの"１"，"０"を判断する。これを、ＬＳＢまで全てのビットに関して行い、第１の系の補正データを確定する。
【０１７５】
これによって、抵抗ばらつきによる出力電圧（vout）ばらつきは、順次半減していき、４ビットの第１の補正系によって、約１／１６の出力電圧（vout）ばらつきにまで低減される。
【０１７６】
第２の系の補正データの取得も同様の方法で行うことができる。図４（ｂ）や図４（ｃ）の例では、第２の系には、最大電流が流れている。これを減らす方向に２分岐探索する点で、第１の系の例とは異なるだけであり、同様の２分岐探索が行える。この結果、図４（ｄ）に示すように、出力電圧（vout）ばらつきは、図４（ｂ）に対して、約１／２５６程度になり、わずかな補正残差に抑えることができる。
【０１７７】
図３の第１のスイッチ群３１４は、この例では、１６ヶのスイッチからなり、多値電圧バス３０１の１６本の電圧レベルの中の一つを選択する。第１のデコーダ３１５は、スイッチ選択のためのバイナリデータを受けて１ヶのスイッチの選択を行う。例えば４ビットのデータを受けて１６本のバスの中の１本の電圧レベルを選択する。例えば全て"０"のバイナリデータを受けた場合、多値電圧バスの中の最低電位の１本を選択する。バイナリデータをインクリメントするたびに、一つ上の電圧を選択し、全て"１"のバイナリデータでは、最高電位の１本を選択する。第２のスイッチ群３１６も第２のデコーダ３１７も同様である。なお、バイナリデータの値が全て"０"で、最低電位を選択する場合もあれば、その逆の最高電位を選択する場合もあり、デコーダの論理は任意に決められる。
【０１７８】
デコーダによって、例えば４本のバイナリデータが１６本のスイッチ選択データに変換されるが、このデコーダは、スイッチ群の近くに配置するのが好ましい。これは第２のラッチ２１５からスイッチ群にデータを送るとき、少ない本数でスイッチ近くまで配線を行い、スイッチの近くのデコーダで、本数が増えた方が面積効率の点で、好ましいためである。またスイッチ群や多値電圧バスは、アナログ回路であり、デジタル信号とのオーバラップを最小限にすることが好ましい。少ない本数でスイッチ群まで配線することは、このようなアナログ回路とのオーバラップを減らして、アナログ回路に、デジタル回路のノイズを与える危険性を減らすことができる。
【０１７９】
第２の系は、この例でもあるように、高電圧信号になる。ボロメータ印加電圧を高くするほど、信号電圧が大きくなる、というメリットがある。このため、第２の系は、５Ｖ〜１０Ｖ程度の電圧になる。
【０１８０】
通常、ロジック系は、低電力化の観点もあるため、５Ｖないしは３．３Ｖやそれ以下の電源電圧を使用する。
【０１８１】
第２のスイッチ群が扱うアナログ電圧がロジック電圧より高くなることが起き、スイッチ制御電圧のレベル変換回路が必要になる。
【０１８２】
第２のデコーダ３１７は、５Ｖ系のロジック電圧を１０Ｖ系のスイッチ制御電圧に変換するレベル変換回路も兼ね備えている。例えば４ビットから１６本へのデコードを行った後、５Ｖ系ロジックから１０Ｖ系振幅への変換を行う。
【０１８３】
図６は、補正データの入力タイミングと、スイッチ群の動作タイミングを示したものである。破線から破線までが例えば１／２水平期間を表し、３２０×２４０画素、６０Ｈｚのフレーム周波数では、１／（２４０×６０×２）≒３５μｓ程度の時間になる。
【０１８４】
本実施例では、２列に１ヶ読み出し回路があるため、１水平期間に、２回の積分を行って、１行３２０画素の信号を読み出していく。読み出し回路の数は、この例では、１６０ヶであり、１／２水平期間に、第１のラッチに入力される補正データも、１６０ヶの読み出し回路用のデータとなる。１チャネルから１６０チャネルまでのデータは、図６に示すように、順次、第１のラッチに入力される。
【０１８５】
図２に示すように、第１のラッチ２１４と、第２のラッチ２１５は、それぞれ１６０チャネルのラッチで構成される。１チャネルあたり、第１の多値電圧バス設定用のデータと、第２の多値電圧バス設定用のデータを扱う。この例では、第１の系として４ビット、第２の系として４ビットの合計８ビットのラッチが１チャネルあたり、第１のラッチにも第２のラッチにも必要となる。
【０１８６】
１／２水平期間の始まりのタイミングで、第１のラッチから第２のラッチへデータが一括転送され、第２のラッチは、ほぼ１／２水平期間の間、このデータを保持する。データの一括転送は、リセット期間に行うことで、積分動作に影響を与えることはない。
【０１８７】
第２のラッチの設定は、すぐさま、デコーダを介して、第１のスイッチ群３１４、第２のスイッチ群３１６に反映され、粗補正であるボロメータ電圧Vbol、微補正であるキャンセラ電圧Vcanに、それぞれ多値電圧バスの中の１本の電圧が現れる。
【０１８８】
現れる電圧は、前述した２分岐探索法によって探索した補正残差が最小になる電圧である。当然、そのとき各チャネルの読み出し回路に接続されているボロメータの抵抗値によって、Vcan電圧、Vbol電圧は決定され、抵抗ばらつきによる電流ばらつきが最小になるように機能する。
【０１８９】
図７は、積分動作とサンプルホールド、マルチプレクサの動作を示すタイミング図である。図６と同様に、破線間は、１／２水平期間を示している。
【０１９０】
この例では、１６０ヶの読み出し回路が同時に積分動作を行う。前述したリセット動作が完了すると、積分動作が始まる。積分波形は、光学系を通過する入射赤外線によって、その傾きが変化する。例えば、この例では、リセット動作によって積分回路の出力は、５Ｖになる。
【０１９１】
２５℃の赤外線面光源を見せて、５Ｖ近傍に出力電圧が集まるように、補正を行ったとすると、２５℃より高い被写体を見ている画素では、ボロメータ抵抗が低下し、電流Ibolが増大し、積分出力電圧voutが上昇する。つまり、右上がりの積分波形となる。２５℃より低い温度を見ている画素では、右下がりの積分波形となる。但し、これは、理想化した場合の動作であり、実際には、光学系を通ってきた以外の赤外線入射、例えばカメラ筐体の温度変化や、ボロメータにかけている電圧によるジュール熱で自己発熱する影響等を考慮する必要がある。カメラ筐体の温度変化の影響は、観測している被写体の温度変化より大きくなる場合が多い。
【０１９２】
積分波形は、１／２期間の終わりの方で、サンプルホールド回路によってサンプリングされ、そのサンプリングされた値が次のサンプリングまでホールドされる。サンプリングは、Ｓ／Ｈパルスによって、全読み出し回路わたって同時に行われる。
【０１９３】
サンプルホールド回路によってホールドされている間に、マルチプレクサ回路は、マルチプレクサ出力に各チャネルの信号を順次出力し、さらに、その出力は、バッファ等を介して出力２１６に出力される。このようなサンプルホールドとマルチプレクサの動作によって、１６０ヶ同時の積分動作と、積分動作中にチップ外に信号を出力する、ことを可能にしている。
【０１９４】
図８は、多値電圧発生器と多値電圧バス、スイッチ群、デコーダをさらに詳細な回路構成を示す図である。多値電圧発生器８０８は、入力電圧８０１を入力電圧として、第１のドライバ８０２、第２のドライバ８０３、抵抗群８０４によって多値のアナログ電圧を発生する。第２のドライバ８０３は、例えばオペアンプを使用した非反転増幅器であり、抵抗Ｒ１とＲ２によって、
（１＋Ｒ１／Ｒ２）・ＶＩＮ
の電圧を発生する。
【０１９５】
本実施例の第１の多値電圧発生器では、ＶＩＮの１．１倍の電圧を発生する必要があることから、例えばＲ１＝５ｋΩ、Ｒ２＝５０ｋΩに設定する。第１のドライバ８０２は、本実施例では、入力電圧の０．９倍の電圧を発生する。この例では、第２のドライバ８０３の出力電圧を受けて、抵抗Ｒ３とＲ４よる分圧回路で分圧してボルテージフォロワに入力している。
【０１９６】
Ｒ３／Ｒ４＝０．８２、例えばＲ３＝１６．４ｋΩ、Ｒ４＝２０ｋΩとすることで、１．１ＶＩＮから０．９ＶＩＮを得ることができる。
【０１９７】
このように、第１のドライバ８０２の入力電圧を、ＶＩＮから直接もらうのではなく、第２のドライバ８０３を介して受けることによって、多値電圧発生器８０８の入力インピーダンスを極めて高く、理想的には、無限大にすることができる。このため、入力電圧ＶＩＮを発生する回路の駆動能力を大きく取らなくて済むというメリットがある。
【０１９８】
抵抗群８０４は、１５ヶの相等しい抵抗値の直列接続で構成され、抵抗群８０４のうち、図８で最上部に示されている端子は、第２のドライバ８０３の出力端子に、図８で最下部に示されている端子は、第１のドライバ８０２の出力端子に接続されている。抵抗群８０４の各タップより、第２のドライバ８０３の発生電圧から第１のドライバ８０２の発生電圧までの間に、等間隔の１６ヶの電圧を発生することができる。正確には、Ａ電圧からＢ電圧までをｎヶの抵抗で等分割した場合、電圧刻みは、（Ｂ−Ａ）／ｎとなる。この例では、０．９ＶＩＮから１．１ＶＩＮまでを１５ヶの抵抗で分圧しているため、電圧刻みは０．０１３３ＶＩＮとなる。ＶＩＮ＝４Ｖとすると、電圧刻みは約０．０５３Ｖとなる。
【０１９９】
抵抗群８０４の各抵抗の抵抗値は小さい方が熱ノイズが小さくなるが、抵抗に流れる電流が増大するため、トレードオフがある。抵抗に流れる電流が増大すると、消費電流的に問題があるほか、抵抗の１／ｆノイズが大きくなるという問題、ドライバの駆動能力を大きくする必要がある、という問題が生じてくる。
【０２００】
さらに、抵抗が大きいと、多値電圧バスに接続される寄生容量と、抵抗群の抵抗によって構成される時定数が大きくなる、という問題がある。電源投入時や設定電圧の変更の時などに、多値電圧バスの電圧が安定するまでに時間がかかるという問題がある。
【０２０１】
さらに後述するが、入力電圧８０１としてＤＣ電圧ではなく、時間的に変化する電圧を入力する場合があり、この時定数が変化電圧に影響を与えないようにする必要がある。
【０２０２】
１ヶあたり１００Ω程度の抵抗を用いる、つまり１５ヶの抵抗群として合計１．５ｋΩ程度の抵抗値とすることで、多くの場合、上記のトレードオフの全ての問題に対して好ましい結果を与える。
【０２０３】
抵抗群８０４は、２分岐探索等による補正データの探索や、それによる補正残差を考慮すると、１５ヶなら１５ヶの各抵抗の抵抗値が等しいことが好ましい。これは、各電圧刻みが等しくなって、補正残差が理論的な限界である量子化ノイズに近づくためである。このため、抵抗群８０４の抵抗として、動作点依存性のある拡散抵抗を使うよりも、動作点依存性が基本的にない抵抗素子を使うことが好ましい。このような抵抗として、例えば、ポリシリコンを用いた抵抗素子がある。ポリシリコンを用いた抵抗素子は、通常、半導体基板から電気的に分離されているため、ポリシリコンにかかる電圧によって、その抵抗値が変化することが原理的にはない。一方、拡散抵抗は、通常、半導体基板中に作られるため、拡散抵抗にかかっている電圧、つまり拡散抵抗を用いている動作電圧によって、その抵抗値が変化する問題がある。
【０２０４】
スイッチ８０６は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを用いた相補型トランスファーゲートを用いることで、比較的広い電圧範囲で低いオン抵抗を実現できる。ただし、上述した時定数を下げるために、比較的小さなディメンジョン（ゲート長やゲート幅）を用いることが好ましい。ＮＭＯＳトランジスタのみ又はＰＭＯＳトランジスタのみのスイッチで、オン抵抗に特に問題ない場合には、寄生容量の低減のために、各スイッチあたり、１ヶのトランジスタで構成することが好ましい。
【０２０５】
本実施例では、１チャネルあたり１６ヶのスイッチが存在し、１６０ヶの読み出し回路によって、多値電圧バスには、１６０×１６＝２５６０ヶのスイッチが存在する。
【０２０６】
スイッチの後段に接続されるオペアンプ８０７の入力容量や、１６０ヶの読み出し回路をつなぐ配線の寄生容量なども加味すると、多値電圧バスには、１０００ｐＦ程度の寄生容量が存在する。この容量は、上述した時定数の問題だけでなく、ドライバ８０２、８０３の駆動能力や位相補償にも影響を与えるため小さい方が好ましい。
【０２０７】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図９は、図２の第２の実施の形態に対して、ドリフトの改善を施した第３の実施の形態の構成を示す図である。
【０２０８】
図９において、抵抗アレイ９０１の機能や特性によって、基板温度変動による出力電圧の変動が大きく起きる場合があり、これを「ドリフト」と称している。この実施の形態では、前記第２の実施の形態と比較して、ドリフトを特段に軽減している。
【０２０９】
より詳細には、図９を参照すると、この実施の形態において、抵抗アレイ９０１は、前記第２の実施の形態と同様に、第１の多値電圧バス９０３からバイアス電圧の供給を受けている。参照抵抗９０２は、ドリフトを補正するための抵抗であり、抵抗アレイ９０１と同じ材料、同じ抵抗値であることが好ましい。参照抵抗９０２も、第１の多値電圧バス９０３からバイアス電圧の供給を受けている。参照抵抗９０２を流れる電流は、参照キャンセル抵抗９０５にも流れるように、トランジスタ９１２のドレインは、参照キャンセル抵抗９０５の一端に接続されている。参照キャンセル抵抗９０５とキャンセル抵抗９０６は、好ましくは同じ材料、同じ抵抗値で構成する。参照キャンセル抵抗９０５の他端は、電源端子ＶＤＤに接続されている。また参照キャンセル抵抗９０５の他端は、スイッチ９０９を介して、第２の多値電圧発生器９０７に接続されている。
【０２１０】
第２の多値電圧発生器９０７は、第２の多値電圧バス９２０に接続され、キャンセル抵抗９０６は、第２の多値電圧バス９２０からバイアス電圧のうちスイッチ９２１で選択された電圧の供給を受ける。
【０２１１】
かかる構成によって、参照キャンセル抵抗９０５に流れる電流は、参照抵抗９０２に流れる電流Iobと等しくなり、さらに、キャンセル抵抗９０６に流れる電流は、このIobに対して、ある係数をかけた電流となる。これは、第２の多値電圧発生器９０７が入力電圧にある係数をかけた複数の電圧を発生するからである。
【０２１２】
前述した２分岐探索法によって、抵抗アレイ９０１に流れる電流Ibolと、参照抵抗９０２に流れる電流Iobは、補正残差で決まる誤差以内に一致する。
【０２１３】
さらにキャンセル抵抗９０６に流れる電流Icanは、Iobにある係数をかけた電流となる。これを式で考えると、次のようになる。参照キャンセル抵抗９０５の抵抗値はRcan0、キャンセル抵抗の抵抗値はRcanとしている。
【０２１４】
Ibol＝Ａ・Vbol／Rbol …(4)
Iob＝Ａ’・Vbol／Rob …(5)
Ican＝Ｂ・Iob・Rcan0／Rcan …(6)
【０２１５】
ここで、
Ａ・Vbolは、２分岐探索法により決定された抵抗アレイのバイアス電圧、
Ａ’・Vbolは、同様に、参照抵抗のバイアス電圧、
Iob・Rcan0は、第２の多値電圧発生器の入力電圧、
Ｂ・Iob・Rcan0はキャンセル抵抗のバイアス電圧
である。
【０２１６】
（５）、（６）式とRcan0≒Rcanを考慮すると、
Ican＝Ａ’・Ｂ・Vbol／Rob …(7)
【０２１７】
（４）、（７）式から、
Ican＝（Ａ’・Ｂ／Ａ）（Rbol／Rob）・Ibol …(8)
となる。
【０２１８】
ここで言えることは、２分岐探索法により、ＡやＡ’、Ｂの探索が行われ、
（Ａ’・Ｂ／Ａ）（Rbol／Rob）≒１
となるように探索が行われる。この結果、IcanとIbolは、補正残差で決まる誤差以下にまで一致している。
【０２１９】
さらに、仮に、基板温度が変化しても、抵抗RbolとRobが同じ材料で作製され、ほぼ、同じ抵抗温度係数を持っていれば、（Ａ’・Ｂ／Ａ）（Rbol／Rob）は、ほとんど変化せず、相変わらず、IcanとIbolは、ほぼ一致している。
【０２２０】
図２に示した実施の形態のように、第２の多値電圧発生器２０９の入力に、VbolのＣ倍の電圧を入力した場合、（６）式は
Ican＝Ｂ・Ｃ・Vbol／Rcan …(9)
となる。
【０２２１】
また（８）式は
Ican＝（Ｂ・Ｃ／Ａ）（Rbol／Rcan）・Ibol …(10)
となる。
【０２２２】
基準電圧の項はなくなるため、基準電圧源の変動の影響は基本的にはないが、RbolとRcanの抵抗温度係数は、通常、異なっている。したがって、基板温度が変動したときに、IcanとIbolがずれてくる。つまり、ドリフトがシステムの仕様によっては、問題になる場合がある。
【０２２３】
Rcanとして、抵抗アレイ９０１と同じ材料の抵抗を用いることもできる。これによって、（１０）式にあげたドリフトの問題はなくなるメリットがある。但し、抵抗アレイ９０１の抵抗ばらつきが大きいのと同様に、Rcanの抵抗ばらつきも大きくなる可能性がある。また抵抗アレイに比較的大きな１／ｆノイズがある場合、Rcanにも、同様の１／ｆノイズが発生して、ノイズが悪化する可能性がある。抵抗ばらつきとノイズの問題が小さい場合、Rcanとして、抵抗アレイ９０１と同じ材料の抵抗を用いることは可能である。
【０２２４】
この実施の形態の第２のメリットは、抵抗アレイの自己発熱による電流変化を補正できることである。これは、（８）式を見ることで理解できる。抵抗アレイ９０１と、参照抵抗９０２を同じ抵抗値に設計して、構造的にも、可能な限り同一の構造にすると、抵抗RbolとRobは、抵抗ばらつき分の差は生じるが、基本的には、同様の自己発熱を起こす。RbolとRobは、抵抗温度係数もほぼ同一であるため、自己発熱による抵抗変化も、ほぼ同じ割合生じる。
【０２２５】
つまり、Rbol／Robは、自己発熱が生じても変化せず、IcanとIbolがほぼ一致している関係に変化がない。自己発熱による抵抗アレイの温度変化は、ボロメータのように、熱分離している抵抗体では、数℃レベルに達する場合がある。すなわち、目的とする信号変化に対して、桁違いに大きい場合がある。自己発熱の影響で、通常なら、ほぼ直線的に変化する積分波形が、大きく曲がる現象が発生し、回路のダイナミックレンジを、この積分波形の曲がりが占めてしまい、自己発熱の影響で、積分ゲインが上げられない場合がある。
【０２２６】
本実施の形態の構成により、自己発熱の影響が除去できるメリットは極めて大きい。この時、参照画素電流Iobは、時間的に変化する電流が流れる。例えば電圧をかける前の電流をIob0、任意の係数をａ、電圧をかけ始めてからの時間をｔとして、
Iob＝（１＋ａ・ｔ）Iob0
の時間変化を起こす。
【０２２７】
この電流は、参照キャンセル抵抗に流れるが、参照キャンセル抵抗は、通常自己発熱を起こさないため、参照キャンセル抵抗の両端（端子間電圧）には、ほぼ（１＋ａ・ｔ）で時間変化する電圧が発生する。この電圧は、第２の多値電圧発生器に入力され、第２の多値電圧バスにもその影響が現れる。従って、第２の多値電圧発生器や第２の多値電圧バスは、時間変化（１＋ａ・ｔ）に追従できるだけの高速性が要求される。
【０２２８】
前述したように、本発明では、これらの回路に含まれる抵抗要素や寄生容量を時間変化（１＋ａ・ｔ）に追従できる程度に小さくすることができ、自己発熱の影響を十分補正することができる。
【０２２９】
この実施の形態の第３のメリットは、フィルタ９１０を用いることで、ノイズを低減することができる、ということである。例えば、通常は、スイッチ９０９をオンにしておき、フィルタ９１０をバイパスすることで、上記の自己発熱の影響を除去する。自己発熱の影響があまり大きくない場合には、例えば、積分ゲインがそれほど高くない場合、スイッチ９０９をオフにして、参照キャンセル抵抗９０５の電圧をフィルタ９１０を介して、第２の多値電圧発生器９０７に接続する。
【０２３０】
これによって、フィルタ９１０よりも手前のノイズ、例えば、参照キャンセル抵抗のノイズ、参照抵抗のノイズ、オペアンプ９１１のノイズ、第１の多値電圧発生器のノイズを除去することができ、トータルノイズを下げることができる。
【０２３１】
同様の考え方で、第１の多値電圧発生器の手前に、フィルタを設置して、基準電圧源やバイアス回路のノイズを除去することができる。
【０２３２】
フィルタとして、抵抗（Ｒ）と容量（Ｃ）を用いたロウパス（低域通過）フィルタなどを用いることができる。１／ｆノイズの影響も可能な限り除くために、フィルタの時定数として、数秒程度に設定することが好ましい。
【０２３３】
フィルタを用いることで、自己発熱の影響は除去できなくなるが、ドリフトの影響は、相変わらず除去できる。これは、（８）式において、Robの変化にフィルタが入ることになるが、通常、ドリフトは、数秒より長い時定数で変化するため、フィルタが入っても、係数Rbol／Robは、ほぼ一定に保たれるためである。
【０２３４】
[第４の実施の形態]
次に本発明の第４の実施の形態について説明する。図１０は、図２の第２の実施の形態の多値電圧発生器に対して改善を施した第４の実施の形態の構成を示す図である。これは、第１の系で大まかな補正を行った後、第２の系で細かい補正を行うときに有効となる。
【０２３５】
第２の系は、第１の系での補正で補正しきれなかった残差をさらに補正する。そのために、多値電圧発生器の電圧刻みが比較的小さくなり、必然的に限られたバス本数において電圧スパンが狭くなる、という問題がある。あるいは、電圧スパンを大きくしようとすると、バス本数が増える、という問題がある。
【０２３６】
第２の系は、バイアス成分をキャンセルする意味を持つことが多く、広いスパンと細かい電圧刻みを持つことが要求される場合が多い。
【０２３７】
図１０に示す本発明の第４の実施の形態では、入力電圧１００１を、電圧スパン発生器１００２に入力し、そこで得られた電圧スパンを、多値電圧発生要素１００３に入力し、得られた多値電圧を多値電圧バス１００４に供給する。
【０２３８】
電圧スパン発生器１００２と、多値電圧発生要素１００３は、一つの多値電圧発生器を構成している。
【０２３９】
電圧スパン発生器１００２は、多値電圧バス１００４に必要な電圧スパンを発生する。例えば図１１（ａ）に示すように、多値電圧バスとして、ある状況では、Ｃ×Ｖｉｎ〜Ｄ×Ｖｉｎの電圧スパンを必要とするが、別の状況では、Ｃ’×Ｖｉｎ〜Ｄ’×Ｖｉｎの電圧スパンを必要とする場合がある。つまり、多値電圧バスの電圧スパンやオフセットを任意に変えられる構成が必要になる。
【０２４０】
多くの場合、電圧スパン、つまり（Ｄ×Ｖｉｎ−Ｃ×Ｖｉｎ）を維持したまま、オフセット（Ｃ×Ｖｉｎ＋Ｄ×Ｖｉｎ）／２を任意に変えたりする。これは、多くの場合、第２の系が、バイアス成分の除去の機能も兼ね備えているためである。この場合、図１１（ａ）に示すように、電圧スパンを維持したまま、Ａ×Ｖｉｎ〜Ｂ×Ｖｉｎの電圧範囲を任意に出力できるようにする。この時、正確には、オフセットの最低電圧は、
Ａ×Ｖin＋（Ｄ×Ｖin−Ｃ×Ｖin）／２、
最高電圧は、
Ｂ×Ｖin−（Ｄ×Ｖin−Ｃ×Ｖin）／２
となる。
【０２４１】
別のケースでは、図１１（ｂ）に示すように、オフセットだけでなく、電圧スパンも任意に変えたい場合がある。これは、第１の系において、一番初めにばらつき補正を行うとき、補正の対象となるばらつきが、チップやウェハ、ロットによって変化する場合があるからである。
【０２４２】
本発明の第４の実施の形態では、図１１（ａ）、図１１（ｂ）の両者のケースに対応できる。電圧スパン発生器１００２は、入力電圧１００１を受けて任意に動ける電圧範囲である、入力電圧のＡ倍の電圧と、Ｂ倍の電圧を決定する。電圧スパン発生器１００２は、入力電圧のＡ倍の電圧とＢ倍の電圧範囲内の任意の電圧である、入力電圧のＣ倍の電圧とＤ倍の電圧を出力する。
【０２４３】
多値電圧発生要素は、その出力電圧を入力として、その出力電圧を電圧スパンとする多値電圧を発生する。
【０２４４】
図１１に示す例では、多値電圧発生要素は１ヶであるが、本発明を適用することで、複数の多値電圧発生要素を任意に接続することができる。例えば、第２の多値電圧発生要素を、多値電圧発生要素１００３の出力に接続する。あるいは、第２の多値電圧発生要素を、電圧スパン発生器１００２の出力に接続することもできる。
【０２４５】
第２の多値電圧発生要素を、電圧スパン発生器１００２の出力に接続する構成は以下の場合に用いられる。例えば赤外線撮像装置などにおいて、前述した参照抵抗と、抵抗アレイに与えるバイアス電圧の最適値が異なる場合がある。参照抵抗は抵抗アレイと同様の構造を持っているが、参照抵抗にも赤外線入射があると困るため、多くの場合参照抵抗の赤外線入射を遮断する遮蔽板等を設ける。これによって、前述した筐体からの赤外線輻射が参照抵抗に入らず、その分、参照抵抗のバイアス電圧を余分に変化させる必要がある。
【０２４６】
電圧スパン発生器１００２は、入力電圧のＡ倍の電圧を発生するドライバ１００６と、入力電圧のＢ倍の電圧を発生するドライバ１００７を備え、両者の電圧を抵抗群１００８に印加し、抵抗群の各所に、スイッチ１００９を形成し、抵抗群の中の任意の電圧を取り出す構成とされている。
【０２４７】
［実施例］
例えば図２を用いて説明した赤外線撮像装置の第２の多値電圧発生器に、本実施の形態を適用する例を説明する。赤外線撮像装置では、いくつかの理由で、第２の多値電圧発生器のオフセットを変化させる必要性がある。
【０２４８】
一つは上述した筐体輻射に応じてキャンセル電流を変化させる必要があることである。筐体輻射は、装置を使用する環境温度によって変化したり、電源投入後の経過時間によっても変化したりして、オフセットを随時変化させていく必要がある。
【０２４９】
他の一つは、観測する被写体によっては、積分時間を切り換えて使用する場合があり、積分時間を切り換えるとボロメータの自己発熱が変化してオフセットを変える必要が出てくる。
【０２５０】
これら電源投入後、各部分のバイアスが決まった後にこのような変化が生じると、オフセットのみを切り換えて調整することが最も好ましくなる。
【０２５１】
赤外線撮像装置の例では、カメラの筐体温度が−１０〜６０℃程度まで変化した場合でも、回路のダイナミックレンジ内で各部が動作するように、ドライバ１００６が発生する電圧を、０．８Ｖｉｎ、ドライバ１００７が発生する電圧を１．２Ｖｉｎに設定する。
【０２５２】
入力電圧Ｖｉｎの電圧として、電源電圧（例えば１０Ｖ）を基準に考える。つまり、Ｖｉｎ＝−４Ｖとは、電源電圧１０Ｖから見た電圧であり、ＧＮＤからみると、６Ｖとなる。
【０２５３】
０．８Ｖｉｎとは、電源電圧から見て−３．２Ｖであり、１．２Ｖｉｎは、同様に、−４．８Ｖとなる。
【０２５４】
つまり、任意に動ける電圧範囲として、１．６Ｖの範囲があるわけであり、Ｖｉｎからみると、４０％p-pをカバーをすることになる。
【０２５５】
赤外線撮像装置において、このように広い範囲を必要とするのは、筐体輻射の影響が非常に大きいためである。
【０２５６】
センサが光学系を見ている角度以外の角度が筐体を見ていることから、その問題は容易に類推が付く。この影響を低減するために、温度コントロールされた遮蔽板を、センサの周りに配置し、センサがこの遮蔽板を見るようにした、いわゆるコールドシールドを配置する場合がある。しかしながら、コストがかかったり、コールドシールドの体積が大きくなったりする問題がある。
【０２５７】
電圧スパン発生器は、この−３．２Ｖから−４．８Ｖの間の任意の電圧を電圧スパンとして出力する。赤外線撮像装置の例では、Ｖｉｎ入力の数％〜１０％程度の電圧を、電圧スパンとして出力する。
【０２５８】
第１の系で、例えば２０%p-pの電流ばらつきが補正によって、１／１６程度、つまり１．２５%p-p程度になることを考えると、１０％程度の電圧スパンは大きいように感じるかもしれない。しかしながら、赤外線撮像装置では、次のような理由で、この電圧スパンが必要になる。
【０２５９】
赤外線撮像装置では、ボロメータの抵抗ばらつきが大きいのと同様に、入射赤外線に対する感度ばらつきも大きい。感度ばらつきが大きい状況で、筐体輻射に変化が生じると、ばらつき補正を行った後に、筐体温度が変化して、
（筐体輻射）×（感度ばらつき）
によって、再び、電流ばらつきが生じる場合がある。
【０２６０】
この電流ばらつきは、筐体温度変化によっては、バイアス成分の数％程度にまで達し、１０％程度の電圧スパンが第２の系に必要になる。例えば電圧スパンとして、５％が必要であるとする。多値電圧発生要素１００３は、−３．２Ｖから−４．８Ｖの間の任意の５％のスパンを、多値電圧バス１００４に出力する。オフセット電圧の絶対値が一番小さい場合で、−３．２Ｖから−３．４Ｖの幅を出力する。オフセット電圧としては−３．３Ｖである。
【０２６１】
多値電圧バスが１６本である場合、−３．２Ｖから−３．４Ｖの幅を０．２Ｖ／（１６−１）の電圧刻みで出力する。
【０２６２】
オフセット電圧の絶対値が一番高い場合で、−４．６Ｖから−４．８Ｖのスパンを多値電圧バスに出力する。
【０２６３】
オフセット電圧として、−４．７Ｖとなる。この一番低いオフセット電圧と、一番高いオフセット電圧の間を、何Ｖのオフセット電圧刻みにするかは、システム要求によって変わってくるが、積分回路のダイナミックレンジを有効に使いたい要求から、バイアス成分の１％程度にするのが好ましい。この１％程度のオフセット電圧刻みと、４０％の任意に動ける電圧範囲によって、電圧スパン発生器の抵抗群１００８の抵抗の数が決定され、４０ヶ程度の抵抗が必要となる。
【０２６４】
実際の動作を考える。電源投入時オフセット電圧は、−３．２〜−４．８Ｖの任意に動ける電圧範囲の中央である−４Ｖに設定する。多値電圧バスには−３．９〜−４．１Ｖの電圧スパンの１６ヶの電圧が出力される。
【０２６５】
この状態で、第１の系の２分岐探索を行い、続いて第２の系の２分岐探索を行う。これによって、各画素からの信号が出てくるチップ出力での電圧ばらつきは、補正残差程度に減少する。
【０２６６】
その後、筐体温度が上昇すると、筐体輻射によって、チップ出力電圧が平均的に上昇すると共に、各画素間の感度ばらつきによって、チップ出力に再びばらつきが生じる。
【０２６７】
カメラのＣＰＵは、電圧スパン発生器のスイッチ１００９を切り換えて、オフセット電圧の絶対値を上昇させる。これは、筐体輻射によって、ボロメータ電流が増加するためである。それと共に、再び、発生したばらつきを、第２の系の２分岐探索により補正する。
【０２６８】
この第４の実施の形態の第１のメリットは、多値電圧バスのオフセット電圧や電圧スパンを任意に変えられる、といことである。環境温度の変化や基板温度の変化、チップ間のばらつきウェハ間のばらつきなどにより、オフセット電圧や電圧スパンを変える必要性があり、小面積で低消費電力の特徴を維持しながらこの機能を実現する。
【０２６９】
第２のメリットは、入力電圧１００１として、時間的に変化する電圧も入力でき、多値電圧バスに出力できる、ということである。
【０２７０】
前述で開示した、温度ドリフトを動的に補正する構成と組み合わせて、本実施の形態は、安定で広い温度範囲での動作を可能にする。
【０２７１】
本発明は、任意の素子や回路のばらつきを補正することに用いることができる。素子としては、等価回路的に抵抗として表されるもの、容量として表されるもの、インダクタンスとして表されるもの、トランジスタとして表されるもの、ダイオードとして表されるもの、その複合として表されるものが考えられる。
【０２７２】
［第５の実施の形態］
次に、本発明の第５の実施の形態について説明する。図１２は、本発明を複数のこのような素子のばらつき補正に応用した第５の実施の形態の構成を示す図である。図１２を参照すると、多値電圧発生器１２０７と、多値電圧バス１２０５と、スイッチ群１２０８と、ばらつきを持つこのような素子で構成される複数の回路１２０６からなる。
【０２７３】
さらに詳細には、基準電圧１２０１を受けて、基準電圧のＡ倍の電圧を発生する第１のドライバ１２０２と、基準電圧のＢ倍の電圧を発生する第２のドライバ１２０３と、抵抗群１２０４を備えている。
【０２７４】
ばらつきを持つ素子で構成される回路としては、電圧や電流によってその特性が変化するものであれば、補正の対象となる。電流による補正は、電圧−電流変換によって補正を行える。
【０２７５】
回路１２０６として、例えば、素子１２０９と、トランジスタ１２１０と、抵抗１２１１と、出力端子１２１２を持つ。素子１２０９やトランジスタ１２１０や抵抗１２１１は、何かしらのばらつきを持つことが考えられるが、本発明では、回路１２０６のばらつきとして扱えるため主体となるばらつきが回路の中のどこにあるかは、問題ではない。説明を容易とするため、例えば素子１２０９にばらつきがあるとする。
【０２７６】
多値電圧発生器の構成としては、複数のアナログ電圧を発生することが機能であり、この機能を実現する回路として、
・前記した抵抗群を用いるもの、
・コンデンサ群を用いるいわゆるスイッチドキャパシタ回路によるもの、
など様々ある。
【０２７７】
この実施の形態の動作は、前記した実施の形態の動作と基本的には同じである。入力電圧を受けるドライバ１２０２は、入力電圧のＡ倍の電圧を発生し、ドライバ１２０２の出力は、抵抗群１２０４の一端子に接続される。ドライバ１２０３は、Ｂ倍の電圧を発生し、ドライバ１２０３の出力は、抵抗群の他端に接続される。抵抗群１２０４の各抵抗から端子を取り出し、多値電圧バス１２０５に接続される。スイッチ群１２０８は、この多値電圧バスの中から、１つの電圧を選択して、回路１２０６に供給する。
【０２７８】
回路１２０６内では、この一つの電圧は、トランジスタ１２１０のゲートに接続され、素子１２０９に電圧を供給すると共に、抵抗１２１１に、素子に流れる電流を流す。出力端子１２１２には、抵抗１２１１に発生する電圧が現れる。
【０２７９】
ばらつきを補正する前、出力端子１２１２は、回路１２０６内の素子のばらつきによってばらついている。出力端子１２１２の電圧を観測して、各回路１２０６間のばらつきが小さくなるように、スイッチ群１２０８の選択を切り換える。これによって、出力端子１２１２の出力電圧のばらつきは、量子化ノイズで決まる理論的な限界程度まで低下する。
【０２８０】
等価回路的に抵抗として示される素子として、前述した赤外線撮像素子に限らず、圧力センサのように、ピエゾ抵抗を用いて、圧力変化による抵抗体の応力変化を抵抗変化として検出する素子や、同様に、ピエゾ抵抗を用いた加速度センサや、流体の流量をダイヤフラムの温度変化から検出するボロメータと同様の動作を利用したフローセンサまたはマスフローセンサや、磁気抵抗効果を利用したＭＲＡＭ（磁気メモリ：Magnetic-RAM）や、抵抗の相変化を利用した相変化メモリ（Ovonic Unified Memory：「ＯＵＭ」とも呼ばれる）などさまざまある。
【０２８１】
一般の半導体に用いられる拡散抵抗や、ポリシリコン抵抗も、数％から数十％程度のばらつきを持ち、本発明のばらつき補正の対象となる。
【０２８２】
等価回路的に容量として示される素子として、容量型加速度センサのキャパシタや、容量型圧力センサのキャパシタ、スイッチドキャパシタのキャパシタ、高周波回路で用いられるバラクタなど様々ある。
【０２８３】
一般の半導体で用いられるゲート酸化膜のキャパシタや層間絶縁膜のキャパシタなども、数％から数十％程度のばらつきを持ち、本発明のばらつき補正の対象となる。電圧や電流を変化させることで容量の電荷が変化し、補正が行われる。
【０２８４】
インダクタンスは、無線回路において、近年、積極的にチップ上で用いられる素子であり、このばらつきも、高周波アンプや発振器、パルスジェネレータ、マルチプライヤなどの特性に影響を与え、本発明のばらつき補正の対象となる。
【０２８５】
電流の時間変化ｄＩ／ｄｔを変化させることで、インダクタンスの電圧は、
Ｌ・ｄＩ／ｄｔ
で変化するため補正が行われる。
【０２８６】
ダイオードは、その順方向電圧が、バンドギャップリファレンスなどに用いられたり、小信号容量がバラクタとして用いられたり、小信号抵抗が可変抵抗として用いられたりする。電圧や電流によって、これらの特性は変化し、本発明のばらつき補正の対象となる。
【０２８７】
近年の半導体の最小加工寸法は、１００ｎｍ程度ないしはそれを下回るレベルに達しており、MOSトランジスタやバイポーラトランジスタのスレッショルド電圧Ｖｔやオン電流（ゲート、ドレインに電源電圧をかけた時の電圧）、ベース・エミッタ間電圧Ｖｂｅ、電流増幅率ｈｆｅ、アーリー電圧、相互コンダクタンスｇｍ、ドレイン小信号抵抗ｒｄｓ、コレクタ小信号抵抗ｒｃ、Ｓパラメータなどのばらつきが巨大になってきている。
【０２８８】
これらのばらつきは、プロセスやデバイス構造の改善により低減する努力が行われているが、回路的、アーキテクチャ的な面からの改善も必要となる。
【０２８９】
回路的、アーキテクチャ的なばらつき補正において、面積オーバヘッドや消費電力オーバヘッドは大きな問題である。本発明は、少ない面積、少ない消費電力によるばらつき補正を可能にしている。
【０２９０】
［第６の実施の形態］
次に本発明の第６の実施の形態について説明する。図１３は、本発明の第６の実施の形態のＭＲＡＭ（磁気メモリMagnetic-RAM）の構成を示す図である。ＭＲＡＭの読み出し方式に、「自己リファレンス方式（２回読み出し）」と呼ばれる方式がある。この方式は、まず、未知データの読み出しを行い、その情報を保持する。その後、既知データ（例えば”１”）の書き込みを行い、その情報を読み出し、未知データの読み出し結果と既知データの読み出し結果を比較する。
【０２９１】
ＴＭＲ（トンネル磁気抵抗）素子１３０１が２次元に配列され、ワード線１３０５及びスイッチ１３０２とビット線１３０３及びスイッチ１３０４により、あるＴＭＲ素子１３０１が選択される。
【０２９２】
選択されたＴＭＲ素子１３０１には、バイアス電圧１３０６が印加され、電流が流れる。２回読み出しにより、ＴＭＲ素子に多少の抵抗ばらつきが有っても、動作する。しかしながら、微細化の進展により、抵抗ばらつきが大きくなった場合、または、信号が微弱で、積分ゲインを上げる必要がある場合、赤外線センサと同様のばらつき対策が必要となる。
【０２９３】
本発明では、基準電圧源１３１８、多値電圧発生器１３１９、多値電圧バス１３２０、スイッチ群１３２１、電圧電流変換回路１３２２を備え、補正電流を、ＴＭＲ素子電流と合成させている。
【０２９４】
この例では、読み出し用の積分回路は、複数のＴＭＲ素子に１ヶあり、この複数のＴＭＲ素子と読み出し回路でバンク１３０７を形成しており、このバンクが複数ある。各バンク内にはスイッチ群１３２１があり、各バンクを横断するように多値電圧バス１３２０がある。
【０２９５】
ばらつき補正の内容は、ＴＭＲ素子のばらつきの程度によって異なる。各バンク間の大きなばらつきを補正する場合、バンク内の複数のＴＭＲ素子の積分電流間の平均が、バンク間でほぼ一致するように補正をかける方法がある。
【０２９６】
バンク内の何個かの単位のＴＭＲ素子の積分電流間の平均が、単位間で、ほぼ一致するように補正をかける方法もある。
【０２９７】
さらに、個々のＴＭＲ素子の積分電流がほぼ一致するように補正をかける方法もある。
【０２９８】
ＴＭＲ素子に、"０"又は"１"の情報だけでなく、多値の情報を記憶させることも考えられる。本発明によって、積分ゲインを上げられるため、今までノイズに埋もれていた信号も取り出すことが可能になり、多値情報の記憶によって飛躍的に記憶容量を上げられる。
【０２９９】
ばらつき補正データは、同一チップ上のＴＭＲ素子に記憶させれば良く、チップ単体でばらつき補正を行える。
【０３００】
相変化メモリ（Ovonic Unified Memory、「ＯＵＭ」とも呼ばれる）は、ＭＲＡＭと同様に、抵抗体に情報を記憶させるメモリであり、ＭＲＡＭと同様の読み出しを行える。
【０３０１】
［第７の実施の形態］
次に本発明の第７の実施の形態について説明する。図１４は、本発明を複数のセンスアンプを用いる回路に使用した第７の実施の形態の構成を示す図である。図１４を参照すると、複数のセル１４０７と、セルの信号を読み出す複数のセンスアンプ１４０１と、第１の多値電圧発生器１４０２と、第１の多値電圧バス１４０３と、第２の多値電圧発生器１４０４と、第２の多値電圧バス１４０５と、スイッチ群１４０６とを備えている。センスアンプ１４０１は、ソースが共通接続されて定電流源に接続され、ゲートにビット線対が接続された差動ＭＯＳトランジスタ対１４０８と、差動ＭＯＳトランジスタ対１４０８の各ドレインと電源間に接続されカレントミラーを構成し能動負荷として作用するトランジスタ対１４０９を備えておる。ビット線１４１０の間のトランジスタ１４１１は、ビット線対を同電位とするイコライザである。
【０３０２】
多値電圧バスからの信号は、スイッチ群を通して、センスアンプに接続され、複数のセンスアンプのばらつきや複数のセルのばらつきを補正する。
【０３０３】
赤外線撮像装置の例でも説明したように、ばらつきを補正する対象は、セルの場合もあれば、センスアンプの場合もあれば、その両方の場合もある。本発明により、ばらつきの発生箇所によらず、チップ上のばらつき要素の影響を無視できるレベルにまで低減することができる。
【０３０４】
多値電圧バスからの電圧は、スイッチを介して、例えばセンスアンプの中の差動トランジスタ対１４０８のバックゲートに接続される。これによって、バックゲート電圧をばらつきに応じて、任意に設定することができ、差動対を構成する２つのトランジスタのＶｔを変えることができる。これによって、トランジスタのＶｔばらつきを変えられるだけでなく、セル１４０７に存在するオフセットばらつきも補正することができる。バックゲート電圧の制御は、差動対だけでなく、センスアンプ内の全てのトランジスタに対して、実施可能であり、例えば負荷トランジスタ対１４０９のバックゲート電圧を制御して、各種ばらつきを補正することも可能である。
【０３０５】
また任意に電流源を追加し、その電流源電流を、多値電圧バスとスイッチ群によって制御することによってばらつきを補正することもできる。例えば、電流源電流によって差動対を流れる電流を変化させることで、任意に、ばらつきを補正することができる。
【０３０６】
センスアンプ１４０１は、ラッチ型のクロスカップリングを持つが、読み出す対象の材料や読み出す方式、例えば多値論理であったりアナログ信号であったり、によって差動対に電流源を接続した差動アンプであったり、シングルエンドのアンプであったりする。
【０３０７】
本実施の形態では、多値電圧発生器、多値電圧バスで構成される系を２つもっているが、これによって、赤外線撮像素子において説明した、少ない多値電圧数、バス本数で、補正残差を減らせる効果がある。
【０３０８】
例えば、第１の系のｍ本の多値電圧によって、ばらつきは１／ｍとなり、さらに、第２の系のｎ本の多値電圧によって、そのばらつきを、１／ｎにすることができ、トータルの補正として、１／（ｍ×ｎ）にすることができる。
【０３０９】
系の数は、１つ、２つに限らず、任意に増やすことによって、少ない多値電圧で大きなばらつき補正効果が得られる。
【０３１０】
さらに、赤外線撮像装置で説明したように、本発明では、多値電圧発生器や多値電圧バス、スイッチ群に時間的に変化する電圧も入力することができ、素子のドリフトを補正したり、素子の設定を環境変化に応じてリアルタイムに変化させることができる。
【０３１１】
セルとして、各種のメモリやセンサ、トランスデューサなどある機能を電気信号として扱う素子や回路が考えられる。このようなセルとして、ダイナミックＲＡＭ（ＤＲＡＭ）やスタティックＲＡＭ（ＳＲＡＭ）、強誘電体メモリ（ＦｅＲＡＭ）やＣＣＤイメージセンサ、ＣＭＯＳイメージセンサなど様々な素子や回路が考えられる。
【０３１２】
このような素子や回路も微細化の大きな流れがある中で、加工精度の限界や、特殊な材料を用いることによる均一性の悪化、多結晶構造を用いることによるばらつきの増大、キャリアそのものが少なくなってくることによる量子的なばらつきなど様々なばらつきを持っており、本発明の適用対象となる。
【０３１３】
［第８の実施の形態］
次に、本発明の第８の実施の形態について説明する。図１５（ａ）は、本発明を、回路のばらつきを補正するために用いた第８の実施の形態の構成を示す図である。本実施の形態では、複数の回路１５０１と、第１の多値電圧発生器１５０２と、第１の多値電圧バス１５０３と、第２の多値電圧発生器１５０４と、第２の多値電圧バス１５０５と、複数の第１のスイッチ１５０９、複数の第２のスイッチ１５１０と、を備えている。第１、第２の多値電圧バス１５０３、１５０５からの信号は、スイッチ１５０９、１５１０を通して、回路１５０１内の各回路（Ｃｈ１〜Ｃｈ６、…）に接続され、複数の回路のばらつきを補正する。
【０３１４】
回路１５０１の各回路として、読み出し回路や各種アンプなどのアナログ信号を扱うやアナログ回路や、ＡＮＤ、ＯＲ、フリップフロップなどのゲートや、ゲートの集合体やゲートとメモリの集合体などデジタル信号を扱うデジタル回路や、アナログ回路とデジタル回路を併せ持つ回路など様々考えられる。本発明により、各回路に存在するばらつきを理想的なレベルにまで低減することができる。
【０３１５】
回路１５０１は、複数の回路Ｃｉｒ１、Ｃｉｒ２、…から構成されている。複数の回路は、同じ回路であっても、異なる回路であってもよい。本発明では、低減したいばらつきに対して、そのばらつきが、ほぼ無い状態を作り上げることができる。
【０３１６】
例えばデジタル回路におけるトランジスタの閾値Ｖｔのばらつきやオン電流のばらつきを考えると、これらのばらつきによって、デジタル回路の最高動作周波数や遅延時間、ジッタ、スキュー、レイテンシー、駆動能力、消費電力等の特性が各回路間でばらつく。
【０３１７】
デバイス原理やデバイス構造や製造プロセスが完全であれば、つまり、しきい値Ｖｔばらつきや、オン電流ばらつきなどがなければ、このような特性のばらつきは生じない。つまり、Ｖｔばらつきやオン電流ばらつきを本発明により低減すれば特性のばらつきは理想的なレベルにまで低減する。
【０３１８】
この目的から鑑み、複数の回路が同一であるか、やや異なるか、別のものであっても本発明の優れた自由度によって対象となる。さらに補正する回路の単位も、補正する回路単位が増えるほどスイッチ群１５０９、１５１０、デコーダ１５０６の回路規模が増えることを考慮して決定することができる。
【０３１９】
上記に挙げた特性の中には、消費電力のように、可能な限り小さいこと、あるいは、特性によっては、大きいことが好ましい項目もある。このような特性も、他の特性とのトレードオフの関係がある。例えばしきい値電圧Ｖｔの絶対値が上がれば、消費電力は低減する。しかし、回路のスピードは低下する。
【０３２０】
この場合、Ｖｔばらつきを低減することが本質であり、結果的に、個々の特性のばらつきが低減される。
【０３２１】
特に、しきい値Ｖｔやオン電流は、トランジスタの様々な特性を代表する基本的なパラメータであり、さらに、前述した回路の諸特性に影響を与える基本パラメータでもある。例えば、閾値電圧Ｖｔやオン電流は、ゲート長やゲート幅、ゲート酸化膜厚、酸化膜の非誘電率、キャリア移動度などによって決定され、それらのばらつきの影響を受ける。さらにしきい値Ｖｔやオン電流は、デジタル回路などのスピードや消費電流、論理スレッショルド、電流駆動能力に影響を与え、アナログ回路などの、消費電流やダイナミックレンジ、ノイズ、スルーレート、リニアリティ、ゲイン、ユニティゲイン周波数、入力容量、帯域、カットオフ周波数などに影響を与える。
【０３２２】
このしきい値Ｖｔばらつきや、オン電流ばらつきを補正する方法として、例えば、前述したようにトランジスタのバックゲートに選択した多値電圧を印加して動作時の実効的なＶｔを制御する構成が考えられる。実効的な閾値Ｖｔを制御することで、オン電流も制御できる。
【０３２３】
補正データは、チップ内に持つこともあれば、チップ外に持つこともある。
【０３２４】
図１５（ａ）に示すように、補正データメモリ１５０７を、回路１５０１や、補正系と同一のチップ上に持つ構成としてもよい。あるいは、図１５（ｂ）に示すように、チップ上にラッチ１５０８を備え、チップ外から補正データをラッチ１５０８に随時ロードする構成としてもよい。図１５（ｂ）に示す構成においても、第１、第２の多値電圧発生器１５１５、１５１６、第１、第２の多値電圧バス１５１７、１５１８、第１、第２のスイッチ１５２０、１５２１を備え、スイッチ１５２０、１５２１は、デコーダ１５１４からの信号に基づき、複数の電圧の１つを選択して対応する回路１５１９の１つ（Ｃｈ１〜Ｃｈ６、…）に出力する。
【０３２５】
チップ内に補正データを持つことで、当然システムが小型になるというメリットを有することに加え、補正データの設定が高速にできたり、補正データの設定に自由度が増すという利点もある。チップ外に補正データを持つことで、例えばＣＰＵ（不図示）からの指示によって補正データを変えることで、例えばドリフトの補正を行ったり、環境変化に応じて設定を変えるなどの自由度が増す。
【０３２６】
［第９の実施の形態］
次に、本発明の第９の実施の形態について説明する。図１８は本発明をコンパレータやオペアンプを多数並べた構成、例えば、フラッシュ型（並列型）のＡ／Ｄ変換器に応用した第９の実施の形態である。複数のコンパレータ１８０５と、多値電圧発生器１８０６、多値電圧バス１８０７、スイッチ１８０８を持つ。コンパレータ１８０５はオペアンプ（演算増幅器）であってもよい。
【０３２７】
通常、各コンパレータは、通常、オフセット電圧を持ち、しかも、各コンパレータ間でオフセット電圧がばらついている。オフセット電圧のばらつきは、主として、コンパレータ内のトランジスタ間のしきい値電圧Ｖｔのばらつきによって発生する。
【０３２８】
本実施の形態では、前述した実施の形態と同様に、複数のコンパレータ間のオフセット電圧のばらつきがなくなるように、つまり、オフセット電圧がある一定電圧に集まるように、スイッチ１８０８を操作して、多値電圧の中のひとつのアナログ電圧を選択する。
【０３２９】
さらに、この実施の形態を、Ａ／Ｄ変換器に応用した場合を考える。入力電圧１８０１を抵抗アレイ１８０４の各抵抗端で発生する複数の電圧と比較し、温度計コードの変換結果を出力する。
【０３３０】
端子１８０２と端子１８０３には、変換に必要な基準電圧を印加し、抵抗アレイ１８０４の各端子には、基準電圧を分圧した電圧が得られる。
【０３３１】
並列型Ａ／Ｄ変換器では、この分圧された電圧と、入力電圧１８０１が、複数のコンパレータ１８０５によって比較される。
【０３３２】
Ａ／Ｄ変換器のＤＮＬ（微分直線性エラー）やＩＮＬ（積分直線性エラー）に影響を与える要素として、前述したコンパレータのオフセットばらつきや抵抗アレイ１８０４の抵抗間のばらつきなどが主としてあるが、ばらつきの要素としてそのほかにも、配線抵抗や寄生容量のばらつき、チップ上の温度分布によるオペアンプのオフセット電圧の変化、エッチングのマイクロローディング効果によるゲート長や配線幅のばらつきなども関連する。
【０３３３】
本実施の形態によって、ＤＮＬやＩＮＬなどが最小になるように、スイッチ１８０８が選択される。これは、結果的に、複数のばらつき要素が混合して変換結果に影響を与えている特性に対して、総合的な補正を行っていることになる。
【０３３４】
スイッチ１８０８で選択した多値電圧の一つは、例えばコンパレータの差動段トランジスタのバックゲートに接続する。これによって、差動段トランジスタのＶｔが変化してコンパレータのオフセット電圧が変化する。
【０３３５】
補正の手順として、例えば各コンパレータの横にあるスイッチ１８０８をすべてＭＳＢのみオンに設定し、さらに既知の電圧を、入力電圧１８０１に加える。この状態では、生のばらつきが生じて、ＤＮＬやＩＮＬとして、大きなものになる。
【０３３６】
ＤＮＬやＩＮＬの大きい変換箇所を担当するコンパレータのスイッチ１８０８の設定を変化させて、ＤＮＬやＩＮＬが最小になるように、補正を行うことができる。補正の手順として、図４で説明した２分岐探索の手法を用いることもできる。
【０３３７】
［第１０の実施の形態］
次に、本発明の第１０の実施の形態について説明する。図１９は、本発明をシリアル通信回路に用いた本発明の第１０の実施の形態の構成を示す図である。図１９を参照すると、シリアル通信の送信回路１９０７は、多ビットのデジタル信号を１ビットのシリアルデータに変換するマルチプレクサＭＵＸや、伝送線１９０９を駆動するためのドライバＤＲＶなどからなる。
【０３３８】
受信回路１９０８は、伝送線１９０９を通ってきた信号波形を波形整形するためのセンスアンプＳＡ、位相などが崩れた波形を元通りに再生するクロックデータリカバリＣＤＲ、１ビットのシリアルデータを多ビットのデータに変換するデマルチプレクサＤＭＵＸなどからなる。近年のシリアル通信回路では、このような１対の送受信ブロックを複数対同一チップ上に形成することで、伝送速度を向上させている。
【０３３９】
このような複数対の送受信ブロックをもつシリアル通信では、ブロック間のタイミングの同期の精度によって、伝送速度の性能が決定される場合がある。例えば、受信ブロックからでてくる信号に時間差があると、その時間差を吸収するように、後段の処理のタイミングを決定する必要があり、その分が、処理の遅れに接続される。
【０３４０】
本実施の形態では、例えば複数の受信ブロックに、多値電圧発生器１９０４、多値電圧バス１９０５、スイッチ１９０６を配置することで、このブロック間の遅れのばらつきがなくなるような補正を与える。
【０３４１】
たとえば、トランジスタのバックゲートに、スイッチ１９０６からの多値電圧の一つを接続することで、トランジスタのしきい値Ｖｔを変えることができ、トランジスタのスイッチングスピードを変えることができる。
【０３４２】
このような原理で、各受信ブロックの信号出力タイミングがほぼ一定になるようにを調整する。これは、いわゆる信号のジッタを制御することでもある。
【０３４３】
スイッチングスピードを変える方法は、この方法に限らず、複数あるが、本実施の形態では、多値電圧バスの技術を用いることで、ブロック間の時間遅れのばらつきをほぼ一定にして、シリアル通信としての性能を向上させることである。
【０３４４】
ブロック間の信号出力タイミングを修正するために、送信回路に対して、多値電圧バスを用いた補正を与えることもでき、多値電圧発生器１９０１、多値電圧バス１９０２、スイッチ１９０３で構成される回路は送信ブロック１９０７に対して受信側で行ったことと同様の補正を行うことができる。
【０３４５】
［第１１の実施の形態］
次に、本発明の第１１の実施の形態について説明する。図２０は、本発明を、無線通信回路に応用した第１１の実施の形態のブロック構成を示す図である。図２０を参照すると、複数の送信ユニット２００７が、同一チップ上に搭載されており、パワーアンプ（送信電力増幅回路）２００９を介して、アンテナ２０１１に接続されている。パワーアンプ２００９は一つで書いているが、各送信ユニットにあってもよい。
【０３４６】
このように、複数の送信ユニットを同一チップ上に搭載する意味は、無線方式の異なる送信ユニットを複合する場合や、ＯＦＤＭ（Orthogonal Frequency Division Modulation：直交周波数多重）などに代表される周波数の多重化や、非常に帯域の広いインパルス無線において広い帯域をカバーする目的がある。
【０３４７】
複数の受信ユニット２００８は、ロウノイズアンプ（ＬＮＡ）２０１０を介して、アンテナ２０１２に接続されている。ロウノイズアンプ２０１０も各受信ユニットごとに具備してもよい。
【０３４８】
複数の受信ユニットを用いる目的も送信ユニットの場合と同様であるが、さらに、パスダイバーシティ制御によりマルチパスを改善するために用いられるＲａｋｅ受信機のいわゆるフィンガー回路の場合も、このような概念のアーキテクチャが用いられる。
【０３４９】
このような無線送信回路、無線受信回路の場合にも位相のジッタや、出力信号の遅れのばらつきなどがシステム性能を決定する場合がある。
【０３５０】
特に、無線回路では、発信器のわずかな揺らぎが、低周波のビート雑音を生じる場合も多い。補正の対象となる回路は、送受信回路内のどのユニットまたはブロックでも構わない。
【０３５１】
本発明により、各ユニット間のばらつきが押さえられシステム性能が向上する。例えばＲａｋｅ受信回路は、マルチパスによって時間遅れを伴って届く電波を時間遅れが元に戻るように時間調整して合成する回路であり、フィンガーユニット間の出力信号の遅れのばらつきを補正することで、合成処理の精度を上げられる。
【０３５２】
以上本発明を上記各実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るでろう各種変形、修正を含むことは勿論である。
【０３５３】
【発明の効果】
以上説明したように、本発明によれば、下記記載の効果を奏する。
【０３５４】
本発明の第１の効果は、抵抗や容量、インダクタ、トランジスタダイオードや配線、プロセス、デバイス原理、デバイス構造等に存在するばらつきを補正することができ、これらのばらつきによって生じるアナログ、デジタル回路のオフセットや感度、最高動作周波数や遅延時間、ジッタ、スキュー、レイテンシー、駆動能力、消費電力等の特性ばらつきを直接、間接的に低減することができる、ということである。
【０３５５】
本発明の第２の効果は、多値電圧発生器と多値電圧バスとスイッチ群による構成によって各補正箇所に必要な部分はスイッチ群程度であり、補正に必要とされる回路規模や回路面積、補正に必要な消費電力が非常に小さくて済む、ということである。
【０３５６】
本発明の第３の効果は、多値電圧発生器が発生するノイズを極めて小さくすることができ、全体のノイズを低減できる、ということである。
【０３５７】
本発明の第４の効果は、多値電圧発生器と多値電圧バスとスイッチ群による構成によって時間的に変化する補正も行うことができ、ドリフトの補正や環境変化に応じた設定などの自由度（設計自由度、マージン）を向上している、ということである。
【０３５８】
本発明の第５の効果は、多値電圧発生器と多値電圧バスによる系を複数持つことができ、少ない多値電圧、バス本数で高い補正精度を得ることができる、ということである。
【０３５９】
本発明の第６の効果は、ばらつきの低減によって例えばアナログ回路などのダイナミックレンジを上げることができ、回路の感度やＳ／Ｎを改善することができる。さらにデジタル回路のジッタを減らすことでより高速にデジタル回路を動作させることができ、トランジスタの駆動能力増大に頼る必要がないため、単位消費電力あたりの処理能力を高めることができる、ということである。
【０３６０】
本発明の第７の効果は、多値電圧発生器と多値電圧バスとスイッチ群による構成において、電圧スパンの設定や多値電圧のオフセットの設定には自由度があり、あらゆる回路や動作や設定に対応できる、ということである。
【図面の簡単な説明】
【図１】本発明の一実施の形態を示す半導体装置の回路構成を示す図である。
【図２】本発明の第２の実施の形態の構成を示す図である。
【図３】本発明の一実施例の赤外線撮像装置の回路構成を示す図である。
【図４】図２の本発明の一実施例の赤外線撮像装置の動作を示すタイミング図である。
【図５】本発明の一実施例の赤外線撮像装置の概略構成を示す図である。
【図６】図２の本発明の一実施例の赤外線撮像装置の動作を示すタイミング図である。
【図７】図２の本発明の一実施例の赤外線撮像装置の動作を示すタイミング図である。
【図８】多値電圧発生器と多値電圧バス、スイッチ群、デコーダの回路構成を示す図である。
【図９】本発明の第３の実施の形態の半導体装置の回路構成を示す図である。
【図１０】本発明の第４の実施の形態の半導体装置の回路構成を示す図である。
【図１１】図１０の半導体装置の動作を説明する図である。
【図１２】本発明の第５の実施の形態の半導体装置の回路構成を示す図である。
【図１３】本発明の第６の実施の形態の半導体装置の回路構成を示す図である。
【図１４】本発明の第７の実施の形態の半導体装置の回路構成を示す図である。
【図１５】本発明の第８の実施の形態の半導体装置の回路構成を示す図である。
【図１６】従来の半導体装置の回路構成を示す図である。
【図１７】従来の半導体装置の回路構成を示す図である。
【図１８】本発明の第９の実施の形態の構成を示す図である。
【図１９】本発明の第１０の実施の形態の構成を示す図である。
【図２０】本発明の第１１の実施の形態の構成を示す図である。
【符号の説明】
１０１抵抗アレイ
１０２読み出し回路
１０３コンデンサ
１０４トランジスタ
１０５オペアンプ
１０６抵抗
１０７トランジスタ
１０８オペアンプ
１０９オペアンプ
１１１リセットスイッチ
１１２サンプルホールド回路
１１３第１のスイッチ
１１４第２のスイッチ
１１５第１の多値電圧バス
１１６第２の多値電圧バス
１１７第１の多値電圧発生器
１１８第２の多値電圧発生器
１１９第１の電圧発生器
１２０第２の電圧発生器
１２１抵抗列
１２２デコーダ
１２３メモリ
１２４マルチプレクサ
１２５出力端子
１２６シフトレジスタ
２０１抵抗アレイ
２０２セルスイッチ
２０３スイッチ
２０４積分回路
２０５シフトレジスタ
２０６第１の多値電圧発生器
２０７多値電圧バス
２０８スイッチ群
２０９第２の多値電圧発生器
２１０多値電圧バス
２１１スイッチ群
２１２基準電圧回路
２１３バイアス回路
２１４ラッチ
２１５ラッチ
２１６出力端子
２１７デコーダ
３０１第１の多値電圧バス
３０２第２の多値電圧バス
３０３ボロメータ
３０４抵抗
３０５電源電圧
３０６ＮＭＯＳトランジスタ
３０７オペアンプ
３０９バイアス電源電圧
３１０リセットスイッチ
３１１オペアンプ
３１２出力端子
３１３コンデンサ
３１４スイッチ群
３１５デコーダ
３１６スイッチ群
３１７デコーダ
５０１赤外線撮像チップ
５０２光学系
５０３光源
５０４Ａ／Ｄ変換器
５０５メモリ
５０６ＣＰＵ
５０７ＮＴＳＣ信号発生器
５０８アナログコンパレータ
８０１入力電圧
８０２第１のドライバ
８０３第２のドライバ
８０４抵抗群
８０６スイッチ
８０８多値電圧発生器
９０１抵抗アレイ
９０２参照抵抗
９０３第１の多値電圧バス
９０５参照キャンセル抵抗
９０６キャンセル抵抗
９０７第２の多値電発生器
９０９スイッチ
９１０フィルタ
９１１オペアンプ
９１２トランジスタ
９２０第２の多値電圧バス
９２１スイッチ
１００１入力電圧
１００２電圧スパン発生器
１００３多値電圧発生要素
１００４多値電圧バス
１００６ドライバ
１００７ドライバ
１００８抵抗群
１００９スイッチ
１２０１基準電圧
１２０２ドライバ
１２０３ドライバ
１２０４抵抗群
１２０５多値電圧バス
１２０６回路
１２０７多値電圧発生器
１２０８スイッチ群
１２０９素子
１２１０トランジスタ
１２１１抵抗
１２１２出力端子
１３０１ＴＭＲ素子
１３０２スイッチ
１３０３ビット線
１３０４スイッチ
１３０５ワード線
１３０６バイアス電圧
１３０７バンク
１３１８基準電圧源
１３１９多値電圧発生器
１３２０多値電圧バス
１３２１スイッチ群
１３２２電圧電流変換回路
１４０１センスアンプ
１４０２第１の多値電圧発生器
１４０３第１の多値電圧バス
１４０４第２の多値電圧発生器
１４０５第２の多値電圧バス
１４０６スイッチ群
１４０７セル
１４０８差動対
１４０９トランジスタ対
１４１０ビット線
１４１１トランジスタ
１５０１回路
１５０２第１の多値電圧発生器
１５０３第１の多値電圧バス
１５０４第２の多値電圧発生器
１５０５第２の多値電圧バス
１５０６デコーダ
１５０７補正データメモリ
１５０８ラッチ
１５１４デコーダ
１５１５第１の多値電圧発生器
１５１６第２の多値電圧発生器
１５１７第１の多値電圧バス
１５１８第２の多値電圧バス
１６０１ボロメータ
１６０２トランジスタ
１６０３コンデンサ
１６０４ばらつき補正回路
１６０５読み出し回路
１６０６電流源
１６０７バイアスキャンセル回路
１６１２サンプルホールド回路
１６０９キャンセル回路用バイアス回路
１６１３ボロメータ用バイアス回路
１６１４ばらつき補正回路用バイアス回路
１６１５垂直シフトレジスタ
１６１７水平シフトレジスタ
１７０１ボロメータ
１７０２ＰｃｈＭＯＳＦＥＴ
１７０３変換器
１７０４ＮｃｈＭＯＳＦＥＴ
１７０５ボロメータ
１７０６Ｄ／Ａ変換器
１７０７オペアンプ（積分器）
１７０８コンデンサ
１７０９リセットスイッチ
１７１０サンプルホールド回路
１７１１マルチプレクサスイッチ
１７１２積分回路
１７１３読み出し回路
１８０１入力電圧
１８０２端子
１８０３端子
１８０４抵抗アレイ
１８０５コンパレータ
１８０６多値電圧発生器
１８０７多値電圧バス
１８０８スイッチ
１９０１多値電圧発生器
１９０２多値電圧バス
１９０３スイッチ
１９０４多値電圧発生器
１９０５多値電圧バス
１９０６スイッチ
１９０７送信回路
１９０８受信回路
１９０９伝送線
２００１第１の多値電圧発生器
２００２第１の多値電圧バス
２００３第１のスイッチ
２００４第２の多値電圧発生器
２００５第２の多値電圧バス
２００６第２のスイッチ
２００７送信ユニット
２００８受信ユニット
２００９パワーアンプ
２０１０ロウノイズアンプ（ＬＮＡ）
２０１１、２０１２アンテナ

Claims

等間隔の刻みを持った複数のアナログ電圧を発生する第１の多値電圧発生回路と、
前記第１の多値電圧発生回路から出力される前記複数のアナログ電圧を分配する第１の多値電圧バスと、
前記第１の多値電圧バスから供給される複数のアナログ電圧を受け、前記複数のアナログ電圧から１つのアナログ電圧を選択する第１のスイッチと、
等間隔の刻みを持ち、前記第１の多値電圧発生回路よりも電圧刻みが小さい第２の複数のアナログ電圧を発生する第２の多値電圧発生回路と、
前記第２の多値電圧発生回路から出力される前記第２の複数のアナログ電圧を分配する第２の多値電圧バスと、
前記第２の多値電圧バスから供給される第２の複数のアナログ電圧を受け、前記第２の複数のアナログ電圧から１つのアナログ電圧を選択する第２のスイッチと、
半導体装置内で回路間の特性ばらつきを出現させている複数のばらつき補正対象回路と、
を備え、
前記複数のばらつき補正対象回路は、ばらつき補正対象回路の特性ばらつきに応じて、前記第１のスイッチで選択されたアナログ電圧と前記第２のスイッチで選択されたアナログ電圧それぞれの供給を受け、
前記ばらつき補正対象回路は、入力対からの電圧を差動増幅する第３及び第４のトランジスタを含む差動増幅回路を備え、
前記ばらつき補正対象回路内の前記第３のトランジスタのバックゲートに前記第１のスイッチで選択されたアナログ電圧が供給され、
前記ばらつき補正対象回路内の前記第４のトランジスタのバックゲートに前記第２のスイッチで選択されたアナログ電圧が供給され、複数の前記差動増幅回路間のオフセットばらつきを補正する、ことを特徴とする半導体装置。
等間隔の刻みを持った複数のアナログ電圧を発生する第１の多値電圧発生回路と、
前記第１の多値電圧発生回路から出力される前記複数のアナログ電圧を分配する第１の多値電圧バスと、
前記第１の多値電圧バスから供給される複数のアナログ電圧を受け、前記複数のアナログ電圧から１つのアナログ電圧を選択する第１のスイッチと、
等間隔の刻みを持ち、前記第１の多値電圧発生回路よりも電圧刻みが小さい第２の複数のアナログ電圧を発生する第２の多値電圧発生回路と、
前記第２の多値電圧発生回路から出力される前記第２の複数のアナログ電圧を分配する第２の多値電圧バスと、
前記第２の多値電圧バスから供給される第２の複数のアナログ電圧を受け、前記第２の複数のアナログ電圧から１つのアナログ電圧を選択する第２のスイッチと、
半導体装置内で回路間の特性ばらつきを出現させている複数のばらつき補正対象回路と、
を備え、
前記複数のばらつき補正対象回路は、ばらつき補正対象回路の特性ばらつきに応じて、前記第１のスイッチで選択されたアナログ電圧と前記第２のスイッチで選択されたアナログ電圧それぞれの供給を受け、
それぞれが所定の領域に分かれて設けられ、半導体装置内で抵抗素子間の抵抗ばらつきを有している複数の第１の抵抗と、
前記各領域に対応して設けられ、前記各領域内の前記第１の抵抗の抵抗値を読み出すとともに、前記抵抗ばらつきによって回路間の特性ばらつきを出現させている前記複数のばらつき補正対象回路を備え、
前記ばらつき補正対象回路が、
前記第１の抵抗に流れる電流を入力して積分し積分結果を出力する積分回路と、
前記第１のスイッチの出力端子に非反転入力端子が接続されており、前記第１の抵抗の一端に反転入力端子が接続される第１の演算増幅器と、
前記第１の抵抗の一端と前記積分回路の入力端子との間に接続され、前記第１の演算増幅器の出力端子からの出力電圧をバイアス電圧として制御端子に受ける第１のトランジスタと、を含むことを特徴とする半導体装置。
等間隔の刻みを持った複数のアナログ電圧を発生する第１の多値電圧発生回路と、
前記第１の多値電圧発生回路から出力される前記複数のアナログ電圧を分配する第１の多値電圧バスと、
前記第１の多値電圧バスから供給される複数のアナログ電圧を受け、前記複数のアナログ電圧から１つのアナログ電圧を選択する第１のスイッチと、
等間隔の刻みを持ち、前記第１の多値電圧発生回路よりも電圧刻みが小さい第２の複数のアナログ電圧を発生する第２の多値電圧発生回路と、
前記第２の多値電圧発生回路から出力される前記第２の複数のアナログ電圧を分配する第２の多値電圧バスと、
前記第２の多値電圧バスから供給される第２の複数のアナログ電圧を受け、前記第２の複数のアナログ電圧から１つのアナログ電圧を選択する第２のスイッチと、
半導体装置内で回路間の特性ばらつきを出現させている複数のばらつき補正対象回路と、
を備え、
前記複数のばらつき補正対象回路は、ばらつき補正対象回路の特性ばらつきに応じて、前記第１のスイッチで選択されたアナログ電圧と前記第２のスイッチで選択されたアナログ電圧それぞれの供給を受け、
それぞれが所定の領域に分かれて設けられ、半導体装置内で抵抗素子間の抵抗ばらつきを有している複数の第１の抵抗と、
前記各領域に対応して設けられ、前記各領域内の前記第１の抵抗の抵抗値を読み出すとともに、前記抵抗ばらつきによって回路間の特性ばらつきを出現させている前記複数のばらつき補正対象回路を備え、
前記ばらつき補正対象回路が、
一端が第２の電源に接続されている第２の抵抗と、
前記第２の抵抗に流れる電流を入力して積分し積分結果を出力する積分回路と、
前記第２のスイッチの出力端子に非反転入力端子が接続されており、前記第２の抵抗の一端に反転入力端子が接続される第２の演算増幅器と、
前記第２の抵抗の一端と前記積分回路の入力端子との間に接続され、前記第２の演算増幅器の出力端子からの出力電圧をバイアス電圧として制御端子に受ける第２のトランジスタと、を含むことを特徴とする半導体装置。
等間隔の刻みを持った複数のアナログ電圧を発生する第１の多値電圧発生回路と、
前記第１の多値電圧発生回路から出力される前記複数のアナログ電圧を分配する第１の多値電圧バスと、
前記第１の多値電圧バスから供給される複数のアナログ電圧を受け、前記複数のアナログ電圧から１つのアナログ電圧を選択する第１のスイッチと、
等間隔の刻みを持ち、前記第１の多値電圧発生回路よりも電圧刻みが小さい第２の複数のアナログ電圧を発生する第２の多値電圧発生回路と、
前記第２の多値電圧発生回路から出力される前記第２の複数のアナログ電圧を分配する第２の多値電圧バスと、
前記第２の多値電圧バスから供給される第２の複数のアナログ電圧を受け、前記第２の複数のアナログ電圧から１つのアナログ電圧を選択する第２のスイッチと、
半導体装置内で回路間の特性ばらつきを出現させている複数のばらつき補正対象回路と、
を備え、
前記複数のばらつき補正対象回路は、ばらつき補正対象回路の特性ばらつきに応じて、前記第１のスイッチで選択されたアナログ電圧と前記第２のスイッチで選択されたアナログ電圧それぞれの供給を受け、
前記ばらつき補正対象回路が、定電流源で駆動され、入力対からの電圧を差動増幅する差動トランジスタ対と、前記差動トランジスタ対の出力対に接続された負荷素子対と、を有する差動増幅回路を含み、
前記第１、及び第２のスイッチで選択されたアナログ電圧が前記差動トランジスタ対のバックゲートにそれぞれ接続され、
複数の前記差動増幅回路間のオフセットばらつきを補正する、ことを特徴とする半導体装置。
等間隔の刻みを持った複数のアナログ電圧を発生する第１の多値電圧発生回路と、
前記第１の多値電圧発生回路から出力される前記複数のアナログ電圧を分配する第１の多値電圧バスと、
前記第１の多値電圧バスから供給される複数のアナログ電圧を受け、前記複数のアナログ電圧から１つのアナログ電圧を選択する第１のスイッチと、
等間隔の刻みを持ち、前記第１の多値電圧発生回路よりも電圧刻みが小さい第２の複数のアナログ電圧を発生する第２の多値電圧発生回路と、
前記第２の多値電圧発生回路から出力される前記第２の複数のアナログ電圧を分配する第２の多値電圧バスと、
前記第２の多値電圧バスから供給される第２の複数のアナログ電圧を受け、前記第２の複数のアナログ電圧から１つのアナログ電圧を選択する第２のスイッチと、
半導体装置内で回路間の特性ばらつきを出現させている複数のばらつき補正対象回路と、
を備え、
前記複数のばらつき補正対象回路は、ばらつき補正対象回路の特性ばらつきに応じて、前記第１のスイッチで選択されたアナログ電圧と前記第２のスイッチで選択されたアナログ電圧それぞれの供給を受け、
入力電圧と参照電圧を差動入力する差動トランジスタ対を備えたコンパレータを複数並列に接続してなり、
前記ばらつき補正対象回路が、前記コンパレータであり、
前記第１、及び第２のスイッチの出力電圧が前記コンパレータ内の差動トランジスタ対のバックゲートにそれぞれ接続され、複数の前記コンパレータ間のオフセットばらつきを補正する、ことを特徴とする半導体装置。
前記差動増幅回路が、メモリセルアレイのビット線に接続されるセンスアンプを構成している、ことを特徴とする請求項４記載の半導体装置。