JP2005039529A - アナログ・ディジタル変換器 - Google Patents

Abstract

【課題】 アナログ・ディジタル変換器において、素子バラツキによる直線性の劣化、あるいは精度の劣化を補正する、簡便な手段を提供すること。
【解決手段】 アナログ・ディジタル変換器の各ビットブロックに使用される、互いに１端が仮想接地点あるいは接地点となる接点５において接続されている、１対の電圧または電流変換素子３および４の役目を、第１の１極２投スイッチ１および第２の１極２投スイッチ２を用いて、クロック毎に入れ替えてアナログ・ディジタル変換をなし、第１のクロック周期に生成され遅延を受けた第２のディジタル出力７２と、第２のクロック周期に生成された第１のディジタル出力７１とを加算器８０にて加算し、この加算結果を、アナログ・ディジタル変換器の最終的な出力とする。
【選択図】 図１

Description

本発明は画像信号処理に適した、低電圧動作、低消費電力、高速および高精度のアナログ・ディジタル変換器において好適である。

従来、この種のアナログ・ディジタル変換器では、例えば、非特許文献１が知られている。非特許文献１に示されるアナログ・ディジタル変換器では、図２に示すような回路構成が使用され、低消費電力、高速および高精度の変換が実現できる。

図２において、第１ビットブロック１０は、サンプルホールド回路１０１（Ｓ／Ｈ）、サブ・アナログ・ディジタル変換器１０２（サブＡＤＣ）、サブ・ディジタル・アナログ変換器１０３（サブＤＡＣ）、減算器１０４、および増幅器１０５（Ａv）から構成されている。

上記第１ビットブロック１０の入力端子ＩＮに入力した、ある時刻ｔでの信号の振幅は、サンプルホールド回路１０１によりホールド（保持）され、サブ・アナログ・ディジタル変換器１０２および減算器１０４に加えられる。サブ・アナログ・ディジタル変換器１０２はサンプルホールド回路１０１の出力をディジタル値に変換し、ディジタルビット出力を第１遅延器４０に出力すると共に、サブ・ディジタル・アナログ変換器１０３に出力する。サブ・ディジタル・アナログ変換器１０３は、サブ・アナログ・ディジタル変換器１０２のディジタルビット出力を、再びアナログ値に変換し、減算器１０４に加える。減算器１０４では、上記サンプルホールド回路１０１の出力信号より上記サブ・ディジタル・アナログ変換器１０３の出力を差し引き、その差の成分を上記増幅器１０５を通して増幅し、第１ビットブロックの出力端末ＯＵＴより出力する。

図２の第１ビットブロック１０において、入力端子ＩＮに入力する電圧と出力端子ＯＵＴから出力される電圧の関係である入出力特性を示したのが、図３である。図３において、入力の電圧範囲と出力の電圧範囲は一致しており、それぞれ±１となっている。入力電圧の±１／４を境に、図２のサブ・アナログ・ディジタル変換器１０２は図３中に示したコードを出力する。すなわち、入力電圧範囲が−１〜−１／４の範囲では"００"を、−１／４〜＋１／４の範囲では"０１"を、＋１／４〜＋１の範囲では"１０"を出力する。図３の特性を用いれば、出力コードが変化する入力電圧値が±１／４から変化した場合においても、入力電圧が±１付近以外では、出力電圧がその電圧範囲を逸脱する事はない。

上記第１ビットブロック１０においては、サブ・アナログ・ディジタル変換器１０２の出力コードが"００"の場合、図２に示す上記第１ビットブロック１０の出力であるディジタルビット出力として"０"を、出力コードが"０１"の場合にはディジタルビット出力として"不確定"という情報を、出力コードが"１０"の場合にはディジタルビット出力として"１"を出力するよう、設定がなされている。

入力電圧範囲が−１／４〜＋１／４の範囲では、上記第１ビットブロック１０の出力であるディジタルビット出力は確定しない。該−１／４〜＋１／４の範囲の入力電圧における上記第１ビットブロック１０の最終的なディジタルコードは、第２番目以降のビットブロックの出力であるディジタルビット出力を参照して、ディジタルコレクション回路６０で決定される。

この場合図３において、入力電圧範囲が−１／４〜０の範囲は、本来上記第１ビットブロック１０の出力であるディジタルビット出力が"０"となるべき範囲であり、入力電圧範囲が０〜＋１／４の範囲は、ディジタルビット出力が"１"となるべき範囲である。ディジタルコレクション回路６０における演算操作は、第２番目以降のビットブロックの出力であるディジタルビット出力を用いて、第１ビットブロックに入力された入力電圧範囲が間違いなくディジタルビット出力が"０"となるべき範囲であったかどうか、あるいは間違いなくディジタルビット出力が"１"となるべき範囲であったかどうか、を確認する作業である。

したがって、第１ビットブロックにおいて、サブ・アナログ・ディジタル変換器１０２の入力電圧の判定レベルが図３に示したように正確に±１／４でなくとも、最終的なディジタルコード出力は変わらない。上述のごとく、出力電圧がその電圧範囲を逸脱する事もない。これはサブ・アナログ・ディジタル変換器１０２の変換精度を高く取る必要がないことを意味しており、回路の設計の自由度が増すことである。ディジタルコレクション回路とは以上の目的のために導入されたものである。

図３の特性を実現する具体的な回路構成を図４に示す。図４の回路は、入力信号をサンプルしホールドするための容量Ｃ１，Ｃ２、負（極性が反転するという意味）の増幅度を持つ増幅器２０１、アナログスイッチＳＷ１〜ＳＷ７、参照電圧＋１、０、−１より構成される。

図４の回路には、図２におけるサンプルホールド回路１０１、サブ・ディジタル・アナログ変換器１０３、減算器１０４、および増幅器１０５（Ａv）の機能が含まれている。ただしサブ・アナログ・ディジタル変換器１０２は含まれておらず、別途用意されるべきものである。

図４の回路の動作を説明する。図４(a)はサンプル時の回路構成である。図ではアナログスイッチＳＷ１，ＳＷ２、およびＳＷ７がオンとなっており、ＳＷ３〜ＳＷ６はオフである。負の増幅度を持つ増幅器２０１の入出力端子間を、図のようにＳＷ７で短絡すると、入出力端子の電圧は一致する。この時の増幅器２０１の入出力端子の電圧をＶcとする。ホールド容量Ｃ１、およびＣ２は、共にＳＷ１およびＳＷ２を通じて、入力Vinに接続されているので、この時ホールド容量Ｃ１及びＣ２に蓄積される電荷の総量は、
Ｑs＝（Ｃ₁＋Ｃ₂）（Ｖ_in−Ｖ_c） （１）
と表される。

一方ホールド時においては、ＳＷ１，ＳＷ２，ＳＷ７がオフとなりＳＷ６がオンとなる。ＳＷ３〜ＳＷ５は、図３の入力信号電圧が＋１／４〜＋１の範囲ではＳＷ３が、−１／４〜＋１／４の範囲ではＳＷ４が、−１〜−１／４の範囲ではＳＷ５がオンするよう、サブ・アナログ・ディジタル変換器により制御される。図４（ｂ）はＳＷ４がオンである場合を示している。増幅器２０１の入力端子電圧はＶcであるため、容量Ｃ１，Ｃ２に蓄積される電荷の総量は、ＳＷ４に加えられる電圧をＶrefとおくと、
Ｑh＝Ｃ₁（Ｖ_out−Ｖ_c）＋Ｃ₂（Ｖ_ref−Ｖ_c） （２）
となる。

ホールド時には、増幅器２０１の入力端子において、容量Ｃ１およびＣ２の電荷を充放電する経路が存在せず、したがって、容量Ｃ１，Ｃ２の電荷の総量はサンプル時の値のまま保持される。すなわちＱs＝Ｑhである。これより、
Ｖ_out＝（（Ｃ₁＋Ｃ₂）／Ｃ₁）Ｖ_in−（Ｃ₂／Ｃ₁）Ｖ_ref （３）
となることがわかる。

ここでＣ１＝Ｃ２とし、Ｖref＝０である図４（ｂ）の場合を考えると、（３）式は、
Ｖ_out＝２Ｖ_in
となる。これは図３のコード"０１"の領域における特性を表している事がわかる。

ＳＷ３がオンとなった場合（Ｖref＝＋１）には
Ｖ_out＝２Ｖ_in−Ｖ_ref
であり、これは図３のコード"１０"の領域における特性に対応する。

また、ＳＷ５がオンとなった場合（Vref=−１）には同じく
Ｖ_out＝２Ｖ_in−Ｖ_ref
であるが、これは図３のコード"００"の領域における特性に対応するものである。

図４の回路とサブ・アナログ・ディジタル変換器を組み合わせる事により、図２の第１ビットブロック１０を構成する。同様にして、第ｎビットブロック３０までを構成する。それぞれのビットブロックのディジタルビット出力について、第１ビットブロックの出力は第１遅延器によりクロック信号に同期した期間Ｔの（ｎ−１）倍だけ遅延を受け、第（ｎ−１）ビットブロックの出力は第（ｎ−１）遅延器によりクロック信号に同期した期間Ｔの１倍だけ遅延を受け、第ｎビットブロックの出力は遅延を受けずそのままで、ディジタルコレクション回路に入力される。

図２の第１ビットブロックは、非特許文献１に示されているように、サブ・アナログ・ディジタル変換器１０２およびサブ・ディジタル・アナログ変換器１０３のビット数が共に１．５ビットである場合を想定しているが、一般にはこの両者をｍビットとして、全体を構成する場合もある。この方式は、サブレンジング方式と呼ばれている。この場合、減算器１０４の出力は、サンプルホールド回路１０１の出力信号から、上記ｍビットのサブ・ディジタル・アナログ変換器１０３出力を引いたものであるから、最大入力信号範囲（フルスケールという）の２^−ｍの大きさの成分が誤差成分として増幅器１０５に出力される事となる。

したがって、増幅器１０５の増幅度を２^ｍに設定すれば、上記第１ビットブロック１０の入力端子ＩＮに入力した信号の最大の大きさと、増幅器１０５の誤差出力の最大値は一致する。第２ビットブロックの構成は第１ビットブロックの構成と同様であるから、ｍビット以上のディジタルデータは第２ビットブロック以降のビットブロックにおいて発生され、最終的には遅延器を通してディジタルコレクション回路に加えられる。

図３に示したビットブロックの特性は理想的なものであるから、実際には種々の変換誤差が含まれたものとなる。誤差の要因として、利得誤差、判定誤差、および基準電圧誤差がある。この様子を図５に示した。細い実線で示した特性が理想的な場合の特性である。

利得誤差は上記（３）式において、Ｖinの係数（Ｃ１＋Ｃ２）／Ｃ１がばらつく事によって起きる。Ｃ１とＣ２の比がばらつく事が原因である。図５の太線はＣ２がＣ１の１．１倍となった時の入出力電圧特性を示している。

判定誤差とは、サブ・アナログ・ディジタル変換器の判定電圧がばらつくために起きる。図５において入力信号電圧の判定レベルは、理想的には±１／４であるが、太い点線で示すようにその判定レベルは変わる可能性がある。

基準電圧誤差とは上記（３）式において、Ｖrefの電圧がばらつく事を言う。利得誤差と類似した形となるが、２つの遷移点における電圧変化は同一とは限らない。なお基準電圧は外部より与えるのが通常であるので、ばらつきは小さいと考えられる。

上述の誤差のうち、判定誤差は既出の説明の通りディジタルコレクション回路により補正される。したがってＡＤＣ全体の精度を劣化させる誤差要因は利得誤差であると言える。

図２の構成では、ビットブロック内で素子値がばらついた場合、図５に示したように利得誤差の影響を強く受けるので好ましくない。

なおこの利得誤差の影響であるが、後段のビットブロックで発生する誤差は、前段のビットブロックで発生する誤差に比べてその影響は少ない。上記（３）式で示したように、Ｃ１≒Ｃ２の場合、第１ビットブロック１０の出力には、入力信号Ｖｉｎをほぼ２倍した成分が含まれる。したがって図２のＡＤＣに入力された信号は、第１ビットブロック１０にて２倍に増幅され、第２ビットブロックにおいて更に２倍に増幅され、以下同様となる。今、第１ビットブロック１０と第２ビットブロック２０で生じる誤差の大きさが等しいと仮定すると、第２ビットブロック２０での信号に対する誤差の影響は、第１ビットブロック１０で発生する誤差の影響の１／２である。第２ビットブロックより後段のビットブロックで発生する誤差の影響も、同様に各段毎に１／２となる。以上より、一般的にパイプライン方式のＡＤＣにおいては、上位数段のビットブロックで発生する誤差が支配的である事がわかる。

この利得誤差の影響を受けない方法として、非特許文献２に示された手法がある。図６に利得誤差を打ち消す手法の原理を示した。サンプル時の構成は図４と同一であるが、ホールド時には図６（ａ）と６（ｂ）に示したように、１変換期間中に容量Ｃ１およびC２の役目を反転させた２度のホールド期間を用意する。すなわち図６（ａ）において、出力電圧Ｖoutは、
Ｖ_out＝（１＋Ｃ₁／Ｃ₂）Ｖ_in （４）
であり、図６（ｂ）では、
Ｖ_out＝（１＋Ｃ₂／Ｃ₁）Ｖ_in （５）
である。

両者を足し合わせ１／２倍したものは、Ｃ₁＝Ｃ、Ｃ₂＝Ｃ＋ΔＣであるとすれば、
Ｖ_out,sum／２＝｛２＋（ΔＣ）²／２Ｃ²｝Ｖ_in （６）
となる。ただしΔＣは、Ｃ₂の容量値のばらつきを表すものである。（６）式第２項の誤差成分は、相対誤差の二乗に比例する形となっており、これは非常に小さくなる事が理解できる。
IEEEE Journal of Solid-State Circuits, Vol.27, No.3, pp.351-358 March 1992（A 10-b 20-Msample/s Analog-to-Digital Converter） Principles of Data Conversion System Design, IEEE Press, ISBN 0-7803-1093-4, 1995, pp.218-222.

ただし非特許文献２で提案されている手法では、平均化のために更に追加の増幅器および容量が必要となり、また平均化に要する時間も２クロック周期分以上必要である。加えて、この２クロック間に入力信号が変化してはならないので、更に新たなサンプルホールド回路が必要となり、これは回路規模の増大を招くと共に、新たなばらつき要素の導入を招くなど、不都合な点が多い。

そこで本発明の目的は、アナログ・ディジタル変換器において、平均化のために追加の増幅器、追加のサンプルホールド回路を必要とせず、利得誤差あるいは他の誤差要因からの影響を効果的に低減することを目的とする。

本発明の第１の態様は、クロック信号に同期してアナログ信号をディジタル信号に変換するアナログ・ディジタル変換器において、入力端子に加えられた上記アナログ信号を入力として、クロック信号に同期した期間Ｔにおいてアナログ・ディジタル変換を行い、ディジタルビット出力および加工されたアナログ信号を出力するビットブロックを備える。

本発明のビットブロックは、第１の素子内を流れる電流または両端の電圧値が、第２の素子内を流れる電流または両端の電圧値と比例関係にあるように設定され、それぞれ１端を接地あるいは仮想接地点に接続して互いに接続を成した電圧または電流を変換する第１および第２の変換素子と、１極２投の構造を持ち当該１極側に前記第１の変換素子の他の１端を接続し、２投側の第１接点を信号の入力側に接続し、第２接点を信号の出力側に接続する第１のスイッチと、１極２投の構造を持ち当該１極側に前記第２の変換素子の他の１端を接続し、２投側の第１接点を信号の出力側に、第２接点を信号の入力側に接続する第２のスイッチとを備える。

本発明のビットブロックに求められる機能は、２つの変換素子間に素子変動による利得誤差等の誤差要因が存在する場合、該ビットブロックのディジタルビット出力、および下位ビットを決定する目的で次段のビットブロックに送出される加工されたアナログ信号出力が、クロック信号に同期した期間Ｔ毎に、互いにその大きさが等しく極性の異なる、正の誤差要因および負の誤差要因を含んでいることである。

したがって、該本発明のビットブロックでは、電流または両端の電圧値が互いに比例関係となる２つの変換素子を、第１のスイッチ及び第２のスイッチにより、クロック信号に同期した期間Ｔ毎に切り換えて使用することにより、互いにその大きさが等しく極性の異なる、正の誤差要因および負の誤差要因を含む出力を発生する機構のみが必要で、新たな増幅器やサンプルホールド回路を使用することなく構成することができる。

本発明の第２の態様は、クロック信号に同期してアナログ信号をディジタル信号に変換するアナログ・ディジタル変換器において、入力端子に加えられた上記アナログ信号を入力として、クロック信号に同期した期間Ｔにおいてアナログ・ディジタル変換を行い、ディジタルビット出力および加工されたアナログ信号を出力する、第１から第ｎまでのｎ個のビットブロックと、前記第１から第（ｎ−１）までのビットブロックのディジタルビット出力を、それぞれ上記クロック信号に同期した期間Ｔの（ｎ−１）倍から１倍まで遅延させる第１から第（ｎ−１）までの遅延器と、前記第１から第（ｎ−１）までの遅延器の出力である第１から第（ｎ−１）の遅延されたディジタルビット出力信号と第ｎビットブロックの出力である第ｎのディジタルビット出力信号の値を用いてディジタル値を補正する演算を行うディジタルコレクション回路と、前記ディジタルコレクション回路の出力である第１のディジタル信号と、当該第１のディジタル信号を前記クロック信号に同期した期間Ｔだけ遅延させて得られる第２のディジタル信号とを加算する加算器を備えた構成とし、加算器の出力を最終的に変換されたディジタル信号とする。

第２の態様によれば、加算器によって、ディジタルコレクション回路出力である第１のディジタル信号と、この第１のディジタル信号をクロック信号に同期した期間Ｔだけ遅延させて得られる第２のディジタル信号とを加算する。この加算器により、ビットブロックによってディジタル信号中に付加された、互いにその大きさが等しく極性の異なる利得誤差等の正の誤差要因および負の誤差要因が互いに加算されるので、最終的に変換されたディジタル信号中の利得誤差要因は低減される。

また、本発明の第３の態様は、前記第１の態様の構成と第２の態様の構成とを備える態様であり、第１の素子内を流れる電流または両端の電圧値が、第２の素子内を流れる電流または両端の電圧値と比例関係にあるように設定され、それぞれ１端を接地あるいは仮想接地点に接続して互いに接続を成した電圧または電流を変換する第１および第２の変換素子と、１極２投の構造を持ち当該１極側に前記第１の変換素子の他の１端を接続し、２投側の第１接点を信号の入力側に接続し、第２接点を信号の出力側に接続する第１のスイッチと、１極２投の構造を持ち当該１極側に前記第２の変換素子の他の１端を接続し、２投側の第１接点を信号の出力側に、第２接点を信号の入力側に接続する第２のスイッチとを備えた第１より第ｐ（ｐ≦ｎ）のビットブロックと、サンプルホールド回路、サブＡＤＣ、サブＤＡＣ、減算回路および増幅器より成る、第（ｐ＋１）より第ｎまでの通常構成のビットブロック、第１から第（ｎ−１）までのビットブロックのディジタルビット出力を、それぞれ上記クロック信号に同期した期間Ｔの（ｎ−１）倍から１倍まで遅延させる第１から第（ｎ−１）までの遅延器と、第１から第（ｎ−１）までの遅延器の出力である第１から第（ｎ−１）の遅延されたディジタルビット出力信号と第ｎビットブロックの出力である第ｎのディジタルビット出力信号の値を用いてディジタル値を補正する演算を行うディジタルコレクション回路と、ディジタルコレクション回路の出力である第１のディジタル信号と、当該第１のディジタル信号を前記クロック信号に同期した期間Ｔだけ遅延させて得られる第２のディジタル信号とを加算する加算器を備えた構成とする。

本発明の第３の態様によれば、ビットブロックにおいて、電流または両端の電圧値が互いに比例関係となる２つの変換素子を、第１のスイッチ及び第２のスイッチにより、クロック信号に同期した期間Ｔ毎に切り換えることにより、ディジタル信号中に付加された、互いにその大きさが等しく極性の異なる利得誤差等の正の誤差要因および負の誤差要因を、加算器により、クロック信号に同期した期間Ｔの２区間を用い、ディジタル信号の形で加算することで低減する。この結果、素子変動による利得誤差を低減することができ、アナログ・ディジタル変換器全体としての直線性誤差を低減することができる。

なお前述の通り、ＡＤＣ全体の入力信号に対する、各ビットブロックで発生する利得誤差については、第１ビットブロックの誤差の影響が最も大きく、第２段以降のビットブロックの誤差の影響は、後段に行くに従い各段毎に１／２となって行くので、ｎ個のビットブロックを使用するＡＤＣを実際に構成する場合には、本発明の第１の態様によるビットブロックを第１より第ｐまでの複数個使用すれば十分である場合が多い。ただし（ｐ＜ｎ）である。

本発明によれば、アナログ・ディジタル変換器において、素子変動による利得誤差等の誤差要因からの影響を低減し、その結果アナログ・ディジタル変換器全体としての直線性誤差を大幅に改善することができる。また、電圧を利用する構成法においては、精度の向上も併せてはかることができる。

以下、本発明の実施の形態を実施例に基づき詳細に説明する。図１は、本発明実施例のアナログ・ディジタル変換器の構成を示す回路ブロック図である。

図１において、第１ビットブロック１０内には、電圧または電流の第１の変換素子３と、電圧または電流の第２の変換素子４がある。第１の変換素子３の両端の電圧、あるいは該変換素子３を流れる電流と、第２の変換素子４の両端の電圧、あるいは該変換素子４を流れる電流とは、互いに比例関係を保つよう設定されている。両者はそれぞれ１端を接続され、その接続点５は接地あるいは仮想接地点に設定されている。上記第１の変換素子３と、上記第２の変換素子４の他の１端は、それぞれ１極２投の第１のスイッチ１と、１極２投の第２のスイッチ２の１極側に接続されている。また、１極２投の第１のスイッチ１と、１極２投の第２のスイッチ２の２投側は、信号が入力する側の内部信号入力端子と、信号を出力する側の内部出力端子とに図１に示したように接続されている。

今、上記１極２投の第１のスイッチ１と、１極２投の第２のスイッチ２が、図１に示す位置にある第１のフェーズの場合を考えると、信号が入力する側の内部信号入力端子より電圧Ｖあるいは電流Ｉが、第１の変換素子３に与えられる。したがって、該第１の変換素子３の両端の電圧はＶとなり、あるいは第１の変換素子３の電流はＩとなる。この時、上記第２の変換素子４の両端には、上記第１の変換素子３の両端の電圧に比例した電圧ＫＶが現われる、あるいは上記第２の変換素子４に流れる電流は、上記第１の変換素子３に流れる電流に比例した電流ＫＩが流れるので、上記信号を出力する側の内部出力端子にも、電圧ＫＶあるいは電流ＫＩが現われる。ただしＫは比例定数である。

一方、上記１極２投の第１のスイッチ１と、１極２投の第２のスイッチ２が、図１に示す位置と反対側にある第２のフェーズの場合には、信号が入力する側の内部信号入力端子より電圧Ｖあるいは電流Ｉが、第２の変換素子４に与えられるので、該第２の変換素子４の両端の電圧はＶとなり、あるいは第２の変換素子４の電流はＩとなる。この時、上記第１の変換素子３の両端には、上記第２の変換素子４の両端の電圧Ｖの１／Ｋに比例した電圧V／Ｋが現われる。あるいは上記第１の変換素子３に流れる電流は、上記第２の変換素子４に流れる電流Iの１／Ｋに比例した電流Ｉ／Ｋが流れるので、上記信号を出力する側の内部出力端子にも、電圧Ｖ／Ｋあるいは電流Ｉ／Ｋが現われる。

ここでΔを相対誤差成分として、Ｋ＝１＋Δとおく。Δは１に比べて十分小さい。今電圧を例にして考えると、上記第１のフェーズで上記信号を出力する側の内部出力端子に現われる電圧は、（１＋Δ）Ｖであり、上記第２のフェーズで上記信号を出力する側の内部出力端子に現われる電圧は、（１／（１＋Δ））Ｖであるから、両者の和は、
（１＋Δ）Ｖ＋（１／（１＋Δ））Ｖ
＝（（２＋２Δ＋Δ²）／（１＋Δ））Ｖ
＝（２＋（Δ²／（１＋Δ）））Ｖ
≒（２＋Δ²）Ｖ （７）
となる。

（７）式の第２項は小さい。一般に、上記第１の変換素子３と、上記第２の変換素子４との変換比を１：１に設定する場合においても、素子ばらつき等の影響により、該変換比は正確に１：１とはならない。（７）式はこのような場合に適用される関係式であり、電圧あるいは電流の変換比に誤差が生じた場合においても、上記信号を出力する側の内部出力端子における、この誤差の影響は極小化されることを示している。

電流を伝達する場合にも、上記と同様の議論があてはまる。上記第１のフェーズで上記信号を出力する側の内部出力端子に現われる電流は、（１＋Δ）Ｉであり、上記第２のフェーズで上記信号を出力する側の内部出力端子に現われる電流は、（１／（１＋Δ））Ｉであるから、上記第１のフェーズと第２のフェーズにおいて、第１と第２の変換素子の役割を交換して、電圧あるいは電流の伝達を行い、上記第１のフェーズと第２のフェーズで上記信号を出力する側の内部出力端子の値を足し合わせる、あるいは平均化したものには、上記第１と第２の変換素子のばらつきは現われない。

なお図１の、第１より第ｎのｎ個のビットブロックは、すべて図１の第１ビットブロックと同一の構成である必要はない。ＡＤＣに印加された入力信号は、各ビットブロックにおいて２倍に増幅されるため、各ビットブロックで発生する直線性誤差が同程度であるとすると、第２ビットブロックの誤差の影響は、第１ビットブロックの誤差の１／２となり、第ｎビットブロックの誤差の影響は、第１ビットブロックの誤差の（１／２）ⁿ⁻¹となるためである。したがって、ｎ個のビットブロックのうち、上位の第１より第ｐまでの（ただしｐ＜ｎ）ビットブロックに対し、図１の第１ビットブロックの構成を使用すれば、直線性誤差を低減すると共に、従来のビットブロックに比較して制御の複雑な図１の第１ビットブロックの構成を、限定して使用することが出来、ＡＤＣ全体としての構成を簡略化出来る。

以上より、図１の構成によれば、高精度なアナログ・ディジタル変換が、容易に達成される。

次に本例の動作について説明する。

図７に示した回路は、図１の構成において、第１ビットブロック１０を具体的に構成した例である。この場合、第１番目のクロック周期を第１フェーズとし、第２番目のクロック周期を第２フェーズとし、以下この繰り返しの動作が行われる。第１フェーズにおいては、第１のサンプル動作と第１のホールド動作が行われ、第２フェーズにおいては、第２のサンプル動作と第２のホールド動作が行われる。

サンプル動作は、第１および第２フェーズ共、図７(a)の構成で表される。サンプル時は、図４の場合と同様に、負の増幅度を持つアンプ２０１の入出力端子をＳＷ７で短絡して仮想接地点を作成し、これに容量Ｃ１およびＣ２の１端を接続し、他端をＣ１の場合はＳＷ８の端子１側とＳＷ１を通して入力端子に接続し、Ｃ２の場合はＳＷ９の端子２側とＳＷ２を通して入力端子に接続し、Ｃ１およびＣ２に入力信号をサンプルする。

一方、上記第１フェーズの第１のホールド動作においては、入力信号の大きさによりＳＷ３，ＳＷ４，ＳＷ５のいずれかがオンとなるが、ＳＷ１およびＳＷ２は共にオフである。ＳＷ６はオンとなり、ＳＷ７はオフ、ＳＷ８およびＳＷ９の端子位置はサンプル時と同一である。

図７(b)の構成によれば、容量Ｃ１は負の増幅度を持つアンプ２０１の入出力端子間に接続され、Ｃ２は参照電圧（＋１，０，または−１）に接続される。Ｃ２の電荷はＣ１に移動するので、Ｃ１の両端には入力信号電圧の約２倍の電圧が発生する。

ここでＣ１の容量値をＣとし、Ｃ２の容量値を（１＋Δ）Ｃとすれば、図７(b)の場合、出力電圧は（２＋Δ）Ｖinとなる。

上記第２フェーズの第２のホールド動作においては、入力信号の大きさによりＳＷ３，ＳＷ４，ＳＷ５のいずれかがオンとなるが、ＳＷ１およびＳＷ２は共にオフである。ＳＷ６はオンとなり、ＳＷ７はオフである。第１フェーズでの状態と異なるのは、容量Ｃ１はＳＷ８の端子２を通して参照電圧側に接続し、容量Ｃ２はＳＷ９の端子１を通して負の増幅度を持つアンプ２０１の入出力端子間に接続され、Ｃ１とＣ２の役割が反転する。この場合の出力電圧は、（（２＋Δ）／（１＋Δ））Ｖinである。

第１フェーズと第２フェーズの電圧を平均した電圧は、
（（２＋Δ）Ｖin＋（２＋Δ）／（１＋Δ）Ｖin）／２
＝（４＋（Δ²／（１＋Δ））Ｖin／２
＝２Ｖin＋（Δ²／２（１＋Δ））Ｖin （８）
となる。Δ²の項は無視できるので、精度の良い変換が出来る。

図７の回路を図１のビットブロックに適用し、アナログ・ディジタル変換器を構成した場合、ディジタルコレクション回路出力は、上記（２＋Δ）Ｖinおよび（（２＋Δ）／（１＋Δ））Ｖinの値をディジタル値に変換したものとなる。

この処理によりクロック周期に係わる周波数成分が発生するが、この後、後述する遅延器と加算器を用いた処理によりこの特定周波数成分を除去することができる。

電流を扱う場合の、具体的な回路構成を図８に示す。ただし図８において、Ｉ1およびＩ２は定電流源を示すものである。この場合ビットブロックにおいて、サブＤＡＣのビット数ｍは１と仮定した。図３で扱ったｍが１．５の場合もこの範疇に入っている。

図８は第１フェーズおよび第２フェーズにより次の動作を行う。すなわち第１フェーズにおいては、サンプル期間でＳＷ１はＳの位置にあり、ＳＷ２は１Ｓの、ＳＷ３は１Ｓ／１Ｈの位置にある。サンプルスイッチＳＨＷ４およびＳＨＷ５はオンとなっている。入力端子ＩＮより流入する信号電流Ｉinは、トランジスタＭ２に流れ、電流ミラー回路の働きによりＭ３には（１＋Δ₂₃）Ｉinの電流が流れ、Ｍ１には（１＋Δ₂₁）Ｉinの電流が流れるから、出力端子ＯＵＴより（１＋Δ₂₁＋Δ₂₃）Ｉinの電流が流入する事となる。但しΔ₂₁は、パラメータのばらつきによるトランジスタＭ２とＭ１に流れる電流の相対誤差であり、Δ₂₃は、パラメータのばらつきによるトランジスタＭ２とＭ３に流れる電流の相対誤差である。Δ₂₁，Δ₂₃は１に比し十分小さい。

第１フェーズの、ホールド期間では、ＳＷ１はHの位置、ＳＷ２は１Hの位置、ＳＷ３は１Ｓ／１Ｈの位置にある。サンプルスイッチＳＨＷ４およびＳＨＷ５はオフとなる。ＳＨＷ４およびＳＨＷ５がオフとなると、直前のＭ２およびＭ３のゲートソース電圧が、寄生容量Ｃｈ１およびＣｈ２に保持されるので、Ｍ２には入力電流と同じＩinが、Ｍ３には入力電流Ｉinをミラーした場合の電流と同じ（１＋Δ₂₃）Ｉinが流れ続ける。この期間においては、Ｍ２とＭ３のドレーン端子は共に出力端子ＯＵＴに接続されるので、出力端子ＯＵＴより（２＋Δ₂₃）Ｉinが流入する事となる。また、この場合入力電流はＭ１に流れるので、入力端子ＩＮがフローティングとなる事もない。なおアンプＡおよびバイアス電源Ｖbは、入力端子ＩＮの端子電圧を固定する目的で使用されており、電流の伝達には関与していない。

第２のフェーズにおいては、サンプル期間でＳＷ１はＳの位置、ＳＷ２は２Ｓ／２Ｈの位置、ＳＷ３は２Ｓの位置にある。サンプルスイッチＳＨＷ４およびＳＨＷ５はオンである。入力端子ＩＮより加えられた信号電流Ｉinは、トランジスタＭ３に流れ、電流ミラー回路の働きによりＭ１にはＩin／（１＋Δ₃₁）が、Ｍ２にはＩin／（１＋Δ₂₃）の電流が流れるから、出力端子OUTよりＩin／（１＋Δ₃₁）＋Ｉin／（１＋Δ₂₃）の電流が流入する。但しΔ₃₁は、パラメータのばらつきによるトランジスタＭ３とＭ１に流れる電流の相対誤差である。第２フェーズの、ホールド期間では、ＳＷ１はＨの位置、ＳＷ２は２Ｓ／２Ｈの位置、ＳＷ３は２Ｈの位置にある。サンプルスイッチＳＨＷ４およびＳＨＷ５はオフとなる。ＳＨＷ４およびＳＨＷ５がオフとなると、直前のＭ２およびＭ３のゲートソース電圧が、寄生容量Ｃｈ１およびＣｈ２に保持されるので、Ｍ３には入力電流と同じＩinが、Ｍ２には入力電流Ｉをミラーした場合と同じ電流Ｉin／（１＋Δ₂₃）が流れ続ける。この期間においては、Ｍ２とＭ３のドレーン端子は共に出力端子ＯＵＴに接続されるので、出力端子ＯＵＴより（１＋１／（１＋Δ₂₃））Ｉinが流入する事となる。

第１フェーズと第２フェーズのホールド期間の電流を平均したものは、２Ｉin＋（Δ₂₃ ²／２（１＋Δ₂₃））Ｉinとなり、（８）式と同一の形になる。

ただし、図８の構成は、図２の第１ビットブロックで考えた場合、Ｓ／Ｈ回路１０１と、１０５のアンプＡvの機能を実現するものであるので、電流を扱うサブＡＤＣおよびサブＤＡＣと組み合わせると、第１ビットブロック全体を構成できる。この場合、減算器１０４は、図８の出力端子ＯＵＴから電流を引き抜く形で実現される。ただし、図２で示した減算器１０４が１０５のアンプＡvの後ろに配置される形に変わるので、サブＤＡＣ１０３の出力電流の大きさは２倍とする必要がある。なお、ビットブロックにおける減算およびディジタルビット出力の決定は、図８の回路がホールド期間のあいだに行われるので、図８の回路の出力電流がこのホールド期間において正確な事が要求されるのみである。

なお、他の応用例として図９の回路がある。図９の回路は、図８の回路を差動回路構成としたものである。差動回路を構成する理由は、サンプルスイッチがオフに切り替わる時に生じる、クロックフィードスルーを打ち消すためと、ディジタル回路からのノイズの混入に対し、ノイズ耐性の強いシステムを構築するためである。ただし図９において、Ｉ11，Ｉ12，Ｉ13，Ｉ21，Ｉ22，およびＩ23は定電流源を示している。

図９において、＋Ｉinおよび−Ｉinは互いに逆相の入力信号電流である。図示のように正相および逆相の電流Ｓ／Ｈ回路を２回路用意する。第１と第２の回路の、出力電流の差を取る事で、電流増幅率が２倍の差動回路を構成できる。この目的のため、定電流源Ｉ13，アンプA，スイッチＳＷ１６，ＳＷ１７，トランジスタＭ１４およびＭ１５からなる、第１の電流反転回路３００、および、定電流源Ｉ２３，アンプA，スイッチＳＷ２６，ＳＷ２７，トランジスタＭ２４およびＭ２５からなる第２の電流反転回路３０１を用意した。

該第１および第２の電流反転回路３００および３０１において、スイッチＳＷ１６，ＳＷ１７，ＳＷ２６およびＳＷ２７は第１のクロック周期を第１のフェーズとし、第２のクロック周期を第２のフェーズとして切り替わるスイッチである。

図中の１は第１のフェーズでの位置を示し、２は第２のフェーズでの位置を示している。第１のフェーズと第２のフェーズで、トランジスタＭ１４とＭ１５、あるいはＭ２４とＭ２５の役目が切り替わる。

これにより、この切り換え周期（クロック周期）に係わる周波数成分が発生するが、前記したように、後述する遅延器と加算器を用いた処理を行うことよりこの特定周波数成分を除去することができ、素子ばらつきの無い電流反転回路が構成出来る。したがって以下では、電流反転回路に素子ばらつきは無いものとして取り扱う。

図９の動作は、次のようである。ただし図において、ＳＷ１１およびＳＷ２１は、第１および第２フェーズ共、サンプル時はＳの位置に、ホールド時はＨの位置に接続され、ＳＷ１２，ＳＷ１３，ＳＷ２２，ＳＷ２３は、それぞれ第１フェーズのサンプル期間は１Ｓの位置に、第１フェーズのホールド期間は１Ｈの位置に、第２フェーズのサンプル期間は２Ｓの位置に、第２フェーズのホールド期間は２Ｈの位置に接続される。

まず第１のフェーズにおいては、第１のサンプル期間に、第１の回路に入力する＋IinはＭ１２に流れ、Ｍ１３によりミラーされた電流（１＋Δ₁₂₁₃）Ｉinが出力端子ＯＵＴに流れる。但しΔ₁₂₁₃は、パラメータのばらつきによるトランジスタＭ１２とＭ１３に流れる電流の相対誤差である。第１のホールド期間ではＭ１３の電流はそのままであるが、Ｍ１２の＋Ｉinは第１の電流反転回路を通して−Ｉinとして、第２の回路の出力端子ＯＵＴ/に加えられる。

一方、第１のサンプル期間に、第２の回路に入力する−ＩinはＭ２２に流れ、Ｍ２３によりミラーされた電流−（１＋Δ₂₂₂₃）Ｉinが出力端子ＯＵＴ/に流れる。但しΔ₂₂₂₃は、パラメータのばらつきによるトランジスタＭ２２とＭ２３に流れる電流の相対誤差である。

第１のホールド期間ではＭ２３の電流はそのままであるが、Ｍ２２の−Ｉinは第２の電流反転回路を通してＩinとして、第１の回路の出力端子ＯＵＴに加えられる。したがって、第１のフェーズの第１のホールド期間で、出力端子ＯＵＴには（２＋Δ₁₂₁₃）Ｉinが現れ、出力端子ＯＵＴ/には−（２＋Δ₂₂₂₃）Ｉinが現われる。

第２のフェーズにおいては、トランジスタＭ１２とＭ１３、および、Ｍ２２とＭ２３の役目が変わるだけであるので、同様の議論により、第２のホールド期間で出力端子ＯＵＴには（１＋１／（１＋Δ₁₂₁₃））Ｉinが現れ、出力端子ＯＵＴ/には−（１＋１／（１＋Δ₂₂₂₃））Ｉinが現われる。

両フェーズにおける出力端子ＯＵＴおよび出力端子ＯＵＴ/での、それぞれの出力電流を平均すれば、Δ²の項しか残らないので、差動構成においても電流の伝達精度を高めることが可能となる。

なお図９においては、ＳＨＷ１４およびＳＨＷ１５にて発生するクロックフィードスルーは出力端子ＯＵＴに現われると共に、反転されて出力端子ＯＵＴ/に現われ、ＳＨＷ２４およびＳＨＷ２５にて発生するクロックフィードスルーは出力端子ＯＵＴ/に現われると共に、反転されて出力端子ＯＵＴに現われるので、両者のクロックフィードスルーの大きさが等しければ、互いに相殺して出力には現われない。

図１のアナログ・ディジタル変換器においては、第１ビットブロック１０に入力された信号が、各ビットブロック毎にクロック信号に同期した期間Ｔで、次々と第２ビットブロック以降のビットブロック中を流れて行くうちに、各ビットブロックにおいて参照電圧と比較され、その結果各ビットブロック毎の、ディジタル値が得られる。各ビットブロックの出力端子ＯＵＴに現われるのはアナログ量であり、電圧の場合もあるいは電流の場合もあるが、まず電圧の場合で考えて行く。

各ビットブロックにおいて、出力端子ＯＵＴに現われるアナログ量は、入力信号から各ビットブロックで決定されるディジタル値に比例する電圧を差し引いたものである。この電圧を誤差電圧という。各ビットブロックの出力である誤差電圧の最大値は、次段の入力信号電圧の最大値と一致するので、各ビットブロックで１ビットずつディジタル値を決定するような（１．５ビットの場合も、基本的にはこの場合に相当する）方式のアナログ・ディジタル変換器の場合には、入出力信号の電圧範囲の中点に参照電圧を設定し、該参照電圧と入力信号電圧を比較すれば、各ビットブロックにおいてディジタル値を得ることが出来る。

以上のように決定した、図１の第１ビットブロック１０のディジタルビット出力と、第ｎビットブロック３０のディジタルビット出力との間には、クロック信号に同期した期間Ｔの（ｎ−１）倍の時間差が生じている。入力信号が第１ビットブロック１０の入力端子ＩＮに入力されてから、第ｎビットブロック３０の入力端子ＩＮに到達するまで、クロック信号に同期した期間Ｔの（ｎ−１）倍の時間がかかっているためである。この動作は、アナログ・ディジタル変換器全体として、クロック信号に同期した期間Ｔのｎ倍の時間をかけて、変換を行っているのと等価である。ただし、パイプライン的な処理を行うので、データの出力速度（スループットという）が低下する事はない。

このため、各ビットブロックの他方の出力であるディジタルビット出力を、遅延器を用いて遅延させる。図１において、第１ビットブロックでは入力されたアナログ信号の電圧値を判定してディジタル値に変換し、ディジタルビット出力として第１遅延器へ送る。第２のビットブロックのディジタルビット出力は、クロック信号に同期した期間Ｔの１倍の時間後に出力されるので、同一アナログ入力信号をディジタル値に変換しているシステムとして、第１ビットブロックおよび第２ビットブロックのディジタル出力を同期させるため、第１ビットブロックからのディジタル出力を、クロック信号に同期した期間Ｔの１倍の時間だけ遅らせる。同様に考えて、第１ビットブロック１０と第ｎビットブロック３０のディジタル出力を同期させるには、第１ビットブロック１０からのディジタルビット出力を、第１遅延器を用いて、クロック信号に同期した期間Ｔの（ｎ−１）倍の時間だけ遅らせれば良い事がわかる。

ディジタルコレクション回路では、遅延器を通った各ビットブロックからのディジタルビット出力を、時間のタイミングを揃えた形で受け取る。各ビットブロックにおいては、入力電圧範囲の中心付近ではディジタル値を決定するような判定をせず、判定は次段以降のビットブロックに委ねられる。したがって、次段以降のビットブロックの判定に依り、演算を行いデータの補正を行う。この機能を受け持つのがディジタルコレクション回路である。

通常、ディジタルコレクション回路の出力は、そのままアナログ・ディジタル変換器の出力となるが、本発明例では、ディジタルコレクション回路の出力７１と、これをクロック信号に同期した期間Ｔだけ出力遅延器７０を用いて遅延させた出力７２を加算器８０にて加算する操作を加えている。

新たに加えた、ディジタルコレクション回路の出力７１、クロック信号に同期した期間Ｔだけ遅延させた出力７２、遅延器７０、加算器８０の機能は以下のようである。

いま、クロック信号に同期した期間Ｔをクロック信号の１周期とする。クロック１周期分の遅延とは、Ｚ変換を用いて表現するとＺ⁻¹倍される、という事であるから、ディジタル出力８１とディジタルコレクション回路の出力７１との関係は、Ｚ変換により
Ｈ（ｚ）＝Ｄ₈₁（ｚ）／Ｄ₇₁（ｚ）＝１＋Ｚ⁻¹ （９）
で表される。

以下、（９）式の周波数特性を求める。Ｚ＝ｅ^jωTとおいて（９）式に代入すると、
Ｈ（ｊω）＝１＋ｅ^−jωT
＝１＋cos（ωＴ）−ｊsin（ωＴ） （１０）
である。ただしｊは虚数を表す。振幅｜Ｈ（ｊω）｜は、

である。（１１）式は、ｆ＝（２ｎ−１）／２Ｔにおいて、零となる関数である。ここでｎは整数としている。

したがって、ディジタル出力８１において、ｆ＝（２ｎ−１）／２Ｔの周波数成分は現われない。なお、ｎ＝１の場合、ｆはクロック周波数の１／２の周波数である。

ディジタルコレクション回路以降で、上述の演算を行う理由は次の通りである。
すなわち、ビットブロックにおいて、クロック周波数の１／２の周波数成分が混入してくるためである。ただし、変換の精度は大幅に向上する事が期待できる。
例えば電圧の場合、第１のフェーズと第２のフェーズの値の差は、
（１＋Δ）Ｖ−（１／（１＋Δ））Ｖ
＝（（２Δ＋Δ²）／（１＋Δ））Ｖ
＝（Δ（２＋Δ）／（１＋Δ））Ｖ
≠０ （１２）
であるから、上記第１のフェーズと第２のフェーズで上記信号を出力する側の内部出力端子の値は、第１のフェーズと第２のフェーズの間で振動する事となる。この振動はクロック周波数の１／２の周波数である。

以上の議論から、図１に示すビットブロック構成により、アナログ・ディジタル変換器を構成し、上記第１のフェーズと第２のフェーズをそれぞれクロック信号の周期に選ぶならば、アナログ・ディジタル変換されたディジタル信号値は、上記第１のフェーズと第２のフェーズで振動し、この振動はクロック周期の２倍となる事がわかる。

したがって、上記アナログ・ディジタル変換されたディジタル信号値が、クロック周期の２倍で振動することから、該ディジタル信号値に（９）式の変換を施したものは、この振動成分を取り除いたもの、あるいは平均化したものとなるという事がわかる。

以上より、同様の構成にて図１のビットブロックを構築し、ディジタルコレクション回路を通った、第１フェーズにおけるアナログ・ディジタル変換値と、第２フェーズにおけるアナログ・ディジタル変換値とを、図１の遅延器７０および加算器８０を用いて（９）式の処理を行えば、振動成分となって現われる利得誤差を低減し、アナログ・ディジタル変換器全体としての直線性誤差を低減することができる。

アナログ・ディジタル変換を行う種々の構成に適応することができる。

本発明の実施例のアナログ・ディジタル変換器の回路構成を示す図である。 従来のアナログ・ディジタル変換器の回路構成を示す図である。 従来のアナログ・ディジタル変換器のビットブロックの入出力電圧特性を、理想的な場合について示す図である。 従来のアナログ・ディジタル変換器のビットブロックの回路動作を、サンプル時とホールド時に分けて示す図である。 利得誤差、判定誤差が生じた場合の、従来のアナログ・ディジタル変換器のビットブロックの入出力電圧特性を示す図である。 容量値のばらつきを補正する従来の手法を示す図である。 本発明の電圧出力形回路構成による、アナログ・ディジタル変換器のビットブロックの回路動作を、サンプル時とホールド時に分けて示す図である。 本発明の電流出力形回路構成による、アナログ・ディジタル変換器のビットブロックのＳ／Ｈ回路およびアンプ部の回路およびその動作を示す図である。 本発明の電流出力形回路構成による、アナログ・ディジタル変換器のビットブロックのＳ／Ｈ回路およびアンプ部を差動構成にした場合の回路およびその動作を示す図である。

符号の説明

０１、０２ 切換スイッチ
０３、０４ 変換素子（電圧変換素子または電流変換素子）
０５ 接地または仮想接地点
１０ 第１ビットブロック
２０、３０ 第（ｎ−１）第ｎビットブロック
４０ 第１遅延器
５０ 第（ｎ−１）遅延器
６０ ディジタルコレクション回路
７０ 出力遅延器
７１ 第１のディジタル出力
７２ 第２のディジタル出力
８０ 加算器
８１ ディジタル出力
１０１ ビットブロック内のサンプルホールド回路
１０２ ビットブロック内のサブ・アナログ・ディジタル変換器
１０３ ビットブロック内のサブ・ディジタル・アナログ変換器
１０４ 減算器
１０５ アンプ（Ａv）
２０１ 負の増幅度を持つアンプ
Ｉ1，Ｉ2 定電流源
Ｉ11、Ｉ12、Ｉ13、Ｉ21、Ｉ22、Ｉ23 定電流源
３００ 第１の電流反転回路
３０１ 第２の電流反転回路
Ｖｃｃ バイアス電源
＋Iin、−Iin 入力電流
ＯＵＴ、ＯＵＴ/ 出力端子
ＩＮ 入力端子

Claims (3)

1. クロック信号に同期してアナログ信号をディジタル信号に変換するアナログ・ディジタル変換器において、
   入力端子に加えられた上記アナログ信号を入力として、クロック信号に同期した期間Ｔにおいてアナログ・ディジタル変換を行い、ディジタルビット出力および加工されたアナログ信号を出力するビットブロックを備え、
   前記ビットブロックは、
   第１の素子内を流れる電流または両端の電圧値が、第２の素子内を流れる電流または両端の電圧値と比例関係にあるように設定され、それぞれ１端を接地あるいは仮想接地点に接続して互いに接続を成した電圧または電流を変換する第１および第２の変換素子と、
   １極２投の構造を持ち、当該１極側に前記第１の変換素子の他の１端を接続し、２投側の第１接点を信号の入力側に接続し、第２接点を信号の出力側に接続する第１のスイッチと、
   １極２投の構造を持ち、当該１極側に前記第２の変換素子の他の１端を接続し、２投側の第１接点を信号の出力側に、第２接点を信号の入力側に接続する第２のスイッチとを備えた事を特徴とする、アナログ・ディジタル変換器。
2. クロック信号に同期してアナログ信号をディジタル信号に変換するアナログ・ディジタル変換器において、
   入力端子に加えられた上記アナログ信号を入力として、クロック信号に同期した期間Ｔにおいてアナログ・ディジタル変換を行い、ディジタルビット出力および加工されたアナログ信号を出力する、第１から第ｎまでのｎ個のビットブロックと、
   前記第１から第（ｎ−１）までのビットブロックのディジタルビット出力を、それぞれ上記クロック信号に同期した期間Ｔの（ｎ−１）倍から１倍まで遅延させる第１から第（ｎ−１）までの遅延器と、
   前記第１から第（ｎ−１）までの遅延器の出力である第１から第（ｎ−１）の遅延されたディジタルビット出力信号と、第ｎビットブロックの出力である第ｎのディジタルビット出力信号の値を用いてディジタル値を補正演算するディジタルコレクション回路と、
   前記ディジタルコレクション回路の出力である第１のディジタル信号と、当該第１のディジタル信号を前記クロック信号に同期した期間Ｔだけ遅延させて得られる第２のディジタル信号とを加算する加算器を備え、
   当該加算器の出力を最終的に変換されたディジタル信号とすることを特徴とするアナログ・ディジタル変換器。
3. 請求項１に記載のビットブロックを第１より第ｐまでの複数個使用したｎ個のビットブロックと（ｐ＜ｎ）、
   前記第１から第（ｎ−１）までのビットブロックのディジタルビット出力を、それぞれ上記クロック信号に同期した期間Ｔの（ｎ−１）倍から１倍まで遅延させる第１から第（ｎ−１）までの遅延器と、
   前記第１から第（ｎ−１）までの遅延器の出力である第１から第（ｎ−１）の遅延されたディジタルビット出力信号と第ｎビットブロックの出力である第ｎのディジタルビット出力信号の値を用いてディジタル値を補正する演算を行うディジタルコレクション回路と、
   前記ディジタルコレクション回路の出力である第１のディジタル信号と、当該第１のディジタル信号を前記クロック信号に同期した期間Ｔだけ遅延させて得られる第２のディジタル信号とを加算する加算器を備え、
   当該加算器の出力を最終的に変換されたディジタル信号とすることを特徴とするアナログ・ディジタル変換器。

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