JP4036536B2 - セルフ−リフレッシュモードを備えたｄｒａｍ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、セルフ−リフレッシュモードを備えた半導体メモリ装置に関するものであり、より詳しくは、半導体メモリ装置のビットラインをプレチャージするビットラインプレチャージ回路に関するものである。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（ＤＲＡＭｓ）の集積度は、コンピュータシステムでメーンメモリ装置として一般的に使用され、３年毎に約４倍に増加しているし、高速動作及び低電力消耗に対する努力が続いてきた。ＤＲＡＭの高速動作は、ＤＲＡＭとプロセッサーとの間の動作速度の差を減らすように要求され、特に携帯用装置に関連して低電力消耗が要求される。高速動作を達成するように意図されたＤＲＡＭの例は、システムクラックを使用する同期型ＤＲＡＭ及びランバス社（Ｒａｍｂｕｓ、Ｉｎｃ．）のランバスＤＲＡＭを含む。又ＤＲＡＭは、携帯用コンピュータ、移動電話、又はそれと類似したもののようなバッテリーを使用する携帯用装置のため、低電力消耗を目的としている。
【０００３】
ＤＲＡＭのメモリセルに貯蔵されたデータが時間の経過と共に無くなる（放電される）ため、メモリセルデータは周期的に再充電されなければならない。そのような動作は、一般的に“リフレッシュ動作”と称する。リフレッシュ動作は、一般的に動作方法によってＲＯＲリフレッシュ、ヒドンリフレッシュ（ｈｉｄｅｎ ｒｅｆｒｅｓｈ）、ＣＢＲ（ＣＡＳ’ ｂｅｆｏｒｅ ＲＡＳ’）リフレッシュ、そして拡張ＣＢＲ（ＥＣＢＲ）リフレッシュ動作に分類される。なお、表記の都合上、ＣＡＳのバー、即ち反転信号をＣＡＳ’と表記する。同様に、本明細書においては、ＲＡＳ’等、反転信号であることを’の記号により示す。上述のように、ＣＢＲリフレッシュ動作とＲＯＲリフレッシュ動作との間の差異は、ＲＯＲリフレッシュ動作において、単にＣＢＲリフレッシュ入力信号がコンロトーラから入力され、余りの動作は、オンチップ内部回路によって遂行されるという点である。ＲＯＲリフレッシュ動作と比較して、ＣＢＲリフレッシュ動作は、コンロトーラの負荷を減らす利点を有する。ワードラインを選択するための行アドレス（ｒｏｗ ａｄｄｒｅｓｓ）のラッチ動作は、行アドレスストローブ信号（ｒｏｗ ａｄｄｒｅｓｓ ｓｔｏｂｅ ｓｉｇｎａｌ、以下ＲＡＳ’と称する）のトグリング（ｔｏｇｇｌｉｎｇ）によって遂行される。
【０００４】
最近、ＥＣＢＲリフレッシュ動作を拡張したセルフ−リフレッシュ動作（ｓｅｌ−ｆｒｅｆｒｅｓｈ ｏｐｅｒａｔｉｏｎ）が幅広く使用される。セルフ−リフレッシュ動作は、バッテリーを使用するコンピュータシステムの動作時間を延長するため、ＤＲＡＭでの電力消耗を最大量に減らす。ＤＲＡＭにアクセスが長時間なされない場合、ＤＲＡＭは、セルフリフレッシュモードに進入し、ＤＲＡＭの電力消耗を減らすためにＤＲＡＭの動作を最大量に抑圧する。例えば、ラップトップコンピュータが飛行機内でワープロ作業のため使用されると、一定レベルの電力がコンピュータに供給されないため、運行中に使用されるコンピュータは、その内蔵バッテリーにより、長時間連続動作されなければならない。即ち、ＤＲＡＭに貯蔵されたデータを損失することなしに、どれ程長くコンピュータの使用時間を延長することができるかが重要である。その上に、他のシステムにおいて、特にＤＲＡＭのアクセスされない時、ＤＲＡＭの電力消耗節減は非常に重要である。
【０００５】
ＤＲＡＭのセルフ−リフレッシュ動作は、次のような方法に遂行される。一般的に、セルフ−リフレッシュ入力信号は、ＣＢＲ及びタイマー出力の組合で作られる。ＣＢＲサイクルが設定される時、通常動作が中止され、リフレッシュモードが始まる。ここで、ワードライン選択は、外部アドレスではなく、チップ内部に接地されたカウンタによって順次的に遂行される。その上に、チップ外部にデータを出力する動作は遂行されなく、チップ内部でセルデータ再貯蔵動作が遂行される。
【０００６】
図１は、従来技術及び本発明のリフレッシュ動作の実行による動作電圧ＶＯＰとビットラインプレチャージ電圧ＶＢＬ変化を示すタイミング図である。リフレッシュモードがＣＢＲサイクルによって始まった後、信号ＲＡＳ’が、所定時間（例えば、約１００μｓ）にわたってトグルされない場合、セルフ−リフレッシュ動作が始まる。リフレッシュモードの間の電力消耗を減らすため、ＤＲＡＭで使用される動作電圧ＶＯＰが図１に図示されたように第１電源電圧ＶＣＣレベルから電圧ＶＲＦＨに低下され、セルフ−リフレッシュ動作が遂行される。以後、電圧ＶＲＦＨは第２電源電圧と称する。そして、セルフ−リフレッシュ動作を済ませる前に、動作電圧ＶＯＰは第２電源電圧から第１電源電圧に復帰され、１回、又はその以上のリフレッシュサイクルが図１の時間ｔＡの間遂行される。
【０００７】
通常（ｎｏｒｍａｌ）動作及びＣＢＲリフレッシュ動作の間においては、データ‘１’は、第１電源電圧ＶＣＣレベルでＤＲＡＭのメモリセルに貯蔵される。一方、セルフ−リフレッシュ動作の間においては、データ‘１’は、第２電源電圧ＶＲＦＨレベルでメモリセルに貯蔵される。リフレッシュ動作が完了される前に、動作電圧ＶＯＰが第２電源電圧ＶＲＦＨから第１電源電圧ＶＣＣに遷移された後、少なくとも１回のリフレッシュ動作が時間ｔＡの間に遂行される。この時、以後詳細に説明される１つの問題点が発生される。
【０００８】
一般的に、貯蔵キャパシタとアクセストランジスターで各々構成される数百のメモリセルが１つのビットラインに連結される。ビットラインローディング（ｌｏａｄｉｎｇ）が約１７５Ｆａｒａｄであり、１つの貯蔵キャパシタのローディングが２５Ｆａｒａｄと仮定してみよう。この仮定下で、１つのメモリセルが選択される時、キャパシタと選択されたメモリセルに連結されたビットラインとの間のチャージシェアリング（ｃｈａｒｇｅ ｓｈａｒｉｎｇ）が発生される。以前にプレチャージされたビットラインの電圧レベル（一般的に、第１電源電圧ＶＣＣの半分、即ちＶＣＣ／２）は、チャージシェアリングによって変化される。ビットライン上の電圧変化ΔＶＢＬはセンス増幅器即ち感知増幅器（図３参照）によって感知増幅される。電圧変化ΔＶＢＬ（又は、図３の感知増幅回路の感知マージン）は、次の式で表現できる。
【０００９】
【数１】
【００１０】
ここで、記号ＶＣＥＬＬは、選択されたメモリセルに貯蔵されたデータに相応する電圧を示し、記号ＶＢＬは、ビットラインプレチャージ電圧を示す。この分野でよく知られているように、ビットラインプレチャージ電圧ＶＢＬレベルは、第１電源電圧ＶＣＣの半分、即ちＶＣＣ／２に対応する。もし動作電圧ＶＯＰとして第１電源電圧ＶＣＣが供給される時、データ‘１’がメモリセルに貯蔵されたら、データ‘１’の電圧レベルは第１電源電圧ＶＣＣレベルである。しかし、もし動作電圧ＶＯＰとして第２電源電圧ＶＲＦＨが供給される時、データ‘０’がメモリセルに貯蔵されたら、データ‘０’の電圧レベルは接地電圧ＶＳＳレベルである。データ‘１’がメモリセルに貯蔵されたという仮定下で、メモリセルに関連されたビットライン上の電圧変化ΔＶＢＬは、次のようである。
【００１１】
【数２】
【００１２】
前者の場合において、プレチャージされたビットライン上の電圧レベルは数式２での電圧変化ΔＶＢＬ程増加し、後者の場合において、プレチャージされたビットラインの電圧レベルは、数式２の電圧変化ΔＶＢＬ程減少する。それから、ビットライン電圧変化ΔＶＢＬ、即ち選択されたメモリセルに関連された一対のビットラインの間の差は、感知増幅回路（図３の１５０参照）によって検出される。
【００１３】
【発明が解決しようとする課題】
しかし、データ‘１’に対する読出誤動作が図１に示した時間ｔＡの間にリフレッシュ動作が遂行される時、発生するのが従来の１つの問題点である。第１電源電圧ＶＣＣと第２電源電圧ＶＲＦＨの差が大きければ大きい程、データ‘１’に対する読出誤動作の可能性はもっと高い。
【００１４】
上述のように、リフレッシュ動作が遂行される前に、データ‘１’は第１電源電圧ＶＣＣレベルを使用して選択されたメモリセルに貯蔵される。セルフ−リフレッシュ動作が遂行される時、データ‘１’は電圧ＶＣＣレベルより低い第２電源電圧ＶＲＦＨレベルを利用して再貯蔵される。上述のように、１回、又はその以上のリフレッシュサイクルがリフレッシュモードを済ませる前に時間ｔＡの間に遂行される。この時、ビットラインは第１電源電圧ＶＣＣの半分に相応する電圧レベルでプレチャージされ、データ‘１’はセルフ−リフレッシュモードの間に第２電源電圧ＶＲＦＨレベルを利用して再貯蔵される。
【００１５】
この条件下で、もしリフレッシュ動作が時間ｔＡの間に遂行されると、感知増幅器はデータ‘１’が貯蔵されたメモリセルに関連された一対のビットラインの間の電圧差ΔＶＢＬが感知増幅できない。即ち、アクセストランジスターを通して貯蔵キャパシタに連結された１つのビットラインの電圧変化ΔＶＢＬは、次のように低下される。
【００１６】
【数３】
【００１７】
数式３で、電圧差ΔＶＢＬは、数式２でのそれより低いため、感知増幅器（図３参照）によって感知できない。これは時間ｔＡの間にデータ‘１’に対する読出誤動作の原因になる。第１電源電圧ＶＣＣと第２電源電圧ＶＲＦＨとの間の差が大きければ大きい程、そして動作電圧ＶＯＰの変化が大きければ大きい程、ビットライン電圧変化ΔＶＢＬ（又は、図３で感知増幅器１５０の感知マージン）はもっと小さくなる。これが読出誤動作の可能性が高い原因になるということはよく分かる。図２を参照すると、第２電源電圧ＶＲＦＨが低下されるのによって、データ‘１’の読出誤動作は、右の方の下部分に集中される。これを改善するため、もしビットラインプレチャージ電圧ＶＢＬがセルフ−リフレッシュ動作の間のそれより低く設定されると、データ‘０’に対する感知マージンが減少される別の問題点が発生され、データ‘０’に対する読出誤動作が生じる。
【００１８】
従って、本発明の目的は、リフレッシュ動作時の改善された感知マージンを持つＤＲＡＭ装置を提供するものである。
【００１９】
【課題を解決するための手段】
上述のような目的を達成するための本発明の特徴によると、セルフ−リフレッシュモードを備えたＤＲＡＭ装置において、メモリセルアレーに連結される少なくとも一対のビットラインと、前記一対の前記ビットライン上の電圧レベルを所定のプレチャージ電圧に等化する手段と、通常モードの間に第１電圧レベルを、前記セルフ−リフレッシュモードの間に第２電圧レベルの電源電圧をそれぞれ供給する手段と、前記第１電圧レベルは、前記第２電圧レベルより高く、セルフ−リフレッシュモードを示す制御信号に応じて、前記供給手段からの第１、又は第２電圧レベルを使用して前記プレチャージ電圧を発生し、前記制御信号がハイレベルであり、前記電源電圧のレベルが前記第１電圧レベルであるとき、前記プレチャージ電圧は前記第１電圧レベルの半分と前記第２電圧レベルの半分との間の電圧を発生する発生手段と、を有し、
前記制御信号は、行アドレスストローブ信号（ＲＡＳ’）に応答して生成され、
前記発生手段は、前記供給手段からの前記第１、又は第２電圧レベルを受け入れる入力端子と、前記入力端子に連結され、所定の基準電圧と所定の分配電圧を比較してその比較結果として比較信号を発生する比較器と、前記入力端子とノードとの間に連結され、前記比較信号に応じて動作する駆動器と、前記ノードに連結され、前記ノード上の電圧を分圧して前記制御信号の活性／非活性状態によって変化する前記分配電圧を発生する分配器と、前記ノードに連結され、前記プレチャージ電圧として前記ノード上の電圧の半分を生成する１／２電圧発生器とを含み、リフレッシュモードがＣＢＲサイクルによって始まって一定時間が経過した後、前記制御信号は第１電圧レベルから低レベルに遷移して前記制御信号は非活性化され、リフレッシュモードが完了されることを特徴とする。
【００２３】
このような装置によって、セルフ−リフレッシュモードを済ませる前に遂行される少なくとも１回、或いはその以上のリフレシュサイクルの間に、ＤＲＡＭで使用される動作電圧が第２電源電圧ＶＲＦＨから第１電源電圧ＶＣＣに変化されるとしても、ビットラインプレチャージ電圧ＶＢＬはＶＣＣ／２とＶＲＦＨ／２との間で維持される。その結果、リフレッシュサイクルの間に発生できるデータ‘１’に対する読出誤動作が防止できる。
【００２４】
【発明の実施の形態】
図３を参照すると、本発明の新規したＤＲＡＭ装置は、第１電圧発生器１８０及び第２電圧発生器１９０で構成されるビットラインプレチャージ電圧発生回路２００を提供する。回路２００は、セルフ−リフレッシュモードを示す制御信号ＰＳＲＡＳに応じてビットラインプレチャージ電圧ＶＢＬを発生する。ビットラインプレチャージ電圧ＶＢＬは動作電圧ＶＯＰが第１電源電圧ＶＣＣレベルから第２電源電圧ＶＲＦＨレベルに低下されるセルフ−リフレッシュモードの間に動作電圧ＶＯＰの半分で維持される。そして、時間ｔＡ（図１参照）の間に、ビットラインプレチャージ電圧ＶＢＬは、たとえＤＲＡＭの動作電圧ＶＯＰが第２電源電圧ＶＲＦＨレベルから第１電源電圧ＶＣＣレベルに変化されるとしても、第２電源電圧の半分（即ち、ＶＲＦＨ／２）と第１電源電圧の半分（即ち、ＶＣＣ／２）との間の電圧レベルで維持される。というわけで、ビットライン上の電圧変化ΔＶＢＬ（或いは、感知増幅マージン）は、増加され、その結果時間ｔＡの間にデータ‘１’に対する読出誤動作が防止できる。
【００２５】
再び、図３を参照すると、本発明によるＤＲＡＭ装置がブロック図の形態で図示されている。メモリセルアレー１００は、複数のメモリセルを含み、各メモリセルの貯蔵キャパシタは対応するワードラインによって選択されるアクセストランジスターを通して対応するビットラインに連結される。アドレスバッファ１１０が、たとえ図３に図示されなかったが、行アドレスバッファ及び列アドレスバッファで構成されることは、この分野に通常の知識を持っている者には自明である。メモリセルアレー１００の少なくとも１つのメモリセルと少なくとも１対のビットラインは、アドレスバッファ１１０からの対応するアドレスＲＡ及びＣＡを各々受け入れる行及び列ディコーダ１２０及び１３０によって選択される。選択されたメモリセルに貯蔵されたビットデータ（論理‘１’、或いは論理‘０’）は感知増幅器回路１５０によって対応する電圧レベル（第１電源電圧レベル、或いは接地電圧レベル）で感知増幅される。一般的に、選択されたメモリセルに対する感知増幅動作が感知増幅器回路１５０によって遂行される前に、一対のビットラインは、等化回路（ｅｑｕａｌｉｚａｔｉｏｎ ｃｉｒｃｕｉｔ）１６０によってビットラインプレチャージ電圧発生回路２００から供給されるビットラインプレチャージ電圧ＶＢＬレベルでプレチャージされる。ビットラインプレチャージ電圧ＶＢＬレベルは、電源供給部２２０から供給される動作電圧ＶＯＰの半分レベルである。回路１１０〜１６０は、この分野に通常の知識を持っている者によく知られているため、それの詳細な説明は省略される。
【００２６】
上述のように、ＤＲＡＭが揮発性であるため、ＤＲＡＭに貯蔵されたデータは周期的に再充電される。そのような機能は、図３でリフレッシュ制御回路２１０によって遂行される。図３に図示されなかったが、リフレッシュ制御回路２１０はリフレッシュタイマー、リフレッシュコントローラ及びリフレッシュカウンタを含む。リフレッシュ動作が遂行される間に、行アドレスはリフレッシュ制御回路２１０によって順次的に発生される。その結果、メモリセルアレー１００内の複数のワードラインは順次的に活性化され、リフレッシュ動作が遂行される。
【００２７】
制御信号ＰＳＲＡＳは信号ＲＡＳ’が活性化され、所定時間（例えば、１００μｓ）が経過した後、ＲＡＳバッファ１７０から発生される。即ちリフレッシュモードがＣＢＲサイクルによって始まって所定時間が経過した後、制御信号ＰＳＲＡＳは高レベル（例えば、第１電源電圧レベル）から低レベル（例えば、接地電圧レベル）に遷移する。そして、信号ＲＡＳ’が高レベルから低レベルに遷移し、所定時間（例えば、約７０〜８０μｓ）が経過した後、制御信号ＰＳＲＡＳは低レベルに非活性化され、その結果リフレッシュモードが完了される。
【００２８】
電源供給部２２０は、通常モード及びリフレッシュモード（例えば、ＣＢＲモード）の間に動作電圧ＶＯＰとして所定レベルの第１電源電圧ＶＣＣをビットラインプレチャージ電圧発生回路２００に提供する。電源供給部２２０は、動作電圧ＶＯＰとして回路２００に第２電源電圧ＶＲＦＨを供給する。第２電源電圧ＶＲＦＨのレベルは第１電源電圧ＶＣＣのレベルより低い。
【００２９】
ビットラインプレチャージ電圧発生回路２００は、第１電圧発生器１８０及び第２電圧発生器１９０を含む。第１電圧発生器１８０は、電源供給部２２０から動作電圧ＶＯＰとして第１電源電圧ＶＣＣ、或いは第２電源電圧ＶＲＦＨを各々受け入れ、バッファ１７０からの制御信号ＰＳＲＡＳに応じて第１電圧ＶＩＮＴを発生する。第１電源電圧ＶＣＣが動作電圧ＶＯＰとして供給され、制御信号ＰＳＲＡＳが非活性化される時、即ち通常モード及びＣＢＲモードの間に、第１電圧ＶＩＮＴは、所定電圧レベルで一定に維持される。第２電源電圧ＶＲＦＨ、或いは第１電源電圧ＶＣＣが供給され、そして制御信号ＰＳＲＡＳが活性化される時、即ちセルフ−リフレッシュ動作が遂行される間に、第１電圧ＶＩＮＴは、動作電圧ＶＯＰによって可変される。通常モード及びＣＢＲモードの間の第１電圧ＶＩＮＴレベルは、セルフ−リフレッシュモードの間のそれより高い。第２電圧発生器１９０は、ビットラインプレチャージ電圧として第１電圧ＶＩＮＴレベルの電圧に相応する第２電圧ＶＢＬを発生する。
【００３０】
ここで、ビットラインプレチャージ電圧ＶＢＬは、第２電源電圧ＶＲＦＨが電源供給部２２０から動作電圧ＶＯＰとして、ビットラインプレチャージ電圧発生回路２００に供給される時、ＶＲＦＨ／２に相応する電圧ＶＢＬ１（図１参照）レベルを有する。又ビットラインプレチャージ電圧ＶＢＬは、電圧ＶＢＬ１（即ちＶＲＦＨ／２）及び電圧ＶＣＣ／２との間の電圧レベルを有する。
【００３１】
図４を参照すると、ビットラインプレチャージ電圧発生回路２００の詳細回路が図示されている。ビットラインプレチャージ電圧発生回路２００は、第１電圧発生器１８０と第２電圧発生器１９０を含む。第１電圧発生器１８０は、比較器１８２、駆動器１８４及び分配器１８６を持つ。比較器１８２は、所定レベルの基準電圧ＶＲＥＦと分配器１８６からの分配電圧Ｖｄｉｖを比較して比較結果として比較信号Ｓ＿ｃｏｍｐを発生する。基準電圧ＶＲＥＦは、動作電圧ＶＯＰ変化に関係なしに一定に維持される。比較器１８２は、図４に図示されたように連結された２つのＰＭＯＳトランジスターＭ１及びＭ２と４つのＮＭＯＳトランジスターＭ３〜Ｍ６で構成される。
【００３２】
駆動器１８４は、動作電圧ＶＯＰとノードＮＤ１との間に連結され、信号Ｓ＿ｃｏｍｐによってスイッチオン／オフされる１つのＰＭＯＳトランジスターＭ７を含み、第１電圧ＶＩＮＴはゲートが接地されたＰＭＯＳトランジスターＭ８を通してノードＮＤ１から出力される。動作電圧ＶＯＰは、通常モード及びリフレッシュモード（即ち、ＣＢＲモード）の間にＶＣＣレベルを有し、セルフ−リフレッシュモードの間にＶＲＦＨレベルを有する。分配器１８６は、ＲＡＳバッファ１７０からの制御信号ＰＳＲＡＳに応じてノードＮＤ１に連結され、ノードＮＤ１上の電圧、即ち第１電圧ＶＩＮＴを分配し、その結果分配された電圧Ｖｄｉｖを出力する。分配器１８６は、４つのＰＭＯＳトランジスターＭ９〜Ｍ１２と１つのＮＭＯＳトランジスターＭ１３で構成される。抵抗Ｍ９及びＭ１０は、第１抵抗Ｒ１として作用し、抵抗Ｍ１１〜Ｍ１３は第２抵抗Ｒ２として作用する。
【００３３】
図４に図示されたように、もしＮＭＯＳトランジスターＭ１３が制御信号ＰＳＲＡＳの活性化／非活性化状態を基礎としてターンオン、或いはターンオフされると、抵抗Ｒ１及びＲ２の比が変化され、その結果分配された電圧Ｖｄｉｖもなお変化される。即ち制御信号ＰＳＲＡＳの活性化状態（例えば、論理高レベル）の間の分配された電圧Ｖｄｉｖは、制御信号ＰＳＲＡＳの非活性状態（例えば、論理低レベル）の間のそれより低い。それ故に、制御信号ＰＳＲＡＳの活性化状態の間の第１電圧ＶＩＮＴは、制御信号ＰＳＲＡＳの非活性化状態の間のそれより低いレベルを有する。第２電圧発生器１９０は、図４に図示されたように、連結された４つのＰＭＯＳトランジスターＭ１４、Ｍ１５、Ｍ１７及びＭ２１と４つのＮＭＯＳトランジスターＭ１６，Ｍ１８、Ｍ１９及びＭ２０で構成される。第２電圧発生器１９０は、ＰＭＯＳトランジスターＭ８を通してノードＮＤ１に連結され、ビットラインプレチャージ電圧ＶＢＬとして第１電圧ＶＩＮＴの半分を発生する。
【００３４】
本発明によるリフレッシュ動作が図１、図３〜図５に基づいて以後詳細に説明される。リフレッシュモードがＣＢＲサイクルによって始まった後、信号ＲＡＳ’のトグリングが与えられた時間（例えば、１００μｓ）の間に遂行されないと、セルフ−リフレッシュモードが始まる（即ち、制御信号ＰＳＲＡＳが図１に図示されたように、低レベルから高レベルに活性化される）。セルフ−リフレッシュ動作の間にＤＲＡＭによる電力消耗を減らすため、ＤＲＡＭで使用される動作電圧ＶＯＰは、図１に図示されたように、第１電源電圧ＶＣＣから第２電源電圧ＶＲＦＨに低下され、セルフ−リフレッシュ動作が遂行される。セルフ−リフレッシュ動作の間に、データ‘１’に相応する電圧レベルは、第１電源電圧ＶＣＣレベルから第２電源電圧ＶＲＦＨレベルに変化される。与えられた時間の間に、リフレッシュ動作が遂行される。
【００３５】
その次に、上述のように、セルフ−リフレッシュモードを済ませる前に、少なくとも１回、或いはその以上のリフレッシュサイクルが図１に図示された時間ｔＡの間に遂行される。動作電圧ＶＯＰが制御信号ＰＳＲＡＳが活性状態で維持されてきた時間ｔＡの間に、図１に図示されたように、第２電源電圧ＶＲＦＨレベルから第１電源電圧ＶＣＣレベルに変化される。
【００３６】
時間ｔＡの間に、従来技術に関連して、ビットラインプレチャージ電圧ＶＢＬは、図１に図示されたように、点線で表示された電圧ＶＢＬ３（即ち、ＶＣＣ／２）レベルで維持される。もしリフレッシュ動作が時間ｔＡの間に遂行されると、データ‘１’に相応する電圧レベルは、第２電源電圧ＶＲＦＨレベルであり、ビットラインプレチャージ電圧ＶＢＬレベルは、第１電源電圧ＶＣＣレベルの半分である。それ故に、１つの選択されたメモリセルに連結されたプレチャージされたビットライン上の電圧は、数学式３（感知増幅器の感知マージン）程、即ち図１でＨ１程変化される。
【００３７】
反面、本発明に関連してビットラインプレチャージ電圧ＶＢＬは、図１で実線で表示された電圧ＶＢＬ２レベルで維持される。電圧ＶＢＬ２は、第２電源電圧レベルの半分ＶＲＦＨ／２と第１電源電圧レベルの半分ＶＣＣ／２との間に存在する。この条件下で、選択されたメモリセルに連結されたプレチャージされたビットライン上の電圧は、次のように変化される。
【００３８】
【数４】
【００３９】
ここで、ＶＲＦＨは、メモリセルに貯蔵されたデータ‘１’或いは‘０’に相応する電圧であり、ＶＢＬ２は、ビットラインプレチャージ電圧である。時間ｔＡの間に、数式４の電圧変化（或いは、感知マージン）が数式３のそれより大きいということは自明である。
【００４０】
【発明の効果】
上述のように、本発明によるビットラインチャージ電圧ＶＢＬは、時間ｔＡの間に電圧ＶＢＬ２レベルで維持される。時間ｔＡの間に、もしリフレッシュ動作が遂行されないと、選択されたメモリセルの貯蔵キャパシタと選択されたメモリセルと関連されたビットラインとの間のチャージシェアリングによる電圧変化ΔＶＢＬ（図１でＨ２に相応する）は、従来（図１でＨ１に相応する）のそれより大きい。結果的に、リフレッシュモードの間に感知増幅器の感知マージンが改善され、データ‘１’に対する読出誤動作が時間ｔＡの間に防止されることができる。図５に図示されたように、従来技術の読出失敗傾向と比較して、本発明の読出失敗傾向が改善される。
【図面の簡単な説明】
【図１】従来技術及び本発明による動作電圧及びビットラインプレチャージ電圧変化を説明するためのタイミング図。
【図２】従来技術の動作電圧変化によるパス／失敗傾向を示す図面。
【図３】本発明によるＤＲＡＭ装置のブロック図。
【図４】本発明の望ましい実施例によるビットライン電圧発生回路の詳細回路図。
【図５】本発明の動作電圧変化によるパス／失敗傾向を示す図面。
【符号の説明】
１００…メモリセルアレー
１１０…アドレスバッファ
１２０…行ディコーダ
１３０…列ディコーダ
１４０…入／出力ゲート回路
１５０…感知増幅回路
１６０…等化回路
１７０…ＲＡＳバッファ
１８０…第１電圧発生器
１９０…第２電圧発生器
２００…ビットラインプレチャージ電圧発生回路
２１０…リフレッシュ制御回路
２２０…電源供給部
【発明の属する技術分野】
本発明は、セルフ−リフレッシュモードを備えた半導体メモリ装置に関するものであり、より詳しくは、半導体メモリ装置のビットラインをプレチャージするビットラインプレチャージ回路に関するものである。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリ（ＤＲＡＭｓ）の集積度は、コンピュータシステムでメーンメモリ装置として一般的に使用され、３年毎に約４倍に増加しているし、高速動作及び低電力消耗に対する努力が続いてきた。ＤＲＡＭの高速動作は、ＤＲＡＭとプロセッサーとの間の動作速度の差を減らすように要求され、特に携帯用装置に関連して低電力消耗が要求される。高速動作を達成するように意図されたＤＲＡＭの例は、システムクラックを使用する同期型ＤＲＡＭ及びランバス社（Ｒａｍｂｕｓ、Ｉｎｃ．）のランバスＤＲＡＭを含む。又ＤＲＡＭは、携帯用コンピュータ、移動電話、又はそれと類似したもののようなバッテリーを使用する携帯用装置のため、低電力消耗を目的としている。
【０００３】
ＤＲＡＭのメモリセルに貯蔵されたデータが時間の経過と共に無くなる（放電される）ため、メモリセルデータは周期的に再充電されなければならない。そのような動作は、一般的に“リフレッシュ動作”と称する。リフレッシュ動作は、一般的に動作方法によってＲＯＲリフレッシュ、ヒドンリフレッシュ（ｈｉｄｅｎ ｒｅｆｒｅｓｈ）、ＣＢＲ（ＣＡＳ’ ｂｅｆｏｒｅ ＲＡＳ’）リフレッシュ、そして拡張ＣＢＲ（ＥＣＢＲ）リフレッシュ動作に分類される。なお、表記の都合上、ＣＡＳのバー、即ち反転信号をＣＡＳ’と表記する。同様に、本明細書においては、ＲＡＳ’等、反転信号であることを’の記号により示す。上述のように、ＣＢＲリフレッシュ動作とＲＯＲリフレッシュ動作との間の差異は、ＲＯＲリフレッシュ動作において、単にＣＢＲリフレッシュ入力信号がコンロトーラから入力され、余りの動作は、オンチップ内部回路によって遂行されるという点である。ＲＯＲリフレッシュ動作と比較して、ＣＢＲリフレッシュ動作は、コンロトーラの負荷を減らす利点を有する。ワードラインを選択するための行アドレス（ｒｏｗ ａｄｄｒｅｓｓ）のラッチ動作は、行アドレスストローブ信号（ｒｏｗ ａｄｄｒｅｓｓ ｓｔｏｂｅ ｓｉｇｎａｌ、以下ＲＡＳ’と称する）のトグリング（ｔｏｇｇｌｉｎｇ）によって遂行される。
【０００４】
最近、ＥＣＢＲリフレッシュ動作を拡張したセルフ−リフレッシュ動作（ｓｅｌ−ｆｒｅｆｒｅｓｈ ｏｐｅｒａｔｉｏｎ）が幅広く使用される。セルフ−リフレッシュ動作は、バッテリーを使用するコンピュータシステムの動作時間を延長するため、ＤＲＡＭでの電力消耗を最大量に減らす。ＤＲＡＭにアクセスが長時間なされない場合、ＤＲＡＭは、セルフリフレッシュモードに進入し、ＤＲＡＭの電力消耗を減らすためにＤＲＡＭの動作を最大量に抑圧する。例えば、ラップトップコンピュータが飛行機内でワープロ作業のため使用されると、一定レベルの電力がコンピュータに供給されないため、運行中に使用されるコンピュータは、その内蔵バッテリーにより、長時間連続動作されなければならない。即ち、ＤＲＡＭに貯蔵されたデータを損失することなしに、どれ程長くコンピュータの使用時間を延長することができるかが重要である。その上に、他のシステムにおいて、特にＤＲＡＭのアクセスされない時、ＤＲＡＭの電力消耗節減は非常に重要である。
【０００５】
ＤＲＡＭのセルフ−リフレッシュ動作は、次のような方法に遂行される。一般的に、セルフ−リフレッシュ入力信号は、ＣＢＲ及びタイマー出力の組合で作られる。ＣＢＲサイクルが設定される時、通常動作が中止され、リフレッシュモードが始まる。ここで、ワードライン選択は、外部アドレスではなく、チップ内部に接地されたカウンタによって順次的に遂行される。その上に、チップ外部にデータを出力する動作は遂行されなく、チップ内部でセルデータ再貯蔵動作が遂行される。
【０００６】
図１は、従来技術及び本発明のリフレッシュ動作の実行による動作電圧ＶＯＰとビットラインプレチャージ電圧ＶＢＬ変化を示すタイミング図である。リフレッシュモードがＣＢＲサイクルによって始まった後、信号ＲＡＳ’が、所定時間（例えば、約１００μｓ）にわたってトグルされない場合、セルフ−リフレッシュ動作が始まる。リフレッシュモードの間の電力消耗を減らすため、ＤＲＡＭで使用される動作電圧ＶＯＰが図１に図示されたように第１電源電圧ＶＣＣレベルから電圧ＶＲＦＨに低下され、セルフ−リフレッシュ動作が遂行される。以後、電圧ＶＲＦＨは第２電源電圧と称する。そして、セルフ−リフレッシュ動作を済ませる前に、動作電圧ＶＯＰは第２電源電圧から第１電源電圧に復帰され、１回、又はその以上のリフレッシュサイクルが図１の時間ｔＡの間遂行される。
【０００７】
通常（ｎｏｒｍａｌ）動作及びＣＢＲリフレッシュ動作の間においては、データ‘１’は、第１電源電圧ＶＣＣレベルでＤＲＡＭのメモリセルに貯蔵される。一方、セルフ−リフレッシュ動作の間においては、データ‘１’は、第２電源電圧ＶＲＦＨレベルでメモリセルに貯蔵される。リフレッシュ動作が完了される前に、動作電圧ＶＯＰが第２電源電圧ＶＲＦＨから第１電源電圧ＶＣＣに遷移された後、少なくとも１回のリフレッシュ動作が時間ｔＡの間に遂行される。この時、以後詳細に説明される１つの問題点が発生される。
【０００８】
一般的に、貯蔵キャパシタとアクセストランジスターで各々構成される数百のメモリセルが１つのビットラインに連結される。ビットラインローディング（ｌｏａｄｉｎｇ）が約１７５Ｆａｒａｄであり、１つの貯蔵キャパシタのローディングが２５Ｆａｒａｄと仮定してみよう。この仮定下で、１つのメモリセルが選択される時、キャパシタと選択されたメモリセルに連結されたビットラインとの間のチャージシェアリング（ｃｈａｒｇｅ ｓｈａｒｉｎｇ）が発生される。以前にプレチャージされたビットラインの電圧レベル（一般的に、第１電源電圧ＶＣＣの半分、即ちＶＣＣ／２）は、チャージシェアリングによって変化される。ビットライン上の電圧変化ΔＶＢＬはセンス増幅器即ち感知増幅器（図３参照）によって感知増幅される。電圧変化ΔＶＢＬ（又は、図３の感知増幅回路の感知マージン）は、次の式で表現できる。
【０００９】
【数１】
ここで、記号ＶＣＥＬＬは、選択されたメモリセルに貯蔵されたデータに相応する電圧を示し、記号ＶＢＬは、ビットラインプレチャージ電圧を示す。この分野でよく知られているように、ビットラインプレチャージ電圧ＶＢＬレベルは、第１電源電圧ＶＣＣの半分、即ちＶＣＣ／２に対応する。もし動作電圧ＶＯＰとして第１電源電圧ＶＣＣが供給される時、データ‘１’がメモリセルに貯蔵されたら、データ‘１’の電圧レベルは第１電源電圧ＶＣＣレベルである。しかし、もし動作電圧ＶＯＰとして第２電源電圧ＶＲＦＨが供給される時、データ‘０’がメモリセルに貯蔵されたら、データ‘０’の電圧レベルは接地電圧ＶＳＳレベルである。データ‘１’がメモリセルに貯蔵されたという仮定下で、メモリセルに関連されたビットライン上の電圧変化ΔＶＢＬは、次のようである。
【００１１】
【数２】
前者の場合において、プレチャージされたビットライン上の電圧レベルは数式２での電圧変化ΔＶＢＬ程増加し、後者の場合において、プレチャージされたビットラインの電圧レベルは、数式２の電圧変化ΔＶＢＬ程減少する。それから、ビットライン電圧変化ΔＶＢＬ、即ち選択されたメモリセルに関連された一対のビットラインの間の差は、感知増幅回路（図３の１５０参照）によって検出される。
【００１３】
【発明が解決しようとする課題】
しかし、データ‘１’に対する読出誤動作が図１に示した時間ｔＡの間にリフレッシュ動作が遂行される時、発生するのが従来の１つの問題点である。第１電源電圧ＶＣＣと第２電源電圧ＶＲＦＨの差が大きければ大きい程、データ‘１’に対する読出誤動作の可能性はもっと高い。
【００１４】
上述のように、リフレッシュ動作が遂行される前に、データ‘１’は第１電源電圧ＶＣＣレベルを使用して選択されたメモリセルに貯蔵される。セルフ−リフレッシュ動作が遂行される時、データ‘１’は電圧ＶＣＣレベルより低い第２電源電圧ＶＲＦＨレベルを利用して再貯蔵される。上述のように、１回、又はその以上のリフレッシュサイクルがリフレッシュモードを済ませる前に時間ｔＡの間に遂行される。この時、ビットラインは第１電源電圧ＶＣＣの半分に相応する電圧レベルでプレチャージされ、データ‘１’はセルフ−リフレッシュモードの間に第２電源電圧ＶＲＦＨレベルを利用して再貯蔵される。
【００１５】
この条件下で、もしリフレッシュ動作が時間ｔＡの間に遂行されると、感知増幅器はデータ‘１’が貯蔵されたメモリセルに関連された一対のビットラインの間の電圧差ΔＶＢＬが感知増幅できない。即ち、アクセストランジスターを通して貯蔵キャパシタに連結された１つのビットラインの電圧変化ΔＶＢＬは、次のように低下される。
【００１６】
【数３】
数式３で、電圧差ΔＶＢＬは、数式２でのそれより低いため、感知増幅器（図３参照）によって感知できない。これは時間ｔＡの間にデータ‘１’に対する読出誤動作の原因になる。第１電源電圧ＶＣＣと第２電源電圧ＶＲＦＨとの間の差が大きければ大きい程、そして動作電圧ＶＯＰの変化が大きければ大きい程、ビットライン電圧変化ΔＶＢＬ（又は、図３で感知増幅器１５０の感知マージン）はもっと小さくなる。これが読出誤動作の可能性が高い原因になるということはよく分かる。図２を参照すると、第２電源電圧ＶＲＦＨが低下されるのによって、データ‘１’の読出誤動作は、右の方の下部分に集中される。これを改善するため、もしビットラインプレチャージ電圧ＶＢＬがセルフ−リフレッシュ動作の間のそれより低く設定されると、データ‘０’に対する感知マージンが減少される別の問題点が発生され、データ‘０’に対する読出誤動作が生じる。
【００１８】
従って、本発明の目的は、リフレッシュ動作時の改善された感知マージンを持つＤＲＡＭ装置を提供するものである。
【００１９】
【課題を解決するための手段】
上述のような目的を達成するための本発明の特徴によると、セルフ−リフレッシュモードを備えたＤＲＡＭ装置において、メモリセルアレーに連結される少なくとも一対のビットラインと、前記一対の前記ビットライン上の電圧レベルを所定のプレチャージ電圧に等化する手段と、通常モードの間に第１電圧レベルを、前記セルフ−リフレッシュモードの間に第２電圧レベルの電源電圧をそれぞれ供給する手段と、前記第１電圧レベルは、前記第２電圧レベルより高く、セルフ−リフレッシュモードを示す制御信号に応じて、前記供給手段からの第１、又は第２電圧レベルを使用して前記プレチャージ電圧を発生し、前記制御信号がハイレベルであり、前記電源電圧のレベルが前記第１電圧レベルであるとき、前記プレチャージ電圧は前記第１電圧レベルの半分と前記第２電圧レベルの半分との間の電圧を発生する発生手段と、を有し、
前記制御信号は、行アドレスストローブ信号（ＲＡＳ’）に応答して生成され、
前記発生手段は、前記供給手段からの前記第１、又は第２電圧レベルを受け入れる入力端子と、前記入力端子に連結され、所定の基準電圧と所定の分配電圧を比較してその比較結果として比較信号を発生する比較器と、前記入力端子とノードとの間に連結され、前記比較信号に応じて動作する駆動器と、前記ノードに連結され、前記ノード上の電圧を分圧して前記制御信号の活性／非活性状態によって変化する前記分配電圧を発生する分配器と、前記ノードに連結され、前記プレチャージ電圧として前記ノード上の電圧の半分を生成する１／２電圧発生器とを含み、リフレッシュモードがＣＢＲサイクルによって始まって一定時間が経過した後、前記制御信号は第１電圧レベルから低レベルに遷移して前記制御信号は非活性化され、リフレッシュモードが完了されることを特徴とする。
【００２３】
このような装置によって、セルフ−リフレッシュモードを済ませる前に遂行される少なくとも１回、或いはその以上のリフレシュサイクルの間に、ＤＲＡＭで使用される動作電圧が第２電源電圧ＶＲＦＨから第１電源電圧ＶＣＣに変化されるとしても、ビットラインプレチャージ電圧ＶＢＬはＶＣＣ／２とＶＲＦＨ／２との間で維持される。その結果、リフレッシュサイクルの間に発生できるデータ‘１’に対する読出誤動作が防止できる。
【００２４】
【発明の実施の形態】
図３を参照すると、本発明の新規したＤＲＡＭ装置は、第１電圧発生器１８０及び第２電圧発生器１９０で構成されるビットラインプレチャージ電圧発生回路２００を提供する。回路２００は、セルフ−リフレッシュモードを示す制御信号ＰＳＲＡＳに応じてビットラインプレチャージ電圧ＶＢＬを発生する。ビットラインプレチャージ電圧ＶＢＬは動作電圧ＶＯＰが第１電源電圧ＶＣＣレベルから第２電源電圧ＶＲＦＨレベルに低下されるセルフ−リフレッシュモードの間に動作電圧ＶＯＰの半分で維持される。そして、時間ｔＡ（図１参照）の間に、ビットラインプレチャージ電圧ＶＢＬは、たとえＤＲＡＭの動作電圧ＶＯＰが第２電源電圧ＶＲＦＨレベルから第１電源電圧ＶＣＣレベルに変化されるとしても、第２電源電圧の半分（即ち、ＶＲＦＨ／２）と第１電源電圧の半分（即ち、ＶＣＣ／２）との間の電圧レベルで維持される。というわけで、ビットライン上の電圧変化ΔＶＢＬ（或いは、感知増幅マージン）は、増加され、その結果時間ｔＡの間にデータ‘１’に対する読出誤動作が防止できる。
【００２５】
再び、図３を参照すると、本発明によるＤＲＡＭ装置がブロック図の形態で図示されている。メモリセルアレー１００は、複数のメモリセルを含み、各メモリセルの貯蔵キャパシタは対応するワードラインによって選択されるアクセストランジスターを通して対応するビットラインに連結される。アドレスバッファ１１０が、たとえ図３に図示されなかったが、行アドレスバッファ及び列アドレスバッファで構成されることは、この分野に通常の知識を持っている者には自明である。メモリセルアレー１００の少なくとも１つのメモリセルと少なくとも１対のビットラインは、アドレスバッファ１１０からの対応するアドレスＲＡ及びＣＡを各々受け入れる行及び列ディコーダ１２０及び１３０によって選択される。選択されたメモリセルに貯蔵されたビットデータ（論理‘１’、或いは論理‘０’）は感知増幅器回路１５０によって対応する電圧レベル（第１電源電圧レベル、或いは接地電圧レベル）で感知増幅される。一般的に、選択されたメモリセルに対する感知増幅動作が感知増幅器回路１５０によって遂行される前に、一対のビットラインは、等化回路（ｅｑｕａｌｉｚａｔｉｏｎ ｃｉｒｃｕｉｔ）１６０によってビットラインプレチャージ電圧発生回路２００から供給されるビットラインプレチャージ電圧ＶＢＬレベルでプレチャージされる。ビットラインプレチャージ電圧ＶＢＬレベルは、電源供給部２２０から供給される動作電圧ＶＯＰの半分レベルである。回路１１０〜１６０は、この分野に通常の知識を持っている者によく知られているため、それの詳細な説明は省略される。
【００２６】
上述のように、ＤＲＡＭが揮発性であるため、ＤＲＡＭに貯蔵されたデータは周期的に再充電される。そのような機能は、図３でリフレッシュ制御回路２１０によって遂行される。図３に図示されなかったが、リフレッシュ制御回路２１０はリフレッシュタイマー、リフレッシュコントローラ及びリフレッシュカウンタを含む。リフレッシュ動作が遂行される間に、行アドレスはリフレッシュ制御回路２１０によって順次的に発生される。その結果、メモリセルアレー１００内の複数のワードラインは順次的に活性化され、リフレッシュ動作が遂行される。
【００２７】
制御信号ＰＳＲＡＳは信号ＲＡＳ’が活性化され、所定時間（例えば、１００μｓ）が経過した後、ＲＡＳバッファ１７０から発生される。即ちリフレッシュモードがＣＢＲサイクルによって始まって所定時間が経過した後、制御信号ＰＳＲＡＳは高レベル（例えば、第１電源電圧レベル）から低レベル（例えば、接地電圧レベル）に遷移する。そして、信号ＲＡＳ’が高レベルから低レベルに遷移し、所定時間（例えば、約７０〜８０μｓ）が経過した後、制御信号ＰＳＲＡＳは低レベルに非活性化され、その結果リフレッシュモードが完了される。
【００２８】
電源供給部２２０は、通常モード及びリフレッシュモード（例えば、ＣＢＲモード）の間に動作電圧ＶＯＰとして所定レベルの第１電源電圧ＶＣＣをビットラインプレチャージ電圧発生回路２００に提供する。電源供給部２２０は、動作電圧ＶＯＰとして回路２００に第２電源電圧ＶＲＦＨを供給する。第２電源電圧ＶＲＦＨのレベルは第１電源電圧ＶＣＣのレベルより低い。
【００２９】
ビットラインプレチャージ電圧発生回路２００は、第１電圧発生器１８０及び第２電圧発生器１９０を含む。第１電圧発生器１８０は、電源供給部２２０から動作電圧ＶＯＰとして第１電源電圧ＶＣＣ、或いは第２電源電圧ＶＲＦＨを各々受け入れ、バッファ１７０からの制御信号ＰＳＲＡＳに応じて第１電圧ＶＩＮＴを発生する。第１電源電圧ＶＣＣが動作電圧ＶＯＰとして供給され、制御信号ＰＳＲＡＳが非活性化される時、即ち通常モード及びＣＢＲモードの間に、第１電圧ＶＩＮＴは、所定電圧レベルで一定に維持される。第２電源電圧ＶＲＦＨ、或いは第１電源電圧ＶＣＣが供給され、そして制御信号ＰＳＲＡＳが活性化される時、即ちセルフ−リフレッシュ動作が遂行される間に、第１電圧ＶＩＮＴは、動作電圧ＶＯＰによって可変される。通常モード及びＣＢＲモードの間の第１電圧ＶＩＮＴレベルは、セルフ−リフレッシュモードの間のそれより高い。第２電圧発生器１９０は、ビットラインプレチャージ電圧として第１電圧ＶＩＮＴレベルの電圧に相応する第２電圧ＶＢＬを発生する。
【００３０】
ここで、ビットラインプレチャージ電圧ＶＢＬは、第２電源電圧ＶＲＦＨが電源供給部２２０から動作電圧ＶＯＰとして、ビットラインプレチャージ電圧発生回路２００に供給される時、ＶＲＦＨ／２に相応する電圧ＶＢＬ１（図１参照）レベルを有する。又ビットラインプレチャージ電圧ＶＢＬは、電圧ＶＢＬ１（即ちＶＲＦＨ／２）及び電圧ＶＣＣ／２との間の電圧レベルを有する。
【００３１】
図４を参照すると、ビットラインプレチャージ電圧発生回路２００の詳細回路が図示されている。ビットラインプレチャージ電圧発生回路２００は、第１電圧発生器１８０と第２電圧発生器１９０を含む。第１電圧発生器１８０は、比較器１８２、駆動器１８４及び分配器１８６を持つ。比較器１８２は、所定レベルの基準電圧ＶＲＥＦと分配器１８６からの分配電圧Ｖｄｉｖを比較して比較結果として比較信号Ｓ＿ｃｏｍｐを発生する。基準電圧ＶＲＥＦは、動作電圧ＶＯＰ変化に関係なしに一定に維持される。比較器１８２は、図４に図示されたように連結された２つのＰＭＯＳトランジスターＭ１及びＭ２と４つのＮＭＯＳトランジスターＭ３〜Ｍ６で構成される。
【００３２】
駆動器１８４は、動作電圧ＶＯＰとノードＮＤ１との間に連結され、信号Ｓ＿ｃｏｍｐによってスイッチオン／オフされる１つのＰＭＯＳトランジスターＭ７を含み、第１電圧ＶＩＮＴはゲートが接地されたＰＭＯＳトランジスターＭ８を通してノードＮＤ１から出力される。動作電圧ＶＯＰは、通常モード及びリフレッシュモード（即ち、ＣＢＲモード）の間にＶＣＣレベルを有し、セルフ−リフレッシュモードの間にＶＲＦＨレベルを有する。分配器１８６は、ＲＡＳバッファ１７０からの制御信号ＰＳＲＡＳに応じてノードＮＤ１に連結され、ノードＮＤ１上の電圧、即ち第１電圧ＶＩＮＴを分配し、その結果分配された電圧Ｖｄｉｖを出力する。分配器１８６は、４つのＰＭＯＳトランジスターＭ９〜Ｍ１２と１つのＮＭＯＳトランジスターＭ１３で構成される。抵抗Ｍ９及びＭ１０は、第１抵抗Ｒ１として作用し、抵抗Ｍ１１〜Ｍ１３は第２抵抗Ｒ２として作用する。
【００３３】
図４に図示されたように、もしＮＭＯＳトランジスターＭ１３が制御信号ＰＳＲＡＳの活性化／非活性化状態を基礎としてターンオン、或いはターンオフされると、抵抗Ｒ１及びＲ２の比が変化され、その結果分配された電圧Ｖｄｉｖもなお変化される。即ち制御信号ＰＳＲＡＳの活性化状態（例えば、論理高レベル）の間の分配された電圧Ｖｄｉｖは、制御信号ＰＳＲＡＳの非活性状態（例えば、論理低レベル）の間のそれより低い。それ故に、制御信号ＰＳＲＡＳの活性化状態の間の第１電圧ＶＩＮＴは、制御信号ＰＳＲＡＳの非活性化状態の間のそれより低いレベルを有する。第２電圧発生器１９０は、図４に図示されたように、連結された４つのＰＭＯＳトランジスターＭ１４、Ｍ１５、Ｍ１７及びＭ２１と４つのＮＭＯＳトランジスターＭ１６，Ｍ１８、Ｍ１９及びＭ２０で構成される。第２電圧発生器１９０は、ＰＭＯＳトランジスターＭ８を通してノードＮＤ１に連結され、ビットラインプレチャージ電圧ＶＢＬとして第１電圧ＶＩＮＴの半分を発生する。
【００３４】
本発明によるリフレッシュ動作が図１、図３〜図５に基づいて以後詳細に説明される。リフレッシュモードがＣＢＲサイクルによって始まった後、信号ＲＡＳ’のトグリングが与えられた時間（例えば、１００μｓ）の間に遂行されないと、セルフ−リフレッシュモードが始まる（即ち、制御信号ＰＳＲＡＳが図１に図示されたように、低レベルから高レベルに活性化される）。セルフ−リフレッシュ動作の間にＤＲＡＭによる電力消耗を減らすため、ＤＲＡＭで使用される動作電圧ＶＯＰは、図１に図示されたように、第１電源電圧ＶＣＣから第２電源電圧ＶＲＦＨに低下され、セルフ−リフレッシュ動作が遂行される。セルフ−リフレッシュ動作の間に、データ‘１’に相応する電圧レベルは、第１電源電圧ＶＣＣレベルから第２電源電圧ＶＲＦＨレベルに変化される。与えられた時間の間に、リフレッシュ動作が遂行される。
【００３５】
その次に、上述のように、セルフ−リフレッシュモードを済ませる前に、少なくとも１回、或いはその以上のリフレッシュサイクルが図１に図示された時間ｔＡの間に遂行される。動作電圧ＶＯＰが制御信号ＰＳＲＡＳが活性状態で維持されてきた時間ｔＡの間に、図１に図示されたように、第２電源電圧ＶＲＦＨレベルから第１電源電圧ＶＣＣレベルに変化される。
【００３６】
時間ｔＡの間に、従来技術に関連して、ビットラインプレチャージ電圧ＶＢＬは、図１に図示されたように、点線で表示された電圧ＶＢＬ３（即ち、ＶＣＣ／２）レベルで維持される。もしリフレッシュ動作が時間ｔＡの間に遂行されると、データ‘１’に相応する電圧レベルは、第２電源電圧ＶＲＦＨレベルであり、ビットラインプレチャージ電圧ＶＢＬレベルは、第１電源電圧ＶＣＣレベルの半分である。それ故に、１つの選択されたメモリセルに連結されたプレチャージされたビットライン上の電圧は、数学式３（感知増幅器の感知マージン）程、即ち図１でＨ１程変化される。
【００３７】
反面、本発明に関連してビットラインプレチャージ電圧ＶＢＬは、図１で実線で表示された電圧ＶＢＬ２レベルで維持される。電圧ＶＢＬ２は、第２電源電圧レベルの半分ＶＲＦＨ／２と第１電源電圧レベルの半分ＶＣＣ／２との間に存在する。この条件下で、選択されたメモリセルに連結されたプレチャージされたビットライン上の電圧は、次のように変化される。
【００３８】
【数４】
ここで、ＶＲＦＨは、メモリセルに貯蔵されたデータ‘１’或いは‘０’に相応する電圧であり、ＶＢＬ２は、ビットラインプレチャージ電圧である。時間ｔＡの間に、数式４の電圧変化（或いは、感知マージン）が数式３のそれより大きいということは自明である。
【００４０】
【発明の効果】
上述のように、本発明によるビットラインチャージ電圧ＶＢＬは、時間ｔＡの間に電圧ＶＢＬ２レベルで維持される。時間ｔＡの間に、もしリフレッシュ動作が遂行されないと、選択されたメモリセルの貯蔵キャパシタと選択されたメモリセルと関連されたビットラインとの間のチャージシェアリングによる電圧変化ΔＶＢＬ（図１でＨ２に相応する）は、従来（図１でＨ１に相応する）のそれより大きい。結果的に、リフレッシュモードの間に感知増幅器の感知マージンが改善され、データ‘１’に対する読出誤動作が時間ｔＡの間に防止されることができる。図５に図示されたように、従来技術の読出失敗傾向と比較して、本発明の読出失敗傾向が改善される。
【図面の簡単な説明】
【図１】従来技術及び本発明による動作電圧及びビットラインプレチャージ電圧変化を説明するためのタイミング図。
【図２】従来技術の動作電圧変化によるパス／失敗傾向を示す図面。
【図３】本発明によるＤＲＡＭ装置のブロック図。
【図４】本発明の望ましい実施例によるビットライン電圧発生回路の詳細回路図。
【図５】本発明の動作電圧変化によるパス／失敗傾向を示す図面。
【符号の説明】
１００…メモリセルアレー
１１０…アドレスバッファ
１２０…行ディコーダ
１３０…列ディコーダ
１４０…入／出力ゲート回路
１５０…感知増幅回路
１６０…等化回路
１７０…ＲＡＳバッファ
１８０…第１電圧発生器
１９０…第２電圧発生器
２００…ビットラインプレチャージ電圧発生回路
２１０…リフレッシュ制御回路
２２０…電源供給部
Claims (1)
- セルフ−リフレッシュモードを備えたＤＲＡＭ装置において、
メモリセルアレーに連結される少なくとも一対のビットラインと、
前記一対の前記ビットライン上の電圧レベルを所定のプレチャージ電圧に等化する手段と、
通常モードの間に第１電圧レベルを、前記セルフ−リフレッシュモードの間に第２電圧レベルの電源電圧をそれぞれ供給する手段と、
前記第１電圧レベルは、前記第２電圧レベルより高く、
前記セルフ−リフレッシュモードを示す制御信号に応じて、前記供給手段からの第１、又は第２電圧レベルを使用して前記プレチャージ電圧を発生し、前記制御信号がハイレベルであり、前記電源電圧のレベルが前記第１電圧レベルであるとき、前記プレチャージ電圧は前記第１電圧レベルの半分と前記第２電圧レベルの半分との間の電圧を発生する発生手段と、を有し、
前記制御信号は、行アドレスストローブ信号（ＲＡＳ’）に応答して生成され、
前記発生手段は、
前記供給手段からの前記第１、又は第２電圧レベルを受け入れる入力端子と、
前記入力端子に連結され、所定の基準電圧と所定の分配電圧を比較してその比較結果として比較信号を発生する比較器と、
前記入力端子とノードとの間に連結され、前記比較信号に応じて動作する駆動器と、
前記ノードに連結され、前記ノード上の電圧を分圧して前記制御信号の活性／非活性状態によって変化する前記分配電圧を発生する分配器と、
前記ノードに連結され、前記プレチャージ電圧として前記ノード上の電圧の半分を生成する１／２電圧発生器とを含み、
リフレッシュモードがＣＢＲサイクルによって始まって一定時間が経過した後、前記制御信号は第１電圧レベルから低レベルに遷移して前記制御信号は非活性化され、リフレッシュモードが完了されることを特徴とするＤＲＡＭ装置。
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