JP4024528B2 - ２線式データバスのエラー認識用回路構成 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、送信されたドミナントビット（dominant bit）が２本のバスライン上で別々に送信される２線式データバスのエラー認識用回路構成に関する。
【０００２】
【従来の技術】
例えば、特性がＩＳＯ１１８９８に規定されているＣＡＮ等のようなデータバスにおいては、別々のデータビットが２本のバスライン上で別々に送信される。
静止状態で、バスの両ラインは、終端抵抗器を介して一緒に結合されるため、ほぼ同じ電位を有する。駆動電流をＯＮすることにより、バスの両ライン間に電圧差を生じさせるドミナントビットは送信機からバスに活発に送信される。この送信は別々に行われる。即ち、バスの一方のラインの電位が上昇し、バスの他方のラインの電位が低下する。駆動電流をＯＦＦにすることにより、電圧差のないリセッシブビット（recessive bit）が送信機により送信される。その結果、２本のバスラインが、再びほぼ同じ電位を呈する。
【０００３】
このタイプのデータバスでは、性質の異なるエラーが起こることがある。基準電位に対してだけでなく相互に対しても、個々のラインの短絡が起こることがある。
【０００４】
従って、既知の回路構成は各ラインの電位を評価し、そのような短絡に対する対処を講じている。米国特許第５，４８８，３０６号から知られた回路構成では、２本のバスライン間の電位差も評価される。
【０００５】
【発明が解決しようとする課題】
しかしながら、これら既知の構成のすべては、２本のバスラインのマスオフセット(mass offset)に応答するという重大な欠点を有している。２本のライン電位がずれるそのようなマスオフセットは、特に自動車分野に適用する場合に起こることがある。既知のエラー認識回路においては、これらのマスオフセットにより、誤ったエラーメッセージ、即ち、マスオフセットのみに言及して実際にはエラーを表さず、かつ、実際のライン短絡には言及しないエラーメッセージが容易に導かれる。
【０００６】
本発明の目的は、最初に記載したタイプの回路構成であって、バスラインのマスオフセットに応答することなく、確実にエラー認識可能な回路構成を提供することにある。
【０００７】
【課題を解決するための手段】
本発明によれば、上記目的は、上記回路構成が差動電流を測定する手段を備え、この差動電流は、データバス上にドミナントビットを送信する時に２本のバスラインを駆動する駆動電流の差が送信機内で測定されたものであり、かつ、上記回路構成に、上記駆動電流間の差が所定の制限値を超えるとエラー信号を供給する評価手段が設けられていることで、解決される。
【０００８】
本発明の基本概念は、電位は測定しないが、電流は測定するということである。データバス上でドミナントビットを駆動するための２つの駆動電流間の差が測定される。データバスにデータビットを送信する送信機は、一般に、データバスラインをそれぞれ駆動する２個のドライバを有する。ビットがデータバス上で別々に送信されるため、各駆動電流は反対の符号を有する。これら駆動電流間の差が判定される。２個の駆動電流の一方が大幅に上昇した場合、これら２個の駆動電流の相反する極性に基づき、その差も大幅に増大する。通常の動作では駆動電流間の差を超えることがない所定の制限値が設定される。しかしながら、上記短絡の一つにおいては、差動電流が大幅に増大し、上記所定の制限値を超えてしまう。この時、上記回路構成はエラーメッセージを供給する。
【０００９】
両方の駆動電流が測定されて評価されるため、２線式バスの２ライン上で電位ズレが起きても、エラーメッセージを出さない。なぜならば電位ズレは本質的に駆動電流に影響を与えず、また２ラインの終端抵抗器が電位なしでそれらの間に設置されているからである。
【００１０】
さらに、本発明の回路構成は、外部ＥＭＶからバスラインへの影響が少ないという一般的な利点を有する。
【００１１】
請求項１に記載の本発明の実施態様によれば、上記回路構成は、ＩＳＯ１１８９８に応じたＣＡＮバスに好適である。なぜならばこのバスは、実際にマスオフセットまたはＥＭＶの影響が起こることの多い車両で使用されるからである。また、これらの条件下で、実際にラインの相互短絡がある場合、あるいは異なる電位で短絡が起きた場合にのみ、本発明の回路構成はエラーメッセージを供給する。
【００１２】
また、請求項１に記載の本発明の実施態様では、送信機がドミナントビットを送信する時、駆動電流が最初に急激に上昇する。これは、バスラインが容量性負荷を表すからである。従って、ドミナントビット期間の後半を除いて、このドミナントビットの開始時に駆動電流間の差を測定もしくは評価しない、または測定も評価もしないことが有利である。なぜならば、この時には２ラインで表される容量性／誘導性負荷による過渡現象が低下しているからである。
【００１３】
請求項３に記載の本発明の実施態様では、ＣＡＮバスプロトコルで提供されるＴＸＤ信号を上記目的のために有利に評価することができる。ＴＸＤ信号はドミナントビットの期間を表す。各個々のビットについてＴＸＤ信号のトレーリングエッジでオリエンテーション（orientation）を行えることは有利である。なぜならば、この瞬間でバスラインに過渡現象が起こり、かつ、駆動電流は、この瞬間の過渡現象の影響をもはや受けないからである。
【００１４】
請求項２に記載の本発明の実施態様では、データバスの２線の短絡が非常に確実に認識される。この目的に対して、２個の駆動電流が別々に基準電流と比較され、２個の駆動電流が別々に基準電流を超えるときにのみ、エラーメッセージが供給される。その結果、エラー認識がより確実となる。
【００１５】
上述したように、データバス上のドミナントビットのビットフェーズ（bit phase）の最後で駆動電流を評価することが有利であるため、請求項４に記載の本発明の他の実施態様では、ドミナントビットの送信開始後に所定間隔で駆動電流の測定および／または評価が行われるように、上記駆動電流の測定および／または評価、または上記駆動電流間の差の測定および／または評価がタイマで引き起こされることを特徴とする。よって、バスライン上での過渡現象に影響を与えることなく、駆動電流間の差の測定が行われることが可能となり、さらに有利である。
【００１６】
ＣＡＮプロトコルでは、アクノレッジビット（acknowledge bit）およびエラーフレックス（error flex）の送信中の他、いわゆるアービトレーションフェーズ（arbitration phase）の間、ドミナントビットの複数のＣＡＮトランシーバによって、バス上での同時送信が提供される。この段階では、電流差測定で、不必要なエラー表示につながる値が生成されることがある。従って、請求項５に記載の本発明の他の実施態様では、ＣＡＮバスプロトコルでの送信中断サービスルーチンの期間中にのみ、駆動電流またはそれらの差を測定および／または評価することが有利である。なぜならばこの段階では、たった１人の参加者がバス上でビットを活発に送信することができるからである。従って、この段階において、妨害の影響を受けることなく、駆動電流の確実な評価が可能となる。
【００１７】
本発明の回路構成が供給するエラー信号が、十分に長い期間有効であり、次の電信のアービトレーションフェーズにより破壊されないことを確実にするため、請求項６に記載の本発明の他の実施態様では、その回路構成が、エラー信号が遅延され供給されるよう、評価結果をバッファリングするシフトレジスタを備えることを特徴とする。このシフトレジスタの長さにより、エラー表示を評価するため、送信中断サービスルーチンに有効な時間が判定される。
【００１８】
個々ビットの送信中にすでに起きている差動電流が、エラー表示を行わないように、請求項７に記載の本発明の他の実施態様では、回路構成が多数決回路を備えることを特徴とする。このような多数決回路は、複数測定の過半数が、結果として制限値を超えたことを示すときにのみ、エラー信号を出すものである。この多数決回路は、シフトレジスタに接続可能であり、有利である。シフトレジスタが、複数のドミナントビットに関する評価結果を同時に供給するからである。
【００１９】
請求項８に記載の本発明の他の実施態様では、好ましくは、単一ビットの送信中に、このビットに隣接のビット、即ち、前後のビットの送信中を除き、差動電流が所定の制限値を超えたときのみ、エラーメッセージが抑制されるように、上記多数決評価が行われるようにしてよく、有利である。この場合、該単一ビットに関して誤ったエラー評価が起きたと結論づけることができる。そして、エラーメッセージが抑制される。
【００２０】
請求項９に記載の本発明の他の実施態様では、駆動電流の合計により、エラー評価からアービトレーションフェーズとアクノレッジビットを除外し、よってそのような段階で、正しく評価されたエラー信号が、不注意で早まって書き換えられてしまうことを防ぐことが目的である。アービトレーションフェーズとアクノレッジビットは、バス上で、複数のトランシーバが同時にドミナントビットを送信できることを特徴とする。その結果、２個の駆動電流の合計が、制限値より低くなり、電流差信号は評価されない。
【００２１】
上記および他の本発明の態様は、次の実施の形態の説明で明らかになる。
【００２２】
【発明の実施の形態】
図１は、いわゆるトランシーバ、即ち、データバスに接続されてデータビットがデータバス上に送信できるようになる装置を示すブロック図である。図１のブロック図では、バスエラー認識用に実施される本発明にかかる回路構成もさらに示されている。
【００２３】
図１の実施形態において、データバスは、ＩＳＯ１１８９８に従ってその構造とプロトコルが規定されたＣＡＮバスである。このデータバスは、例えばビット送信が別々に行われる２本のデータバスラインＣＡＮＨとＣＡＮＬを有する。
【００２４】
ＣＡＮバスの静止状態では、両データバスラインＣＡＮＨ，ＣＡＮＬは、ほぼ同じ電位を有する。これは、図示しない方法でこれら２本のラインが終端抵抗器を介して結合されているからである。単一ビットが送信機により送信される際、データバスラインＣＡＮＨの電位は上昇し、データバスラインＣＡＮＬの電位は低下する。
【００２５】
このことは、図１の回路構成において、データバスラインＣＡＮＨ用のドライバ１により、かつ、データバスラインＣＡＮＬ用のドライバ２により行われる。
ドライバ１，２は両方とも、駆動制御回路３により制御される。駆動制御回路３は、単一ビットが、２本のデータバスラインＣＡＮＨ，ＣＡＮＬを通し区別して送信されるよう、２個のドライバ１，２を同期制御するものである。このため、駆動制御回路３は、信号ＴＸＤにより制御される。静止状態では、ＴＸＤは高い電位を有する。データバス上に送信される単一の活性なドミナントビットは、低レベルの信号ＴＸＤで特徴づけられる。信号ＴＸＤが低レベルである限り、上述した方法で２本のデータバスラインＣＡＮＨ，ＣＡＮＬを通してビットが別々に送信されるよう、ドライバ１，２への対応する制御が駆動制御回路３により行われる。電流供給のため、ドライバ１は電源電位ＶＣＣに接続され、ドライバ２は基準電位ＧＮＤに接続される。
【００２６】
データバス上での上記のようなドミナントビット送信において、干渉が起こることがある。特に、データバスラインＣＡＮＨ，ＣＡＮＬが、他の電位に対してまたは相互の短絡という点から、短絡する場合がある。従って、そのようなエラー条件が存在するかどうかをいつでも判定することが好ましい。しかし、そのようなエラー条件の判定の際、追加の問題として、データバスラインＣＡＮＨ，ＣＡＮＬ上でマスオフセットが起こることがある。この問題は、特に自動車分野で起こることが多い。従って、本発明によれば、２線式データバスの短絡には応答するが、２本のバスラインの電位ズレには感応しない、エラー認識用の回路構成が提供される。
【００２７】
本発明のエラー認識用回路構成の基本概念は、ドライバ１，２によりデータバスに供給される２つの駆動電流間の差を測定することである。電圧評価が行われる従来技術の構成とは対照的に、この場合、電位ズレまたは外部ＥＭＶの影響には感応しないことが明らかな電流評価が行われる。
【００２８】
従って、本発明の回路構成は、差動電流を測定する手段４を備える。この手段４は、図１の実施形態において比較器として形成され、ドライバ１およびドライバ２からの信号を受け取る。これらの信号は、ドライバ１，２からデータバスラインＣＡＮＨ，ＣＡＮＬに送られる駆動電流にそれぞれ比例する。比較器４により、これらの駆動電流は減算されて所定の制限値と比較される。この比較の結果は、信号Ｃとして評価手段５に渡される。手段５では、信号Ｃがさらに評価され、対応するエラー信号Ｆが供給される。駆動電流間の差の評価は、図１に示すトランシーバにより、ドミナントビットの送信中に行われる必要があるため、信号ＴＸＤが手段５に提供される。これにより、手段５は、トランシーバがドミナントビットをデータバス上に送信する低レベルに信号ＴＸＤがなる期間内にのみ、信号Ｃの評価を行う。また、手段５は、信号Ｆの時間遅延を行い、かつ／または複数の値を介して信号Ｃの評価を行うよう実施してもよい。
【００２９】
さらに、合計装置により、図示しない方法で駆動電流の合計を算出し、第２の所定の制限値との比較を行うさらなる比較器により評価するようにしてもよい。
合計信号が制限値未満となる期間内にのみ手段５に信号ＴＸＤを供給するために比較信号を使用してもよい。それにより、アービトレーションフェーズとアクノレッジビットが、エラー評価から除外される。従って、そのような段階で、正しく評価されたエラー信号が不注意に書き換えられてしまうことが防がれる。アービトレーションフェーズとアクノレッジビットは、複数のトランシーバが、バス上で同時にドミナントビットを送信できることを特徴とする。その結果、２つの駆動電流が、制限値より低下し、電流差信号が評価されることはない。
【００３０】
手段５は、正信号Ｃでカウントアップし、負信号Ｃでカウントダウンするカウントｎを有するカウンタとして形成してよい。計数結果は、ドミナントビットフェーズの最後にトリガーされるようにしてよい。カウンタが所定値を超えると、エラー信号Ｆがセットされる。電流差エラーがそのようなエラーではないと判定された回数がｎ倍を超えるまでエラー信号は供給されないため、多数決評価も同時に達成される。
【００３１】
図２は、図１の評価手段５の可能な実施形態を示す。図２では、３個のＤフリッピフロップ１１，１２，１３が次々に配置されたシフトレジスタチェーンが示されている。信号ＴＸＤが、Ｄフリップフロップ１１，１２，１３のクロック入力に供給される。第１シフトレジスタ１１の入力には、信号Ｃが与えられる。エラー信号Ｆは、シフトレジスタチェーンの最後のＤフリップフロップ１３の出力から供給される。
【００３２】
エラー表示遅延は、その期間がシフトレジスタの長さに依存し、評価手段５内のそのようなシフトレジスタにより達成するようにしてもよい。新しい値Ｃは、その後のシフトレジスタ内で信号ＴＸＤの新しいパルスにいずれも置き換えられる。図３に示す実施形態では、３個の送信されたドミナントビット期間に及ぶエラー信号Ｆの遅延が、このようにして達成される。
【００３３】
Ｄフリップフロップ１１，１２，１３は、信号ＴＸＤの正端（positive edge）でクロック測定されることが有利である。この信号ＴＸＤは、各ドミナントビットの終わりに現れる。この時、図１の構成のドライバ１，２が依然として充分に活性であるため、駆動電流の測定が可能である。この時の評価により、またデータバスラインＣＡＮＨ，ＣＡＮＬ上でドミナントビットの交換が行われることで起こる過渡現象ももはや活性でないことは確実である。
【００３４】
送信された各ドミナントビットのビットフェーズの終端のみによる駆動電流測定の他の可能性が図３に示されている。図３では、図２の回路によるＤフリップフロップ１１，１２，１３を含むシフトレジスタが示されている。しかし、図３の変形例では、信号ＴＸＤが、タイマ１４により遅延される。ここで、Ｄフリップフロップは、ＴＸＤ信号のリーディングエッジ、即ち、その負端（negative edge）に応答するよう形成される。タイマ１４は、Ｄフリップフロップ１１，１２，１３がドミナントビットの後半の期間でのみそのデータ入力Ｄでデータを置き換えるように、遅延を設定する。また、このようにして、送信されたドミナントビットの後半においてのみ差動電流が評価されるようにすることも確実にできる。
【００３５】
図４は、図１の回路構成の手段５のさらなる変形例を示す図である。この変形例も、次々に配置される３個のＤフリップフロップ１１，１２，１３を備え、信号ＴＸＤによりクロック測定される。しかし、この変形例では、エラー信号Ｆの供給において、遅延が達成されない。むしろ、Ｄフリップフロップ１１，１２，１３に記憶された３個の連続するエラー信号に関し、その多数決評価を達成することがその目的である。このため、Ｄフリップフロップ１１，１２，１３の３個のデータ出力Ｑ全てが、ＡＮＤゲート１５の３個の入力に接続される。ＡＮＤゲート１５は、その出力からエラー信号Ｆを供給する。それにより、３個の連続するドミナントビット期間中に、２個のドライバの差動電流が、所定の制限値を超えたことを信号Ｃが示したときのみ、エラー信号が供給されることが達成される。
【００３６】
言うまでもなく、他の多数決評価変形例も可能である。どちらにせよ、多数決評価は、単一ドミナントビットの送信中に、エラー条件が満たされるとき、すでにエラー信号が供給されていないことを確実にする必要がある。このエラー条件が、干渉の原因となる可能性があるからである。
【００３７】
図４に示す差信号評価用手段５の変形例では、時間遅延評価が行われる可能性はもはや存在しない。しかし、このことは、図５に従い可能となる。図５は、図４の変形例に従って接続されるＤフリップフロップ１１，１２，１３を含むシフトレジスタを示す図である。しかしながら、シフトレジスタは、Ｄフリップフロップ１３の後に配置されるもう１個のＤフリップフロップ１６により拡張される。
【００３８】
Ｄフリップフロップ１１，１２，１３のデータ出力を評価する第１ＡＮＤゲート１７、Ｄフリップフロップ１２，１３，１６のデータ出力を評価するＡＮＤゲート１８が設置される。２個のＡＮＤゲート１７，１８の出力信号が、出力からエラー信号Ｆを供給するＯＲゲート１９に提供される。
【００３９】
図５の回路構成にある、拡張されたシフトレジスタと修正された多数決評価により、多数決評価のみならず、多数決評価なしの図２、３の変形例に対してさらに与えられるように、時間遅延も達成される。
【００４０】
従って、図５に示す評価手段５の変形例では、図２、３に示す変形例エラー信号Ｆの供給時間遅延と、図４に示す評価手段５の変形例の多数決評価とが組み合わされる。
【００４１】
図６は、トランシーバにおける本発明の回路構成の第２の実施の形態を示すブロック図である。
【００４２】
図６に示す第２の実施の形態のトランシーバは、図１に示す第１の実施の形態のトランシーバと同様に、第１のドライバ１、第２ドライバ２および駆動制御回路３を備える。このトランシーバの動作は、ここまでは図１に示す第１の実施の形態の動作と同一である。
【００４３】
第１の実施の形態と同様に、本発明のエラー認識用回路構成も、２つのドライバ１，２から駆動電流を受け取り、２つの駆動電流間の差値を示す信号Ｃをその出力から供給する比較器４を備える。この信号は、評価手段２３により評価される。評価手段２３は、その出力からエラー信号を供給する。この第２の実施の形態で示される本発明による回路構成の動作も、ここまでは図１に示す第１の実施の形態の動作と同一である。
【００４４】
しかしながら、本発明による回路構成の第２の実施の形態は、図６に示すように、追加の手段２１，２２，２３を備える。これらの手段は、ドライバ１，２の電流を基準信号ＲＥＦと直接比較し、また、駆動電流がそれぞれこの基準信号ＲＥＦを超える時に、エラー信号も供給する。
【００４５】
このため、ドライバ１の駆動電を基準信号ＲＥＦと比較し、対応する出力信号を評価手段２３に供給する比較器２１が設けられる。
【００４６】
これに対応して、ドライバ２の駆動電流を基準信号ＲＥＦと比較してその比較結果も評価手段２３に供給する比較器２２が設けられる。
【００４７】
評価手段２３では、駆動電流間の差が、所定の制限値を超えるか、ドライバ１の駆動電流が、基準信号ＲＥＦを超えるか、またはドライバ２の駆動電流が、基準信号ＲＥＦを超えるかのいづれかのとき、エラー信号を供給する。
【００４８】
このような個々の駆動電流の追加評価のため、追加の認識が確実に達成される。特に、ライン間の短絡が、回路構成の拡張により、より確実に認識可能となる。
【００４９】
図７は、図６に示す回路構成の評価手段２３の可能な実施の形態を示す図である。
【００５０】
比較器２１，２２によって供給される２つの信号Ｒ_Ｈ，Ｒ_Ｌが、図７の回路構成において、ＡＮＤゲート３１に与えられる。ＡＮＤゲート３１の出力信号は、ＯＲゲート３２，３３，３４の第１入力に供給される。
【００５１】
図６に示す回路構成の比較器４の信号Ｃは、ＯＲゲート３２の第２入力に供給される。
【００５２】
図７に示す回路構成は、信号ＴＸＤによりクロックされる３個のＤフリップフロップ３５，３６，３７を備える。
【００５３】
ＯＲゲート３２の出力信号は、フリップフロップ３５のデータ入力Ｄに与えられる。フリップフロップ３５の出力信号は、ＯＲゲート３３の第２入力に与えられる。ＯＲゲート３３の出力信号は、今度は第２のＤフリップフロップ３６に与えられる。第２のＤフリップフロップ３６の出力信号は、ＯＲゲート３４の第２入力に結合される。ＯＲゲート３４の出力信号は、Ｄフリップフロップ３７のデータ入力に結合される。Ｄフリップフロップ３７のデータ出力Ｑは、エラー信号Ｆを供給する。
【００５４】
図７の回路構成におけるシフトレジスタ変形例によって、関連するドミナントビットに信号Ｒ_Ｈ，Ｒ_Ｌの一つが応答したかどうかの追加のチェックが、各個々のバッファリングエラー条件に対して達成される。従って、３個のエラー条件のうち一つが満足されたとき、即ち、信号Ｒ_Ｈ、Ｒ_Ｌ、またはＣの一つが割当ドミナントビットの送信中に活性であったとき、Ｄフリップフロップ３５，３６，３７は、各個々のドミナントビット毎にエラー信号を記憶する。
【００５５】
エラー信号Ｆは、図６、７に示す第２の実施の形態において、追加的にフィルタリングされるようにしてもよい。しかしながら、２本のＣＡＮバスライン、ＣＡＮＨとＣＡＮＬとの間の短絡の認識は、このような短絡によりバスを通るデータ送信の可能性が阻害され、データ送信が直ちに中断されてしまうため、直接評価しなければならないことに留意されたい。
【００５６】
【発明の効果】
以上詳述したとおり、本発明は、以下の効果を奏する。
【００５７】
即ち、本発明によれば、送信ビットの区間の後半で２つの駆動電流を測定して評価するので、ＣＡＮバスである２線式バスの２ライン上で電位ズレが起きても、エラーメッセージを出すことがない。これにより、確実にエラー認識可能な２線式データバスの回路構成が提供される。
【図面の簡単な説明】
【図１】 本発明による回路構成の第１の実施の形態を示すブロック図である。
【図２】 例えば図１の回路構成の評価手段５で使用することのできるシフトレジスタのブロック図である。
【図３】タイマが追加された図２のシフトレジスタを示す図である。
【図４】 多数決評価を有する図２のシフトレジスタを示す図である。
【図５】 図４の多数決評価を有するが、時間遅延を伴う評価が可能となるように拡張シフトレジスタを有するシフトレジスタを示す図である。
【図６】 図１の第１の実施の形態に従うが、駆動電流の単一評価が追加された本発明による回路構成の第２の実施の形態を示す図である。
【図７】 図６の第２の実施の形態における回路の評価手段の可能な詳細形態を示す図である。
【符号の説明】
１，２ ドライバ
４，２１，２２ 比較器
５，２３ 評価手段
１４ タイマ
１１，１２，１３，１６，３５，３６，３７ Ｄフリップフロップ
１５，１７，１８ ＡＮＤゲート
１９ ＯＲゲート
Ｆ エラー信号

Claims (9)

1. 送信されたドミナントビットが２本のバスライン上に別々に送信される、ＩＳＯ１１８９８に従ったＣＡＮバスである２線式データバスのエラー認識用回路構成であって、
   前記データバス上にドミナントビットを送信するときに前記２本のバスラインを駆動する駆動電流の差を送信機内で測定する差動電流測定手段を備え、
   前記駆動電流間の差が所定の制限値を超えるときに、エラー信号を供給する評価手段が設けられており、
   送信されたビットの期間の後半で前記駆動電流間の差を測定し、もしくは評価し、または、測定しかつ評価することを特徴とする回路構成。
2. 両方の駆動電流を別々に基準電流と比較し、両方の駆動電流が別々に前記基準電流を超えるとエラーメッセージを供給する手段をさらに備えることを特徴とする請求項１に記載の回路構成。
3. 前記駆動電流の測定もしくは評価または測定および評価の時点を判定するためにＣＡＮバス送信機のＴＸＤ入力信号が使用され、
   特に、前記ＴＸＤ信号のトレーリングエッジが前記測定時点を判定することを特徴とする請求項１に記載の回路構成。
4. ドミナントビットの送信開始後の所定の間隔で、前記駆動電流の測定もしくは評価または測定および評価を引き起こすタイマを備えることを特徴とする請求項１に記載の回路構成。
5. 前記ＣＡＮバスの送信中断サービスルーチン中にのみ、前記駆動電流を測定し、もしくは評価し、または、測定しかつ評価することを特徴とする請求項１に記載の回路構成。
6. 前記エラー信号を遅延の態様で供給するシフトレジスタを備えることを特徴とする請求項１に記載の回路構成。
7. 前記制限値を超えたことを複数の測定の過半数の結果が示したときにのみエラーメッセージを供給するように、前記測定の評価を行う多数決回路を備えることを特徴とする請求項６に記載の回路構成。
8. 前記多数決回路における多数決評価において前記ビットの位置の考慮も行い、好ましくは、ビットの送信中に前記制限値を超えたときにのみエラーメッセージを抑制し、このビットに隣接する２つのビットが送信された時には、前記エラーメッセージの抑制は行わないことを特徴とする請求項７に記載の回路構成。
9. 前記駆動電流間の差の評価だけではなくこれらの合計の評価も行い、前記駆動電流の合計が所定の制限値を超えるときにのみ前記駆動電流間の差を評価することを特徴とする請求項１に記載の回路構成。

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