JP4006081B2

JP4006081B2 - 半導体装置の製造方法

Info

Publication number: JP4006081B2
Application number: JP06978698A
Authority: JP
Inventors: 竜治河野; 誠北野; 英生三浦; 裕之太田; 喜重遠藤; 武原田; 昌敏金丸; 照久明石; 敦細金; 昭彦有賀; 直人伴
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 1998-03-19
Filing date: 1998-03-19
Publication date: 2007-11-14
Anticipated expiration: 2018-03-19
Also published as: CN1293824A; TW429592B; KR20010041998A; KR100384287B1; JPH11274251A; WO1999048147A1; MY122226A; CN1155070C; US6511857B1; US7119362B2; CN1299344C; US20030092206A1; CN1538515A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特に、検査工程の改善により半導体装置の歩留まり向上を図った半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来の半導体装置は次の工程により製造されている。
・ウエハーに多数の素子を形成する素子形成工程
・ウエハー（被検体）に形成された多数の素子をプロービング検査（導通検査）するプロービング検査工程
・プロービング検査工程終了後、ウエハーをダイシング(集積回路ごとに切断)して複数のチップとするダイシング工程
・チップごとに半導体装置としてパッケージするパッケージ工程
・半導体装置（被検体）をバーンイン検査（熱負荷検査）するバーンイン検査工程
そして、上記の各工程にのうち、プロービング検査及びバーンイン検査における被検体と外部の検査システムと接続方法は基本的に同じである。すなわち、被検体上に数十ないし百数十μｍ程度のピッチでパターニングされた、数十ないし百数十μｍ□、厚さ１μｍ前後の個々のＡｌ（アルミニウム）合金もしくはその他の合金の電極パッドに対して、個々に導電性の微細なプローブを機械的に接触させる方法が採られる。微細なプローブとしては、例えばＷ（タングステン）やＮｉ（ニッケル）製の先端径数十μｍ、長さ百数十ｍｍの細針が用いられる。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来技術のプローブ構造では個々のプローブを高精度に位置決めして固定するために大きな領域を要する。したがって、面内により多くのプローブを配することが困難であり、一度に検査できる電極パッド数およびチップ数が限られていた。◆
そして、上記の問題を解決する技術が、例えば特開平１-１４７３７４号公報、特開平９-１４８３８９号公報、特開平９-２４３６６３号公報等に開示されている。
【０００４】
特開平１-１４７３７４号公報では、単一のSi単結晶平板の主平面方向に複数の梁構造と、それらおのおのの先端に突起を形成し、さらに突起から梁構造の固定端方向へ導体層を形成している。
【０００５】
特開平９-１４８３８９号公報では、形状の異なる三層のSi基板を積層し、うち最下層には複数の梁構造と各梁構造の固定端近傍に圧電素子を配し、梁構造先端と最上層の開放面とが導通するための手段を施している。◆
特開平９-２４３６６３号公報では、外部と導通する突起の集合体を有するSi基板と固定板との間にエラストマを介している。
【０００６】
しかしながら、特開平１-１４７３７４号公報では、Si基板内の配線を検査する領域よりも外側へ延長しているため、必ず単一のSi基板中に検査領域内のすべての突起を形成する必要があり、例えばウェハー一枚を一括で検査しようとすることが困難である。◆
また、特開平９-１４８３８９号公報では、梁構造の途中に圧電素子を設ける必要があり、多数のプローブを形成する上でコスト面、歩留まり面で大きな問題がある。
【０００７】
さらに、特開平９-２４３６６３号公報では、検査構造体の構造においてSi基板裏面に直接エラストマが設けられているが、梁構造を設けた場合各梁の周囲には必ず貫通溝が形成されるので、押圧時の圧力によりそれが被検体側に流出する可能性がある。また、被検体を一括検査する最に必要な多大な荷重によってエッチングにより脆弱化したSi基板が破損する可能性がある。
【０００８】
本発明の課題は、半導体装置製造工程の一工程である電気的特性検査工程において、ウェハーの電極パッドの大領域一括検査を可能にすることである。
【０００９】
【課題を解決するための手段】
上記の課題を解決するために、本発明は、ウェハーに多数の素子を形成する素子形成工程と、前記多数の素子が形成されたウェハー（被検体）をプロービング検査するプロービング検査工程と、前記多数の素子が形成されたウエーハ（被検体）をバーンイン検査するバーンイン検査工程とを有する半導体装置の製造方法であって、以下のように構成することを特徴とする。
【００１０】
（１）：前記プロービング検査工程及び／又は前記バーンイン検査工程には、一主面に導電性の突起を備え、前記突起と,前記一主面とは反対側の面に設けられたパッドとが電気的に接続された検査構造体の前記突起を前記被検体の所望の位置に押圧する工程が含まれていること。
【００１１】
（２）：（１）において、前記検査構造体は一主面に導電性の突起を備え、前記突起と,前記一主面とは反対側の面に設けられたパッドとが電気的に接続された第一板材と、前記第一板材の前記パッド形成面側に配置された第二板材であって、前記パッドと,前記第二板材に形成された配線とが電気的に接続された第二板材と、前記第一板材と前記第二板材との間に配置された第三板材であって、ヤング率が６０GPa以上の材質で形成され,厚さが１００μｍ以上である第三板材とを備えた。
【００１２】
（３）：（２）において、前記ウェハーの前記第一板材に対向する面に形成された検査導体部の数と、前記第一板材の形成された電気的に独立な前記突起の数とが等しいこと。
【００１３】
（４）：（２）または（３）において、前記突起は複数存在し、隣り合う２個の突起を結ぶ直線上を横切る貫通溝が前記第一板材に設けられていること。
【００１４】
（５）：（２）乃至（４）のいずれかにおいて、前記突起と前記第三板材との間に空間が存在すること。
【００１５】
（６）：（１）乃至（５）のいずれかにおいて、前記第一板材が実質同一平面内に複数設けられたこと。
【００１６】
（７）：（１）乃至（６）のいずれかにおいて、前記突起を前記被検体の所望の位置に押圧する時に、前記第一板材の突起以外の面の一部もしくは全域と前記被検体とが接触すること。
【００１７】
【発明の実施の形態】
以下、本発明の一実施形態を図面を参照して説明する。
本実施形態の半導体装置の製造方法は次の工程を含んでいる。
・ウエハーに多数の素子を形成する素子形成工程
・複数の素子が形成されたウエハーをプロービング検査（導通検査）するプロービング検査工程
・複数の素子が形成されたウエハーをバーンイン検査（熱負荷検査）するバーンイン検査工程
以下、各工程ごとにその詳細を説明する。
【００１８】
［素子形成工程］
素子形成は単結晶Ｓｉインゴットを薄くスライスして表面を鏡面研磨したウエハーに対して、製造する素子の仕様ごとに多数の単位工程を経て行われる。その詳細を述べることは省略するが、たとえば一般的なＣ−ＭＯＳ（Complementary Metal Oxide Semiconductor）の場合、大きく分けて、ウエハー基板のＰ型、N型形成工程、素子分離工程、ゲート形成工程、ソース／ドレイン形成工程、配線工程、保護膜形成工程などを経て形成される。
【００１９】
Ｐ型、Ｎ型形成工程はウェハー表面にＢやＰのイオン打ち込みを行い、後に拡散により表面上で引き延ばすものである。◆
素子分離工程は上記の表面にSi酸化膜を形成し、領域選択のための窒化膜パターニングを施し、パターニングされない部分の酸化膜を選択的に成長させることにより、個々を微細素子に分離するものである。◆
ゲート形成工程は上記の各素子間に厚さ数nmのゲート酸化膜を形成し、その上部にポリSiをCVD(Chemical Vapor Deposition)法により堆積した後、所定寸法に加工し電極を形成するものである。
【００２０】
ソース/ドレイン形成工程は、ゲート電極形成後にＰやＢなどの不純物をイオン打ち込みし、活性化アニールによってソースノドレイン拡散層を形成するものである。
【００２１】
配線工程はAl配線や層間絶縁膜などを積み重ねることにより、上記で分離した各素子を電気的につなぎ合わせる工程である。
【００２２】
保護膜形成工程は上記のようにして形成された微細素子への外部からの不純物や水分の進入を阻止したり、後に回路をパッケ-ジングする際の機械的ストレスを緩和させるために行う工程であり，回路表面に保護膜を形成するものである。
【００２３】
一枚のウェハーは厚さ数百μｍ、直径４インチないし８インチ程度の大きさであり、上記の工程を経てこの表面に例えばDRAM(Dynamic Ramdom Access Memory)の場合で２００ないし４００個の回路が形成される。一つの回路の大きさはー辺数ないし十数ｍｍであり、またー回路中には数十ないし数百の電極パッドか設けられる。各電極パッド表面はー辺数十μｍの四辺形をなしている。
【００２４】
〔ブロービング検査工程〕
素子形成工程で形成した各素子の電気信号の導通を検査する工程であり、通常、ブローブ装置を用いて各プローブを回路中の電極パッドに一つずつ接触させることにより行う。
【００２５】
〔バーンイン検査工程〕
回路に熱的、電気的ストレスを付与して不良を加速選別する検査工程である。この工程もプロービング検査工程と同様の方法によって電極パッドに各プローブを接触させる。
【００２６】
さて、図１は本発明に係るブロービング検査工程及びバーンイン検査工程で用いる検査体構造を示す略断面図である。第一板材１は単一のSi平面基板をエッチングして被検体２に対向する面に突起１１群を形成したものである。突起１１群の先端は被検体２と外部との導通を得るための配線パターン１２が、ウェハープロセス技術を用いて形成されており、配線パターン１２は第一板材１に設けられた貫通孔１３を経て第一板材の突起１１群を形成した面とは反対側の面（以下、裏面という。）まで電気的につながっている。第一板材１の裏面には、配線パターン１２の端部に形成されたパッド１２１部を除いて絶縁膜３が設けられている。ここで、第一板材の投影面内に存在する被検体の検査すべきパッド（図示せず）の導通経路が、第一板材内において第一板材の投影面内に全て存在するように構成されているため、本発明の目的を達することができる。
【００２７】
第一板材１の裏面には第三板材４が接合されている。第三板材４は、第一板材の平坦性確保、補強の目的で用いるものである。したがってSi、AlN、金属、あるいはガラスなどヤング率が６０GPa以上のものが望ましく、また、厚さが１００μｍ以上の部材により構成されることが望ましい。第三板材４のさらに裏面には、エラストマ５が設けられており、さらにその裏面に第二板材６が設けられている。第二板材６は、一般には多層の導通配線が展開されたガラスエポキシ多層プリント基板が用いられる。エラストマ５は、第一板材１の突起１１群を形成した主面が被検体面に対して相対的に傾いていた場合、その向きを被検体に倣わせること、および被検体と第一板材との押し付け量のばらつきに伴う荷重ばらつきを低減させる目的で用いられる。したがって、通常はヤング率が小さく、例えばゴム弾性的挙動を示すエラストマが用いられる。あるいは、複数のコイルばねなどを面内に一つもしくは複数配置してもよい。導通構造体７は、ここでは配線パターン１２と第二板材６との導通を図るために用いられる。導通構造体７は、例えば1.5mm以下の隣接ピッチに対応する微細なスプリング付きコンタクトプローブが用いられる。またあるいは、導通構造体７として1.5mm以下の微細なピッチに対応するはんだボールを用いてもよい。また第一板材１は、Siの代わりにポリイミドなどの有機板材面内に導体のめっきによって突起１１群、配線パターン１２を形成したものを用いてもよい。矢印３１は導通経路の一例を示す。
【００２８】
図２は本発明の他の実施例に係る検査構造体の第一板材の構造を示し、図２(a)は上面図、図２(b)は側面図、図２(c)は下面図をそれぞれ示す。各図において領域R1は被検体のうち一つのチップの面積に対応している。また中心より左の２チップ分の領域Ｒ２は隣接する突起１１同士の間に第一板材１を厚さ方向に貫通するスリット１４を形成し、結果的に各突起１１を独立の梁構造の上に設けたものであり、右の２チップ分の領域Ｒ３はそれを施さない例である。いずれの場合も、図２（b）から明らかなように、各突起１１の裏面は第一板材１を例えばエッチングで薄く形成し、梁構造の上部に空間ができるよう構成されている。領域Ｒ２はスリットがあるため領域Ｒ３よりも強度的に弱くなるが、領域Ｒ３よりも大きなたわみ量が確保できるため、表面凹凸の大きなものを測定するのに適している。配線パターン１２は第一板材１の厚さ方向を貫通した後、第一板材１の裏面で貫通部とは異なる位置でパッド１２１を形成している。このように構成すれば、被検体のパッドおよびそれに対応する突起の配列ピッチが非常に微細な場合でも、裏面の配線パターン１２１１を通じてパッド１２１の配列ピッチをそれよりも大きくすることが可能となる。この場合も、図１にて述べたように、第一板材の投影面内に入る検査すべきパッドとつながるすべての配線が第一板材内に構成されているので、本発明の課題を解決することができる。図３は図２で示した第一板材を用いて構成した検査構造体の断面図である。
【００２９】
図４は本発明のさらに他の実施例に係る検査構造体の第一板材の構造を示し、図４(a)は上面図、図４(b)は側面図をそれぞれ示す。
【００３０】
本実施例においては、図４（b）に示すように、第三板材４には貫通孔４１が、第一板材１のパッド１２１に対応する位置に設けられており、パッド１２１との接触部から第三板材４の上面にかけて配線パターン４２が設けられている。配線パターン４２は貫通孔４１とは異なる位置でパッド４２１を構成している。また導通構造体７は、第三板材４のパッド４２１と第二板材６とを接続している。
【００３１】
本実施例は第三板材４に配線パターン４２を形成するため、先の実施例（図３）に較べ構造が複雑になる。しかし、先の実施例（図３）では、導通構造体７と接触するパッドの位置が、薄くエッチングした梁構造部を避ける必要があったのに対し、本実施例ではその必要がないため、突起１１の数が非常に多い場合でも、パッド配置冗長性の向上、配線形状自由度向上の作用により、容易にかつ高密度にそれらを配置することが可能になる。
【００３２】
図５は本発明のさらに他の実施例に係る検査構造体の第一板材の構造を示し、図５(a)は断面図、図５(b)は下面図をそれぞれ示す。
【００３３】
本実施例では、第一板材１は実質的に同一面内に複数配置されている。これらは単一の第三板材４に接着剤により接合することで達成される。ただし、第三板材４は、実際の寸法や配置の状態に合わせ、複数存在してもよい。この実施例は、例えば被検体であるウェハー全面など、より大領域を一括して検査する際に採られる。これは、これまで述べたように、ひとつの第一板材の投影面内に存在する検査すべきパッド数からの導通経路を、当該の第一板材内に全て形成することにより達せられるものである。
【００３４】
図６は本発明のさらに他の実施例に係る検査構造体の被検体検査時の状態を示し、特に被検体と第一板材１の突起部近傍のみの断面図である。本実施例において、第一板材１は被検体２の保護膜２１に裏面を接触し、突起１１の導電膜２２との接触位置と、第一板材１の裏面と保護膜２１との接触位置の高さの差を、梁部１５のたわみによって吸収している状態を示している。この検査方法の形態は、第一板材１全域にわたる各突起のAl膜接触圧力を均一に制御する上で重要である。すなわち、止むを得ず生じる第一板材１と被検体との主面同士の相対的な勾配や、両者の面内のうねり、凹凸あるいは被検体の第一板材への押し付け量のばらつきにより生じる梁部１５のたわみvの変化に基づく荷重の変化を、第一板材１裏面を保護膜２１に接触させることにより相対的にキャンセルできるためである。したがって、突起１１がAl膜２２を押圧する荷重は、常に梁部のたわみvにより一定値に制御でき、梁の材質、寸法を適正化するだけで常に所望の安定した荷重量が得られる。このとき、第一板材１にSiを用いている場合は、梁部１５の下端部１５１に作用する引っ張り応力が約２MPa±１MPaを超えないようにすることが、梁部１５の破損を防止する上で重要であり、かつ安定導通を図るためには突起先端に作用する荷重を１gf以上にする必要がある。実験の結果、この両者の条件を満たす梁寸法は、長さLが0.8から２ｍｍ、厚さtpが３０から５０μｍ、幅を被検体のパッド２３のレイアウトの最小ピッチに対応させ、たわみvを１５μｍ以下とし、これらに対応するために突起高さhpを２０から４０μｍに設定することが有効であることがわかった。
【００３５】
図７は本発明のさらに他の実施例に係る検査構造体の略断面図である。本実施例は、図５で述べた検査構造体を被検体の所望の位置に接触させた状態で、これらを剛な構造のケーシングにてパッキングしたものである。これは上述したようなバーンイン検査を、例えばウェハー全域にわたって一括に行うといった大領域検査の形態を示している。このようにパッキングすることは、高精度に押圧したままで可搬性を持たせることを目的としており、この状態にしたものを複数一括して電気加熱炉の中に搬入し、所望の高温状態を与えることによって、多数のウェハーを一括してバーンイン検査することが可能である。
【００３６】
【発明の効果】
本発明によれば、半導体装置製造工程の一工程である電気的特性検査工程において、被検体の電極パッドの大領域一括検査が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る検査体構造の略断面図である。
【図２】本発明の他の実施例に係る検査体構造の構造図である。
【図３】本発明の他の実施例に係る検査体構造の構造図である。
【図４】本発明のさらに他の実施例に係る検査体構造の構造図である。
【図５】本発明のさらに他の実施例に係る検査体構造の構造図である。
【図６】本発明のさらに他の実施例に係る検査体構造の構造図である。
【図７】本発明のさらに他の実施例に係る検査体構造の構造図である。
【符号の説明】
１…第一板材、２…被検体、３…絶縁膜、４…第三板材、５…エラストマ、６…第二板材、７…導通構造体、１１…突起、１２…配線パターン、１３…貫通孔、１４…貫通スリット、４１…貫通孔、４２…配線パターン、１２１…パッド、４２１…パッド。

Claims

ウエハーに多数の素子を形成する素子形成工程と、前記多数の素子が形成されたウエハー（被検体）をプロービング検査するプロービング検査工程と、前記多数の素子が形成されたウエハー（被検体）をバーンイン検査するバーンイン検査工程とを有する半導体装置の製造工程であって、
前記プロービング検査工程及び／又は前記バーンイン検査工程には、一主面に導電性の突起を備え、前記突起と、前記一主面とは反対側の面に設けられたパッドとが電気的に接続された検査構造体の前記突起を前記被検体の所望の位置に押圧する工程を含み、
前記検査構造体は梁部を有し、一主面であって前記梁部に対応する位置に導電性の突起を備え、前記突起と、前記一主面とは反対側の面に設けられたパッドとが電気的に接続された第一板材と、
前記第一板材の前記パッド形成面側に配置された第二板材であって、前記パッドと、前記第二板材に形成された配線とが電気的に接続された第二板材と、前記第一板材と前記第二板材との間に配置された第三板材であって、ヤング率が６０ＧＰａ以上の材質で形成され、厚さが１００μｍ以上である第三板材とを備えていることを特徴とする半導体装置の製造方法。
請求項１において、前記被検体の前記第一板材の検査対象範囲に形成された検査対象導体部の数と、前記第一板材に形成された電気的に独立した前記突起の数とが等しいことを特徴とする半導体装置の製造方法。
請求項１または２において、前記突起は複数存在し、隣り合う２個の前記突起を結ぶ直線上を横切る貫通溝が前記第一板材に設けられていることを特徴とする半導体装置の製造方法。
請求項１乃至３のいずれかにおいて、前記突起と前記第三板材との間に空間が存在することを特徴とする半導体装置の製造方法。
請求項１乃至４のいずれかにおいて、前記第一板材が実質同一平面内に複数設けられたことを特徴とする半導体装置の製造方法。
請求項１乃至５のいずれかにおいて、前記突起を被検体の所望の位置に押圧する時に、前記第一板材の突起以外の面の一部と前記被検体とが接触することを特徴とする半導体装置の製造方法。