JP4098701B2

JP4098701B2 - 可変時定数回路及びこれを用いたフィルタ回路

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Description

本発明は、時定数可変の積分器や遮断周波数可変のフィルタなどの可変時定数回路に係り、特に電界効果トランジスタを用いた可変時定数回路に関する。

アクティブフィルタの伝達特性、例えば遮断周波数を可変するには、フィルタに含まれる時定数回路の時定数を変化させることが必要である。このために、三極管領域での電界効果トランジスタのドレイン−ソース間（オン抵抗）を可変時定数回路の可変抵抗として用い、トランジスタのゲート電圧を制御することで時定数を変える方法が知られている（例えば、特許文献１参照）。特許文献１では、ゲート電圧を異ならせた複数のＦＥＴ（電界効果トランジスタ）を用いて奇数次の歪みをキャンセルする可変抵抗回路網を開示している。
米国特許第４，７１０，７２６号明細書

特許文献１のように、ＦＥＴのオン抵抗そのものを可変抵抗として用いる回路では、ＦＥＴのドレイン−ソースが信号源に直列に接続される。従って、電源電圧が低くなってくると、ＦＥＴのゲート−ソース間電圧を十分大きくとることができなくなり、結果的にＦＥＴがオンしなくなる。このように従来の可変時定数回路では、低電源電圧下では可変抵抗として用いられるＦＥＴがオン状態にならず、積分器やフィルタとしての動作ができなくなるという問題がある。

従って、本発明は低電源電圧下においても正常に動作できる可変時定数回路及びこれを用いたフィルタ回路を提供することを目的とする。

上記課題を解決するため、本発明の一つの観点によると、信号入力端子と；増幅器入力端子及び該増幅器入力端子に入力された信号を反転させて出力する増幅器出力端子を有する反転増幅器と；前記増幅器出力端子に接続された信号出力端子と；前記信号入力端子と前記増幅器入力端子との間に直列に接続された第１及び第２の抵抗と；前記増幅器入力端子と前記増幅器出力端子との間に接続されたキャパシタと；前記第１及び第２の抵抗の接続ノードに接続されたゲート端子、一定電位に保持されたソース端子、及び前記増幅器入力端子に接続されたドレイン端子を有し、前記ゲート端子とソース端子間の電圧に対応して、前記ドレイン端子に電圧−電流変換比に従った電流を流す電界効果トランジスタと；
時定数制御信号を受け、該時定数制御信号に従って前記電圧−電流変換比を制御する制御回路とを具備する可変時定数回路増幅器が提供される。制御回路は、例えば制御信号に従って第１及び第２の抵抗の接続ノードの動作点を制御するように構成される。反転増幅器の増幅器入力端子及び増幅器出力端子は複数個あってもよく、信号入力端子及び信号出力端子も複数個あってもよい。

本発明の他の観点によると、第１及び第２の信号入力端子と；正相入力端子、逆相入力端子、逆相出力端子及び正相出力端子を有する反転増幅器と；前記逆相出力端子及び正相出力端子にそれぞれ接続された第１及び第２の信号出力端子と；前記第１の信号入力端子と前記正相入力端子との間に直列に接続された第１及び第２の抵抗と；前記第２の信号入力端子と前記逆相入力端子との間に直列に接続された第３及び第４の抵抗と；前記正相入力端子と逆相出力端子との間に接続された第１のキャパシタと；前記逆相入力端子と正相出力端子との間に接続された第２のキャパシタと；第１及び第２の抵抗の接続ノードに接続された第１ゲート端子、定電位に保持された第１ソース端子、及び前記正相入力端子及び逆相入力端子のうちの一方に接続された第１ドレイン端子を有し、前記第１ゲート端子と第１ソース端子間の電圧に対応して、前記第１ドレイン端子に第１の電圧−電流変換比に従った電流を流す第１の電界効果トランジスタと；第３及び第４の抵抗の接続ノードに接続された第２ゲート端子、定電位に保持された第２ソース端子、及び前記正相入力端子及び逆相入力端子のうちの他方に接続された第２ドレイン端子を有し、前記第２ゲート端子と第２ソース端子間の電圧に対応して、前記第２ドレイン端子に第２の電圧−電流変換比に従った電流を流す第２の電界効果トランジスタと；時定数制御信号を受け、該時定数制御信号に従って前記第１及び第２の電圧−電流変換比を制御する制御回路とを具備する可変時定数回路が提供される。制御回路は、例えば制御信号に従って第１及び第２の抵抗の接続ノードと第３及び第４の抵抗の接続ノードの動作点を制御するように構成される。

さらに、本発明の第３の観点によれば、第１または第２の観点による上述した複数の可変時定数回路を縦続接続して構成される高次のフィルタ回路を提供することができる。

本発明によれば、低電源電圧下でも正常に動作する可変時定数回路、すなわち遮断周波数が可変の１次のフィルタ回路または積分時定数が可変の積分器、あるいは遮断周波数が可変の高次のフィルタ回路を実現することができる。

以下、図面を参照して本発明の実施形態を説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に従う可変時定数回路を示している。この可変時定数回路は、積分時定数が可変の積分器、または遮断周波数が可変の１次のフィルタ回路として機能する。本実施形態では、差動型の可変時定数回路を例にとって説明する。

図１において、第１及び第２の信号入力端子１０Ａ及び１０Ｂ（正相信号入力端子及び逆相信号入力端子）には、差動入力信号であるＶin+（正相入力信号）及びＶin-（逆相入力信号）が入力される。信号入力端子１０Ａ及び１０Ｂには抵抗１１及び１３の一端がそれぞれ接続され、抵抗１１及び１３の他端には抵抗１２及び１４の一端がそれぞれ接続される。抵抗１２及び１４の他端は、差動動入力・差動出力型の反転増幅器１５の正相入力端子（非反転入力端子ともいう）及び逆相入力端子（反転入力端子ともいう）にそれぞれ接続される。すなわち、信号入力端子１０Ａと反転増幅器１５の正相入力端子との間に抵抗１１及び１２が直列に接続され、信号入力端子１０Ｂと反転増幅器１５の逆相入力端子との間に抵抗１３及び１４が直列に接続される。

反転増幅器１５の正相入力端子と逆相出力端子（反転出力端子ともいう）との間、及び逆相入力端子と正相出力端子（非反転出力端子ともいう）との間に、それぞれ積分用のキャパシタ１６及び１７が接続される。反転増幅器１５の逆相出力端子及び正相出力端子は、信号出力端子１８Ａ及び１８Ｂにそれぞれ接続される。信号出力端子１８Ａ及び１８Ｂからは、差動入力信号Ｖin+及びＶin-を積分あるいはフィルタリングした差動出力信号であるＶout+（正相出力信号）及びＶout-（逆相出力信号）が出力される。

抵抗１１及び１２の接続ノード及び抵抗１３及び１４の接続ノードに、ＦＥＴ２１及び２２のゲート端子がそれぞれ接続される。ＦＥＴ２１のドレイン端子は反転増幅器１５の正相入力端子に接続され、ＦＥＴ２２のドレイン端子は反転増幅器１５の逆相入力端子に接続される。ＦＥＴ２１及び２２のソース端子は定電位点、この例ではグラウンドに接続される。

抵抗１１及び１２の接続ノード及び抵抗１３及び１４の接続ノード、すなわちＦＥＴ２１及び２２のゲート端子には、制御回路２３の二つの制御出力端子がそれぞれ接続される。制御回路２３は、可変時定数回路の外部から一つの制御入力端子に与えられる制御信号Ｖcntに従って、ＦＥＴ２１及び２２のゲートバイアス電圧を制御することにより、ＦＥＴ２１及び２２の電圧−電流変換比（ｇｍ）を制御する。本実施形態では、制御信号Ｖcntは電圧信号であるので、以下制御電圧という。

反転増幅器１５に関しては、制御電圧Ｖcntの変化でＦＥＴ２１及び２２のゲート間にかかる差動信号電圧が変わらないように、外部から同相電圧を与える構成の回路構成が好ましい。本出願人が先に出願した特願２００２−３０３１４０“平衡型増幅器及びこれを用いたフィルタ並びに電圧電流変換回路”には、低電圧動作を可能とし、外部から同相電圧を固定する平衡型増幅器の回路構成が開示されており、この平衡型増幅器を反転増幅器１５として好適に利用できる。勿論、他の構成の反転増幅器も使用できる。

本実施形態に従う可変時定数回路では、制御電圧Ｖcntに従って制御回路２３によりＦＥＴ２１及び２２のゲートバイアス電圧を変化させることで、キャパシタ１６及び１７からＦＥＴ２１及び２２のドレインに流れ込む電流を変化させる。これによって、キャパシタ１６及び１７の容量と共に時定数を決定する抵抗値を変化させ、時定数の可変を実現する。時定数の可変によって、可変時定数回路が積分器である場合は積分時定数が変化し、フィルタである場合は遮断周波数が変化する。

次に、本実施形態における時定数可変動作を詳細に説明する。
可変時定数回路の時定数は、信号入力端子１０Ａ及び１０Ｂと反転増幅器１５の正相入力端子及び逆相出力端子との間の抵抗値（Ｒとする）とキャパシタ１６及び１７の容量（Ｃとする）との積によって決定される。本実施形態では、制御電圧Ｖcntに従って制御回路２３が抵抗１１及び１２の接続ノード及び抵抗１３及び１４の接続ノードの動作点、すなわちＦＥＴ２１及び２２のゲートバイアス電圧を制御することによって、抵抗値Ｒを変化させることができる。

すなわち、制御回路２３は後述するようにボルテージフォロワによって構成されており、与えられる制御電圧Ｖcntと同一の電圧をＦＥＴ２１及び２２のゲート端子に供給する。これにより制御電圧Ｖcntに従ってＦＥＴ２１及び２２のｇｍが変化するため、キャパシタ１６及び１７に流れる電流が変化し、抵抗１２及び１４の抵抗値が見かけ上、変化する。

例えば、制御電圧Ｖcntが大きくなれば、ＦＥＴ２１及び２２のｇｍが増加し、キャパシタ１６及び１７に流れる電流が減少するため、抵抗１２及び１４の抵抗値は見かけ上、大きくなる。これにより回路の時定数が変化する。数式で説明すると、ＦＥＴ２１及び２２に流れ込むドレイン電流Id1及びId2は、以下のように表される。

ここで、ｋ′は伝達コンダクタンス・パラメータ、ＶGS1及びＶGS2はＦＥＴ２１及び２２のゲート−ソース間電圧、Ｖthは閾値電圧、ｖ1及びｖ2はＦＥＴ２１及び２２のゲート端子上での差動入力信号Ｖin+及びＶin-の変化分である。ＦＥＴ２１及び２２のゲート−ソース間電圧ＶGS1及びＶGS2は、制御電圧Ｖcntを中心としてv1及びv2の振幅で変化することになる。本実施形態に従う可変時定数回路は差動型構成となっているので、差動で見たときのＦＥＴ２１及び２２のｇｍは、ｖ2＝−ｖ１から以下のようになる。

数式（２）より、制御電圧Ｖcntに従ってｇｍが変化することが分かる。このように本実施形態によれば、制御電圧Ｖcntに従ってＦＥＴ２１及び２２のｇｍを変化させることにより時定数が変化する可変時定数回路を実現できる。

先に挙げた特許文献１（米国特許第４，７１０，７２６号明細書）の回路においては、ＦＥＴのオン抵抗を可変抵抗として用い、ＦＥＴのドレイン−ソースを信号源に直列に接続している。このため、低電源電圧下ではＦＥＴがオン状態になることができず、正常な動作が保証されないという問題がある。これに対し、本実施形態ではＦＥＴ２１及び２２のゲート端子が抵抗１１及び１３をそれぞれ介して信号入力端子１０Ａ及び１０Ｂに接続され、ソース端子が定電位点（例えば、グラウンド）に接続されている。従って、電源電圧が低くともＦＥＴ２１及び２２はオン状態となり、可変時定数回路は正常に動作することができる。

さらに、本実施形態に従う可変時定数回路は差動型構成となっているため、ＦＥＴ２１及び２２で発生する偶数次の歪のみならず、奇数次の歪もキャンセルされ、低歪特性が得られる。

上述した実施形態では、差動型の可変時定数回路について述べたが、単相型の可変時定数回路にも同様に本発明を適用できる。単相型の可変時定数回路は、図１の上半分または下半分の構成で実現することが可能である。例えば、上半分の構成による可変時定数回路は、信号入力端子１０Ａ、抵抗１１及び１２、反転増幅器１５、キャパシタ１６、信号出力端子１８Ａ、ＦＥＴ２１及び制御回路２３のみで構成される。その場合、反転増幅器１５は通常の１入力・１出力の構成でよい。制御回路２３については、抵抗１１及び１２の接続ノードに接続されない方の端子を定電位点、例えばグラウンドに接続すればよい。

（第２の実施形態）
図２に示されるように、本発明の第２の実施形態に従う可変時定数回路は、ＦＥＴ２１及び２２のドレイン端子の接続をクロスさせた点が図１に示した第１の実施形態に従う可変時定数回路と異なる。すなわち、本実施形態に従う可変時定数回路では、ＦＥＴ２１のドレイン端子は反転増幅器１５の逆相入力端子に接続され、ＦＥＴ２２のドレイン端子は反転増幅器１５の正相入力端子に接続される。

本実施形態によると、第１の実施形態とは逆に差動入力信号Ｖin+及びＶin-の電圧及び制御電圧Ｖcntの増加に対して、キャパシタ１６及び１７に流れる電流が増加し、信号入力端子１０Ａ及び１０Ｂと反転増幅器１５の正相入力端子及び逆相出力端子との間の抵抗値Ｒは減少する。従って、本実施形態によっても制御電圧ＶcntによりＦＥＴ２１及び２２のｇｍを変化させて回路の時定数を可変することができる。

（制御回路２３について）
次に、制御回路２３について具体的に説明する。図３に、制御回路２３の概略構成を示す。図３の制御回路２３は、第１の正相入力端子と第１の逆相入力端子を有する第１の差動入力端子対、第２の正相入力端子と第２の逆相入力端子を有する第２の差動入力端子対、そして第１及び第２の正相出力端子を有する差動増幅器３０によって構成される。

第１及び第２の正相入力端子は、制御電圧Ｖcnt信号が入力される制御入力端子３１に共通に接続される。第１の正相出力端子は、第１の逆相入力端子に接続されると共に、第１の制御出力端子３２を介して図１中の抵抗１１及び１２の接続ノード及びＦＥＴ２１のゲート端子に接続される。第２の正相出力端子は、第２の逆相入力端子に接続されると共に、第２の制御出力端子３３を介して図１中の抵抗１３及び１４の接続ノード及びＦＥＴ２２のゲート端子に接続される。

この制御回路２３は、同相で見ると制御電圧Vcntが増幅器３０の２つの正相出力端子に出力されるボルテージフォロワの構成となっている。従って、出力インピーダンスは低いので、増幅器３０の利得が十分に高ければ制御出力端子３２及び３３側を見るとオープン状態となる。差動で見ると、制御電圧ＶcntはそのままＦＥＴ２１及び２２のゲート端子間に印加される。

図４は、図３の差動増幅器３０をさらに詳しく示している。図４の回路では、差動入力端子対及び正相出力端子対をそれぞれ有する二つの差動増幅器４１及び４２の各々の正相出力端子対を相互に接続している。すなわち、図４の制御回路２３は第１の正相入力端子と第１の逆相入力端子と第１及び第２の正相出力端子を有する第１の差動増幅器４１と、第２の正相入力端子と第２の逆相入力端子と第３及び第４の正相出力端子を有する第２の差動増幅器４２からなる。

第１及び第２の正相入力端子は、制御入力端子３１に共通に接続される。第１及び第３の正相出力端子は、第１の逆相入力端子に接続されると共に、第１の制御出力端子３２を介して図１中の抵抗１１及び１２の接続ノードに接続される。第２及び第４の正相出力端子は、第２の逆相入力端子に接続されると共に、第２の制御出力端子３３を介して図１中の抵抗１３及び１４の接続ノードに接続される。

図５には、図４に示した二つの差動増幅器４１及び４２の一つの具体的な回路例を示す。図５の回路は、ソース接地トランジスタが電流源で折り返された構成を有する。すなわち、トランジスタＭ１，Ｍ２及びＭ３はソース接地トランジスタであり、トランジスタＭ１のゲート端子は正相入力端子In+となり、トランジスタＭ２及びＭ３のゲート端子は共通に接続されて逆相入力端子In-となる。トランジスタＭ４，Ｍ５及びＭ６は、カレントミラー回路を形成する。

トランジスタＭ１のドレイン端子は、カレントミラー回路の電流入力端であるトランジスタＭ４のゲート端子とドレイン端子に接続される。トランジスタＭ２及びＭ３のドレイン端子は、カレントミラー回路の電流出力端であるトランジスタＭ５及びＭ６のドレイン端子にそれぞれ接続される。トランジスタＭ２及びＭ３のドレイン端子は、それぞれ正相出力端子Out1+及びOut2+となる。

図６に、図５の差動増幅器を用いて図４に示す制御回路２３を実現した回路例を示す。図４に示す制御回路２３では、二つの差動増幅器４１及び４２の正相入力端子は制御入力端子３１に共通に接続されているので、図６に示すように正相入力側の回路を共通にして簡単化することができる。図６において、トランジスタＭ１１は図５のトランジスタＭ１に対応し、トランジスタＭ１４は図５のトランジスタＭ４に対応する。図４の二つの差動増幅器４１及び４２の共通の正相入力端子が制御入力端子３１に接続されるため、トランジスタＭ１１及びＭ１４は二つの差動増幅器４１及び４２で共通に用いられる。

図６において、トランジスタＭ１２及びＭ２２は図５のトランジスタＭ２に対応し、トランジスタＭ１３及びＭ２３は図５のトランジスタＭ３に対応し、トランジスタＭ１５及びＭ２５は図５のトランジスタＭ５に対応し、トランジスタＭ１６及びＭ２６は図５のトランジスタＭ６に対応している。これらのトランジスタＭ１２，Ｍ１３，Ｍ１５及びＭ１６及びＭ２２，Ｍ２３，Ｍ２５及びＭ２６は、二つの差動増幅器４１及び４２でそれぞれ個別に設けられる。

（第３の実施形態）
図７に示されるように、本発明の第３の実施形態では図１に示した第１の実施形態に従う可変時定数回路に対して動作点設定回路２４が追加されている。動作点設定回路２４は、可変時定数回路の外部から与えられる動作点設定信号Ｖcomに従って、反転増幅器１５の正相入力端子及び逆相入力端子の動作点を設定する。低電圧電源下での動作を考えた場合、十分な信号振幅を確保するために、反転増幅器１５には例えば図８に示されるようなソース接地増幅器を用いることが望ましい。動作点設定回路２４は、このように反転増幅器１５がソース接地増幅器により実現される場合に、特に有用である。

図８を参照すると、正相入力端子in+にＭＯＳトランジスタＭ３１のゲート端子が接続され、逆相入力端子in-にＭＯＳトランジスタＭ３２のゲート端子が接続される。トランジスタＭ３１及びＭ３２のソース端子は、グラウンドＧＮＤに接続される。トランジスタＭ３１及びＭ３２のドレイン端子は、負荷である電流源ＣＳ３１及びＣＳ３２の一端にそれぞれ接続される。電流源ＣＳ３１及びＣＳ３２の他端は、電源Ｖddに接続される。トランジスタＭ３１のドレイン端子は逆相出力端子out-に接続され、トランジスタＭ３２のドレイン端子は正相出力端子out+に接続される。

ソース接地のトランジスタＭ３１，Ｍ３２を飽和領域で安定に動作させるために、入力端子in+，in-の動作点が変動したときは、その変動に応じて電流源ＣＳ３１及びＣＳ３２の電流、すなわちトランジスタＭ３１及びＭ３２のバイアス電流を変える必要がある。トランジスタＭ３１及びＭ３２のバイアス電流は、トランジスタＭ３１及びＭ３２のゲート端子に与えられるバイアス電圧biasによって決定される。具体的には、入力端子in+及びin-の動作点が上がるとバイアス電流を増やすことになり、消費電力が大きくなってしまう。逆に、入力端子in+及びin-の動作点が下がるとバイアス電流を減らすことになる。バイアス電流が減ると、電圧−電流変換比（ｇｍ）も減少するため、周波数帯域が狭くなってしまう。このような動作点の変動による問題点を解決するために、本実施形態によると動作点設定回路２４が入力端子in+及びin-に接続される。

動作点設定回路２４は、動作点設定信号Ｖcomに従って図８の入力端子in+及びin-の動作点を一定の値に設定する。動作点設定回路２４は、制御回路２３と同様に例えば図３及び図４に示したように構成される。その場合、図３または図４中の制御入力端子３１に動作点設定信号Ｖcomが入力され、図３または図４中の制御出力端子３２及び３３は図８中の入力端子in+，in-に接続される。図２に示した第２の実施形態に従う可変時定数回路に同様の動作点設定回路を追加してもよい。

（第３の実施形態）
図９に、第１の実施形態で説明した可変時定数回路を２次のバイカッドフィルタに適用した実施形態を示す。このフィルタ回路では、二つの可変時定数回路５１及び５２が縦続接続されている。１段目の可変時定数回路５１には、図１中のキャパシタ１６及び１７に相当するキャパシタに並列に接続された抵抗５３及び５４が追加されている。２段目の可変時定数回路５２の出力から、抵抗５５及び５６によって１段目５１の可変時定数回路５１に帰還が施されている。信号入力端子５０Ａ及び５０Ｂに入力された差動入力信号は、可変時定数回路５１及び５２を通って信号出力端子５８Ａ及び５８Ｂから出力される。

このような２次のバイカッドフィルタに代表される高次のフィルタ回路において、可変時定数回路５１及び５２の時定数を各々の制御回路２３Ａおよび２３Ｂに与えられる制御電圧Ｖcnt1及びＶcnt2によって変化させることにより、遮断周波数の可変ができる。第２の実施形態で説明した可変時定数回路を用いて、同様のフィルタ回路を実現することもできる。本実施形態では、バイカッドフィルタを例に示したが、他の種々のアクティブフィルタにも先に説明した可変時定数回路を適用することが可能である。

本発明の第１の実施形態に従う可変時定数回路の回路図本発明の第２の実施形態に従う可変時定数回路の回路図図１及び図２中の制御回路の概略構成を示すブロック図図３の制御回路をより詳しく示すブロック図図４の制御回路に含まれる一つの差動増幅器の具体的な例を示す回路図図５の差動増幅器を用いて図４の制御回路を実現した具体的な回路図本発明の第３の実施形態に従う可変時定数回路の回路図図７中の反転増幅器の具体的な例を示す回路図本発明の第４の実施形態に従うフィルタ回路の回路図

符号の説明

１０Ａ，１０Ｂ…第１及び第２の信号入力端子、１１〜１４…第１乃至第４の抵抗、１５…反転増幅器、１６，１７…第１及び第２のキャパシタ、１８Ａ，１８Ｂ…第１及び第２の信号出力端子、２１，２２…第１及び第２の電界効果トランジスタ、２３…制御回路、２４…動作点設定回路、３１…制御入力端子、３２，３３…第１及び第２の制御出力端子、５０Ａ，５０Ｂ…第１及び第２の信号入力端子、５１，５２…可変時定数回路、５８Ａ，５８Ｂ…第１及び第２の信号出力端子。

Claims

第１及び第２の信号入力端子と；
正相入力端子、逆相入力端子、逆相出力端子及び正相出力端子を有する反転増幅器と；
前記逆相出力端子及び正相出力端子にそれぞれ接続された第１及び第２の信号出力端子と；
前記第１の信号入力端子と前記正相入力端子との間に直列に接続された第１及び第２の抵抗と；
前記第２の信号入力端子と前記逆相入力端子との間に直列に接続された第３及び第４の抵抗と；
前記正相入力端子と逆相出力端子との間に接続された第１のキャパシタと；
前記逆相入力端子と正相出力端子との間に接続された第２のキャパシタと；
第１及び第２の抵抗の接続ノードに接続された第１ゲート端子、定電位に保持された第１ソース端子、及び前記正相入力端子及び逆相入力端子のうちの一方に接続された第１ドレイン端子を有し、前記第１ゲート端子と第１ソース端子間の電圧に対応して、前記第１ドレイン端子に第１の電圧−電流変換比に従った電流を流す第１の電界効果トランジスタと；
第３及び第４の抵抗の接続ノードに接続された第２ゲート端子、定電位に保持された第２ソース端子、及び前記正相入力端子及び逆相入力端子のうちの他方に接続された第２ドレイン端子を有し、前記第２ゲート端子と第２ソース端子間の電圧に対応して、前記第２ドレイン端子に第２の電圧−電流変換比に従った電流を流す第２の電界効果トランジスタと；
時定数制御信号を受け、該時定数制御信号に従って前記第１及び第２の電圧−電流変換比を制御する制御回路とを具備する可変時定数回路。
前記制御回路は、前記時定数制御信号に従って前記第１及び第２の抵抗の第１の接続ノードの第１の動作点、及び前記第３及び第４の抵抗の接続ノードの第２の動作点を制御する請求項１に記載の可変時定数回路。
前記制御回路は、第１の正相入力端子と第１の逆相入力端子を有する第１の差動入力端子対、第２の正相入力端子と第２の逆相入力端子を有する第２の差動入力端子対、及び第１及び第２の正相出力端子を有する差動増幅器を含み、
前記第１及び第２の正相入力端子は前記時定数信号を受け、前記第１の正相出力端子は前記第１の逆相入力端子及び前記第１の接続ノードに接続され、前記第２の正相出力端子は前記第２の逆相入力端子及び前記第２の接続ノードに接続される請求項１に記載の可変時定数回路。
前記制御回路は、第１の正相入力端子と第１の逆相入力端子と第１及び第２の正相出力端子を有する第１の差動増幅器と、第２の正相入力端子と第２の逆相入力端子と第３及び第４の正相出力端子を有する第２の差動増幅器とを含み、
前記第１及び第２の正相入力端子は前記時定数制御信号を受け、前記第１及び第３の正相出力端子は前記第１の逆相入力端子及び前記第１の接続ノードに接続され、前記第２及び第４の正相出力端子は前記第２の逆相入力端子及び前記第２の接続ノードに接続される請求項１に記載の可変時定数回路。
前記反転増幅器は、ソース接地増幅器である請求項１に記載の可変時定数回路。
動作点設定信号を受け、該動作点設定信号に従って前記反転増幅器の前記正相入力端子及び逆相入力端子の動作点を設定する動作点設定回路をさらに具備する請求項１に記載の可変時定数回路。
前記動作点設定回路は、第１の正相入力端子と第１の逆相入力端子を有する第１の差動入力端子対、第２の正相入力端子と第２の逆相入力端子を有する第２の差動入力端子対、及び第１及び第２の正相出力端子を有する差動増幅器を含み、
前記第１及び第２の正相入力端子は前記動作点設定信号を受け、前記第１の正相出力端子は前記第１の逆相入力端子及び前記第１の接続ノードに接続され、前記第２の正相出力端子は前記第２の逆相入力端子及び前記第２の接続ノードに接続される請求項６に記載の可変時定数回路。
前記動作点設定回路は、第１の正相入力端子と第１の逆相入力端子と第１及び第２の正相出力端子を有する第１の差動増幅器と、第２の正相入力端子と第２の逆相入力端子と第３及び第４の正相出力端子を有する第２の差動増幅器とを含み、
前記第１及び第２の正相入力端子は前記動作点設定信号を受け、前記第１及び第３の正相出力端子は前記第１の逆相入力端子及び前記第１の接続ノードに接続され、前記第２及び第４の正相出力端子は前記第２の逆相入力端子及び前記第２の接続ノードに接続される請求項６に記載の可変時定数回路。
縦続接続された複数の単位フィルタを有するフィルタ回路であって、前記単位フィルタの各々は請求項１乃至８のいずれか１項に記載の可変時定数回路を含むフィルタ回路。
縦続接続された複数の単位フィルタを有するフィルタ回路であって、前記単位フィルタの各々は請求項１乃至８のいずれか１項に記載の可変時定数回路を含み、前記単位フィルタの少なくとも一つは、前記第１のキャパシタに並列に接続された第５の抵抗、及び前記第２のキャパシタに並列に接続された第６の抵抗を有するフィルタ回路。