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JP4091530B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
近年、半導体装置の高集積化及び高速化に対する要求が高まりつつある。これらの要求を実現するために、素子寸法及び素子間寸法の縮小化の他、電極や配線の低抵抗化が検討されている。このような低抵抗化を実現するために、多結晶シリコン上に金属シリサイドを積層したポリサイド構造や、多結晶シリコン上に金属を積層したポリメタル構造が提案されている。しかしながら、ポリサイド構造やポリメタル構造では、多結晶シリコンのゲート空乏化が問題となる。
そこで、ゲート絶縁膜上に直接金属膜を形成する構造、いわゆるメタルゲート構造が有望視されている。しかしながら、このメタルゲート構造では、ポリサイド構造やポリメタル構造とは異なる新たな問題が生じる。ポリサイド構造やポリメタル構造では、トランジスタのしきい電圧は、チャネル領域の不純物濃度と多結晶シリコン膜中の不純物濃度で決定される。これに対して、メタルゲート構造では、トランジスタのしきい電圧は、チャネル領域の不純物濃度とメタルゲート電極の仕事関数で決定される。そのため、ｎ型ＭＩＳトランジスタ用とｐ型ＭＩＳトランジスタ用の互いに仕事関数の異なる２種類のゲート電極材料を用いた、いわゆるデュアルメタルゲート構造が必要となる。例えば、ｎ型ＭＩＳトランジスタのゲート電極には仕事関数φｍが４．３ｅＶ以下の導電材料が、ｐ型ＭＩＳトランジスタのゲート電極には仕事関数φｍが４．８ｅＶ以上の導電材料が用いられる。
デュアルメタルゲート構造を得る方法として、特許文献１には、ｎ型ＭＩＳトランジスタ領域及びｐ型ＭＩＳトランジスタ領域の両方にゲート金属膜を堆積し、その後に一方の領域のゲート金属膜を除去し、さらにその後に別のゲート金属膜を堆積する、という方法が提案されている。しかしながら、この方法では、ゲート金属膜を除去した領域に別のゲート金属膜を堆積するため、ダメージが大きくなり、トランジスタの特性や信頼性が悪化するおそれがある。
また、特許文献１には、ｎ型ＭＩＳトランジスタ領域及びｐ型ＭＩＳトランジスタ領域の両方にゲート金属膜を堆積し、その後に一方の領域のゲート金属膜に仕事関数の低い金属元素をイオン注入し、さらにその後に熱処理によってイオン注入された金属元素を拡散させる、という方法が提案されている。しかしながら、イオン注入ダメージによってゲート絶縁膜等の信頼性が低下し、トランジスタの特性や信頼性が悪化するおそれがある。
特開２００２−１１８１７５号公報
このように、電極や配線の低抵抗化等の観点からメタルゲート構造が提案されているが、従来はＭＩＳトランジスタの特性や信頼性に悪影響を与えること無くゲート電極の仕事関数を調整することが困難であった。
本発明は上記従来の課題に対してなされたものであり、特性や信頼性に悪影響を与えること無くゲート電極の仕事関数を調整することが可能な半導体装置の製造方法を提供することを目的としている。
本発明の第１の視点に係る半導体装置の製造方法は、第１の領域に設けられた第１導電型ＭＩＳトランジスタ及び第２の領域に設けられた第２導電型ＭＩＳトランジスタを備えた半導体装置の製造方法であって、前記第１の領域に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた第１の導電部と、前記第２の領域に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第２の導電部とを備えた構造であって、前記第１の導電部及び第２の導電部が同一の導電膜で形成され、前記第１の導電部の底部の仕事関数及び前記第２の導電部の底部の仕事関数が等しい構造を形成する工程と、前記第２の導電部の上側部分をメッキ法によって第３の導電部に置換する工程と、前記第３の導電部に含まれた金属元素を前記第２の導電部の下側部分に拡散させて、前記第２の導電部の底部の仕事関数を変化させる工程と、を備え、前記第２の導電部の上側部分の少なくとも最上部は、シリコンを含有しない金属部で形成されており、前記第２の導電部の下側部分には、金属及びシリコンが含有されていることを特徴とする。
本発明の第２の視点に係る半導体装置の製造方法は、第１の領域に設けられた第１導電型ＭＩＳトランジスタ及び第２の領域に設けられた第２導電型ＭＩＳトランジスタを備えた半導体装置の製造方法であって、前記第１の領域に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた第１の導電部と、前記第２の領域に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第２の導電部とを備えた構造であって、前記第１の導電部及び第２の導電部が同一の導電膜で形成され、前記第１の導電部の底部の仕事関数及び前記第２の導電部の底部の仕事関数が等しい構造を形成する工程と、前記第２の導電部に所定の元素をイオン注入する工程と、前記イオン注入する工程の後、前記第２の導電部の上側部分をメッキ法によって第３の導電部に置換する工程と、前記第３の導電部に含まれた金属元素を前記第２の導電部の下側部分に拡散させて、前記第２の導電部の底部の仕事関数を変化させる工程と、を備え、前記第２の導電部には、金属及びシリコンが含有されており、前記所定の元素は、シリコン中において電気的に活性化される不純物元素であることを特徴とする。
本発明によれば、メッキ法によって形成された上層側の導電部から下層側の導電部に金属元素を拡散させることにより、特性や信頼性に悪影響を与えること無くゲート電極の仕事関数を調整することが可能となる。
以下、本発明の実施形態を図面を参照して説明する。
（実施形態１）
図１（ａ）〜図４（ｋ）は、本発明の第１の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
まず、図１（ａ）に示すように、素子分離領域１０１を有した単結晶シリコン基板（半導体基板）１００上に、シリコン酸化膜１０２を形成する。続いて、シリコン酸化膜１０２上に、多結晶シリコン膜１０３を堆積する。
次に、図１（ｂ）に示すように、多結晶シリコン膜１０３を異方性エッチングし、ダミーゲート電極を形成する。続いて、ｎ型ＭＩＳトランジスタが形成される領域（以下、ｎ型ＭＩＳ領域という）にはＡｓ+ イオンをイオン注入し、ｐ型ＭＩＳトランジスタが形成される領域（以下、ｐ型ＭＩＳ領域という）にはＢ+ イオンをイオン注入する。さらに、８００℃、５秒の熱処理を施すことによって、ソース・ドレイン領域の一部となる拡散層１０４を形成する。
次に、図１（ｃ）に示すように、シリコン窒化膜１０５及びシリコン酸化膜１０６を全面に堆積する。その後、エッチバックを行い、ダミーゲート電極の側壁上に選択的にシリコン窒化膜１０５及びシリコン酸化膜１０６を残す。続いて、ｎ型ＭＩＳ領域にはＰ+ イオンをイオン注入し、ｐ型ＭＩＳ領域にはＢ+ イオンをイオン注入する。さらに、８００℃、５秒の熱処理を施すことによって、ソース・ドレイン領域の一部となる拡散層１０７を形成する。
次に、図２（ｄ）に示すように、層間絶縁膜１０８を全面に堆積する。その後、化学的機械的研磨（ＣＭＰ）によって層間絶縁膜１０８を平坦化し、多結晶シリコン膜１０３の表面を露出させる。
次に、図２（ｅ）に示すように、多結晶シリコン膜１０３を除去し、さらにシリコン酸化膜１０２を除去する。これにより、シリコン基板１００及びシリコン窒化膜１０５に囲まれた溝１０９が形成される。続いて、ｎ型ＭＩＳ領域にはＩｎ+ イオンを、ｐ型ＭＩＳ領域にはＡｓ+ イオンをイオン注入し、さらに１０００℃で短時間の加熱処理を行う。これにより、チャネル領域の不純物濃度が調整され、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタのしきい電圧が調整される。
次に、図２（ｆ）に示すように、プラズマ酸窒化法により、溝１０９の底部に、ゲート絶縁膜１１０として薄いシリコン酸窒化膜を形成する。
次に、図３（ｇ）に示すように、ＣＶＤ法により、全面に導電膜として、リン（Ｐ）を含有したタングステンシリサイド膜（以下、ＷＳｉＰ膜と表す）１１１を堆積する。このＷＳｉＰ膜１１１の仕事関数は４．３ｅＶ以下である。ソースガスとしては、例えば、Ｗ（ＣＯ）6 、ＳｉＨ4 及びＰＨ3 を用いる。Ｗシリサイド膜にＰを含有させることで、Ｐを含有していないＷシリサイド膜よりも仕事関数を下げることができる。
次に、図３（ｈ）に示すように、ｎ型ＭＩＳ領域をフォトレジスト膜１１２で覆う。すなわち、ｎ型ＭＩＳ領域に形成されたＷＳｉＰ膜（第１の導電部）上には保護部としてフォトレジスト膜１１２が形成され、ｐ型ＭＩＳ領域に形成されたＷＳｉＰ膜（第２の導電部）上にはフォトレジスト膜１１２が形成されていない構造が形成される。
次に、図３（ｉ）に示すように、フォトレジスト膜１１２で覆われていないＷＳｉＰ膜１１１上に、電解メッキ法によりＰｔ膜１１３（第３の導電部）を形成する。このＰｔ膜１１３の仕事関数は５．０ｅＶ程度である。メッキ液にはＰｔ(ＮＨ3)2(ＮＯ2)2 を使用し、メッキ槽の温度を６０〜８０℃、メッキ液のｐＨを１〜４、電流密度を０．２〜４Ａ／ｃｍ2 とする。
メッキ法を用いずに、ＣＶＤ法やＰＶＤ法によってＰｔ膜を形成した場合には、フォトレジスト膜などの有機材料膜上にもＰｔ膜が形成される。しかしながら、２００℃以上の高温やプラズマダメージに耐えられる有機材料はあまりない。また、フォトレジスト膜とＰｔ膜との密着性が悪く、膜剥がれ等の問題も発生しやすい。
また、ＷＳｉＰ膜上全体にＰｔ膜を形成した後に、ｎ型ＭＩＳ領域にフォトレジスト膜を形成し、ｐ型ＭＩＳ領域のＰｔ膜をドライエッチングによって除去する方法も考えられる。しかしながら、Ｐｔ膜等の貴金属のハロゲン化合物は蒸気圧が低いため、ドライエッチングが難しい。そのため、微細パターンの加工は困難である。
本実施形態によれば、メッキ法を用いるため、導電性の領域にのみ、すなわちＷＳｉＰ膜が露出した領域にのみＰｔ膜を形成することができる。また、２００℃未満の温度で且つプラズマに曝すことなく、Ｐｔ膜を形成することができる。したがって、上述したような問題を回避することが可能である。
次に、図４（ｊ）に示すように、フォトレジスト膜１１２を除去した後、５００℃程度の温度で加熱処理を行う。これにより、Ｐｔ膜１１３中のＰｔがＷＳｉＰ膜１１１の底部まで拡散する、すなわちＰｔがＷＳｉＰ膜１１１とゲート絶縁膜１１０との界面近傍まで拡散する。その結果、ｐ型ＭＩＳ領域には、Ｐｔ、Ｗ、Ｓｉ及びＰが含有された膜（ＰｔＷＳｉＰ膜１１４）が形成される。また、Ｐｔ膜１１３とＷＳｉＰ膜１１１との熱反応により、ＷＳｉＰ膜１１１中のＳｉが吸い出され、ＰｔＷＳｉＰ膜１１４のＳｉ含有率がＰｔ膜１１１のＳｉ含有率よりも低くなる。Ｗの仕事関数は４．９ｅＶ程度、Ｐｔ膜１１３の仕事関数は５．０ｅＶ程度といずれも高い。したがって、ＰｔＷＳｉＰ膜１１４の少なくとも底部（少なくともＰｔＷＳｉＰ膜１１４とゲート絶縁膜１１０との界面近傍）の仕事関数は、４．８ｅＶ程度以上となる。
次に、図４（ｋ）に示すように、ＣＭＰ法によって、溝外のＷＳｉＰ膜１１１及びＰｔＷＳｉＰ膜１１４を除去する。これにより、ｎ型ＭＩＳ領域にはＷＳｉＰ膜１１１で形成されたゲート電極が、ｐ型ＭＩＳ領域にはＰｔＷＳｉＰ膜１１４で形成されたゲート電極が形成される。
このようにして、ｎ型ＭＩＳトランジスタのゲート電極に仕事関数が低いＷＳｉＰ膜１１１を用い、ｐ型ＭＩＳトランジスタのゲート電極にＷＳｉＰ膜よりも仕事関数の高いＰｔＷＳｉＰ膜１１４を用いたＣＭＯＳトランジスタを得ることができる。
以上のように、本実施形態によれば、ｎ型ＭＩＳ領域に形成されたＷＳｉＰ膜（第１の導電部）をフォトレジスト膜で保護し、メッキ法を用いることにより、ｐ型ＭＩＳ領域に形成されたＷＳｉＰ膜（第２の導電部）上に選択的にＰｔ膜（第３の導電部）を形成することができる。また、メッキ法を用いるため、フォトレジスト膜に悪影響を与えることなく低温でＰｔ膜を形成することができる。したがって、それまでに形成された構造に悪影響を与えることなく、Ｐｔ膜を形成することが可能である。そして、このようにして得られたＰｔ膜中のＰｔ原子をＷＳｉＰ膜に拡散させることで、ｐ型ＭＩＳ領域のゲート電極の仕事関数を高くすることができる。よって、特性及び信頼性に優れたデュアルメタルゲート構造の半導体装置を得ることが可能となる。
図５（ａ）〜図６（ｄ）は、本実施形態の第１の変形例に係る半導体装置の製造方法を模式的に示した断面図である。なお、上述した実施形態の構成要素に対応する構成要素には同一の参照番号を付し、それらの詳細な説明は省略する。
まず、上述した実施形態と同様にして、図２（ｆ）までの工程を行う。
次に、図５（ａ）に示すように、ゲート絶縁膜１１０及び層間絶縁膜１０８上に、ＷＳｉＰ膜１１１をＣＶＤ法により形成する。ただし、ＷＳｉＰ膜１１１を溝１０９に沿って薄く形成し、ＷＳｉＰ膜１１１で溝１０９を完全に埋めないようにする。
次に、図５（ｂ）に示すように、ｎ型ＭＩＳ領域をフォトレジスト膜１１２で覆う。すなわち、ｎ型ＭＩＳ領域に形成されたＷＳｉＰ膜上には保護部としてフォトレジスト膜１１２が形成され、ｐ型ＭＩＳ領域に形成されたＷＳｉＰ膜上にはフォトレジスト膜１１２が形成されていない構造が形成される。次に、フォトレジスト膜１１２で覆われていないＷＳｉＰ膜１１１上に、電解メッキ法によりＰｔ膜１１３を形成する。このときのメッキ条件は、上述した実施形態と同様である。
次に、図６（ｃ）に示すように、フォトレジスト膜１１２を除去した後、５００℃程度の温度で加熱処理を行う。これにより、上述した実施形態と同様にして、ｐ型ＭＩＳ領域に、仕事関数が４．８ｅＶ程度以上のＰｔＷＳｉＰ膜１１４が形成される。本変形例では、ＷＳｉＰ膜１１１を薄くすることで、Ｐｔをゲート絶縁膜近傍まで拡散させやすくすることが可能である。
次に、図６（ｄ）に示すように、全面に高導電性金属膜（Ａｌ膜、Ｃｕ膜、Ａｇ膜等）１１５を堆積する。さらにＣＭＰ法によって、溝外のＷＳｉＰ膜１１１、ＰｔＷＳｉＰ膜１１４及び高導電性金属膜１１５を除去する。これにより、ｎ型ＭＩＳ領域にはＷＳｉＰ膜１１１及び高導電性金属膜１１５の積層膜で形成されたゲート電極が、ｐ型ＭＩＳ領域にはＰｔＷＳｉＰ膜１１４で形成されたゲート電極が形成される。
図７は、本実施形態の第２の変形例に係る半導体装置を模式的に示した断面図である。
上述した第１の変更例では、図５（ｂ）の工程においてｐ型ＭＩＳ領域の溝１０９をＰｔ膜１１３で完全に埋めるようにしたが、Ｐｔ膜１１３を薄く形成し、Ｐｔ膜１１３で溝１０９を完全に埋めないようにしてもよい。この場合には、図
７に示すように、ｎ型ＭＩＳ領域にはＷＳｉＰ膜１１１及び高導電性金属膜１１５の積層膜で形成されたゲート電極が、ｐ型ＭＩＳ領域にはＰｔＷＳｉＰ膜１１４及び高導電性金属膜１１５の積層膜で形成されたゲート電極が形成される。したがって、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタともに、ゲート電極を低抵抗化することができる。
（実施形態２）
図８（ａ）〜図９（ｅ）は、本発明の第２の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。なお、第１の実施形態の構成要素に対応する構成要素には同一の参照番号を付し、それらの詳細な説明は省略する。
まず、第１の実施形態と同様にして、図２（ｅ）までの工程を行う。
次に、図８（ａ）に示すように、ゲート絶縁膜１１０として、ＣＶＤ法によりＨｆＯ2 膜を形成する。
次に、図８（ｂ）に示すように、導電膜としてＴａＮ膜１２１を、ＣＶＤ法により全面に堆積する。このＴａＮ膜１２１の仕事関数は４．３ｅＶ以下である。続いて、ＣＭＰ法によって、溝外のゲート絶縁膜１１０及びＴａＮ膜１２１を除去する。
次に、図８（ｃ）に示すように、ｎ型ＭＩＳ領域をフォトレジスト膜１１２で覆う。すなわち、ｎ型ＭＩＳ領域に形成されたＴａＮ膜１２１（第１の導電部）上には保護部としてフォトレジスト膜１１２が形成され、ｐ型ＭＩＳ領域に形成されたＴａＮ膜１２１（第２の導電部）上にはフォトレジスト膜１１２が形成されていない構造が形成される。
次に、図９（ｄ）に示すように、フォトレジスト膜１１２で覆われていないＴａＮ膜１２１上に、無電解メッキ法によりＰｄ膜１２２（第３の導電部）を形成する。このＰｄ膜１２２の仕事関数は５．０ｅＶ程度である。メッキ液にはＰｄＳＯ4 を使用し、メッキ槽の温度を６０〜８０℃、メッキ液のｐＨを１〜４とする。このようにメッキ法を用いることにより、導電性の領域にのみ、すなわちＴａＮ膜１２１が露出した領域にのみＰｄ膜１２２を形成することができる。また、フォトレジスト膜１１２に悪影響を与えない低い温度でＰｄ膜１２２を形成することができる。
次に、図９（ｅ）に示すように、フォトレジスト膜１１２を除去した後、５００℃程度の温度で加熱処理を行う。これにより、Ｐｄ膜１２２中のＰｄがＴａＮ膜１２１の底部まで拡散する、すなわちＰｄがＴａＮ膜１２１とゲート絶縁膜１１０との界面近傍まで拡散する。その結果、ｐ型ＭＩＳ領域には、Ｐｄが含有されたＴａＮ膜１２３が形成される。したがって、Ｐｄが含有されたＴａＮ膜１２３の少なくとも底部（少なくとも、Ｐｄが含有されたＴａＮ膜１２３とゲート絶縁膜１１０との界面近傍）の仕事関数は４．８ｅＶ程度以上となる。その後、ＣＭＰ法によって平坦化を行う。これにより、ｎ型ＭＩＳ領域にはＴａＮ膜１２１で形成されたゲート電極が、ｐ型ＭＩＳ領域にはＰｄが含有されたＴａＮ膜１２３で形成されたゲート電極が形成される。
このようにして、ｎ型ＭＩＳトランジスタには仕事関数が低いゲート電極を用い、ｐ型ＭＩＳトランジスタには仕事関数の高いゲート電極を用いたＣＭＯＳトランジスタを得ることができる。
なお、Ｐｄ膜を無電解メッキによって形成する際に、還元剤としてジメチルアンミンボラン（ＤＭＡＢ：(ＣＨ3)2ＮＨＢＨ3）などのホウ素化合物を用いて、Ｂを含有したＰｄ膜を形成するようにしてもよい。この場合には、４．８ｅＶ以上の仕事関数を有するＢもＰｄと同時に、ゲート絶縁膜近傍まで拡散させることが可能であり、ｐ型ＭＩＳトランジスタのゲート電極の仕事関数をより高めることが可能である。
以上のように、本実施形態においても第１の実施形態と同様、メッキ法によって形成された上層側の導電部（第３の導電部）から下層側の導電部（第２の導電部）に金属元素を拡散させることにより、特性及び信頼性に優れたデュアルメタルゲート構造の半導体装置を得ることが可能となる。
（実施形態３）
図１０（ａ）〜図１２（ｇ）は、本発明の第３の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
まず、図１０（ａ）に示すように、素子分離領域２０１を有した単結晶シリコン基板（半導体基板）２００上に、ゲート絶縁膜２０２を形成する。続いて、ゲート絶縁膜２０２上に、ＣＶＤ法によりＷＳｉ膜２０３を堆積する。このＷＳｉ膜２０３の仕事関数は４．３ｅＶ以下である。ソースガスには、ＷＦ6 及びＳｉＨ4 を用いる。さらに、ＷＳｉ膜２０３上にＣＶＤ法によりシリコン窒化膜２０４を形成する。
次に、図１０（ｂ）に示すように、シリコン窒化膜２０４及びＷＳｉ膜２０３を異方性エッチングによってパターニングして、電極構造を形成する。続いて、ｎ型ＭＩＳ領域にはＡｓ+ イオンをイオン注入し、ｐ型ＭＩＳ領域にはＢ+ イオンをイオン注入する。さらに、８００℃、５秒の熱処理を施すことによって、ソース・ドレイン領域の一部となる拡散層２０５を形成する。
次に、図１０（ｃ）に示すように、シリコン酸化膜２０６及びシリコン窒化膜２０７を堆積した後、エッチバックを行い、電極構造の側壁に選択的にシリコン窒化膜２０６及びシリコン酸化膜２０７を残す。続いて、ｎ型ＭＩＳ領域にはＰ+ イオンをイオン注入し、ｐ型ＭＩＳ領域にはＢ+ イオンをイオン注入する。さらに、９００℃、５秒の熱処理を施すことによって、ソース・ドレイン領域の一部となる拡散層２０８を形成する。
次に、図１１（ｄ）に示すように、層間絶縁膜２０９を全面に堆積する。その後、化学的機械的研磨（ＣＭＰ）によって層間絶縁膜２０９を平坦化し、シリコン窒化膜２０４の表面を露出させる。
次に、図１１（ｅ）に示すように、ｐ型ＭＩＳ領域のシリコン窒化膜２０４を除去する。これにより、ｎ型ＭＩＳ領域に形成されたＷＳｉ膜（第１の導電部）２０３上には保護部としてシリコン窒化膜２０４が形成され、ｐ型ＭＩＳ領域に形成されたＷＳｉ膜２０３（第２の導電部）上にはシリコン窒化膜２０４が形成されていない構造が形成される。
次に、図１２（ｆ）に示すように、シリコン窒化膜２０４で覆われていないＷＳｉ膜２０３上に、無電解メッキ法によりＮｉ膜２１０（第３の導電部）を形成する。このＮｉ膜２１０の仕事関数は４．８ｅＶ程度以上である。メッキ液にはＮｉＳＯ4 を使用し、メッキ槽の温度を６０〜８０℃、メッキ液のｐＨを５〜１０とする。このようにメッキ法を用いることにより、導電性の領域にのみ、すなわちＷＳｉ膜２０３が露出した領域にのみＮｉ膜２１０を形成することができる。
次に、図１２（ｇ）に示すように、５００℃程度の温度で加熱処理を行う。これにより、Ｎｉ膜２１０中のＮｉがＷＳｉ膜２０３の底部まで拡散する、すなわちＮｉがＷＳｉ膜２０３とゲート絶縁膜２０２との界面近傍まで拡散する。その結果、ｐ型ＭＩＳ領域には、Ｎｉが含有されたＷＳｉ膜２１１が形成される。したがって、Ｎｉが含有されたＷＳｉ膜２１１の少なくとも底部（少なくとも、Ｎｉが含有されたＷＳｉ膜２１１とゲート絶縁膜２０２との界面近傍）の仕事関数は４．８ｅＶ程度以上となる。その後、ＣＭＰ法によって平坦化を行う。これにより、ｎ型ＭＩＳ領域にはＷＳｉ膜２０３で形成されたゲート電極が、ｐ型ＭＩＳ領域にはＮｉが含有されたＷＳｉ膜２１１で形成されたゲート電極が形成される。
このようにして、ｎ型ＭＩＳトランジスタには仕事関数が低いゲート電極を用い、ｐ型ＭＩＳトランジスタには仕事関数の高いゲート電極を用いたＣＭＯＳトランジスタを得ることができる。
以上のように、本実施形態においても第１の実施形態と同様、メッキ法によって形成された上層側の導電部から下層側の導電部に金属元素を拡散させることにより、特性及び信頼性に優れたデュアルメタルゲート構造の半導体装置を得ることが可能となる。
（実施形態４）
図１３（ａ）〜図１４（ｅ）は、本発明の第４の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。なお、第１の実施形態の構成要素に対応する構成要素には同一の参照番号を付し、それらの詳細な説明は省略する。
まず、第１の実施形態と同様にして、図２（ｅ）までの工程を行う。
次に、図１３（ａ）に示すように、プラズマ酸窒化法により、溝１０９の底部に、ゲート絶縁膜１１０として薄いシリコン酸窒化膜を形成する。
次に、図１３（ｂ）に示すように、導電膜としてＷ膜１３１を、ＣＶＤ法により全面に堆積する。このＷ膜１３１の仕事関数は４．８ｅＶ以上である。
次に、図１３（ｃ）に示すように、ｐ型ＭＩＳ領域をフォトレジスト膜１３２で覆う。すなわち、ｐ型ＭＩＳ領域に形成されたＷ膜１３１（第１の導電部）上には保護部としてフォトレジスト膜１３２が形成され、ｎ型ＭＩＳ領域に形成されたＷ膜１３１（第２の導電部）上にはフォトレジスト膜１３２が形成されていない構造が形成される。
次に、フォトレジスト膜１３２で覆われていないＷ膜１３１上に、無電解メッキ法によりＩｎ膜１３３（第３の導電部）を形成する。このＩｎ膜１３３の仕事関数は４．１ｅＶ程度である。メッキ液にはＩｎ2(ＳＯ4)3を使用し、メッキ槽の温度を６０〜８０℃、メッキ液のｐＨを８〜９とする。このようにメッキ法を用いることにより、導電性の領域にのみ、すなわちＷ膜１３１が露出した領域にのみＩｎ膜１３３を形成することができる。また、フォトレジスト膜１３２に悪影響を与えない低い温度でＩｎ膜１３３を形成することができる。
次に、図１４（ｄ）に示すように、フォトレジスト膜１３２を除去した後、５００℃程度の温度で加熱処理を行う。これにより、Ｉｎ膜１３３中のＩｎがＷ膜１３１の底部まで拡散する、すなわちＩｎがＷ膜１３１とゲート絶縁膜１１０との界面近傍まで拡散する。その結果、ｎ型ＭＩＳ領域には、Ｉｎが含有されたＷ膜１３４が形成される。したがって、Ｉｎが含有されたＷ膜１３４の少なくとも底部（少なくとも、Ｉｎが含有されたＷ膜１３４とゲート絶縁膜１１０との界面近傍）の仕事関数は４．３ｅＶ程度以下となる。
その後、図１４（ｅ）に示すように、ＣＭＰ法によって平坦化を行う。これにより、ｐ型ＭＩＳ領域にはＷ膜１３１で形成されたゲート電極が、ｎ型ＭＩＳ領域にはＩｎが含有されたＷ膜１３４で形成されたゲート電極が形成される。
このようにして、ｎ型ＭＩＳトランジスタには仕事関数が低いゲート電極を用い、ｐ型ＭＩＳトランジスタには仕事関数の高いゲート電極を用いたＣＭＯＳトランジスタを得ることができる。
以上のように、本実施形態においても第１の実施形態と同様、メッキ法によって形成された上層側の導電部から下層側の導電部に金属元素を拡散させることにより、特性及び信頼性に優れたデュアルメタルゲート構造の半導体装置を得ることが可能となる。
なお、Ｉｎ膜を無電解メッキによって形成する際に、還元剤として燐化合物を用いて、Ｐを含有したＩｎ膜を形成するようにしてもよい。この場合には、３．８ｅＶ以下の仕事関数を有するＰもＩｎと同時に、ゲート絶縁膜近傍まで拡散させることが可能であり、ｎ型ＭＩＳトランジスタのゲート電極の仕事関数をより低くすることが可能である。
また、本実施形態においても、導電型（ｐ型及びｎ型）を逆にすることで、第１の実施形態の第１の変更例及び第２の変更例と同様の構造を採用することが可能である。
（実施形態５）
図１５（ａ）〜図１６（ｄ）は、本発明の第５の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。なお、第１の実施形態の構成要素に対応する構成要素には同一の参照番号を付し、それらの詳細な説明は省略する。
まず、第１の実施形態と同様にして、図２（ｅ）までの工程を行う。
次に、図１５（ａ）に示すように、ゲート絶縁膜１１０として、ＣＶＤ法によりＬａ2Ｏ3 膜を形成する。
次に、図１５（ｂ）に示すように、導電膜としてＭｏ膜１４１を、ＣＶＤ法により全面に堆積する。このＭｏ膜１４１の仕事関数は４．８ｅＶ以上である。続いて、ＣＭＰ法によって、溝外のゲート絶縁膜１１０及びＭｏ膜１４１を除去する。
次に、図１６（ｃ）に示すように、ｐ型ＭＩＳ領域をフォトレジスト膜１３２で覆う。すなわち、ｐ型ＭＩＳ領域に形成されたＭｏ膜１４１（第１の導電部）上には保護部としてフォトレジスト膜１３２が形成され、ｎ型ＭＩＳ領域に形成されたＭｏ膜１４１（第２の導電部）上にはフォトレジスト膜１３２が形成されていない構造が形成される。
次に、フォトレジスト膜１３２で覆われていないＭｏ膜１４１上に、電解メッキ法によりＴｌ膜１４２（第３の導電部）を形成する。このＴｌ膜１４２の仕事関数は３．８ｅＶ程度である。メッキ液にはＴｌＣｌ2 を使用する。このようにメッキ法を用いることにより、導電性の領域にのみ、すなわちＭｏ膜１４１が露出した領域にのみＴｌ膜１４２を形成することができる。また、フォトレジスト膜１３２に悪影響を与えない低い温度でＴｌ膜１４２を形成することができる。
次に、図１６（ｄ）に示すように、フォトレジスト膜１３２を除去した後、５００℃程度の温度で加熱処理を行う。これにより、Ｔｌ膜１４２中のＴｌがＭｏ膜１４１の底部まで拡散する、すなわちＴｌがＭｏ膜１４１とゲート絶縁膜１１０との界面近傍まで拡散する。その結果、ｎ型ＭＩＳ領域には、Ｔｌが含有されたＭｏ膜１４３が形成される。したがって、Ｔｌが含有されたＭｏ膜１４３の少なくとも底部（少なくとも、Ｔｌが含有されたＭｏ膜１４３とゲート絶縁膜１１０との界面近傍）の仕事関数は４．３ｅＶ程度以下となる。その後、ＣＭＰ法によって平坦化を行う。これにより、ｐ型ＭＩＳ領域にはＭｏ膜１４１で形成されたゲート電極が、ｎ型ＭＩＳ領域にはＴｌが含有されたＭｏ膜１４３で形成されたゲート電極が形成される。
このようにして、ｎ型ＭＩＳトランジスタには仕事関数が低いゲート電極を用い、ｐ型ＭＩＳトランジスタには仕事関数の高いゲート電極を用いたＣＭＯＳトランジスタを得ることができる。
以上のように、本実施形態においても第１の実施形態と同様、メッキ法によって形成された上層側の導電部から下層側の導電部に金属元素を拡散させることにより、特性及び信頼性に優れたデュアルメタルゲート構造の半導体装置を得ることが可能となる。
（実施形態６）
図１７（ａ）〜図１９（ｇ）は、本発明の第６の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
まず、図１７（ａ）に示すように、素子分離領域２０１を有した単結晶シリコン基板（半導体基板）２００上に、ゲート絶縁膜２０２を形成する。続いて、ゲート絶縁膜２０２上に、ＣＶＤ法によりＷ膜２２３を堆積する。このＷ膜２２３の仕事関数は４．８ｅＶ以上である。ソースガスには、ＷＦ6 及びＨ2 を用いる。さらに、Ｗ膜２２３上にＣＶＤ法によりシリコン窒化膜２０４を形成する。
次に、図１７（ｂ）に示すように、シリコン窒化膜２０４及びＷ膜２２３を異方性エッチングによってパターニングして、電極構造を形成する。続いて、ｎ型ＭＩＳ領域にはＡｓ+ イオンをイオン注入し、ｐ型ＭＩＳ領域にはＢ+ イオンをイオン注入する。さらに、１０００℃、５秒の熱処理を施すことによって、ソース・ドレイン領域の一部となる拡散層２０５を形成する。
次に、図１８（ｃ）に示すように、シリコン酸化膜２０６及びシリコン窒化膜２０７を堆積した後、エッチバックを行い、電極構造の側壁に選択的にシリコン窒化膜２０６及びシリコン酸化膜２０７を残す。続いて、ｎ型ＭＩＳ領域にはＰ+ イオンをイオン注入し、ｐ型ＭＩＳ領域にはＢ+ イオンをイオン注入する。さらに、９５０℃、１０秒の熱処理を施すことによって、ソース・ドレイン領域の一部となる拡散層２０８を形成する。
次に、図１８（ｄ）に示すように、層間絶縁膜２０９を全面に堆積する。その後、化学的機械的研磨（ＣＭＰ）によって層間絶縁膜２０９を平坦化し、シリコン窒化膜２０４の表面を露出させる。
次に、図１８（ｅ）に示すように、ｎ型ＭＩＳ領域のシリコン窒化膜２０４を除去する。これにより、ｐ型ＭＩＳ領域に形成されたＷ膜（第１の導電部）２２３上には保護部としてシリコン窒化膜２０４が形成され、ｎ型ＭＩＳ領域に形成されたＷ膜２２３（第２の導電部）上にはシリコン窒化膜２０４が形成されていない構造が形成される。
次に、図１９（ｆ）に示すように、シリコン窒化膜２０４で覆われていないＷ膜２２３上に、無電解メッキ法によりＩｎ膜２３０（第３の導電部）を形成する。このＩｎ膜２３０の仕事関数は４．３ｅＶ程度以下である。メッキ液にはＩｎＣｌ2 を使用する。このようにメッキ法を用いることにより、導電性の領域にのみ、すなわちＷ膜２２３が露出した領域にのみＩｎ膜２３０を形成することができる。
次に、図１９（ｇ）に示すように、５００℃程度の温度で加熱処理を行う。これにより、Ｉｎ膜２３０中のＩｎがＷ膜２２３の底部まで拡散する、すなわちＩｎがＷ膜２２３とゲート絶縁膜２０２との界面近傍まで拡散する。その結果、ｎ型ＭＩＳ領域には、Ｉｎが含有されたＷ膜２３１が形成される。したがって、Ｉｎが含有されたＷ膜２３１の少なくとも底部（少なくとも、Ｉｎが含有されたＷ膜２３１とゲート絶縁膜２０２との界面近傍）の仕事関数は４．３ｅＶ程度以下となる。その後、ＣＭＰ法によって平坦化を行う。これにより、ｐ型ＭＩＳ領域にはＷ膜２２３で形成されたゲート電極が、ｎ型ＭＩＳ領域にはＩｎが含有されたＷ膜２３１で形成されたゲート電極が形成される。
このようにして、ｎ型ＭＩＳトランジスタには仕事関数が低いゲート電極を用い、ｐ型ＭＩＳトランジスタには仕事関数の高いゲート電極を用いたＣＭＯＳトランジスタを得ることができる。
以上のように、本実施形態においても第１の実施形態と同様、メッキ法によって形成された上層側の導電部から下層側の導電部に金属元素を拡散させることにより、特性及び信頼性に優れたデュアルメタルゲート構造の半導体装置を得ることが可能となる。
（実施形態７）
まず、図２０〜図２３を参照して本実施形態の原理について説明する。
まず、図２０（ａ）に示すように、シリコン基板１０上に厚さ２．５ｎｍのゲート絶縁膜１１を形成した。その後、ＣＶＤ法により厚さ５０ｎｍのＷＳｉ膜１２を形成した。
次に、ＰｄＳＯ4 をメッキ液として用い、メッキ槽の温度を６０〜８０℃、メッキ液のｐＨを１〜４として、無電解メッキ法によりＷＳｉ膜１２上にＰｄ膜を形成した。
ＷＳｉ膜上にＰｄ膜を形成した後の表面状態を観察したところ、図２４に示すように、Ｐｄ膜はＷＳｉ膜の表面上にコンフォーマルに形成されず、Ｐｄが粒状に析出している場合があった。Ｐｄ結晶粒とＷＳｉ膜との界面を分析したところ、Ｐｄ結晶粒とＷＳｉ膜との間の領域にはシリコン酸化膜が存在しないが、それ以外の領域では、ＷＳｉ膜の表面にシリコン酸化膜が形成されていることがわかった。これは、メッキ液中でＷＳｉ中のシリコンが酸化されるためと考えられる。
メッキを行うためには、メッキ材料と被メッキ材料との間で電子が移動することが必要である。ＷＳｉ膜の表面にシリコン酸化膜が形成されると、そのような電子の移動が妨げられてしまう。一方、シリコン酸化膜が形成される前にＷＳｉ膜の表面にＰｄ粒が形成されると、Ｐｄ粒の表面はシリコン酸化膜で覆われることは無い。したがって、メッキ液中のＰｄは、シリコン酸化膜で覆われたＷＳｉ膜表面よりも、初期段階で形成されたＰｄ核へ付着しやすい。その結果、図２０（ｂ）に示すように、最終的には大きなＰｄ結晶粒１４が形成され、シリコン酸化膜１３が形成された領域にはＰｄ膜がほとんど形成されない。
次に、図２１（ａ）及び図２１（ｂ）の場合について説明する。
まず、図２１（ａ）に示すように、シリコン基板１０上に厚さ２．５ｎｍのゲート絶縁膜１１を形成した。その後、ＣＶＤ法により厚さ５０ｎｍのＷ膜２１を形成した。
次に、図２１（ｂ）に示すように、ＰｄＳＯ4 をメッキ液として用い、メッキ槽の温度を６０〜８０℃、メッキ液のｐＨを１〜４として、無電解メッキ法によりＰｄ膜２２を形成した。この場合には、Ｗ膜２１の表面には酸化膜は形成されなかった。これは、Ｗ膜２１にはシリコンが含まれていないため、及びタングステン酸化物はメッキ液で溶解するためである。その結果、ＰｄとＷとの置換反応が速やかに進み、Ｐｄ膜２２がコンフォーマルに形成された。
以上のことから、メッキ液中において被メッキ膜の表面に安定な酸化膜が形成されるおそれがあり、このような場合には不均一なメッキ膜が形成されてしまうことがわかった。なお、このような現象は、ＷＳｉに限らず、ＴａＮやＮｂＮについても生じ得る。この場合には、タンタル酸化膜やニオブ酸化膜が形成され、これらの安定な酸化膜によって均一なメッキ膜の形成が阻害される。また、Ｐｄ膜の代わりにＰｔ膜を用いた場合にも、このような現象は生じる。
次に、図２２（ａ）及び図２２（ｂ）の場合について説明する。
まず、図２２（ａ）に示すように、シリコン基板１０上に厚さ２．５ｎｍのゲート絶縁膜１１を形成した。その後、ＣＶＤ法により厚さ２５ｎｍのＷＳｉ膜１２を形成した。さらに、ＷＳｉ膜１２上に、ＰＶＤ法によって厚さ２５ｎｍのＷ膜２１を形成した。
次に、図２２（ｂ）に示すように、ＰｄＳＯ4 をメッキ液として用い、メッキ槽の温度を６０〜８０℃、メッキ液のｐＨを１〜４として、無電解メッキ法によりＰｄ膜２２を形成した。その結果、Ｗ膜２１がＰｄ膜２２に置換され、ＷＳｉ膜１２上にコンフォーマルなＰｄ膜２２が形成された。
なお、置換メッキ量は、メッキ条件、例えばメッキ時間やメッキ液の濃度などに依存する。したがって、メッキ条件を調整することみより、Ｗ膜の全てをＰｄ膜で置換してもよいし、Ｗ膜の一部をＰｄ膜で置換してもよい。
次に、図２３（ａ）及び図２３（ｂ）の場合について説明する。
まず、図２３（ａ）に示すように、シリコン基板１０上に厚さ２．５ｎｍのゲート絶縁膜１１を形成した。その後、ＣＶＤ法によりＷＳｉ膜３１を形成した。このＷＳｉ膜３１は、ＷとＳｉの組成比を膜厚方向に徐々に変化させたものであり、ＷＳｉ膜３１の下面近傍では、Ｗ／Ｓｉ＝１／２程度、ＷＳｉ膜３１の上面近傍では、ほぼＷ／Ｓｉ＝１／０となるようにした。
次に、図２３（ｂ）に示すように、ＰｄＳＯ4 をメッキ液として用い、メッキ槽の温度を６０〜８０℃、メッキ液のｐＨを１〜４として、無電解メッキ法によりＰｄ膜２２を形成した。その結果、Ｗ／Ｓｉ組成比が１以上の領域においてＷとＰｄの置換反応が進むことがわかった。
なお、Ｗ／Ｓｉ組成比を膜厚方向に徐々に変化させた場合には、ＷＳｉ膜３１の仕事関数は膜厚方向で変化する。しかしながら、ゲート電極の実質的な仕事関数（ＭＩＳトランジスタの電気特性（しきい電圧）を決める仕事関数）は、ゲート電極の底部近傍（ゲート電極とゲート絶縁膜との界面近傍）の仕事関数によって決まる。したがって、Ｗ／Ｓｉ組成比を膜厚方向で変化させた場合であっても、ＷＳｉ膜３１の底部近傍でＳｉの割合が大きければ（例えば、ＷＳｉ膜３１の底部近傍において、Ｓｉ／Ｗ組成比が２以上）、ゲート電極の実質的な仕事関数を低くすることは可能である。
以下、本実施形態の具体例について、図２５（ａ）〜図２６（ｅ）を参照して説明する。なお、第１の実施形態等の構成要素に対応する構成要素には同一の参照番号を付し、それらの詳細な説明は省略する。
まず、第１の実施形態と同様にして、図２（ｅ）までの工程を行う。
次に、図２５（ａ）に示すように、プラズマ酸窒化法により、溝１０９の底部に、ゲート絶縁膜１１０として薄いシリコン酸窒化膜を形成する。
次に、図２５（ｂ）に示すように、導電膜としてＷＳｉＰ膜１１１を、ＣＶＤ法により全面に堆積する。このＷＳｉＰ膜１１１の仕事関数は４．３ｅＶ以下である。ソースガスとしては、例えば、ＷＦ6 、ＳｉＨ2Ｃｌ2及びＰＨ5 を用いる。Ｗシリサイド膜にＰを含有させることで、Ｐを含有していないＷシリサイド膜よりも仕事関数を下げることができる。
次に、図２５（ｃ）に示すように、ＷＳｉＰ膜上に、厚さ１０ｎｍのＷ膜１５１をＣＶＤ法により堆積する。
次に、図２６（ｄ）に示すように、ｎ型ＭＩＳ領域をフォトレジスト膜１１２で覆う。すなわち、ｎ型ＭＩＳ領域に形成されたＷＳｉＰ膜１１１及びＷ膜１５１の積層膜（第１の導電部）上には保護部としてフォトレジスト膜１１２が形成され、ｐ型ＭＩＳ領域に形成されたＷＳｉＰ膜１１１及びＷ膜１５１の積層膜（第２の導電部）上にはフォトレジスト膜１１２が形成されていない構造が形成される。
次に、電解メッキ法により、フォトレジスト膜１１２で覆われていない領域にＰｔ膜（仕事関数は５．０ｅＶ程度）１５２（第３の導電部）を形成する。すなわち、メッキ液中において、Ｗ膜１５１の上側部分がＰｔ膜１５２に置換される。なお、Ｗ膜１５１全体をＰｔ膜１５２で置換してもよい。メッキ液には（Ｐｔ(ＮＨ3)2(ＮＯ2)2）を使用し、メッキ槽の温度を６０〜８０℃、メッキ液のｐＨを１〜４、電流密度を０．２〜４Ａ／ｃｍ2 とする。
次に、図２６（ｅ）に示すように、フォトレジスト膜１１２を除去した後、５００℃程度の温度で加熱処理を行う。これにより、Ｐｔ膜１５２中のＰｔがＷＳｉＰ膜１１１の底部まで拡散する、すなわちＰｔがＷＳｉＰ膜１１１とゲート絶縁膜１１０との界面近傍まで拡散する。その結果、ｐ型ＭＩＳ領域には、Ｐｔ、Ｗ、Ｓｉ及びＰが含有された膜（ＰｔＷＳｉＰ膜１５３）が形成される。また、Ｐｔ膜１５２とＷＳｉＰ膜１１１との熱反応により、ＷＳｉＰ膜１１１中のＳｉが吸い出され、ＰｔＷＳｉＰ膜１５３のＳｉ含有率がＰｔ膜１５２のＳｉ含有率よりも低くなる。Ｗ膜の仕事関数は４．９ｅＶ程度、Ｐｔ膜１５２の仕事関数は５．０ｅＶ程度といずれも高い。したがって、ＰｔＷＳｉＰ膜１５３の少なくとも底部（少なくともＰｔＷＳｉＰ膜１５３とゲート絶縁膜１１０との界面近傍）の仕事関数は、４．８ｅＶ程度以上となる。
次に、ＣＭＰ法によって、溝外のＷＳｉＰ膜１１１、Ｗ膜１５１及びＰｔＷＳｉＰ膜１５３を除去する。これにより、ｎ型ＭＩＳ領域にはＷＳｉＰ膜１１１で形成されたゲート電極が、ｐ型ＭＩＳ領域にはＰｔＷＳｉＰ膜１５３で形成されたゲート電極が形成される。
このようにして、ｎ型ＭＩＳトランジスタのゲート電極に仕事関数が低いＷＳｉＰ膜１１１を用い、ｐ型ＭＩＳトランジスタのゲート電極にＷＳｉＰ膜よりも仕事関数の高いＰｔＷＳｉＰ膜１５３を用いたＣＭＯＳトランジスタを得ることができる。
以上のように、本実施形態においても第１の実施形態と同様、メッキ法によって形成された上層側の導電部（第３の導電部）から下層側の導電部（第２の導電部）に金属元素を拡散させることにより、特性及び信頼性に優れたデュアルメタルゲート構造の半導体装置を得ることが可能となる。また、本実施形態では、ＷＳｉＰ膜上にＷ膜を形成することにより、メッキ液中でＷＳｉＰ膜表面に酸化膜が形成されることが防止される。したがって、Ｗ膜を容易にＰｔ膜で置換することができるため、平坦な良質のＰｔ膜を形成することができ、特性及び信頼性に優れた半導体装置を得ることが可能となる。
（実施形態８）
図２７（ａ）〜図２８（ｄ）は、本発明の第８の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。なお、第１の実施形態等の構成要素に対応する構成要素には同一の参照番号を付し、それらの詳細な説明は省略する。
まず、第１の実施形態と同様にして、図２（ｅ）までの工程を行う。
次に、図２７（ａ）に示すように、プラズマ酸窒化法により、溝１０９の底部に、ゲート絶縁膜１１０として薄いシリコン酸窒化膜を形成する。
次に、図２７（ｂ）に示すように、ゲート絶縁膜１１０及び層間絶縁膜１０８上に、ＴａＮ膜（仕事関数４．３ｅＶ以下）１６１をＣＶＤ法により形成する。ただし、ＴａＮ膜１６１を溝１０９に沿って薄く形成し、ＴａＮ膜１６１で溝１０９を完全に埋めないようにする。さらに、ＴａＮ膜１６１上に、ＣＶＤ法によってＭｏ膜１６２を形成する。
次に、図２８（ｃ）に示すように、ｎ型ＭＩＳ領域をフォトレジスト膜１１２で覆う。すなわち、ｎ型ＭＩＳ領域に形成されたＴａＮ膜１６１及びＭｏ膜１６２の積層膜（第１の導電部）上には保護部としてフォトレジスト膜１１２が形成され、ｐ型ＭＩＳ領域に形成されたＴａＮ膜１６１及びＭｏ膜１６２の積層膜（第２の導電部）上にはフォトレジスト膜１１２が形成されていない構造が形成される。
次に、無電解メッキ法により、フォトレジスト膜１１２で覆われていない領域にＰｄ膜（仕事関数は５．０ｅＶ程度）１６３（第３の導電部）を形成する。すなわち、メッキ液中において、Ｍｏ膜１６２がＰｄ膜１６３に置換される。メッキ液にはＰｄＳＯ4 を使用し、メッキ槽の温度を６０〜８０℃、メッキ液のｐＨを１〜４とする。
次に、図２８（ｄ）に示すように、フォトレジスト膜１１２を除去した後、５００℃程度の温度で加熱処理を行う。これにより、Ｐｄ膜１６３中のＰｄがＴａＮ膜１６１の底部まで拡散する、すなわちＰｄがＴａＮ膜１６１とゲート絶縁膜１１０との界面近傍まで拡散する。その結果、ｐ型ＭＩＳ領域には、Ｐｄが含有されたＴａＮ膜１６４が形成される。したがって、Ｐｄが含有されたＴａＮ膜１６４の少なくとも底部（少なくとも、Ｐｄが含有されたＴａＮ膜１６４とゲート絶縁膜１１０との界面近傍）の仕事関数は４．８ｅＶ程度以上となる。その後、ＣＭＰ法によって平坦化を行う。これにより、ｎ型ＭＩＳ領域にはＴａＮ膜１６１及びＭｏ膜１６２で形成されたゲート電極が、ｐ型ＭＩＳ領域にはＰｄが含有されたＴａＮ膜１６４及びＰｄ膜１６３で形成されたゲート電極が形成される。なお、ｎ型ＭＩＳトランジスタのゲート電極は、ＴａＮ膜１６１とＭｏ膜１６２の積層構造となるが、５００℃程度の加熱処理ではＭｏはＴａＮ膜１６１中を拡散することができない。したがって、ｎ型ＭＩＳトランジスタのゲート電極の底部近傍の仕事関数は上昇しない。
このようにして、ｎ型ＭＩＳトランジスタには仕事関数が低いゲート電極を用い、ｐ型ＭＩＳトランジスタには仕事関数の高いゲート電極を用いたＣＭＯＳトランジスタを得ることができる。
なお、Ｐｄ膜を無電解メッキによって形成する際に、還元剤としてジメチルアンミンボラン（ＤＭＡＢ：(ＣＨ3)2ＮＨＢＨ3）などのホウ素化合物を用いて、Ｂを含有したＰｄ膜を形成するようにしてもよい。この場合には、４．８ｅＶ以上の仕事関数を有するＢもＰｄと同時に、ゲート絶縁膜近傍まで拡散させることが可能であり、ｐ型ＭＩＳトランジスタのゲート電極の仕事関数をより高めることが可能である。
以上のように、本実施形態においても第７の実施形態と同様、特性及び信頼性に優れたデュアルメタルゲート構造の半体装置を得ることが可能となる。また、本実施形態によれば、ｎ型ＭＩＳトランジスタのゲート電極及びｐ型ＭＩＳトランジスタのゲート電極ともに、導電性の高い金属膜が上層側に積層されているため、ゲート電極全体の抵抗を下げることができる。
（実施形態９）
図２９（ａ）〜図３１（ｇ）は、本発明の第９の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
まず、図２９（ａ）に示すように、素子分離領域２０１を有した単結晶シリコン基板（半導体基板）２００上に、ゲート絶縁膜２０２を形成する。続いて、ゲート絶縁膜２０２上に、ＣＶＤ法によりＷＳｉ膜２４３を堆積する。ソースガスには、ＷＦ6 及びＳｉＨ2Ｃｌ2 を用いる。このＷＳｉ膜２４３は、Ｗ／Ｓｉ組成比を膜厚方向に徐々に変化させたものであり、ＷＳｉ膜２４３の下面近傍では、Ｗ／Ｓｉ＝１／２程度、ＷＳｉ膜２４３の上面近傍では、ほぼＷ／Ｓｉ＝１／０である。さらに、ＷＳｉ膜２４３上にＣＶＤ法によりシリコン窒化膜２０４を形成する。
次に、図２９（ｂ）に示すように、シリコン窒化膜２０４及びＷＳｉ膜２４３を異方性エッチングによってパターニングして、電極構造を形成する。続いて、ｎ型ＭＩＳ領域にはＡｓ+ イオンをイオン注入し、ｐ型ＭＩＳ領域にはＢ+ イオンをイオン注入する。さらに、８００℃、５秒の熱処理を施すことによって、ソース・ドレイン領域の一部となる拡散層２０５を形成する。
次に、図２９（ｃ）に示すように、シリコン酸化膜２０６及びシリコン窒化膜２０７を堆積した後、エッチバックを行い、電極構造の側壁に選択的にシリコン窒化膜２０６及びシリコン酸化膜２０７を残す。続いて、ｎ型ＭＩＳ領域にはＰ+ イオンをイオン注入し、ｐ型ＭＩＳ領域にはＢ+ イオンをイオン注入する。さらに、９００℃、５秒の熱処理を施すことによって、ソース・ドレイン領域の一部となる拡散層２０８を形成する。
次に、図３０（ｄ）に示すように、層間絶縁膜２０９を全面に堆積する。その後、化学的機械的研磨（ＣＭＰ）によって層間絶縁膜２０９を平坦化し、シリコン窒化膜２０４の表面を露出させる。
次に、図３０（ｅ）に示すように、ｐ型ＭＩＳ領域のシリコン窒化膜２０４を除去する。これにより、ｎ型ＭＩＳ領域に形成されたＷＳｉ膜（第１の導電部）２４３上には保護部としてシリコン窒化膜２０４が形成され、ｐ型ＭＩＳ領域に形成されたＷＳｉ膜２４３（第２の導電部）上にはシリコン窒化膜２０４が形成されていない構造が形成される。
次に、図３１（ｆ）に示すように、シリコン窒化膜２０４で覆われて領域に、無電解メッキ法によりＮｉ膜（仕事関数４．８ｅＶ程度以上）２５０（第３の導電部）を形成する。メッキ液にはＮｉＳＯ4 を使用し、メッキ槽の温度を６０〜８０℃、メッキ液のｐＨを５〜１０とする。このようにメッキ法を用いることにより、導電性の領域にのみ、すなわちＷＳｉ膜２４３が露出した領域にのみＮｉ膜２５０を形成することができる。また、Ｗ／Ｓｉ組成比が１以上の領域においてＷとＮｉの置換反応が進む。すなわち、メッキ液中において、ＷＳｉ膜２４３の上側部分がＮｉ膜２５０に置換される。
次に、図３１（ｇ）に示すように、５００℃程度の温度で加熱処理を行う。これにより、Ｎｉ膜２５０中のＮｉがＷＳｉ膜２４３の底部まで拡散する、すなわちＮｉがＷＳｉ膜２４３とゲート絶縁膜２０２との界面近傍まで拡散する。その結果、ｐ型ＭＩＳ領域には、Ｎｉが含有されたＷＳｉ膜２５１が形成される。したがって、Ｎｉが含有されたＷＳｉ膜２５１の少なくとも底部（少なくとも、Ｎｉが含有されたＷＳｉ膜２５１とゲート絶縁膜２０２との界面近傍）の仕事関数は４．８ｅＶ程度以上となる。その後、ＣＭＰ法によって平坦化を行う。これにより、ｎ型ＭＩＳ領域にはＷＳｉ膜２４３で形成されたゲート電極が、ｐ型ＭＩＳ領域にはＮｉが含有されたＷＳｉ膜２５１で形成されたゲート電極が形成される。
このようにして、ｎ型ＭＩＳトランジスタには仕事関数が低いゲート電極を用い、ｐ型ＭＩＳトランジスタには仕事関数の高いゲート電極を用いたＣＭＯＳトランジスタを得ることができる。
以上のように、本実施形態においても第７の実施形態と同様、特性及び信頼性に優れたデュアルメタルゲート構造の半導体装置を得ることが可能となる。
（実施形態１０）
図３２（ａ）〜図３４（ｉ）は、本発明の第１０の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。
まず、図３２（ａ）に示すように、素子分離領域２０１を有した単結晶シリコン基板（半導体基板）２００上に、ゲート絶縁膜（シリコン酸化膜）２０２を形成する。続いて、シリコン酸化膜２０２上に、多結晶シリコン膜２６３を堆積する。
次に、図３２（ｂ）に示すように、多結晶シリコン膜２６３を異方性エッチングし、ゲート構造を形成する。続いて、ｎ型ＭＩＳ領域にはＡｓ+ イオンをイオン注入し、ｐ型ＭＩＳ領域にはＢ+ イオンをイオン注入する。さらに、８００℃、５秒の熱処理を施すことによって、ソース・ドレイン領域の一部となる拡散層２０５を形成する。
次に、図３２（ｃ）に示すように、シリコン窒化膜２０６及びシリコン酸化膜２０７を全面に堆積する。その後、エッチバックを行い、ゲート構造の側壁上に選択的にシリコン窒化膜２０６及びシリコン酸化膜２０７を残す。続いて、ｎ型ＭＩＳ領域にはＰ+ イオンをイオン注入し、ｐ型ＭＩＳ領域にはＢ+ イオンをイオン注入する。さらに、８００℃、５秒の熱処理を施すことによって、ソース・ドレイン領域の一部となる拡散層２０８を形成する。
次に、図３３（ｄ）に示すように、層間絶縁膜２０９を全面に堆積する。その後、化学的機械的研磨（ＣＭＰ）によって層間絶縁膜２０９を平坦化し、多結晶シリコン膜２６３の表面を露出させる。
次に、図３３（ｅ）に示すように、Ｎｉ膜２７１をＰＶＤ法により全面に形成する。
次に、図３３（ｆ）に示すように、４００℃、３０秒間の熱処理によって、Ｎｉ膜２７１を多結晶シリコン膜２６３と反応させ、Ｎｉシリサイド膜（仕事関数４．８ｅＶ以上）２７２を形成する。未反応のＮｉ膜２７１は、例えば硫酸と過酸化水素水の混合液によって除去する。
次に、図３４（ｇ）に示すように、全面に厚さ１０ｎｍのＷ膜２７３をＰＶＤ法により形成する。さらに、ｐ型ＭＩＳ領域をフォトレジスト膜２７４で覆う。すなわち、ｐ型ＭＩＳ領域に形成されたＮｉシリサイド膜２７２及びＷ膜２７３の積層膜（第１の導電部）上には保護部としてフォトレジスト膜２７４が形成され、ｎ型ＭＩＳ領域に形成されたＮｉシリサイド膜２７２及びＷ膜２７３の積層膜（第２の導電部）上にはフォトレジスト膜２７４が形成されていない構造が形成される。
次に、図３４（ｈ）に示すように、無電解メッキ法により、フォトレジスト膜２７４で覆われていない領域にＩｎ膜（仕事関数４．１ｅＶ程度）２７５（第３の導電部）を形成する。すなわち、メッキ液中において、Ｗ膜２７３がＩｎ膜２７５に置換される。メッキ液にはＩｎ2(ＳＯ4)3 を使用し、メッキ槽の温度を６０〜８０℃、メッキ液のｐＨを８〜９とする。
次に、図３４（ｉ）に示すように、フォトレジスト膜２７４を除去した後、５００℃程度の温度で加熱処理を行う。これにより、Ｉｎ膜２７５中のＩｎがＮｉシリサイド膜２７２の底部まで拡散する、すなわちＩｎがＮｉシリサイド膜２７２とゲート絶縁膜２０２との界面近傍まで拡散する。その結果、ｎ型ＭＩＳ領域には、Ｉｎが含有されたＮｉシリサイド膜２７６が形成される。したがって、Ｉｎが含有されたＮｉシリサイド膜２７６の少なくとも底部（少なくとも、Ｉｎが含有されたＮｉシリサイド膜２７６とゲート絶縁膜２０２との界面近傍）の仕事関数は４．３ｅＶ程度以下となる。その後、ＣＭＰ法によって平坦化を行う。これにより、ｎ型ＭＩＳ領域にはＩｎが含有されたＮｉシリサイド膜２７６で形成されたゲート電極が、ｐ型ＭＩＳ領域にはＮｉシリサイド膜２７２で形成されたゲート電極が形成される。
このようにして、ｎ型ＭＩＳトランジスタには仕事関数が低いゲート電極を用い、ｐ型ＭＩＳトランジスタには仕事関数の高いゲート電極を用いたＣＭＯＳトランジスタを得ることができる。
以上のように、本実施形態においても第７の実施形態と同様、特性及び信頼性に優れたデュアルメタルゲート構造の半導体装置を得ることが可能となる。
なお、Ｉｎ膜を無電解メッキによって形成する際に、還元剤として燐化合物を用いて、Ｐを含有したＩｎ膜を形成するようにしてもよい。この場合には、３．８ｅＶ以下の仕事関数を有するＰもＩｎと同時に、ゲート絶縁膜近傍まで拡散させることが可能であり、ｎ型ＭＩＳトランジスタのゲート電極の仕事関数をより低くすることが可能である。
（実施形態１１）
まず、本実施形態の原理について説明する。第７の実施形態において説明したように、メッキ法によってＷＳｉ膜上にＰｄ膜を形成する場合、良好なＰｄ膜の形成が妨げられるおそれがある。そこで、以下のような方法の適用を試みた。この方法について、図３５（ａ）及び図３５（ｂ）を参照して説明する。
まず、図３５（ａ）に示すように、シリコン基板１０上に厚さ２．５ｎｍのゲート絶縁膜１１を形成した。その後、ＣＶＤ法により厚さ５０ｎｍのＷＳｉ膜１２を形成した。続いて、ＷＳｉ膜１２の表面領域にＩｎイオンをイオン注入した。
次に、図３５（ｂ）に示すように、ＰｄＳＯ4 をメッキ液として用い、メッキ槽の温度を６０〜８０℃、メッキ液のｐＨを１〜４として、無電解メッキ法によりＰｄ膜２２を形成した。その結果、ＷＳｉ膜１２とＰｄ膜２２との境界にシリコン酸化膜が僅かに形成されるものの、Ｐｄ膜２２をコンフォーマルに形成することができた。すでに述べたように、メッキを行うためには、メッキ材料と被メッキ材料との間で電子が移動することが必要である。本例では、イオン注入によってＷＳｉ膜１２に導入されたＩｎによって電子の移動が促進され、その結果、ＰｄとＷとの置換反応が速やかに進み、Ｐｄ膜２２がコンフォーマルに形成されたものと考えられる。
図３６は、Ｉｎイオン及びＡｓイオンのイオン注入量と、ＷＳｉ膜表面のＰｄ膜の被覆率との関係を示したものである。イオン注入を行わない場合には、被覆率は５０％程度である。イオン注入量を１×１０14ｃｍ-2程度以上とすることにより、Ｐｄ膜の被覆率が向上している。また、イオン注入量が１×１０15ｃｍ-2程度以上では、被覆率はほぼ１００％となっており、均一なＰｄ膜を形成することが可能である。
以下、本実施形態の具体例について、図３７（ａ）〜図３８（ｅ）を参照して説明する。なお、第１の実施形態等の構成要素に対応する構成要素には同一の参照番号を付し、それらの詳細な説明は省略する。
まず、第１の実施形態と同様にして、図２（ｅ）までの工程を行う。次に、図３７（ａ）に示すように、プラズマ酸窒化法により、溝の底部に、ゲート絶縁膜１１０として薄いシリコン酸窒化膜を形成する。
次に、図３７（ｂ）に示すように、導電膜としてＷＳｉ膜１７１を、ＣＶＤ法により全面に堆積する。このＷＳｉ膜１７１の仕事関数は４．３ｅＶ以下である。ソースガスとしては、例えば、ＷＦ6 及びＳｉＨ2Ｃｌ2 を用いる。
次に、図３７（ｃ）に示すように、ｎ型ＭＩＳ領域をフォトレジスト膜１１２で覆う。すなわち、ｎ型ＭＩＳ領域に形成されたＷＳｉ膜１７１（第１の導電部）上には保護部としてフォトレジスト膜１１２が形成され、ｐ型ＭＩＳ領域に形成されたＷＳｉ膜１７１（第２の導電部）上にはフォトレジスト膜１１２が形成されていない構造が形成される。次に、フォトレジスト膜１１２をマスクとして用い、ｐ型ＭＩＳ領域に形成されたＷＳｉ膜１７１の表面領域にＩｎイオンをイオン注入する。イオン注入の条件は、加速電圧を５０ｋｅＶ、イオン注入量を１×１０16ｃｍ-2とする。
次に、図３８（ｄ）に示すように、電解メッキ法により、フォトレジスト膜１１２で覆われていない領域にＰｔ膜（仕事関数は５．０ｅＶ程度）１７２（第３の導電部）を形成する。すなわち、イオン注入されたＩｎの作用により、メッキ液中においてＷとＰｔとの置換反応が生じ、ＷＳｉ膜１７１の上側部分がＰｔ膜１７２に置換される。メッキ液には（Ｐｔ(ＮＨ3)2(ＮＯ2)2）を使用し、メッキ槽の温度を６０〜８０℃、メッキ液のｐＨを１〜４、電流密度を０．２〜４Ａ／ｃｍ2 とする。
次に、図３８（ｅ）に示すように、フォトレジスト膜１１２を除去した後、５００℃程度の温度で加熱処理を行う。これにより、Ｐｔ膜１７２中のＰｔがＷＳｉ膜１７１の底部まで拡散する、すなわちＰｔがＷＳｉ膜１７１とゲート絶縁膜１１０との界面近傍まで拡散する。その結果、ｐ型ＭＩＳ領域には、Ｐｔ、Ｗ、Ｓｉ及びＩｎが含有された膜（ＰｔＷＳｉＩｎ膜１７３）が形成される。また、Ｐｔ膜１７２とＷＳｉ膜１７１との熱反応により、ＷＳｉ膜１７１中のＳｉが吸い出され、ＰｔＷＳｉＩｎ膜１７３のＳｉ含有率が低くなる。Ｗ膜の仕事関数は４．９ｅＶ程度、Ｐｔ膜１５２の仕事関数は５．０ｅＶ程度といずれも高い。したがって、ＰｔＷＳｉＩｎ膜１７３の少なくとも底部（少なくともＰｔＷＳｉＩｎ膜１７３とゲート絶縁膜１１０との界面近傍）の仕事関数は、４．８ｅＶ程度以上となる。
次に、ＣＭＰ法によって、溝外のＷＳｉ膜１７１及びＰｔＷＳｉＰＩｎ膜１７３を除去する。これにより、ｎ型ＭＩＳ領域にはＷＳｉ膜１７１で形成されたゲート電極が、ｐ型ＭＩＳ領域にはＰｔＷＳｉＩｎ膜１７３で形成されたゲート電極が形成される。
このようにして、ｎ型ＭＩＳトランジスタのゲート電極に仕事関数が低いＷＳｉ膜１７１を用い、ｐ型ＭＩＳトランジスタのゲート電極にＷＳｉ膜よりも仕事関数の高いＰｔＷＳｉＩｎ膜１７３を用いたＣＭＯＳトランジスタを得ることができる。
以上のように、本実施形態においても第１の実施形態と同様、メッキ法によって形成された上層側の導電部（第３の導電部）から下層側の導電部（第２の導電部）に金属元素を拡散させることにより、特性及び信頼性に優れたデュアルメタルゲート構造の半導体装置を得ることが可能となる。また、本実施形態では、ＷＳｉ膜の表面領域にＩｎをイオン注入することにより、メッキ処理においてＷＳｉ膜の上側部分を容易にＰｔ膜で置換することができる。したがって、平坦な良質のＰｔ膜を形成することができ、特性及び信頼性に優れた半導体装置を得ることが可能となる。
図３９（ａ）〜図３９（ｃ）は、本実施形態の変形例に係る半導体装置の製造方法を模式的に示した断面図である。なお、上述した実施形態の構成要素に対応する構成要素には同一の参照番号を付し、それらの詳細な説明は省略する。
まず、上述した実施形態と同様にして、図３７（ｂ）までの工程を行う。次に、図３９（ａ）に示すように、ＣＭＰ法によって溝外のＷＳｉ膜１７１を除去する。続いて、ｎ型ＭＩＳ領域をフォトレジスト膜１１２で覆う。さらに、フォトレジスト膜１１２をマスクとして用い、ｐ型ＭＩＳ領域に形成されたＷＳｉ膜１７１の表面領域にＩｎイオンをイオン注入する。
次に、図３９（ｂ）に示すように、電解メッキ法により、フォトレジスト膜１１２で覆われていない領域にＰｔ膜１７２を形成する。すなわち、イオン注入されたＩｎの作用により、メッキ液中においてＷとＰｔとの置換反応が生じ、ＷＳｉ膜１７１の上側部分がＰｔ膜１７２に置換される。本変形例では、導電性の領域にのみ、すなわちＷＳｉ膜１７１が露出した領域にのみＰｔ膜１７２が形成される。
次に、図３９（ｃ）に示すように、フォトレジスト膜１１２を除去した後、５００℃程度の温度で加熱処理を行う。これにより、上述した実施形態と同様に、ｎ型ＭＩＳ領域にはＷＳｉ膜１７１で形成されたゲート電極が、ｐ型ＭＩＳ領域にはＰｔＷＳｉＩｎ膜１７３で形成されたゲート電極が形成される。
（実施形態１２）
図４０（ａ）〜図４０（ｃ）は、本発明の第１２の実施形態に係る半導体装置の製造方法を模式的に示した断面図である。なお、途中の工程までは図３２（ａ）〜図３４（ｉ）で示した第１０の実施形態と同様であるため、第１０の実施形態の構成要素に対応する構成要素には同一の参照番号を付し、それらの詳細な説明は省略する。
図３３（ｆ）の工程の後、図４０（ａ）に示すように、ｐ型ＭＩＳ領域をフォトレジスト膜２８１で覆う。すなわち、ｐ型ＭＩＳ領域に形成されたＮｉシリサイド膜２７２（第１の導電部）上には保護部としてフォトレジスト膜２８１が形成され、ｎ型ＭＩＳ領域に形成されたＮｉシリサイド膜２７２（第２の導電部）上にはフォトレジスト膜２８１が形成されていない構造が形成される。次に、フォトレジスト膜２８１をマスクとして用い、ｎ型ＭＩＳ領域に形成されたＮｉシリサイド膜２７２の表面領域にＩｎイオンをイオン注入する。イオン注入の条件は、加速電圧を２５ｋｅＶ、イオン注入量を１×１０16ｃｍ-2とする。
次に、図４０（ｂ）に示すように、無電解メッキ法により、フォトレジスト膜２８１で覆われていない領域にＩｎ膜（仕事関数４．１ｅＶ程度）２８２（第３の導電部）を形成する。すなわち、イオン注入されたＩｎの作用により、メッキ液中においてＮｉとＩｎとの置換反応が生じ、Ｎｉシリサイド膜２７２膜上にＩｎ膜２８２が形成される。メッキ液にはＩｎ2(ＳＯ4)3 を使用し、メッキ槽の温度を６０〜８０℃、メッキ液のｐＨを８〜９とする。
次に、図４０（ｃ）に示すように、フォトレジスト膜２８１を除去した後、５００℃程度の温度で加熱処理を行う。これにより、Ｉｎ膜２８２中のＩｎがＮｉシリサイド膜２７２の底部まで拡散する、すなわちＩｎがＮｉシリサイド膜２７２とゲート絶縁膜２０２との界面近傍まで拡散する。その結果、ｎ型ＭＩＳ領域には、Ｉｎが含有されたＮｉシリサイド膜２８３が形成される。したがって、Ｉｎが含有されたＮｉシリサイド膜２８３の少なくとも底部（少なくとも、Ｉｎが含有されたＮｉシリサイド膜２８３とゲート絶縁膜２０２との界面近傍）の仕事関数は４．３ｅＶ程度以下となる。その後、ＣＭＰ法によって平坦化を行う。これにより、ｎ型ＭＩＳ領域にはＩｎが含有されたＮｉシリサイド膜２８３で形成されたゲート電極が、ｐ型ＭＩＳ領域にはＮｉシリサイド膜２７２で形成されたゲート電極が形成される。
このようにして、ｎ型ＭＩＳトランジスタには仕事関数が低いゲート電極を用い、ｐ型ＭＩＳトランジスタには仕事関数の高いゲート電極を用いたＣＭＯＳトランジスタを得ることができる。
以上のように、本実施形態においても第１１の実施形態と同様、特性及び信頼性に優れたデュアルメタルゲート構造の半導体装置を得ることが可能となる。
なお、Ｉｎ膜を無電解メッキによって形成する際に、還元剤として燐化合物を用いて、Ｐを含有したＩｎ膜を形成するようにしてもよい。この場合には、３．８ｅＶ以下の仕事関数を有するＰもＩｎと同時に、ゲート絶縁膜近傍まで拡散させることが可能であり、ｎ型ＭＩＳトランジスタのゲート電極の仕事関数をより低くすることが可能である。
なお、上述した第１１及び第１２の実施形態では、イオン注入元素としてＩｎを用いたが、Ｐ、Ａｓ、Ｂ、Ａｌ、Ｇａ、Ｓｂ等、シリコン中において電気的に活性化される不純物元素を用いることが可能である。また、第１１及び第１２の実施形態で説明したようなイオン注入を用いた方法は、他の実施形態においても必要に応じて適用することが可能である。特に、シリコンを含有した導電部に対してメッキを行う場合、イオン注入によって所定の元素を導入することにより、良好なメッキ膜を形成することが可能である。
以上、第１〜第１２の実施形態について説明したが、これらの実施形態は以下のような変更が可能である。
ｐ型ＭＩＳトランジスタのゲート電極について、メッキ膜から金属元素を拡散させる場合には、第１、第２及び第３の導電部は、一般に以下のように構成することが可能である。
第１及び第２の導電部には、Ｗ及びＳｉを含有した化合物、Ｍｏ及びＳｉを含有した化合物、Ｔａ及びＳｉを含有した化合物、或いはＮｂ及びＳｉを含有した化合物を含む導電膜を用いることが可能である。具体的には、上記化合物として、ＷＳｉ、ＷＳｉＮ、ＭｏＳｉ、ＭｏＳｉＮ、ＴａＳｉ、ＴａＳｉＮ、ＮｂＳｉ、ＮｂＳｉＮ等を用いることが可能である。また、第１及び第２の導電部には、Ｔａを含有した導電物、Ｎｂを含有した導電物、或いはＣｒを含有した導電物を含む導電膜を用いることも可能である。
第３の導電部には、Ｐｔ、Ｐｄ、Ｎｉ、Ｃｏ、Ｒｈ、Ｉｒ、Ｓｂ及びＢｉの少なくとも一つを含有する金属膜を用いることが可能である。メッキ液には、これら金属元素の金属塩を用いることが可能である。具体的には、Ｐｔ(ＮＨ3)2(ＮＯ2)2 、ＰｔＣｌ6・(ＮＨ4)2、Ｈ2ＰｔＣｌ6、(ＮＨ3)2Ｐｄ(ＮＯ2)、ＰｄＣｌ4、ＰｄＳＯ4、ＮｉＣｌ2、ＮｉＳＯ4、Ｎｉ(ＮＨ2ＳＯ3)2、ＣｏＳＯ4、Ｒｈ2(ＳＯ4)2、Ｒｈ(ＰＯ4)、ＩｒＣｌ4 等を、メッキ液として用いることが可能である。
また、ｐ型ＭＩＳトランジスタのゲート電極についてメッキ膜から金属元素を拡散させる場合には、金属元素を拡散させた後の第２の導電部の底部の仕事関数は、金属元素を拡散させる前の第２の導電部の底部の仕事関数よりも高いことが好ましい。この場合、金属元素を拡散させた後の第２の導電部の底部の仕事関数は４．８ｅＶ以上であり、金属元素を拡散させる前の第２の導電部の底部の仕事関数は４．３ｅＶ以下であることが好ましい。また、第３の導電部の仕事関数は、金属元素を拡散させる前の第２の導電部の底部の仕事関数よりも高いことが好ましい。この場合、第３の導電部の仕事関数は４．８ｅＶ以上であり、金属元素を拡散させる前の第２の導電部の底部の仕事関数は４．３ｅＶ以下であることが好ましい。
ｎ型ＭＩＳトランジスタのゲート電極についてメッキ膜から金属元素を拡散させる場合には、第１、第２及び第３の導電部には、一般に以下のような導電材料を用いることが可能である。
第１及び第２の導電部には、Ｗ膜或いはＭｏ膜を含む導電膜を用いることが可能である。また、第１及び第２の導電部には、Ｐｔ、Ｐｄ、Ｎｉ、Ｒｈ及びＩｒの少なくとも一つを含有した導電物を含む導電膜を用いることが可能である。さらに、第１及び第２の導電部には、Ｐｔ及びＳｉを含有した化合物、Ｐｄ及びＳｉを含有した化合物、Ｎｉ及びＳｉを含有した化合物、Ｒｈ及びＳｉを含有した化合物或いはＩｒ及びＳｉを含有した化合物を含む導電膜を用いることが可能である。具体的には、上記化合物として、ＮｉＳｉ、ＮｉＳｉＮ、ＰｔＳｉ、ＰｄＳｉ等などシリコン化合物を用いることが可能である。
第３の導電部には、Ｉｎ及びＴｌの少なくとも一つを含有する金属膜を用いることが可能である。メッキ液には、これら金属元素の金属塩を用いることが可能である。具体的には、Ｉｎ2(ＳＯ4)3、Ｉｎ2Ｓ3、ＩｎＣｌ2 、ＴｌＣｌ2、ＴｌＢｒ2 等を、メッキ液として用いることが可能である。
また、ｎ型ＭＩＳトランジスタのゲート電極についてメッキ膜から金属元素を拡散させる場合には、金属元素を拡散させた後の第２の導電部の底部の仕事関数は、金属元素を拡散させる前の第２の導電部の底部の仕事関数よりも低いことが好ましい。この場合、金属元素を拡散させた後の第２の導電部の底部の仕事関数は４．３ｅＶ以下であり、金属元素を拡散させる前の第２の導電部の底部の仕事関数は４．８ｅＶ以上であることが好ましい。また、第３の導電部の仕事関数は、金属元素を拡散させる前の第２の導電部の底部の仕事関数よりも低いことが好ましい。この場合、第３の導電部の仕事関数は４．３ｅＶ以下であり、金属元素を拡散させる前の第２の導電部の底部の仕事関数は４．８ｅＶ以上であることが好ましい。
また、上述した各実施形態において、メッキ法には、電解メッキ及び無電解メッキのいずれも用いることが可能である。
また、上述した各実施形態において、ゲート絶縁膜には、シリコン酸化膜、シリコン窒化膜或いはシリコン酸窒化膜を用いることが可能である。また、ゲート絶縁膜として、シリコン酸化膜よりも高い誘電率を有する絶縁膜を用いることも可能である。そのような絶縁膜として、例えば、Ｈｆ酸化物、Ｚｒ酸化物、Ｔｉ酸化物、Ｔａ酸化物、Ａｌ酸化物、Ｓｒ酸化物、Ｙ酸化物、Ｌａ酸化物等を用いることが可能である。また、例えばＺｒＳｉxＯy等、これらの酸化物にシリコンが含有されていてもよい。
さらに、上述した各実施形態で示した方法は、適宜組み合わせて実施することが可能である。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第１の実施形態の第１の変形例に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第１の実施形態の第１の変形例に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第１の実施形態の第２の変形例に係る半導体装置の構成を模式的に示した断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第３の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第４の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第４の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第５の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第５の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第６の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第６の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第６の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造方法の原理を説明するための図である。 本発明の実施形態に係る半導体装置の製造方法の原理を説明するための図である。 本発明の実施形態に係る半導体装置の製造方法の原理を説明するための図である。 本発明の実施形態に係る半導体装置の製造方法の原理を説明するための図である。 不均一なメッキ膜の表面状態を示した写真である。 本発明の第７の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第７の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第８の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第８の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第９の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第９の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第９の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第１０の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第１０の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第１０の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の実施形態に係る半導体装置の製造方法の原理を説明するための図である。 イオン注入量と被覆率との関係を示した図である。 本発明の第１１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第１１の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第１１の実施形態の変形例に係る半導体装置の製造方法の一部を模式的に示した断面図である。 本発明の第１２の実施形態に係る半導体装置の製造方法の一部を模式的に示した断面図である。
符号の説明
１０…シリコン基板 １１…ゲート絶縁膜
１２…ＷＳｉ膜 １３…シリコン酸化膜
１４…Ｐｄ結晶粒 ２１…Ｗ膜
２２…Ｐｄ膜 ３１…ＷＳｉ膜
１００…シリコン基板 １０１…素子分離領域
１０２…シリコン酸化膜 １０３…多結晶シリコン膜
１０４、１０７…ソース・ドレイン拡散層
１０５…シリコン窒化膜 １０６…シリコン酸化膜
１０８…層間絶縁膜 １０９…溝
１１０…ゲート絶縁膜 １１１…ＷＳｉＰ膜
１１２、１３２…フォトレジスト膜 １１３…Ｐｔ膜
１１４…ＰｔＷＳｉＰ膜 １１５…高導電性金属膜
１２１…ＴａＮ膜 １２２…Ｐｄ膜
１２３…Ｐｄが含有されたＴａＮ膜
１３１…Ｗ膜 １３３…Ｉｎ膜 １３４…Ｉｎが含有されたＷ膜
１４１…Ｍｏ膜 １４２…Ｔｌ膜
１４３…Ｔｌが含有されたＭｏ膜
１５１…Ｗ膜 １５２…Ｐｔ膜
１５３…ＰｔＷＳｉＰ膜
１６１…ＴａＮ膜 １６２…Ｍｏ膜
１６３…Ｐｄ膜 １６４…Ｐｄが含有されたＴａＮ膜
１７１…ＷＳｉ膜、 １７２…Ｐｔ膜
１７３…ＰｔＷＳｉＩｎ膜
２００…シリコン基板 ２０１…素子分離領域
２０２…ゲート絶縁膜 ２０３…ＷＳｉ膜
２０４…シリコン窒化膜 ２０５、２０８…ソース・ドレイン拡散層
２０６…シリコン酸化膜 ２０７…シリコン窒化膜
２０９…層間絶縁膜 ２１０…Ｎｉ膜
２１１…Ｎｉが含有されたＷＳｉ膜
２２３…Ｗ膜
２３０…Ｉｎ膜 ２３１…Ｉｎが含有されたＷ膜
２４３…ＷＳｉ膜
２５０…Ｎｉ膜 ２５１…Ｎｉが含有されたＷＳｉ膜
２６３…多結晶シリコン膜
２７１…Ｎｉ膜 ２７２…Ｎｉシリサイド膜
２７３…Ｗ膜 ２７４…フォトレジスト膜
２７５…Ｉｎ膜 ２７６…Ｉｎが含有されたＮｉシリサイド膜
２８１…フォトレジスト膜、 ２８２…Ｉｎ膜
２８３…Ｉｎが含有されたＮｉシリサイド膜

Claims (10)

  1. 第１の領域に設けられた第１導電型ＭＩＳトランジスタ及び第２の領域に設けられた第２導電型ＭＩＳトランジスタを備えた半導体装置の製造方法であって、
    前記第１の領域に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた第１の導電部と、前記第２の領域に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第２の導電部とを備えた構造であって、前記第１の導電部及び第２の導電部が同一の導電膜で形成され、前記第１の導電部の底部の仕事関数及び前記第２の導電部の底部の仕事関数が等しい構造を形成する工程と、
    前記第２の導電部の上側部分をメッキ法によって第３の導電部に置換する工程と、
    前記第３の導電部に含まれた金属元素を前記第２の導電部の下側部分に拡散させて、前記第２の導電部の底部の仕事関数を変化させる工程と、
    を備え、
    前記第２の導電部の上側部分の少なくとも最上部は、シリコンを含有しない金属部で形成されており、
    前記第２の導電部の下側部分には、金属及びシリコンが含有されている
    ことを特徴とする半導体装置の製造方法。
  2. 第１の領域に設けられた第１導電型ＭＩＳトランジスタ及び第２の領域に設けられた第２導電型ＭＩＳトランジスタを備えた半導体装置の製造方法であって、
    前記第１の領域に設けられた第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた第１の導電部と、前記第２の領域に設けられた第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第２の導電部とを備えた構造であって、前記第１の導電部及び第２の導電部が同一の導電膜で形成され、前記第１の導電部の底部の仕事関数及び前記第２の導電部の底部の仕事関数が等しい構造を形成する工程と、
    前記第２の導電部に所定の元素をイオン注入する工程と、
    前記イオン注入する工程の後、前記第２の導電部の上側部分をメッキ法によって第３の導電部に置換する工程と、
    前記第３の導電部に含まれた金属元素を前記第２の導電部の下側部分に拡散させて、前記第２の導電部の底部の仕事関数を変化させる工程と、
    を備え、
    前記第２の導電部には、金属及びシリコンが含有されており、
    前記所定の元素は、シリコン中において電気的に活性化される不純物元素である
    ことを特徴とする半導体装置の製造方法。
  3. 前記第１導電型ＭＩＳトランジスタはｎ型ＭＩＳトランジスタ、前記第２導電型ＭＩＳトランジスタはｐ型ＭＩＳトランジスタであり、
    前記金属元素を拡散させた後の前記第２の導電部の底部の仕事関数は、前記金属元素を拡散させる前の前記第２の導電部の底部の仕事関数よりも高い
    ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記第１導電型ＭＩＳトランジスタはｐ型ＭＩＳトランジスタ、前記第２導電型ＭＩＳトランジスタはｎ型ＭＩＳトランジスタであり、
    前記金属元素を拡散させた後の前記第２の導電部の底部の仕事関数は、前記金属元素を拡散させる前の前記第２の導電部の底部の仕事関数よりも低い
    ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  5. 前記構造は、前記第１の導電部上に設けられた保護部をさらに備える
    ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  6. 前記構造を形成する工程は、
    前記第１の領域に第１の溝を有し且つ前記第２の領域に第２の溝を有する絶縁部を形成する工程と、
    前記第１の溝内及び前記第２の溝内に、それぞれ前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を形成する工程と、
    前記第１のゲート絶縁膜上及び前記第２のゲート絶縁膜上に、それぞれ前記第１の導電部及び前記第２の導電部を形成する工程と、
    前記第１の導電部上に保護部を形成する工程と、
    を備えることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  7. 前記第１の導電部は前記絶縁部上に形成された部分を含み、前記第２の導電部は前記絶縁部上に形成された部分を含む
    ことを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記構造を形成する工程は、
    前記第１の導電部及び第１の導電部上の第１の保護部を含む第１の構造部と、前記第２の導電部及び前記第２の導電部上の第２の保護部を含む第２の構造部とを形成する工程と、
    前記第１の構造部及び第２の構造部を囲む絶縁部を形成する工程と、
    前記第２の保護部を除去する工程と、
    を備えることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  9. 前記第２の導電部の上側部分には、前記メッキ法で用いるメッキ液中において酸化膜が形成されない
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
  10. 前記イオン注入する工程において、前記所定の元素のイオン注入量を１×１０ 14 ｃｍ -2 以上とする
    ことを特徴とする請求項２に記載の半導体装置の製造方法。
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