JP4077140B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4077140B2 JP4077140B2 JP2000199715A JP2000199715A JP4077140B2 JP 4077140 B2 JP4077140 B2 JP 4077140B2 JP 2000199715 A JP2000199715 A JP 2000199715A JP 2000199715 A JP2000199715 A JP 2000199715A JP 4077140 B2 JP4077140 B2 JP 4077140B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- activated
- sense amplifier
- circuit
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1069—I/O lines read out arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
- G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2227—Standby or low power modes
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2281—Timing of a read operation
Landscapes
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体記憶装置に関し、詳しくは消費電流を削減可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
従来から入出力データ数が可変の半導体記憶装置が存在したが、いずれもコラム選択線の数を変化させることによって、或いはデータバスアンプの出力をスイッチングするなどの方法によって行っていた。
【０００３】
【発明が解決しようとする課題】
従来の方法では、入出力データ数を変化させても、集積回路全体としての消費電流はほとんど変わらない。何故なら、活性化期間における消費電流の大半はセンスアンプ即ちビット線の増幅にかかわる電流であり、活性化されるセンスアンプの数を削減しない限り、半導体記憶装置における大幅な消費電流の削減は見込めない。
【０００４】
但し、消費電流削減を図るために大幅に回路設計を変更したりアーキテクチャを変更したりしては、コストがかかる。従って、従来とほぼ同様の回路及びアーキテクチャを用いて実現できるような、低消費電流の半導体記憶装置が望まれる。
【０００５】
従って本発明の目的は、従来とほぼ同様の回路及びアーキテクチャを用いて、入出力データ数に応じて活性化アンプ数を変えることで、入出力データ数に応じた消費電流の削減が可能な半導体記憶装置を提供することである。
【０００６】
【課題を解決するための手段】
本発明では、半導体記憶装置は、メモリセルアレイのローブロックを選択するローアドレス系選択回路と、設定された入出力データ数を示すデータ数選択信号を生成するデータ数選択信号生成回路と、メモリセルの読み出し及び書き込みデータを転送するビット線と、該ビット線に接続され、該データ数選択信号に応じた数だけ活性化される複数のセンスアンプとを備え、該入出力データ数を最大とする場合には、選択されたローブロックにおいて偶数番目と奇数番目との２本のメインワード線を活性化するとともに、該選択されたローブロックの両側において該センスアンプを活性化し、該偶数番目のメインワード線により読み出されたデータを一方の側のセンスアンプにより増幅し、該奇数番目のメインワード線により読み出されたデータを他方の側のセンスアンプにより増幅し、該入出力データ数が最大でない場合には、選択されたローブロックにおいて１本のメインワード線を活性化するとともに、該選択されたローブロックの片側においてのみ該センスアンプを活性化し、該１本のメインワード線により読み出されたデータを該活性化されたセンスアンプにより増幅することを特徴とする。
【０００７】
上記発明では、設定された入出力データ数を示すデータ数選択信号に応じて活性化するセンスアンプ数を調整することで、半導体記憶装置における消費電流を削減することが可能になる。
【０００８】
また本発明では、上記半導体記憶装置において、該センスアンプと該半導体記憶装置の入出力端子との間に接続され読み出しデータ及び書き込みデータを増幅するデータバスアンプと、該データバスアンプを該データ数選択信号に応じて選択的に活性化するデータバスアンプ選択回路を更に含む。
【０００９】
上記発明では、入出力データ数に応じて活性化するデータバスアンプ数を調整することで、半導体記憶装置における消費電流を更に削減することが可能になる。
【００１２】
また本発明では、上記半導体記憶装置において、前記センスアンプは、コラムアドレスにより選択的に活性化される。
【００１３】
上記発明では、選択コラムアドレスに応じてセンスアンプの活性化・非活性化を制御することで、大幅な消費電流の削減を図ることが可能になる。
【００１４】
【発明の実施の形態】
以下に、添付の図面を用いて、本発明の実施例を詳細に説明する。
【００１５】
図１は、本発明による半導体記憶装置の概略ブロック図を示す。
【００１６】
図１の半導体記憶装置１０は、コラムアドレス選択系回路１１、ローアドレス選択系回路１２、ＤＱ数選択信号生成回路１３、データバスアンプ選択信号生成回路１４、コラムデコーダ１５、ワードデコーダ１６、データバスアンプ１７、セルアレー回路１８、コラムセグメント活性化信号生成回路１９、センスアンプ列活性化信号生成回路２０、アンプセグメント活性化信号生成回路２１、出力バッファ２２、入力バッファ２３、アドレス入力回路２４、及びデータ入出力ピン２５を含む。
【００１７】
コラムアドレス選択系回路１１は、アドレス入力回路２４に入力されたコラムアドレスに対してプリデコード等の処理をする。処理されたコラムアドレスは、コラムデコーダ１５に供給される。
【００１８】
ローアドレス選択系回路１２は、アドレス入力回路２４に入力されたローアドレスに対してプリデコード等の処理をする。処理されたローアドレスは、ワードデコーダ１６に供給される。
【００１９】
ワードデコーダ１６は、選択されたワード線を活性化することで、選択されたローアドレスのデータをセルアレー回路１８のメモリセルから読み出す。読み出されたデータは、センスアンプＳＡによってラッチされる。コラムデコーダ１５は選択されたコラム選択線を活性化することで、センスアンプＳＡにラッチされたデータをデータバスアンプ１７に供給する。
【００２０】
データバスアンプ１７に供給されたデータは、出力バッファ２２を介して、データ入出力ピン２５から装置外部に出力される。
【００２１】
データ書き込み時には、データ入出力ピン２５に装置外部から供給されたデータが、入力バッファ２３及びデータバスアンプ１７を介して、セルアレー回路１８のメモリセルに格納される。
【００２２】
本発明においては、ＤＱ数選択信号生成回路１３によって、入出力データ数（ＤＱ数）を調整可能な構成となっている。入出力データ数に応じて、ＤＱ数選択信号生成回路１３が生成する信号を変化させ、これによって活性化するセンスアンプ数を調整することが出来る。
【００２３】
具体的には、ＤＱ数選択信号生成回路１３は、ＤＱ数を最大（例えば３２ビット幅）に設定するときにはデータ数選択信号ｆｚを生成する。またＤＱ数を最大時の半分（例えば１６ビット幅）に設定するときにはデータ数選択信号ｈｚを生成し、ＤＱ数を最大時の１／４（例えば８ビット幅）に設定するときにはデータ数選択信号ｑｚを生成する。
【００２４】
図２は、本発明による活性化センスアンプ数の変化の例を模式的に示した図である。
【００２５】
図２において、（ａ）は、ＤＱ数選択信号生成回路１３が信号ｆｚを生成する場合、即ちＤＱ数が最大の場合に、活性化されるセンスアンプＳＡを示した図である。選択されたローブロックＳを挟む両側のセンスアンプ列、即ち斜線で示される部位のセンスアンプＳＡが活性化される。（ｂ）は、ＤＱ数選択信号生成回路１３が信号ｈｚを生成する場合、即ちＤＱ数が最大時の半分の場合に、活性化されるセンスアンプＳＡを示した図である。選択されたローブロックＳの片側のセンスアンプ列、即ち斜線で示される部位のセンスアンプＳＡが活性化される。また（ｃ）は、ＤＱ数選択信号生成回路１３が信号ｑｚを生成する場合、即ちＤＱ数が最大時の１／４の場合に、活性化されるセンスアンプＳＡを示した図である。選択されたローブロックＳの片側のセンスアンプ列の半分、即ち斜線で示される部位のセンスアンプＳＡが活性化される。なおローブロックＳに対する活性化センスアンプの配置は、ローアドレスにより決定される。
【００２６】
このように本発明においては、入出力データ数に応じて活性化するセンスアンプ数を調整することで、半導体記憶装置における消費電流を削減することが可能になる。なお活性化するセンスアンプのセグメントは、図２に示される配置バターンに限られることなく複数の配置パターンが可能であり、例えば、図２（ｃ）のように連続するコラムブロック（縦の列）でセンスアンプを活性化するのでなく、１つおきのコラムブロックでセンスアンプを活性化するようにしてもよい。上述のような活性化センスアンプ数調整のために、ＤＱ数選択信号生成回路１３からの信号が、ローアドレス選択系回路１２、コラムセグメント活性化信号生成回路１９、センスアンプ列活性化信号生成回路２０、及びアンプセグメント活性化信号生成回路２１に供給される。
【００２７】
図３は、ローアドレス選択系回路１２の一部を示す回路図である。
【００２８】
前述のように、ローアドレス選択系回路１２はローアドレスのプリデコードを行なう回路部であり、図３は、メインワードデコーダを選択する信号を生成するプリデコーダ部分を示す。
【００２９】
図３の回路は、インバータ３１乃至３３、ＮＡＮＤ回路３４、ＰＭＯＳトランジスタ３５乃至３７、及びＮＭＯＳトランジスタ３７乃至３９を含む。ＤＱ数選択信号生成回路１３からの信号ｆｚがＬＯＷのとき、ローアドレス信号の３つのビットｒａ０３ｚ乃至ｒａ０５ｚの組み合わせによって、出力信号の信号値が決定される。図３に示されるのは、第１のメインワードデコーダを選択する信号ｒａａ００ｚを生成する回路であり、ローアドレス信号の３つのビットｒａ０３ｚ乃至ｒａ０５ｚが全てＨＩＧＨのときだけ、信号ｒａａ００ｚがＨＩＧＨになる。図３と同様の構成で、例えばｒａ０３ｚ乃至ｒａ０５ｚの代わりにそれらの信号の反転信号を適宜供給することで、３つのビットｒａ０３ｚ乃至ｒａ０５ｚの異なった組み合わせに対してＨＩＧＨになる信号（ｒａａ００ｚからｒａａ０７ｚ）を生成することが出来る。これらの回路を並列に並べることや、同様のデコード信号を異なるローアドレスから生成させ、それらと組み合わせることにより、複数のメインワードデコーダの一つを選択する信号を生成することが出来る。
【００３０】
但し図３の構成では、信号ｆｚを入力することで、信号ｆｚがＨＩＧＨの時にはビットｒａ０３ｚを無効にする構成となっている。これによって、ビットｒａ０３ｚとは無関係に２つのビットｒａ０４ｚ及びｒａ０５ｚの組み合わせだけによって出力信号が決定されることになり、複数のメインワードデコーダのうちで2つのメインワードデコーダを同時に選択することになる。
【００３１】
本発明では、このように2つのメインワードデコーダを選択可能とすることで、２本のメインワード線を活性化することが可能な構成となっている。
【００３２】
以下に、２本のメインワード線を活性化する理由について説明する。
【００３３】
図４は、本発明におけるビット線とセンスアンプとの接続関係を示す回路図である。
【００３４】
図４において、サブワードデコーダ４１又は４２がワード線ＷＬ０−ＷＬ７のうちの一本を選択すると、選択されたワード線ＷＬに接続されるメモリセルＣＥＬＬ（図中黒い四角）からデータが読み出され、ビット線ＢＬを介してセンスアンプ４３乃至４６の何れかにデータが供給される。例えば偶数番目のメインワード線ＭＷＬ０を活性化したときに駆動されるワード線（サブワード線）ＷＬは、右側の点線枠で示される範囲内のワード線と同様の配置であり、奇数番目のメインワード線ＭＷＬ１を活性化したときに駆動されるワード線（サブワード線）ＷＬは、左側の点線枠で示される範囲内のワード線と同様の配置である。右側と左側とでは、ワード線ＷＬとメモリセルＣＥＬＬとの接続関係が異なっている。
【００３５】
即ち、右側の点線枠内においては、偶数番目（０、２、４、６）のワード線ＷＬが活性化されたときには、メモリセルのデータは右側のセンスアンプ４５及び４６に供給され、奇数番目（１、３、５、７）のワード線ＷＬが活性化されたときには、メモリセルＣＥＬＬのデータは左側のセンスアンプ４３及び４４に供給される。また左側の点線枠内においては、偶数番目（０、２、４、６）のワード線ＷＬが活性化されたときには、メモリセルのデータは左側のセンスアンプ４３及び４４に供給され、奇数番目（１、３、５、７）のワード線ＷＬが活性化されたときには、メモリセルＣＥＬＬのデータは右側のセンスアンプ４５及び４６に供給される。
【００３６】
従って、図３の構成で信号ｆｚをＨＩＧＨにしてビットｒａ０３ｚを無効にしたときには、隣接する２本のメインワード線が活性化することになり、図４に示される構成で例えば３番目のワード線（サブワード線）ＷＬを選択すれば、メモリセルＣＥＬＬからのデータが左側の点線枠内から右側のセンスアンプ４５及び４６に供給され、また右側の点線枠内から左側のセンスアンプ４３及び４４に供給される。
【００３７】
このように、ＤＱ数を最大にするときには信号ｆｚをＨＩＧＨにして、隣接する２本のメインワード線を活性化することにより、メモリセルよりのデータを両側のセンスアンプ列に供給し、またＤＱ数が最大でない場合には１本のメインワード線を活性化することにより、メモリセルよりのデータを片側のセンスアンプ列に供給する。
【００３８】
図５に、ブロック選択信号を生成する回路の実施例を示す。
【００３９】
図５の回路は、ＮＡＮＤ回路５１乃至５６と、インバータ５７乃至５９を含み、活性化センスアンプ列の選択を行なうブロック選択信号を生成する回路である。セルとワード線の配置により活性化センスアンプが決まる。即ち、サブワード線の最下位ビット（ｒａ００信号）の偶奇とメインワード線の最下位ビット（ｒａ０３信号）の偶奇により決まるので、これらの信号を用いている。信号ｆｚがＨＩＧＨの場合には、ブロック選択信号ｂｒｒａｒｚ及びｂｒｒａｌｚの両方の信号が活性化するようになっている。
【００４０】
図６に、センスアンプ列活性化信号生成回路２０の構成図を示す。
【００４１】
図６のセンスアンプ列活性化信号生成回路２０は、ブロックアドレスレシーバ６１、センスアンプ列活性化回路６２、ブロック活性化回路６３、及びメインワード線活性化信号生成回路６４及び６５を含む。ブロックアドレスレシーバ６１は、図５の回路で生成された複数のブロック選択デコード信号のうち隣接する２つのブロックに相当する選択信号を受け取る。これは、それらが当該センスアンプを動作すべきアドレスだからである。
【００４２】
本発明の場合は、活性化するセンスアンプ列を一つにする必要があるため、活性化しないセンスアンプ列にあるサブワードデコーダ活性化信号生成回路を活性化しなければならない。そこでブロック活性化回路６３を設け、隣接するセンスアンプ列活性化信号生成回路２０からの信号ｂｋｅｓｎ０ｚ及びｂｋｅｓｎ１ｚを取り込むことにより、センスアンプ活性化信号のうちの一つである信号ｂｋｅｓｍｃｚを生成する。このようにすることにより、ブロックアドレスレシーバ６１では非選択となっていても隣接センスアンプ列の活性化により、該センスアンプ列活性化信号ｂｋｅｓｍｃｚが生成されることになる。
【００４３】
即ち、ブロック活性化回路６３が生成する信号ｂｋｅｓｍｃｚは、対応するブロック選択信号が非活性であっても、隣接するセンスアンプ列が活性化された場合に活性化される。
【００４４】
図７にブロック活性化回路６３の回路図を示す。
【００４５】
図７に示されるように、ブロック活性化回路６３は、ＮＯＲ回路７１乃至７３及びインバータ７４及び７５を含む。ブロック活性化回路６３は、対応するブロックアドレスレシーバ６１から信号ｂｋｅｓ０ｚ及びｂｋｅｓ１ｚを受け取ると共に、隣接するセンスアンプ列活性化信号生成回路２０のブロックアドレスレシーバ６１からの信号ｂｋｅｓｎ０ｚ及びｂｋｅｓｎ１ｚを受け取る。これによって、信号ｂｋｅｓｍｃｚは、対応するブロック選択信号が非活性であっても、隣接するセンスアンプ列が活性化された場合に活性化される。
【００４６】
図８に、サブワード選択信号生成回路の回路図を示す。
【００４７】
サブワード選択信号生成回路は、ＰＭＯＳトランジスタ８１乃至８８及びＮＭＯＳトランジスタ８９乃至９７を含む。サブワード選択信号生成回路は、図６からの信号ｂｋｅｓｍｃｚ及びｒｓｔｚを受け取ると共に、サブワード線を選択する１／８デコード信号であるｍｗｄｚを受け取る。また更に、セグメント選択信号ｓｇｃｚ（後述）として例えばｓｇｃ０ｚが供給される。ここでセグメント選択信号ｓｇｃｚは、当該セグメントが選択されたときにＨＩＧＨになり、非選択のときにＬＯＷになる信号である。これによって、セグメント選択信号ｓｇｃｚとして活性化セグメント信号ｓｇｃ０ｚ或いはｓｇｃ１ｚを入力することにより、活性化セグメントのサブワード線のみを活性化することができる。なお出力信号ｓｗｄｚ及びｓｗｄｘは、活性化時にそれぞれＨＩＧＨ及びＬＯＷになる信号である。なお本明細書において、信号名の最後にｚが付く信号は正論理信号であり、信号名の最後にｘが付く信号は負論理信号である。
【００４８】
図６に戻り、センスアンプ列活性化回路６２は、ブロック選択信号ｂｒｒａｌｚまたはｂｒｒａｒｚがＨＩＧＨになるセンスアンプ列のセンスアンプを活性化するための信号ｌｅｘ、ｌｅｚ、ｒｓｔｚ、及びｂｌｔｚを生成する。なお図５に示されるように、信号ｆｚがＨＩＧＨになると、ブロック選択信号ｂｒｒａｌｚ及びｂｒｒａｒｚの両方がＨＩＧＨになる。
【００４９】
またメインワード線活性化信号生成回路６４及び６５は、メインワードデコーダを活性化し、アドレスデコード信号を受け付ける状態にする。
【００５０】
図９は、センスアンプドライバの構成を示す回路図である。
【００５１】
図９のセンスアンプドライバは、ＮＡＮＤ回路１０１乃至１０３、インバータ１０４乃至１０６、ＮＭＯＳトランジスタ１０７乃至１０９、及びＰＭＯＳトランジスタ１１０を含む。このセンスアンプドライバは、図６のセンスアンプ列活性化回路６２から信号ｌｅｘ、ｌｅｚ、及びｒｓｔを受け取ると共に、セグメント選択信号ｓｇｃｚを受け取る。ここでセグメント選択信号ｓｇｃｚ（ｓｇｃ０ｚ或いはｓｇｃ１ｚ）は、当該セグメントが選択されたときにＨＩＧＨになり、非選択のときにＬＯＷになる信号である。これによって、当該セグメントが選択されたときにセンスアンプを実際に活性化する信号ＰＳＡ及びＮＳＡを、図１０に示されるセンスアンプ回路に供給することになる。なお図１０の回路の端子ＩＳＯ０及びＩＳＯ１には、図６のセンスアンプ列活性化回路６２から出力される信号ｂｌｔｚの反転信号が供給される。
【００５２】
図１１は、コラムセグメント活性化信号生成回路１９の回路構成を示す図である。
【００５３】
図１１のコラムセグメント活性化信号生成回路１９は、インバータ１１１乃至１１４、ＮＯＲ回路１１５、ＮＡＮＤ回路１１６及び１１７、ＰＭＯＳトランジスタ１１８乃至１２０、ＮＭＯＳトランジスタ１２１乃至１２３を含む。コラムセグメント活性化信号生成回路１９は、ＤＱ数選択信号生成回路１３からの信号ｑｚとコラムアドレスの第６ビット乃至第８ビットｃａ０６ｚ乃至ｃａ０８ｚとに基づいて、コラムデコーダ活性化用信号ｃａｃｚ（図１１ではｃａｃ００ｚ）を出力すると共に、セグメント選択信号ｓｇｃｚ（ｓｇｃ０ｚ又はｓｇｃ１ｚ）を出力する。
【００５４】
なおｃａｃ００ｚからｃａｃ０７ｚまで８箇所（８回路）あるが、同じ場所に配置するのはｓｇｃ０ｚ或いはｓｇｃ１ｚを出力する経路のどちらかである。この場合、コラムアドレスの小さいほう半分にｓｇｃ０ｚの経路を、コラムアドレスの大きいほうにｓｇｃ１ｚの経路を、それぞれ配置することになる。
【００５５】
信号ｑｚがＬＯＷになると、入力コラムアドレスの第８ビットｃａ０８ｚが無効になり、信号ｑｚがＨＩＧＨの場合と比較して、コラムデコーダ活性化用信号ｃａｃｚがＨＩＧＨになるコラムブロック数が２倍になる。逆にいえば、信号ｑｚがＨＩＧＨになると、活性化されるコラムブロック数が半分になる。
【００５６】
また信号ｑｚがＨＩＧＨの時とＬＯＷの時とで、セグメント選択信号ｓｇｃ０ｚ或いはｓｇｃ１ｚの何れがＨＩＧＨになるかが異なる。
【００５７】
このセグメント選択信号ｓｇｃｚ（ｓｇｃ０ｚ及びｓｇｃ１ｚ）が、図８や図９の回路に供給されることで、活性化されたセグメント内だけでサブワード選択信号生成回路を活性化すると共に、センスアンプを活性化することが可能になる。
【００５８】
図１２は、データバスアンプ選択信号生成回路１４の回路構成を示す回路図である。
【００５９】
図１２のデータバスアンプ選択信号生成回路１４は、ＮＡＮＤ回路１３１乃至１３５及びインバータ１３６乃至１３８を含む。データバスアンプ選択信号生成回路１４は、ローアドレス信号のｒａ００ｘとｒａ００ｚ及びｒａ０３ｘとｒａ０３ｚを受け取り、更に何れか一つがＨＩＧＨである信号ｆｚ、ｈｚ、及びｑｚを受け取る。信号ｆｚがＨＩＧＨの時には出力ａｍｐｓｅｌ０ｚ及びａｍｐｓｅｌ１ｚが全てＨＩＧＨとなる。これによって、活性化センスアンプ列に対応するセグメント内の全てのデータバスアンプ１７を選択する。また信号ｈｚ或いはｑｚがＨＩＧＨのときには、活性化センスアンプ列に対応するセグメント内の半数のアンプを選択する。
【００６０】
図１３は、データバスアンプ１７とデータバスアンプ選択信号生成回路１４の関係を模式的に示す図である。
【００６１】
図１３に示されるように、データバスアンプ選択信号生成回路１４から出力されるデータバスアンプ選択信号ａｍｐｓｅｌ０ｚ及びａｍｐｓｅｌ１ｚが、各セグメントのデータバスアンプ１７に供給される。ここで一つのセグメントは、各アンプセグメント活性化信号生成回路２１で挟まれた部分の半分にあたり、図１３には計８つのセグメントが示されている。
【００６２】
図１４は、データバスアンプ１７の活性化セグメントの配置を模式的に示した図である。
【００６３】
図に示されるように、信号ｆｚがＨＩＧＨのときには、２つの選択されたセグメントにおいて全てのバスアンプが活性化され、信号ｈｚがＨＩＧＨのときには、２つの選択されたセグメントにおいて半分のバスアンプが活性化される。また信号ｑｚがＨＩＧＨのときには、１つの選択されたセグメントにおいて半分のバスアンプが活性化される。ここで全てのバスアンプを駆動するか半分のバスアンプを駆動するかを決定するのは、上で説明したデータバスアンプ選択信号ａｍｐｓｅｌ０ｚ及びａｍｐｓｅｌ１ｚである。また活性化セグメントは、指定されたコラムアドレスに基づいて、アンプセグメント活性化信号生成回路２１により決定される。
【００６４】
図１５は、アンプセグメント活性化信号生成回路２１の回路構成を示す図である。
【００６５】
図１５のアンプセグメント活性化信号生成回路２１は、ＮＡＮＤ回路１４１乃至１４３、ＮＯＲ回路１４４、及びインバータ１４５乃至１４８を含む。
【００６６】
入力信号ｗｅｐｒｚ及びｓｂｅｄｌｙｚは、それぞれ書き込み及び読み出しのタイミングを決める信号である。出力信号ｗｅｐ００ｘ及びｓｂｅ００ｚは、それぞれデータバスアンプ１７のライトデータバスアンプ及びリードデータバスアンプを活性化させる信号で、ｗｅｐ００ｘはアクティブ時にＬＯＷになり、ｓｂｅ００ｚはアクティブ時にＨＩＧＨになる信号である。信号ｑｚがＨＩＧＨの場合には、コラムアドレスｃａ０６ｚ及びｃａ０７ｚに加えてコラムアドレスｃａ０８ｚを用いて活性化セグメントを決定することで、１つのセグメントを選択することができる。また信号ｑｚがＬＯＷのときには、コラムアドレスｃａ０８ｚを無効にすることで、２つのセグメントを選択することが可能になる。図１５と同様の回路で、コラムアドレスｃａ０６ｚ、ｃａ０７ｚ、及びｃａ０８ｚの異なった組み合わせ、例えばコラムアドレスｃａ０６ｘ（ｃａ０６ｚの反転）、ｃａ０７ｚ、及びｃａ０８ｘ（ｃａ０８ｚの反転）等に対して同様の処理を行なうことで、異なったコラムセグメントに対応する信号ｓｂｅ００ｚ、ｓｂｅ０１ｚ、ｓｂｅ０２ｚ、・・・を生成することができる。
【００６７】
データバスアンプ１７の各部分は、アンプセグメント活性化信号生成回路２１から信号ｓｂｅｚ（ｓｂｅ００ｚ、ｓｂｅ０１ｚ、ｓｂｅ０２ｚ、・・・の何れか）と図１２のデータバスアンプ選択信号生成回路１４から信号ａｍｐｓｅｌｚ（ａｍｐｓｅｌ０ｚ及びａｍｐｓｅｌ１ｚの何れか）を受け取る。これらの信号ｓｂｅｚと信号ａｍｐｓｅｌｚとの論理積を取ることで、当該データバスアンプ部分が活性化されるか否かが決定される。
【００６８】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００６９】
【発明の効果】
本発明の半導体記憶装置は、設定された入出力データ数を示すデータ数選択信号に応じて活性化センスアンプの数を調整することで、消費電流を削減することが出来る。また従来の半導体記憶装置と略同様のアーキテクチャ及び回路構成を用いることで、コストアップを抑えることが出来る。
【図面の簡単な説明】
【図１】本発明による半導体記憶装置の概略ブロック図である。
【図２】本発明による活性化センスアンプ数の変化の例を模式的に示した図である。
【図３】ローアドレス選択系回路の一部を示す回路図である。
【図４】本発明におけるビット線とセンスアンプとの接続関係を示す回路図である。
【図５】ブロック選択信号を生成する回路の実施例を示す図である。
【図６】センスアンプ列活性化信号生成回路の構成図である。
【図７】サブワード活性化回路の回路図である。
【図８】サブワード選択信号生成回路の回路図である。
【図９】センスアンプドライバの構成を示す回路図である。
【図１０】センスアンプの構成を示す回路図である。
【図１１】コラムセグメント活性化信号生成回路の回路図である。
【図１２】データバスアンプ選択信号生成回路の回路図である。
【図１３】データバスアンプとデータバスアンプ選択信号生成回路との関係を模式的に示す図である。
【図１４】データバスアンプの活性化セグメントの配置を模式的に示した図である。
【図１５】アンプセグメント活性化信号生成回路の回路構成を示す図である。
【符号の説明】
１０ 半導体記憶装置
１１ コラムアドレス選択系回路
１２ ローアドレス選択系回路
１３ ＤＱ数選択信号生成回路
１４ データバスアンプ選択信号生成回路
１５ コラムデコーダ
１６ ワードデコーダ
１７ データバスアンプ
１８ セルアレー回路
１９ コラムセグメント活性化信号生成回路
２０ センスアンプ列活性化信号生成回路
２１ アンプセグメント活性化信号生成回路
２２ 出力バッファ
２３ 入力バッファ
２４ アドレスピン
２５ データ入出力ピン
【発明の属する技術分野】
本発明は、一般に半導体記憶装置に関し、詳しくは消費電流を削減可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
従来から入出力データ数が可変の半導体記憶装置が存在したが、いずれもコラム選択線の数を変化させることによって、或いはデータバスアンプの出力をスイッチングするなどの方法によって行っていた。
【０００３】
【発明が解決しようとする課題】
従来の方法では、入出力データ数を変化させても、集積回路全体としての消費電流はほとんど変わらない。何故なら、活性化期間における消費電流の大半はセンスアンプ即ちビット線の増幅にかかわる電流であり、活性化されるセンスアンプの数を削減しない限り、半導体記憶装置における大幅な消費電流の削減は見込めない。
【０００４】
但し、消費電流削減を図るために大幅に回路設計を変更したりアーキテクチャを変更したりしては、コストがかかる。従って、従来とほぼ同様の回路及びアーキテクチャを用いて実現できるような、低消費電流の半導体記憶装置が望まれる。
【０００５】
従って本発明の目的は、従来とほぼ同様の回路及びアーキテクチャを用いて、入出力データ数に応じて活性化アンプ数を変えることで、入出力データ数に応じた消費電流の削減が可能な半導体記憶装置を提供することである。
【０００６】
【課題を解決するための手段】
本発明では、半導体記憶装置は、メモリセルアレイのローブロックを選択するローアドレス系選択回路と、設定された入出力データ数を示すデータ数選択信号を生成するデータ数選択信号生成回路と、メモリセルの読み出し及び書き込みデータを転送するビット線と、該ビット線に接続され、該データ数選択信号に応じた数だけ活性化される複数のセンスアンプとを備え、該入出力データ数を最大とする場合には、選択されたローブロックにおいて偶数番目と奇数番目との２本のメインワード線を活性化するとともに、該選択されたローブロックの両側において該センスアンプを活性化し、該偶数番目のメインワード線により読み出されたデータを一方の側のセンスアンプにより増幅し、該奇数番目のメインワード線により読み出されたデータを他方の側のセンスアンプにより増幅し、該入出力データ数が最大でない場合には、選択されたローブロックにおいて１本のメインワード線を活性化するとともに、該選択されたローブロックの片側においてのみ該センスアンプを活性化し、該１本のメインワード線により読み出されたデータを該活性化されたセンスアンプにより増幅することを特徴とする。
【０００７】
上記発明では、設定された入出力データ数を示すデータ数選択信号に応じて活性化するセンスアンプ数を調整することで、半導体記憶装置における消費電流を削減することが可能になる。
【０００８】
また本発明では、上記半導体記憶装置において、該センスアンプと該半導体記憶装置の入出力端子との間に接続され読み出しデータ及び書き込みデータを増幅するデータバスアンプと、該データバスアンプを該データ数選択信号に応じて選択的に活性化するデータバスアンプ選択回路を更に含む。
【０００９】
上記発明では、入出力データ数に応じて活性化するデータバスアンプ数を調整することで、半導体記憶装置における消費電流を更に削減することが可能になる。
【００１２】
また本発明では、上記半導体記憶装置において、前記センスアンプは、コラムアドレスにより選択的に活性化される。
【００１３】
上記発明では、選択コラムアドレスに応じてセンスアンプの活性化・非活性化を制御することで、大幅な消費電流の削減を図ることが可能になる。
【００１４】
【発明の実施の形態】
以下に、添付の図面を用いて、本発明の実施例を詳細に説明する。
【００１５】
図１は、本発明による半導体記憶装置の概略ブロック図を示す。
【００１６】
図１の半導体記憶装置１０は、コラムアドレス選択系回路１１、ローアドレス選択系回路１２、ＤＱ数選択信号生成回路１３、データバスアンプ選択信号生成回路１４、コラムデコーダ１５、ワードデコーダ１６、データバスアンプ１７、セルアレー回路１８、コラムセグメント活性化信号生成回路１９、センスアンプ列活性化信号生成回路２０、アンプセグメント活性化信号生成回路２１、出力バッファ２２、入力バッファ２３、アドレス入力回路２４、及びデータ入出力ピン２５を含む。
【００１７】
コラムアドレス選択系回路１１は、アドレス入力回路２４に入力されたコラムアドレスに対してプリデコード等の処理をする。処理されたコラムアドレスは、コラムデコーダ１５に供給される。
【００１８】
ローアドレス選択系回路１２は、アドレス入力回路２４に入力されたローアドレスに対してプリデコード等の処理をする。処理されたローアドレスは、ワードデコーダ１６に供給される。
【００１９】
ワードデコーダ１６は、選択されたワード線を活性化することで、選択されたローアドレスのデータをセルアレー回路１８のメモリセルから読み出す。読み出されたデータは、センスアンプＳＡによってラッチされる。コラムデコーダ１５は選択されたコラム選択線を活性化することで、センスアンプＳＡにラッチされたデータをデータバスアンプ１７に供給する。
【００２０】
データバスアンプ１７に供給されたデータは、出力バッファ２２を介して、データ入出力ピン２５から装置外部に出力される。
【００２１】
データ書き込み時には、データ入出力ピン２５に装置外部から供給されたデータが、入力バッファ２３及びデータバスアンプ１７を介して、セルアレー回路１８のメモリセルに格納される。
【００２２】
本発明においては、ＤＱ数選択信号生成回路１３によって、入出力データ数（ＤＱ数）を調整可能な構成となっている。入出力データ数に応じて、ＤＱ数選択信号生成回路１３が生成する信号を変化させ、これによって活性化するセンスアンプ数を調整することが出来る。
【００２３】
具体的には、ＤＱ数選択信号生成回路１３は、ＤＱ数を最大（例えば３２ビット幅）に設定するときにはデータ数選択信号ｆｚを生成する。またＤＱ数を最大時の半分（例えば１６ビット幅）に設定するときにはデータ数選択信号ｈｚを生成し、ＤＱ数を最大時の１／４（例えば８ビット幅）に設定するときにはデータ数選択信号ｑｚを生成する。
【００２４】
図２は、本発明による活性化センスアンプ数の変化の例を模式的に示した図である。
【００２５】
図２において、（ａ）は、ＤＱ数選択信号生成回路１３が信号ｆｚを生成する場合、即ちＤＱ数が最大の場合に、活性化されるセンスアンプＳＡを示した図である。選択されたローブロックＳを挟む両側のセンスアンプ列、即ち斜線で示される部位のセンスアンプＳＡが活性化される。（ｂ）は、ＤＱ数選択信号生成回路１３が信号ｈｚを生成する場合、即ちＤＱ数が最大時の半分の場合に、活性化されるセンスアンプＳＡを示した図である。選択されたローブロックＳの片側のセンスアンプ列、即ち斜線で示される部位のセンスアンプＳＡが活性化される。また（ｃ）は、ＤＱ数選択信号生成回路１３が信号ｑｚを生成する場合、即ちＤＱ数が最大時の１／４の場合に、活性化されるセンスアンプＳＡを示した図である。選択されたローブロックＳの片側のセンスアンプ列の半分、即ち斜線で示される部位のセンスアンプＳＡが活性化される。なおローブロックＳに対する活性化センスアンプの配置は、ローアドレスにより決定される。
【００２６】
このように本発明においては、入出力データ数に応じて活性化するセンスアンプ数を調整することで、半導体記憶装置における消費電流を削減することが可能になる。なお活性化するセンスアンプのセグメントは、図２に示される配置バターンに限られることなく複数の配置パターンが可能であり、例えば、図２（ｃ）のように連続するコラムブロック（縦の列）でセンスアンプを活性化するのでなく、１つおきのコラムブロックでセンスアンプを活性化するようにしてもよい。上述のような活性化センスアンプ数調整のために、ＤＱ数選択信号生成回路１３からの信号が、ローアドレス選択系回路１２、コラムセグメント活性化信号生成回路１９、センスアンプ列活性化信号生成回路２０、及びアンプセグメント活性化信号生成回路２１に供給される。
【００２７】
図３は、ローアドレス選択系回路１２の一部を示す回路図である。
【００２８】
前述のように、ローアドレス選択系回路１２はローアドレスのプリデコードを行なう回路部であり、図３は、メインワードデコーダを選択する信号を生成するプリデコーダ部分を示す。
【００２９】
図３の回路は、インバータ３１乃至３３、ＮＡＮＤ回路３４、ＰＭＯＳトランジスタ３５乃至３７、及びＮＭＯＳトランジスタ３７乃至３９を含む。ＤＱ数選択信号生成回路１３からの信号ｆｚがＬＯＷのとき、ローアドレス信号の３つのビットｒａ０３ｚ乃至ｒａ０５ｚの組み合わせによって、出力信号の信号値が決定される。図３に示されるのは、第１のメインワードデコーダを選択する信号ｒａａ００ｚを生成する回路であり、ローアドレス信号の３つのビットｒａ０３ｚ乃至ｒａ０５ｚが全てＨＩＧＨのときだけ、信号ｒａａ００ｚがＨＩＧＨになる。図３と同様の構成で、例えばｒａ０３ｚ乃至ｒａ０５ｚの代わりにそれらの信号の反転信号を適宜供給することで、３つのビットｒａ０３ｚ乃至ｒａ０５ｚの異なった組み合わせに対してＨＩＧＨになる信号（ｒａａ００ｚからｒａａ０７ｚ）を生成することが出来る。これらの回路を並列に並べることや、同様のデコード信号を異なるローアドレスから生成させ、それらと組み合わせることにより、複数のメインワードデコーダの一つを選択する信号を生成することが出来る。
【００３０】
但し図３の構成では、信号ｆｚを入力することで、信号ｆｚがＨＩＧＨの時にはビットｒａ０３ｚを無効にする構成となっている。これによって、ビットｒａ０３ｚとは無関係に２つのビットｒａ０４ｚ及びｒａ０５ｚの組み合わせだけによって出力信号が決定されることになり、複数のメインワードデコーダのうちで2つのメインワードデコーダを同時に選択することになる。
【００３１】
本発明では、このように2つのメインワードデコーダを選択可能とすることで、２本のメインワード線を活性化することが可能な構成となっている。
【００３２】
以下に、２本のメインワード線を活性化する理由について説明する。
【００３３】
図４は、本発明におけるビット線とセンスアンプとの接続関係を示す回路図である。
【００３４】
図４において、サブワードデコーダ４１又は４２がワード線ＷＬ０−ＷＬ７のうちの一本を選択すると、選択されたワード線ＷＬに接続されるメモリセルＣＥＬＬ（図中黒い四角）からデータが読み出され、ビット線ＢＬを介してセンスアンプ４３乃至４６の何れかにデータが供給される。例えば偶数番目のメインワード線ＭＷＬ０を活性化したときに駆動されるワード線（サブワード線）ＷＬは、右側の点線枠で示される範囲内のワード線と同様の配置であり、奇数番目のメインワード線ＭＷＬ１を活性化したときに駆動されるワード線（サブワード線）ＷＬは、左側の点線枠で示される範囲内のワード線と同様の配置である。右側と左側とでは、ワード線ＷＬとメモリセルＣＥＬＬとの接続関係が異なっている。
【００３５】
即ち、右側の点線枠内においては、偶数番目（０、２、４、６）のワード線ＷＬが活性化されたときには、メモリセルのデータは右側のセンスアンプ４５及び４６に供給され、奇数番目（１、３、５、７）のワード線ＷＬが活性化されたときには、メモリセルＣＥＬＬのデータは左側のセンスアンプ４３及び４４に供給される。また左側の点線枠内においては、偶数番目（０、２、４、６）のワード線ＷＬが活性化されたときには、メモリセルのデータは左側のセンスアンプ４３及び４４に供給され、奇数番目（１、３、５、７）のワード線ＷＬが活性化されたときには、メモリセルＣＥＬＬのデータは右側のセンスアンプ４５及び４６に供給される。
【００３６】
従って、図３の構成で信号ｆｚをＨＩＧＨにしてビットｒａ０３ｚを無効にしたときには、隣接する２本のメインワード線が活性化することになり、図４に示される構成で例えば３番目のワード線（サブワード線）ＷＬを選択すれば、メモリセルＣＥＬＬからのデータが左側の点線枠内から右側のセンスアンプ４５及び４６に供給され、また右側の点線枠内から左側のセンスアンプ４３及び４４に供給される。
【００３７】
このように、ＤＱ数を最大にするときには信号ｆｚをＨＩＧＨにして、隣接する２本のメインワード線を活性化することにより、メモリセルよりのデータを両側のセンスアンプ列に供給し、またＤＱ数が最大でない場合には１本のメインワード線を活性化することにより、メモリセルよりのデータを片側のセンスアンプ列に供給する。
【００３８】
図５に、ブロック選択信号を生成する回路の実施例を示す。
【００３９】
図５の回路は、ＮＡＮＤ回路５１乃至５６と、インバータ５７乃至５９を含み、活性化センスアンプ列の選択を行なうブロック選択信号を生成する回路である。セルとワード線の配置により活性化センスアンプが決まる。即ち、サブワード線の最下位ビット（ｒａ００信号）の偶奇とメインワード線の最下位ビット（ｒａ０３信号）の偶奇により決まるので、これらの信号を用いている。信号ｆｚがＨＩＧＨの場合には、ブロック選択信号ｂｒｒａｒｚ及びｂｒｒａｌｚの両方の信号が活性化するようになっている。
【００４０】
図６に、センスアンプ列活性化信号生成回路２０の構成図を示す。
【００４１】
図６のセンスアンプ列活性化信号生成回路２０は、ブロックアドレスレシーバ６１、センスアンプ列活性化回路６２、ブロック活性化回路６３、及びメインワード線活性化信号生成回路６４及び６５を含む。ブロックアドレスレシーバ６１は、図５の回路で生成された複数のブロック選択デコード信号のうち隣接する２つのブロックに相当する選択信号を受け取る。これは、それらが当該センスアンプを動作すべきアドレスだからである。
【００４２】
本発明の場合は、活性化するセンスアンプ列を一つにする必要があるため、活性化しないセンスアンプ列にあるサブワードデコーダ活性化信号生成回路を活性化しなければならない。そこでブロック活性化回路６３を設け、隣接するセンスアンプ列活性化信号生成回路２０からの信号ｂｋｅｓｎ０ｚ及びｂｋｅｓｎ１ｚを取り込むことにより、センスアンプ活性化信号のうちの一つである信号ｂｋｅｓｍｃｚを生成する。このようにすることにより、ブロックアドレスレシーバ６１では非選択となっていても隣接センスアンプ列の活性化により、該センスアンプ列活性化信号ｂｋｅｓｍｃｚが生成されることになる。
【００４３】
即ち、ブロック活性化回路６３が生成する信号ｂｋｅｓｍｃｚは、対応するブロック選択信号が非活性であっても、隣接するセンスアンプ列が活性化された場合に活性化される。
【００４４】
図７にブロック活性化回路６３の回路図を示す。
【００４５】
図７に示されるように、ブロック活性化回路６３は、ＮＯＲ回路７１乃至７３及びインバータ７４及び７５を含む。ブロック活性化回路６３は、対応するブロックアドレスレシーバ６１から信号ｂｋｅｓ０ｚ及びｂｋｅｓ１ｚを受け取ると共に、隣接するセンスアンプ列活性化信号生成回路２０のブロックアドレスレシーバ６１からの信号ｂｋｅｓｎ０ｚ及びｂｋｅｓｎ１ｚを受け取る。これによって、信号ｂｋｅｓｍｃｚは、対応するブロック選択信号が非活性であっても、隣接するセンスアンプ列が活性化された場合に活性化される。
【００４６】
図８に、サブワード選択信号生成回路の回路図を示す。
【００４７】
サブワード選択信号生成回路は、ＰＭＯＳトランジスタ８１乃至８８及びＮＭＯＳトランジスタ８９乃至９７を含む。サブワード選択信号生成回路は、図６からの信号ｂｋｅｓｍｃｚ及びｒｓｔｚを受け取ると共に、サブワード線を選択する１／８デコード信号であるｍｗｄｚを受け取る。また更に、セグメント選択信号ｓｇｃｚ（後述）として例えばｓｇｃ０ｚが供給される。ここでセグメント選択信号ｓｇｃｚは、当該セグメントが選択されたときにＨＩＧＨになり、非選択のときにＬＯＷになる信号である。これによって、セグメント選択信号ｓｇｃｚとして活性化セグメント信号ｓｇｃ０ｚ或いはｓｇｃ１ｚを入力することにより、活性化セグメントのサブワード線のみを活性化することができる。なお出力信号ｓｗｄｚ及びｓｗｄｘは、活性化時にそれぞれＨＩＧＨ及びＬＯＷになる信号である。なお本明細書において、信号名の最後にｚが付く信号は正論理信号であり、信号名の最後にｘが付く信号は負論理信号である。
【００４８】
図６に戻り、センスアンプ列活性化回路６２は、ブロック選択信号ｂｒｒａｌｚまたはｂｒｒａｒｚがＨＩＧＨになるセンスアンプ列のセンスアンプを活性化するための信号ｌｅｘ、ｌｅｚ、ｒｓｔｚ、及びｂｌｔｚを生成する。なお図５に示されるように、信号ｆｚがＨＩＧＨになると、ブロック選択信号ｂｒｒａｌｚ及びｂｒｒａｒｚの両方がＨＩＧＨになる。
【００４９】
またメインワード線活性化信号生成回路６４及び６５は、メインワードデコーダを活性化し、アドレスデコード信号を受け付ける状態にする。
【００５０】
図９は、センスアンプドライバの構成を示す回路図である。
【００５１】
図９のセンスアンプドライバは、ＮＡＮＤ回路１０１乃至１０３、インバータ１０４乃至１０６、ＮＭＯＳトランジスタ１０７乃至１０９、及びＰＭＯＳトランジスタ１１０を含む。このセンスアンプドライバは、図６のセンスアンプ列活性化回路６２から信号ｌｅｘ、ｌｅｚ、及びｒｓｔを受け取ると共に、セグメント選択信号ｓｇｃｚを受け取る。ここでセグメント選択信号ｓｇｃｚ（ｓｇｃ０ｚ或いはｓｇｃ１ｚ）は、当該セグメントが選択されたときにＨＩＧＨになり、非選択のときにＬＯＷになる信号である。これによって、当該セグメントが選択されたときにセンスアンプを実際に活性化する信号ＰＳＡ及びＮＳＡを、図１０に示されるセンスアンプ回路に供給することになる。なお図１０の回路の端子ＩＳＯ０及びＩＳＯ１には、図６のセンスアンプ列活性化回路６２から出力される信号ｂｌｔｚの反転信号が供給される。
【００５２】
図１１は、コラムセグメント活性化信号生成回路１９の回路構成を示す図である。
【００５３】
図１１のコラムセグメント活性化信号生成回路１９は、インバータ１１１乃至１１４、ＮＯＲ回路１１５、ＮＡＮＤ回路１１６及び１１７、ＰＭＯＳトランジスタ１１８乃至１２０、ＮＭＯＳトランジスタ１２１乃至１２３を含む。コラムセグメント活性化信号生成回路１９は、ＤＱ数選択信号生成回路１３からの信号ｑｚとコラムアドレスの第６ビット乃至第８ビットｃａ０６ｚ乃至ｃａ０８ｚとに基づいて、コラムデコーダ活性化用信号ｃａｃｚ（図１１ではｃａｃ００ｚ）を出力すると共に、セグメント選択信号ｓｇｃｚ（ｓｇｃ０ｚ又はｓｇｃ１ｚ）を出力する。
【００５４】
なおｃａｃ００ｚからｃａｃ０７ｚまで８箇所（８回路）あるが、同じ場所に配置するのはｓｇｃ０ｚ或いはｓｇｃ１ｚを出力する経路のどちらかである。この場合、コラムアドレスの小さいほう半分にｓｇｃ０ｚの経路を、コラムアドレスの大きいほうにｓｇｃ１ｚの経路を、それぞれ配置することになる。
【００５５】
信号ｑｚがＬＯＷになると、入力コラムアドレスの第８ビットｃａ０８ｚが無効になり、信号ｑｚがＨＩＧＨの場合と比較して、コラムデコーダ活性化用信号ｃａｃｚがＨＩＧＨになるコラムブロック数が２倍になる。逆にいえば、信号ｑｚがＨＩＧＨになると、活性化されるコラムブロック数が半分になる。
【００５６】
また信号ｑｚがＨＩＧＨの時とＬＯＷの時とで、セグメント選択信号ｓｇｃ０ｚ或いはｓｇｃ１ｚの何れがＨＩＧＨになるかが異なる。
【００５７】
このセグメント選択信号ｓｇｃｚ（ｓｇｃ０ｚ及びｓｇｃ１ｚ）が、図８や図９の回路に供給されることで、活性化されたセグメント内だけでサブワード選択信号生成回路を活性化すると共に、センスアンプを活性化することが可能になる。
【００５８】
図１２は、データバスアンプ選択信号生成回路１４の回路構成を示す回路図である。
【００５９】
図１２のデータバスアンプ選択信号生成回路１４は、ＮＡＮＤ回路１３１乃至１３５及びインバータ１３６乃至１３８を含む。データバスアンプ選択信号生成回路１４は、ローアドレス信号のｒａ００ｘとｒａ００ｚ及びｒａ０３ｘとｒａ０３ｚを受け取り、更に何れか一つがＨＩＧＨである信号ｆｚ、ｈｚ、及びｑｚを受け取る。信号ｆｚがＨＩＧＨの時には出力ａｍｐｓｅｌ０ｚ及びａｍｐｓｅｌ１ｚが全てＨＩＧＨとなる。これによって、活性化センスアンプ列に対応するセグメント内の全てのデータバスアンプ１７を選択する。また信号ｈｚ或いはｑｚがＨＩＧＨのときには、活性化センスアンプ列に対応するセグメント内の半数のアンプを選択する。
【００６０】
図１３は、データバスアンプ１７とデータバスアンプ選択信号生成回路１４の関係を模式的に示す図である。
【００６１】
図１３に示されるように、データバスアンプ選択信号生成回路１４から出力されるデータバスアンプ選択信号ａｍｐｓｅｌ０ｚ及びａｍｐｓｅｌ１ｚが、各セグメントのデータバスアンプ１７に供給される。ここで一つのセグメントは、各アンプセグメント活性化信号生成回路２１で挟まれた部分の半分にあたり、図１３には計８つのセグメントが示されている。
【００６２】
図１４は、データバスアンプ１７の活性化セグメントの配置を模式的に示した図である。
【００６３】
図に示されるように、信号ｆｚがＨＩＧＨのときには、２つの選択されたセグメントにおいて全てのバスアンプが活性化され、信号ｈｚがＨＩＧＨのときには、２つの選択されたセグメントにおいて半分のバスアンプが活性化される。また信号ｑｚがＨＩＧＨのときには、１つの選択されたセグメントにおいて半分のバスアンプが活性化される。ここで全てのバスアンプを駆動するか半分のバスアンプを駆動するかを決定するのは、上で説明したデータバスアンプ選択信号ａｍｐｓｅｌ０ｚ及びａｍｐｓｅｌ１ｚである。また活性化セグメントは、指定されたコラムアドレスに基づいて、アンプセグメント活性化信号生成回路２１により決定される。
【００６４】
図１５は、アンプセグメント活性化信号生成回路２１の回路構成を示す図である。
【００６５】
図１５のアンプセグメント活性化信号生成回路２１は、ＮＡＮＤ回路１４１乃至１４３、ＮＯＲ回路１４４、及びインバータ１４５乃至１４８を含む。
【００６６】
入力信号ｗｅｐｒｚ及びｓｂｅｄｌｙｚは、それぞれ書き込み及び読み出しのタイミングを決める信号である。出力信号ｗｅｐ００ｘ及びｓｂｅ００ｚは、それぞれデータバスアンプ１７のライトデータバスアンプ及びリードデータバスアンプを活性化させる信号で、ｗｅｐ００ｘはアクティブ時にＬＯＷになり、ｓｂｅ００ｚはアクティブ時にＨＩＧＨになる信号である。信号ｑｚがＨＩＧＨの場合には、コラムアドレスｃａ０６ｚ及びｃａ０７ｚに加えてコラムアドレスｃａ０８ｚを用いて活性化セグメントを決定することで、１つのセグメントを選択することができる。また信号ｑｚがＬＯＷのときには、コラムアドレスｃａ０８ｚを無効にすることで、２つのセグメントを選択することが可能になる。図１５と同様の回路で、コラムアドレスｃａ０６ｚ、ｃａ０７ｚ、及びｃａ０８ｚの異なった組み合わせ、例えばコラムアドレスｃａ０６ｘ（ｃａ０６ｚの反転）、ｃａ０７ｚ、及びｃａ０８ｘ（ｃａ０８ｚの反転）等に対して同様の処理を行なうことで、異なったコラムセグメントに対応する信号ｓｂｅ００ｚ、ｓｂｅ０１ｚ、ｓｂｅ０２ｚ、・・・を生成することができる。
【００６７】
データバスアンプ１７の各部分は、アンプセグメント活性化信号生成回路２１から信号ｓｂｅｚ（ｓｂｅ００ｚ、ｓｂｅ０１ｚ、ｓｂｅ０２ｚ、・・・の何れか）と図１２のデータバスアンプ選択信号生成回路１４から信号ａｍｐｓｅｌｚ（ａｍｐｓｅｌ０ｚ及びａｍｐｓｅｌ１ｚの何れか）を受け取る。これらの信号ｓｂｅｚと信号ａｍｐｓｅｌｚとの論理積を取ることで、当該データバスアンプ部分が活性化されるか否かが決定される。
【００６８】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００６９】
【発明の効果】
本発明の半導体記憶装置は、設定された入出力データ数を示すデータ数選択信号に応じて活性化センスアンプの数を調整することで、消費電流を削減することが出来る。また従来の半導体記憶装置と略同様のアーキテクチャ及び回路構成を用いることで、コストアップを抑えることが出来る。
【図面の簡単な説明】
【図１】本発明による半導体記憶装置の概略ブロック図である。
【図２】本発明による活性化センスアンプ数の変化の例を模式的に示した図である。
【図３】ローアドレス選択系回路の一部を示す回路図である。
【図４】本発明におけるビット線とセンスアンプとの接続関係を示す回路図である。
【図５】ブロック選択信号を生成する回路の実施例を示す図である。
【図６】センスアンプ列活性化信号生成回路の構成図である。
【図７】サブワード活性化回路の回路図である。
【図８】サブワード選択信号生成回路の回路図である。
【図９】センスアンプドライバの構成を示す回路図である。
【図１０】センスアンプの構成を示す回路図である。
【図１１】コラムセグメント活性化信号生成回路の回路図である。
【図１２】データバスアンプ選択信号生成回路の回路図である。
【図１３】データバスアンプとデータバスアンプ選択信号生成回路との関係を模式的に示す図である。
【図１４】データバスアンプの活性化セグメントの配置を模式的に示した図である。
【図１５】アンプセグメント活性化信号生成回路の回路構成を示す図である。
【符号の説明】
１０ 半導体記憶装置
１１ コラムアドレス選択系回路
１２ ローアドレス選択系回路
１３ ＤＱ数選択信号生成回路
１４ データバスアンプ選択信号生成回路
１５ コラムデコーダ
１６ ワードデコーダ
１７ データバスアンプ
１８ セルアレー回路
１９ コラムセグメント活性化信号生成回路
２０ センスアンプ列活性化信号生成回路
２１ アンプセグメント活性化信号生成回路
２２ 出力バッファ
２３ 入力バッファ
２４ アドレスピン
２５ データ入出力ピン
Claims (6)
- メモリセルアレイのローブロックを選択するローアドレス系選択回路と、
設定された入出力データ数を示すデータ数選択信号を生成するデータ数選択信号生成回路と、
メモリセルの読み出し及び書き込みデータを転送するビット線と、
該ビット線に接続され、該データ数選択信号に応じた数だけ活性化される複数のセンスアンプ
とを備え、
該入出力データ数を最大とする場合には、選択されたローブロックにおいて偶数番目と奇数番目との２本のメインワード線を活性化するとともに、該選択されたローブロックの両側において該センスアンプを活性化し、該偶数番目のメインワード線により読み出されたデータを一方の側のセンスアンプにより増幅し、該奇数番目のメインワード線により読み出されたデータを他方の側のセンスアンプにより増幅し、
該入出力データ数が最大でない場合には、選択されたローブロックにおいて１本のメインワード線を活性化するとともに、該選択されたローブロックの片側においてのみ該センスアンプを活性化し、該１本のメインワード線により読み出されたデータを該活性化されたセンスアンプにより増幅することを特徴とする半導体記憶装置。 - 前記センスアンプの各々は一対のビット線を介して一対のメモリセルに接続され、該一対のメモリセルは相補データを記憶することを特徴とする請求項１記載の半導体記憶装置。
- 該センスアンプと該半導体記憶装置の入出力端子との間に接続され読み出しデータ及び書き込みデータを増幅するデータバスアンプと、該データバスアンプを該データ数選択信号に応じて選択的に活性化するデータバスアンプ選択回路を更に含むことを特徴とする請求項１記載の半導体記憶装置。
- 選択的に活性化するコラムセグメントの数を前記データ数選択信号に応じて変化させるコラムセグメント活性化回路を更に含むことを特徴とする請求項１記載の半導体記憶装置。
- 前記センスアンプは、コラムアドレスにより選択的に活性化されることを特徴とする請求項４記載の半導体記憶装置。
- 前記データ数選択信号に基づいて、選択されたローブロックの片側の半分のセンスアンプを活性化することを特徴とする請求項１に記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000199715A JP4077140B2 (ja) | 2000-06-30 | 2000-06-30 | 半導体記憶装置 |
| US09/884,117 US6529440B2 (en) | 2000-06-30 | 2001-06-20 | Semiconductor memory device with reduced current consumption |
| KR1020010036905A KR100649063B1 (ko) | 2000-06-30 | 2001-06-27 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000199715A JP4077140B2 (ja) | 2000-06-30 | 2000-06-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002025263A JP2002025263A (ja) | 2002-01-25 |
| JP4077140B2 true JP4077140B2 (ja) | 2008-04-16 |
Family
ID=18697694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000199715A Expired - Fee Related JP4077140B2 (ja) | 2000-06-30 | 2000-06-30 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6529440B2 (ja) |
| JP (1) | JP4077140B2 (ja) |
| KR (1) | KR100649063B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6857055B2 (en) * | 2002-08-15 | 2005-02-15 | Micron Technology Inc. | Programmable embedded DRAM current monitor |
| US7957216B2 (en) * | 2008-09-30 | 2011-06-07 | Intel Corporation | Common memory device for variable device width and scalable pre-fetch and page size |
| JPWO2012114647A1 (ja) * | 2011-02-22 | 2014-07-07 | パナソニック株式会社 | ワード線起動回路、半導体記憶装置、および半導体集積回路 |
| US8873329B1 (en) * | 2012-01-17 | 2014-10-28 | Rambus Inc. | Patterned memory page activation |
| US9601183B1 (en) * | 2016-04-14 | 2017-03-21 | Micron Technology, Inc. | Apparatuses and methods for controlling wordlines and sense amplifiers |
| JP7274831B2 (ja) * | 2018-07-31 | 2023-05-17 | 株式会社小松製作所 | 作業機械 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2761515B2 (ja) * | 1989-03-08 | 1998-06-04 | 株式会社日立製作所 | 半導体記憶装置 |
| US5258958A (en) * | 1989-06-12 | 1993-11-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP3672946B2 (ja) * | 1993-11-30 | 2005-07-20 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JPH1145594A (ja) * | 1997-07-30 | 1999-02-16 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
-
2000
- 2000-06-30 JP JP2000199715A patent/JP4077140B2/ja not_active Expired - Fee Related
-
2001
- 2001-06-20 US US09/884,117 patent/US6529440B2/en not_active Expired - Lifetime
- 2001-06-27 KR KR1020010036905A patent/KR100649063B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6529440B2 (en) | 2003-03-04 |
| KR100649063B1 (ko) | 2006-11-24 |
| KR20020002244A (ko) | 2002-01-09 |
| US20020001895A1 (en) | 2002-01-03 |
| JP2002025263A (ja) | 2002-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4646106B2 (ja) | 半導体集積回路装置 | |
| JP4684394B2 (ja) | 半導体集積回路装置 | |
| US5764590A (en) | Synchronous semiconductor memory device which allows switching of bit configuration | |
| JP4043151B2 (ja) | 高速ランダムアクセス可能なメモリデバイス | |
| JP2002216471A (ja) | 半導体記憶装置 | |
| JP4413293B2 (ja) | リセット動作を高速化したメモリデバイス | |
| EP0829880B1 (en) | Semiconductor memory device with an increased band width | |
| JPH11317074A (ja) | ワード線制御回路 | |
| JP2003187600A (ja) | 半導体集積回路装置 | |
| JP4027577B2 (ja) | 入出力ライン対等化回路及びこれを備えたメモリ装置 | |
| JP3773400B2 (ja) | マルチバンクメモリ装置及び入出力ライン配置方法 | |
| JP4077140B2 (ja) | 半導体記憶装置 | |
| JPH08335390A (ja) | ダイナミック型半導体記憶装置 | |
| JP2002025251A (ja) | 半導体記憶装置 | |
| US7342835B2 (en) | Memory device with pre-fetch circuit and pre-fetch method | |
| JP4704541B2 (ja) | 半導体集積回路装置 | |
| US6909661B2 (en) | Semiconductor memory device with data input/output organization in multiples of nine bits | |
| KR100341343B1 (ko) | 고속 액세스가 가능한 다이렉트형 감지 증폭기를 구비한 반도체 메모리 | |
| JP4119105B2 (ja) | 半導体メモリ | |
| JP2001189081A (ja) | 半導体メモリディバイス及びそのビットライン接続方法 | |
| US7573776B2 (en) | Semiconductor memory device having data-compress test mode | |
| KR100571625B1 (ko) | 반도체메모리소자 | |
| US7274619B2 (en) | Wordline enable circuit in semiconductor memory device and method thereof | |
| JP3558526B2 (ja) | 半導体記憶装置 | |
| US7359267B2 (en) | Method of transferring data |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060921 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060926 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061127 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070626 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070824 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080122 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080131 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110208 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110208 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110208 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110208 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120208 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130208 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140208 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |