JP2761515B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、例えばキャッシ
ュメモリにおけるアドレスタグ又はデータのように多ビ
ットの単位での書き込み／読み出しが行われるものに利
用して有効な技術に関するものである。

〔従来の技術〕

スタティック型RAM（ランダム・アクセス・メモリ）
では、メモリセルからの記憶情報を増幅するセンスアン
プとして、カレントミラー構成のアクティブ負荷回路を
用いた差動増幅回路を用いるものである。このようなス
タティック型RAMの例としては、例えば、（株）日立製
作所から販売されている『HM62256、HM6264等』があ
る。

なお、センスアンプとデータ線との間にスイッチ手段
を設け、センスアンプの動作と連動してスイッチ手段を
動作させることは、特開昭61−150183号公報、特開昭53
−73039号公報、特開昭61−26994号公報に、パリティチ
ェック回路は特開昭63−298899号公報、特開昭63−1859
8号公報に、それぞれ独立に記載されているが、その組
み合わせについては記載されていない。

〔発明が解決しようとする課題〕

キャッシュメモリのように多ビットの同時読み出しを
行う場合、上記のようなセンスアンプを用いたのでは消
費電流が増大してしまうという問題がある。また、キャ
ッシュメモリにあっては、パリティチェック機能やアド
レス比較機能が必要であり、これらの高速動作化や高集
積化が望まれている。

この発明の目的は、高速化及び低消費電力化を図った
半導体記憶装置を提供することにある。

この発明の他の目的は、多機能と高集積化を図った半
導体記憶装置を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
スタティック型メモリセルが結合された相補データ線の
信号を増幅するセンスアンプとして、動作タイミングパ
ルスに同期してその増幅動作を開始するCMOSラッチ形態
のセンスアンプを用いるとともに、その増幅動作を開始
するとき入出力ノードと相補データ線とを実質的に切り
離すスイッチ素子又は抵抗手段を設ける。また、パリテ
ィチェック回路として、メモリセルが結合された相補デ
ータ線に対応して設けてられたセンスアンプの相補出力
信号のうちの一方の出力信号を受ける一対のスイッチMO
SFETQ12,Q13と、他方の出力信号を受ける一対のMOSFETQ
14,Q15を設け、上記MOSFETQ12とQ14及びMOSFETQ13,15の
入力側ノードを共通接続して相補レベルを供給するとと
もに、上記他方のMOSFETQ14,Q15の出力側ノードを交差
接続させて一方のMOSFETQ12,Q13の出力側ノードに結合
させる単位回路を複数個カスケード接続する。更に、記
憶情報と外部から供給された信号とを受ける比較回路と
して、メモリセルが結合された相補データ線に対応して
設けられたセンスアンプの相補出力信号が一方のソー
ス，ドレインに供給され、そのゲートに対応する比較信
号が供給され、他方のソース，ドレインが共通化された
一対のスイッチMOSFETと、上記他方のソース，ドレイン
がそのゲートに接続された出力MOSFETとにより単位の比
較回路を構成する。

〔作 用〕

上記した手段によれば、CMOSラッチ形態のセンスアン
プを用いることによって低消費電力化を実現するととも
に、多数のメモリセルが結合されることによって比較的
大きな寄生容量を持つ相補データ線を増幅動作に必要な
信号量が読み出された後に切り離すものであるため高速
化が可能になる。また、パリティチェック回路をセンス
アンプの入出力ノードに結合させることによって高集積
化及び高速化を実現できる。さらに、比較回路として、
一対のMOSFETのゲートと一方のソース，ドレインに比較
信号を供給する構成を採ることによって素子数の低減と
配線容量の低減による高速化が可能になる。

〔実施例１〕 第１図には、この発明が適用された多ビットの読み出
し／書き込みを行うスタティック型RAMの一実施例の要
部回路図が示されている。同図のRAMは、公知のCMOS集
積回路技術によって１個の単結晶シリコンのような半導
体基板上に形成される。

特に制限されないが、集積回路は、単結晶Ｎ型シリコ
ンからなる半導体基板に形成される。ＰチャンネルMOSF
ETは、かかる半導体基板表面に形成されたソース領域、
ドレイン領域及びソース領域とドレイン領域との間の半
導体基板表面に薄い厚さのゲート絶縁膜を介して形成さ
れたポリシリコンからなるようなゲート電極から構成さ
れる。ＮチャンネルMOSFETは、上記半導体基板表面に形
成されたＰ型ウェル領域に形成される。これによって、
半導体基板は、その上に形成された複数のＰチャンネル
MOSFETの共通の基板ゲートを構成する。Ｐ型ウェル領域
は、その上に形成されたＮチャンネルMOSFETの基板ゲー
トを構成する。同図において、ＰチャンネルMOSFETは、
そのチャンネル部分（バックゲート部）に矢印が付加さ
れることによってＮチャンネルMOSFETと区別される。ま
た、特に説明しないときはMOSFETは、Ｎチャンネル型で
ある。

メモリアレイは、代表として例示的に示されているマ
トリックス配置された複数のメモリセルMC、ワード線W0
ないしWn及び相補データ線D0,ないしDP,から構
成されている。

メモリセルMCのそれぞれは、互いに同じ構成にされ、
例示的に示されたワード線W0と相補データ線D0,と
の交点に配置されたメモリセルの回路構成が代表として
具体的に示されているように、ゲートとドレインが互い
に交差接続され、かつソースが回路の接地点に結合され
たＮチャンネル型の記憶MOSFETQ1,Q2と、上記MOSFETQ1,
Q2のドレインと電源端子Vccとの間に設けられたポリ
（多結晶）シリコン層からなる高抵抗R1,R2とを含んで
いる。上記MOSFETQ1,Q2の共通接続点と相補データ線D0,
との間にＮチャンネル型の伝送ゲートMOSFETQ3,Q4
が設けられている。同じ行（ワード線方向）に配置され
たメモリセルの伝送ゲートMOSFETQ3,Q4等のゲートは、
例示的に示された対応するワード線W0に共通に接続さ
れ、同じ列に配置されたメモリセルの入出力端子は、そ
れぞれ例示的に示された対応する一対の相補データ線
（ビット線又はディジット線）D0,に接続されてい
る。他の行（ワード線Wn）や列（相補データ線D1,
〜DP,に設けられるメモリセルについても上記と同
様である。

メモリセルにおいて、MOSFETQ1,Q2及び抵抗R1,R2は、
一種のフリップフロップ回路を構成しているが、情報保
持状態における動作点は、普通の意味でのフリップフロ
ップ回路のそれと随分異なる。すなわち、上記メモリセ
ルMCにおいて、それを低消費電力にさせるため、その抵
抗R1は、MOSFETQ1がオフ状態にされているときのMOSFET
Q2のゲート電圧をそのしきい値電圧よりも若干高い電圧
に維持させることができる程度の著しく高い抵抗値にさ
れる。同様に抵抗R2も高抵抗値にされる。言い換える
と、上記抵抗R1、R2は、MOSFETQ1、Q2のドレインリーク
電流を補償できる程度の高抵抗にされる。抵抗R1、R2
は、MOSFETQ2のゲート容量（図示しない）に蓄積されて
いる情報電荷が放電させられてしまうのを防ぐ程度の電
流供給能力を持つ。

この実施例に従うと、RAMがCMOS−IC技術によって製
造されるにもかかわらず、上記のようにメモリセルMCは
ＮチャンネルMOSFETとポリシリコン抵抗素子とから構成
される。

この実施例のメモリセル及びメモリアレイは、上記ポ
リシリコン抵抗素子に代えてＰチャンネルMOSFETを用い
る場合に比べ、その大きさを小さくできる。すなわち、
ポリシリコン抵抗を用いた場合、駆動MOSFETQ1又はQ2の
ゲート電極上に形成できるとともに、それ自体のサイズ
を小型化できる。そして、ＰチャンネルMOSFETを用いた
ときのように、駆動MOSFETQ1,Q2から比較的大きな距離
を持って離さなければならないことがないので無駄な空
白部分が生じない。

同図において、特に制限されないが、相補データ線D
0,は、スイッチMOSFETQ5,Q6等を介してCMOSラッチ
形態のセンスアンプの入出力ノードN0,に接続され
る。この入出力ノードN0,は、サブ相補データ線と
も呼ぶことができる。上記CMOSラッチ形態のセンスアン
プは、ＰチャンネルMOSFETQ8,Q10とＮチャンネルMOSFET
Q9,Q11とからそれぞれ構成されたCMOSインバータ回路の
入力と出力とが互いに交差されて構成される。例示的に
示されている他の相補データ線D1,ないしDP,に
も同様なスイッチMOSFETを介してセンスアンプが結合さ
れる。これら各相補データ線D0,ないしDP,に対
応して設けられるセンスアンプは、いわばカラムアンプ
としての動作を行うものである。

これらのセンスアンプを構成するＰチャンネルMOSFET
Q8,Q10等のソースは、共通ソース線PSに接続される。こ
の共通ソース線PSにはMOSFETQ26を介して動作電圧が供
給される。上記MOSFETQ26は、特に制限されないが、ゲ
ートに定常的に接地電位が供給されることによって定常
的にオン状態にされている。このようにしたのは、次に
説明するようなプリチャージ動作のためである。上記セ
ンスアンプを構成するＮチャンネルMOSFETQ9,Q11等のソ
ースは共通ソース線NSに結合される。共通ソース線NSに
は、センスアンプを活性化させるタイミングパルスSAを
受けるＮチャンネルMOSFETQ27を介して回路の接地電位
が与えられる。これにより、センスアンプは、タイミン
グパルスSAがハイレベルになってＮチャンネルMOSFETQ2
7がオン状態になったとき、増幅動作に必要な動作電流
の供給が行われるので、相補データ線D0,ないしDP,
を通して伝えられた信号の増幅動作を開始する。

上記相補データ線D0,ないしDP,の間には、プ
リチャージ信号PCを受けるＰチャンネル型のスイッチMO
SFETQ7等が設けられる。これらのスイッチMOSFETQ7等
は、プリチャージ動作のときオン状態になり、上記セン
スアンプを構成するＰチャンネルMOSFETQ8,Q10等及びセ
ンスアンプの共通ソース線PSに動作電圧を供給するＰチ
ャンネルMOSFETQ26を介して供給される相補データ線D0,
等のプリチャージレベルを等しくするために設けら
れる。このようにセンスアンプのＰチャンネルMOSFETを
利用してプリチャージ回路を構成するものであるため、
回路素子の低減を図ることができる。なお、相補データ
線D0,ないしDP,等に、電源電圧Vccを供給する
プリチャージMOSFETを設ける構成としてもよい。例え
ば、上記タイミングパルスPCを受けて電源電圧Vccを伝
えるＰチャンネルMOSFETを各相補データ線D0,等に
設けるようにすればよい。

上記相補データ線D0,等とそれに対応するセンス
アンプの入出力ノードN0,等の間に設けられたスイ
ッチMOSFETQ5,Q6のゲートには、タイミングパルスDYCが
供給される。

第５図の動作タイミング図に示すように、上記タイミ
ングパルスDYCは、メモリアレイの１つのワード線W0等
が選択され、１つのメモリセルの記憶情報が相補データ
線D0,等に読み出され、センスアンプの増幅動作に
必要な信号量が得られた時点でハイレベルからロウレベ
ルに変化させられる。これと同期してセンスアンプを活
性化させるタイミングパルスSAがロウレベルからハイレ
ベルにされる。上記タイミングパルスDYCのロウレベル
への変化によりスイッチMOSFETQ5,Q6等がオフ状態にな
り、相補データ線D0,等とセンスアンプの入出力ノ
ードN0,等が分離される。したがって、センスアン
プは、上記入出力ノードN0,のみが負荷となり、上
記伝えられた信号を高速に増幅してその入出力ノードN
0,等のレベルを読み出された記憶情報に従って高速
に変化させる。すなわち、相補データ線D0,等に
は、上記のようなメモリセルが多数接続されることによ
って、比較的大きな寄生容量が持つものであるが、この
実施例では、センスアンプが増幅動作を開始する時点で
上記大きな寄生容量を持つ相補データ線D0,等を切
り離すので、CMOSラッチ形態のセンスアンプにより、入
出力ノードN0,に伝えられた微小信号差のハイレベ
ルとロウレベルを高速に電源電圧Vccのようなハイレベ
ルと回路の接地電位のようなロウレベルに増幅すること
ができる。このような高速なレベル変化により、CMOSイ
ンバータ回路を構成するＰチャンネルMOSFETとＮチャン
ネルMOSFETとを通して流れる貫通電流の発生を抑えるこ
とができるので高速化と低消費電力化が実現できる。

メモリセルは、ダイナミック型メモリセルのような再
書き込み（リフレッシュ動作）が不要なスタティック型
であるため、上記のようにセンスアンプの入出力ノード
をメモリセルが結合された相補データ線から切り離して
もメモリセルの情報保持動作には何等影響を与えない。
この点において、ダイナミック型メモリセルに対して設
けられるシェアード型のセンスアンプの増幅動作と大き
く異なるものである。

同図のワード線W0〜Wnは、図示しないＸアドレスデコ
ーダ回路の出力信号により選択される。Ｘアドレスデコ
ーダ回路の各ワード線に対応した単位回路は、相互にお
いて類似のノアゲート回路等により構成される。これら
のノアゲート回路等の入力端子には、複数ビットからな
る内部相補アドレス信号が所定の組合せをもって印加さ
れる。これにより、アドレス指定された１つのワード線
の選択動作が行われる。

例示的に示されて複数からなるセンスアンプに対応し
たサブ相補データ線は、Ｙゲートとして作用するセレク
タを構成するスイッチMOSFETQ24,Q25等を介して共通の
入出力線I/Oに結合される。

この入出力線I/Oには、図示しない書き込み信号を伝
えるデータ入力バッファの出力端子と、読み出し信号を
増幅するメインアンプと出力回路からなるデータ出力バ
ッファの入力端子が接続される。

特に制限されないが、メモリアレイの各相補データ線
に対応して上記センスアンプが設けられる。この構成に
代え、上記例示的に示されたセンスアンプを複数の相補
データ線に対して共通に用いる構成としてもよい。この
場合、上記タイミングパルスDYCが供給されるスイッチM
OSFETに、カラム選択機能を持たせるようにすればよ
い。すなわち、非選択状態又はワード線が選択される前
のプリチャージ期間において全スイッチMOSFETをオン状
態にしておいて、選択されるべきカラムに対応したスイ
ッチMOSFET群を残して他のスイッチMOSFETをワード線の
選択動作の前にオフ状態にするようにすればよい。この
後は、前記第５図を参照して説明したと同様な動作によ
り読み出し動作を行うことができる。

この実施例では、特に制限されないが、上記のように
複数ビットの読み出しが正しく行われた否かをチェック
するパリティチェック回路が設けられる。このパリティ
チェック回路は、上記センスアンプの入出力ノードに直
接的に設けられることによって高集積化と高速化を図る
ものである。

すなわち、非反転の相補データ線D0に対応したサブ相
補データ線（入出力ノードN0）にゲートが接続された一
対のMOSFETQ12,Q13と、反転の相補データ線に対応
したサブ相補データ線（入出力ノード）にゲートが
結合された一対のMOSFETQ14,Q15が設けられる。

上記２組からなる一対のMOSFETのうち、一方のMOSFET
Q12とQ14の入力側のソース，ドレインは共通化されて、
特に制限されないが、センスアンプを活性化させる接地
電位が伝えられる共通ソース線NSに接続される。他方の
MOSFETQ13とQ15の入力側のソース，ドレインは、共通化
されて上記センスアンプを活性化させるハイレベル側の
電源電圧Vccが伝えられる共通ソース線PSに結合され
る。上記反転側の相補データ線に対応したサブ相補
データ線にゲートが結合されたMOSFETQ14とQ15の出力側
のソース，ドレインは、交差接続されて上記MOSFETQ13
とQ12の出力側のソース，ドレインにそれぞれ接続され
る。

上記相補データ線D0,に隣接する相補データ線D1,
に対応したサブ相補データ線にも上記類似の回路が
設けられる。すなわち、非反転の相補データ線D1に対応
したザブ相補データ線にゲートが接続された一対のMOSF
ETQ16,Q17と、反転の相補データ線に対応したサブ
相補データ線にゲートが結合されたMOSFETQ18,Q19が設
けられる。

上記２組からなる一対のMOSFETのうち、一方のMOSFET
Q16とQ18の入力側のソース，ドレインは共通化されて、
上記相補データ線D0,に対応して設けられるMOSFETQ
12,Q15の出力側のソース，ドレインに接続される。他方
のMOSFETQ17とQ19の入力側のソース，ドレインは、共通
化されて上記相補データ線D0,に対応して設けられ
るMOSFETQ13,Q14の出力側のソース，ドレインに接続さ
れる。以下、図示しない他の相補データ線に対応したサ
ブ相補データ線についても上記同様な構成の回路がそれ
ぞれに設けられカスケード接続される。そして、最終の
相補データ線DP,に設けられるメモリセルには、奇
数又は偶数パリティビットが記憶される。この相補デー
タ線DP,に対応したサブ相補データ線にも上記類似
の回路が設けられる。そして、その出力側には、タイミ
ングパルスを受けるスイッチMOSFETQ_AとQ_Bを介して
上記センスアンプと類似のCMOSラッチ形態の増幅回路DP
Aが設けられる。この増幅回路DPAには、タイミングパル
ス,PAを受けて電源電圧Vccと回路の接地電位を供給
するＰチャンネル型スイッチMOSFETQ28とＮチャンネル
型スイッチMOSFETQ29が設けられる。

なお、共通ソース線PSとNS及び上記各単位回路におけ
るスイッチMOSFETQ12,Q13の出力側のソース，ドレイン
間には、短絡用（プリチャージ用）のMOSFETQ22、Q23及
びQ30等が設けられ、タイミングパルスDAPCによりスイ
ッチ制御される。

この実施例のパリティチェック回路の動作は、次の通
りである。

相補データ線D0,に読み出された信号がハイレベ
ルなら、言い換えるならば、非反転の相補データ線D0が
ハイレベルで、反転の相補データ線のレベルがロウ
レベルなら、センスアンプの増幅動作によってMOSFETQ1
2とQ13がオン状態になる。それ故、次段にはMOSFETQ12
を通してロウレベルの信号が、MOSFETQ13を通してハイ
レベルの信号が伝えられる。

次段の相補データ線D1,に読み出された信号が同
様にハイレベルなら、言い換えるならば、非反転の相補
データ線D1がハイレベルで、反転の相補データ線の
レベルがロウレベルなら、センスアンプの増幅動作によ
ってMOSFETQ16とQ17がオン状態になる。それ故、次段に
はMOSFETQ16を通してロウレベルの信号が、MOSFETQ17を
通してハイレベルの信号が伝えられる。すなわち、上記
信号レベルがそのままスルーして伝えられる。以下、全
ビットがハイレベル（論理“1"）のとき、増幅回路の出
力はハイレベルになる。上記パリティビット（DP）を含
んで全ビットが奇数ビットからなるときには、奇数パリ
ティ方式を採るものとなる。

相補データ線D0,に読み出された信号がロウレベ
ルなら、言い換えるならば、非反転の相補データ線D0が
ロウレベルで、反転の相補データ線のレベルがハイ
レベルなら、センスアンプの増幅動作によってMOSFETQ1
4とQ15がオン状態になる。それ故、次段にはMOSFETQ14
を通してロウレベルの信号が、MOSFETQ15を通してハイ
レベルの信号が交差的に伝えられる。他の全データが上
記同様にハイレベルならそのまま伝えられるので、パリ
ティビットに論理“0"を書き込んで、そこで再びハイレ
ベルとロウレベルを逆転させて上記増幅回路DPA側でみ
れば、出力信号がハイレベルになるようにする。上記複
数ビットのうちいずれか１ビットが誤っているときに
は、増幅回路DPAの出力信号がロウレベルになり、MOSFE
TQ13をオフ状態にする。それ故、セレクタの選択信号Y0
によってMOSFETQ32がオン状態にされたとき、インバー
タ回路を通した出力信号がロウレベルDPEになってパリ
ティエラーを表示する。偶数パリティ方式を採ることき
には、上記の場合と異なり信号DPEのロウレベルを持っ
てパリティエラーとするものである。

この実施例では、パリティチェック回路を構成する伝
送ゲートMOSFETがセンスアンプの入出力ノードが結合さ
れたサブ相補データ線に直結されるものであるため、高
速化と高集積化を実現できるものである。

〔実施例２〕 第２図には、この発明の他の一実施例の要部回路図が
示されている。

上記のように高速読み出しのために、センスアンプの
入出力ノードをメモリアレイの相補データ線から切り離
す構成では、メモリアレイの実質的な選択期間を短くで
きる。このことに着目して、メモリセルをデュルアポー
ト構成とする。すなち、メモリセルMCは、第１図に示し
たように記憶MOSFETQ1とQ2及び抵抗R1,R2からなる記憶
部を共通として、アドレス選択用の伝送ゲートMOSFETを
２対設ける。そのうちの一対のMOSFETのゲートをワード
線WR0に接続し、その入出力ノードを相補データ線DR0,
に接続させる。他方のMOSFETのゲートをワード線
WL0に接続し、その入出力ノードを相補データ線DL0,
に接続させる。これにより、１つのメモリセルMC
は、右側ポートに対応したワード線WR0と相補データ線D
R0,との交点と、左側ポートに対応したワード線W
L0と相補データ線DL0,との交点とに共通に設けら
れる。

このように、この実施例のメモリアレイは、２組から
なるワード線とデータ線との交差点に２つの入出力ノー
ドを持つメモリセルがマトリックス配置される。

そして、上記右側相補データ線DR0,等には、前
記第１図と同様なセンスアンプ、パリティチェック回路
及びセレクタが設けられ右側の入出力線I/Oが設けられ
る。

上記左側相補データ線DL0,等には、ブラックボ
ックスとして示した上記スイッチMOSFETQ5,Q6等に対応
した高速読み出し用のデータ線スイッチ回路SW、センス
アンプ、パリティチェック回路、セレクタ及び入出力線
I/Oが設けられる。すなわち、２つの入出力ポートは、
メモリアレイを中心にして左右対称的に設けられるもの
である。

このようなデュアルポートRAMでは、上記のように右
側のポートからメモリアレイをアクセスしてデータの読
み出しを行うとき、選択されたメモリセルからの読み出
し信号がセンスアンプの増幅動作に必要な信号量になっ
た後は、タイミングパルスDYCによりスイッチ制御され
るMOSFETQ5,Q6をオフ状態にする。上記のような信号量
の読み出し時間は、極く短いから右側のセンスアンプ等
による読み出し動作と並行してメモリアレイのワード線
の選択動作をクリアして左側のポートからメモリアレイ
をアクセスして別のアドレスにデータの書き込み／又は
読み出しを行うことができる。これにより、いっそうの
高速動作化が可能になる。このようなデュアルポートの
RAMは、後述するようなキャッシュメモリに適したもの
となる。

〔実施例３〕 第３図には、比較機能を付加したRAMの一実施例の要
部回路図が示されている。

この実施例のRAMは、前記第１図に示した実施例のRAM
に記憶情報と外部から供給された情報との比較一致検出
を行う比較回路が付加された例が示されている。それ
故、メモリアレイ、センスアンプ及びパリティチェック
回路等は前述の説明と同様であるのでその説明を省略す
る。

この実施例では、相補データ線D0,に対応したセ
ンスアンプの入出力ノードであるサブ相補データ線N0,
に、比較回路を構成する一対のMOSFETQ40,Q41の一
方のソース，ドレインが結合される。これらの一対のMO
SFETQ40,Q41の他方のソース，ドレイン共通接続されて
出力MOSFETQ42のゲートに接続される。出力MOSFETQ42の
ソースは接地電位に接続される。この出力MOSFETQ42の
ドレインは、同様な他の相補データ線D1,ないしDP,
に対応してサブ相補データ線に設けられる比較回路
の出力MOSFETのドレインと共通接続される。すなわち、
出力MOSFETQ42等のドレインは、ワイヤード論理が採ら
れる。

上記サブ相補データ線N0,に対応した一対のMOSFE
TQ40,Q41のゲートには、比較すべき外部からの信号が供
給される。例えば、この実施例のRAMをキャッシュメモ
リに利用する場合、後述するようなアドレスタグが供給
される。記憶情報と対応する外部信号は相補レベルで供
給される。例えば、読み出された記憶情報により非反転
のサブ相補データ線N0がハイレベルで、反転のサブ相補
データ線がロウレベルなら、それに対応した外部か
らの信号によりMOSFETQ40のゲートに供給される入力信
号がロウレベルで、MOSFETQ41のゲートに供給される入
力信号がハイレベルになるように供給される。これによ
り、外部入力信号のハイレベルによりMOSFETQ41がオン
状態になり、反転のザブ相補データ線のロウレベル
を出力MOSFETQ42のゲートに伝えるので、出力MOSFETが
オフ状態になる。

上記の場合とは逆に読み出された記憶情報により非反
転のサブ相補データ線N0がロウレベルで、反転のサブ相
補データ線がハイレベルなら、それに対応した外部
からの信号によりMOSFETQ40のゲートに供給される入力
信号がハイレベルで、MOSFETQ41のゲートに供給される
入力信号がロウレベルになるように供給される。これに
より、外部入力信号のハイレベルによりMOSFETQ40がオ
ン状態になり、非反転のザブ相補データ線N0のロウレベ
ルを出力MOSFETQ42のゲートに伝えるので、出力MOSFET
がオフ状態になる。全ビットが上記のように一致したな
ら、出力MOSFETがオフ状態になるので、共通接続された
ドレインのレベルはハイレベルに維持される。

これに対して、上記記憶情報に対して外部入力信号が
不一致のときには、入力レベルが上記の場合とは逆にな
るのでMOSFETQ40がオン状態に、MOSFETQ41がオフ状態に
なる。これによって、MOSFETQ40を通して非反転のサブ
相補データ線N0のハイレベルが出力MOSFETQ42のゲート
に伝えられる。これにより出力MOSFETQ42がオン状態と
になって、その共通接続されたドレインのレベルをロウ
レベルに引き抜く。このようにいずれか１ビットでも不
一致のものがあれば、上記出力MOSFETの共通化されたド
レインをロウレベルにして不一致検出を行うものであ
る。

例えば、比較回路として第６図に示すような回路があ
る。このような比較回路は連想メモリ等に利用されてい
る。このような比較回路を用いた場合には、出力線に単
位回路当たり２個のMOSFETQ43,Q45が結合されるため、
出力線の寄生容量を増大させる。また、出力線の引き抜
きは直列接続された２つのMOSFETQ43とQ44又はQ45とQ46
とにより行われるため、その合成コンダクタンスが大き
くなる。これにより、動作速度が遅くなるとともに占有
面積が大きいという問題がある。

これに対して、この実施例の比較回路では、上記のよ
うに出力線には１つのMOSFETしか接続されないから、MO
SFETのサイズが第６図のMOSFETと同じなら出力線の寄生
容量を半分に減らすことができる。そして、出力線のプ
リチャージレベルの引き抜きは、１つの出力MOSFETで行
われるから素子サイズが同じなら、コンダクタンスを上
記第６図の回路の２倍に大きくできる。この実施例の比
較回路は、上記のような負荷容量の低減とディスチャー
ジ電流の増大化によって大幅な高速動作化が可能にな
る。また、１ビット当たり、MOSFETの数が３個と少なく
できるから占有面積の低減も可能になる。そして、比較
回路をセンスアンプが設けられるサブ相補データ線に直
結させて、アレイ状態に構成することにより、信号線の
引き回しによる信号伝播遅延時間を最小にできるからい
っそうの高速化と、高集積化が可能なる。

第４図には、この発明が適用されるキャッシュメモリ
の一実施例のブロック図が示されている。同図のキャッ
シュメモリは、前記同様な公知の半導体集積回路の製造
技術によって、単独に又は例えばマイクロプロセッサ等
とともに１つの半導体基板上において形成される。

特に制限されないが、キャッシュメモリは、メモリ部
とコントロール部とから構成される。メモリ部は、ディ
レクトリメモリDLMと、データメモリDTM及びバッファメ
モリBM及びライトバッファWBとから構成される。コント
ロール部は、LPU（Least Recently Used）方式のブロッ
ク置換制御回路LPU、タグ比較回路TCP及びこれらの回路
の制御するコントロール回路CNTとから構成される。

上記ライトバッファWBは、書き込みアドレス及び書き
込みデータを一時的に保持するものであり、マイクロプ
ロセッサ等は、書き込みモードのとき、後述するように
上記ライトバッファWBへの書き込みをもって書き込み動
作を終了させる。ライトバッファWBは、２つの内部バス
に接続される。一方の内部アドレスバスADとデータバス
DTは、マイクロプロセッサMPU側のバスに結合されるポ
ートに接続される。他方の内部アドレスバスAD′とデー
タバスDT′は、後述するようなメインメモリ側のバスと
結合されるポートに接続される。これにより、メインメ
モリをアクセスするためのアドレス信号は、このライト
バッファを介してメインメモリに伝えられる。ライトバ
ッファWBのうち、データが格納されるデータバッファは
読み出し動作のときにも利用され、キャッシュメモリ又
はメインメモリから読み出されたデータは、一旦このデ
ータバッファを通ってマイクロプロセッサが結合される
MPUバス側に読み出される。上記データバッファは、双
方向バスドライバとしての機能を持つものである。

バッファメモリBMは、キャッシュメモリからのデータ
読み出しのとき又はメインメモリとキャッシュメモリと
の間でのデータ転送のときデータをブロック単位で転送
するときに用いられる。例えばメインメモリとキャッシ
ュメモリのデータメモリDTMとの間のデータ転送は、上
記バッファメモリBMを介してブロック単位で行われる。
また、キャッシュヒットのときの読み出しは、上記バッ
ファメモリBMに読み出された１ブロックのデータのうち
１ワードが選ばれて出力される。

このバッファメモリBMは、上記のようなデータ転送の
ためにメインメモリ側とのデータ授受を行うポートと、
データメモリDTMとのデータ授受を行うポートとを持つ
デュアルポートのレジスタから構成される。上記データ
メモリDTMに対しては、そこから読み出されたデータを
直接にメインメモリ側の内部データバスDT′に出力させ
る信号パスも設けられる。このようなデュアルポート機
能は、前記第２図のRAMにより実現できるものである。

ディレクトリメモリDLMは、データメモリDTMの同一カ
ラム位置に格納されているデータのメインメモリ上での
アドレスの上位数10ビットのアドレス信号がアドレスタ
グとして格納されている。マイクロプロセッサよりキャ
ッシュメモリのアドレスバスADに与えられるアドレス信
号のうち、カラムアドレス部CLMが、ディレクトリメモ
リDLMとデータメモリDTMの共通のデコーダに供給され
る。これにより、ディレクトリメモリDLMからのアドレ
スタグと、データメモリDTMからのデータとが同時に出
力される。このうち、データメモリDTMからは１ブロッ
ク分のデータが一括して読み出され、それがバッファメ
モリBMに転送される。

上記ディレクトリメモリDLMから読み出されたアドレ
スタグは、タグ比較回路TPCの一方の入力に供給され
る。このタグ比較回路TCPの他方の入力には、すでにマ
イクロプロセッサ側から与えられたアドレスADのうち、
タグ部のアドレスTAGが供給されている。したがって、
タグ比較回路TCPは、上記ディレクトリメモリDLMからア
ドレスタグが出力されると、直ちに比較動作を行い一致
（キャッシュヒット）か不一致（ミスヒット）かを示す
信号CHを形成して出力する。同図では、タグ比較回路TC
PをディレクトリメモリDLMと別ブロックで示している
が、第３図の実施例のRAMを用いることによって、ディ
レクトリメモリDLMとタグ比較回路TCPとを一体的に、言
い換えるならば、ディレクトリメモリDLMにタグ比較回
路TCPを組み込むことができる。

キュッシュヒットであると、データメモリDTM内の対
応するカラム位置から読み出されて、バッファメモリBM
に転送されている１ブロック分のデータのうち、アドレ
スの下位２ビットにより指定される１ワードのデータが
図示しないセレクタによって選択され、データバスDT′
及びデータバッファ及びデータバスDTを通してマイクロ
プロセッサ側に伝えられる。

ミスヒットであると、上記内部アドレスバスAD、ライ
トバッファWBのアドレスバッファ及び内部アドレスバス
AD′を通してメインメモリバスにアドレス信号が伝えら
れてメインメモリがアクセスされて、データの読み出し
が行われる。そして、メインメモリから読み出されたデ
ータは、メインメモリのデータバス、上記内部バスD
T′、データバッファ及び内部バスDTを通してマイクロ
プロセッサ側に伝えられる。

データの書き込み時にミスヒットが生じると、ライト
バッファWBに保持されたアドレス信号と書き込みデータ
により、メインメモリをアクセスして書き込み動作が行
われる。このとき、キャッシュメモリにもそのアドレス
とデータの格納が並行して行われる。

上記ディレクトリメモリDLMには、特に制限されない
が、各カラム毎に１ビットづつマイクロプロセッサMPU
が要求するデータがメインメモリからキャッシュメモリ
へブロック転送中であるか否かを示す転送ビットBTが設
けられている。また、バッファメモリBMの各ワード毎に
対応してデータが有効であるか無効であるかを示すビッ
トBBVが設けられている。これらの各ビットBT及びBBVの
状態は、コントロール回路CNTにより監視され、データ
の転送制御に反映されるとともに、コントロール回路CN
Tがデータ転送の流れに応じて上記ビットの書き換えを
行う。

例えば、マイクロプロセッサから与えられたアドレス
のタグ部の比較の結果、キャッシュヒットした場合には
カラム位置のビットBTを調べて、論理“0"なら所望のデ
ータがデータメモリDTM内にあるので、そのデータメモ
リDTMのデータを内部データバスDT′を介してデータバ
ッファに入力するとともに、キャッシュヒット信号をマ
イクロプロセッサへ返す。

キッャッシュヒットの場合でも転送ビットBTが論理
“1"なら、所望のデータはバッファメモリBM内にあるの
で、バッファメモリBM内のビットBBVを調べて、論理
“1"のときにはそのワードデータを内部データバスDT′
を介してデータバッファに入力して、キャッシュヒット
信号をマイクロプロセッサへ返す。上記ビットBBVが論
理“0"なら、メインメモリからのデータ転送によりBBV
が論理“1"になるまで待ち、論理“1"になった時点でそ
のワードデータを内部データバスDT′を介してデータバ
ッファに入力して、キャッシュヒット信号をマイクロプ
ロセッサへ返す。これとともに、コントロール回路CNT
は、ブロック転送要因が発生すると、まずディレクトリ
メモリDLM内の対応するビットBTを論理“1"にセットし
てからデータ転送を開始し、その転送状態に応じてバッ
ファメモリBMのビットBBVを論理“1"にセットし、ブロ
ック内のすべてのワードデータのビットBBVが論理“1"
になった時点でバッファメモリBM内のデータをメインメ
モリ又はデータメモリDLMへ転送する。この転送が終了
すると、ビットBBV及びディレクトリメモリDLM内のビッ
トBTを論理“0"にリセットする。

このようなキャッシュメモリのメモリ部に、上記第１
図ないし第３図の実施例のRAMを用いることによって、
高速化と高集積化を実現できるものである。

上記の実施例から得られる作用効果は、下記の通りで
ある。

（１）スタティック型メモリセルが結合された相補デー
タ線の信号を受けて動作タイミングパルスに同期してそ
の増幅動作を開始するCMOSラッチ形態のセンスアンプを
設け、このセンスアンプが増幅動作を開始するときセン
スアンプの入出力ノードと相補データ線との寄生容量を
実質的に切り離すスイッチ素子を設けることによって、
センスアンプの負荷を軽減できるから高速化と低消費電
力化が可能になるという効果が得られる。

（２）上記スタティック型メモリセルとして、記憶部に
対してアドレス選択用のスイッチMOSFETが２対設けられ
たデュアルポート機能を付加することにより、上記セン
スアンプによる実質的なメモリアレイの読み出し時間が
短くできるからメモリアレイ部の高速アクセスが可能に
なるという効果が得られる。

（３）メモリセルが結合された相補データ線に対応して
設けてられたセンスアンプの相補出力信号のうちの一方
の出力信号を受ける一対のスイッチMOSFETQ12,Q13と、
他方の出力信号を受ける一対のMOSFETQ14,Q15と、上記M
OSFETQ12とQ14及びMOSFETQ13,Q15の入力側ノードを共通
接続して相補レベルを供給するとともに、上記他方のMO
SFETQ14,Q15の出力側ノードを交差接続させて一方のMOS
FETQ12,Q13の出力側ノードに結合させた単位回路が複数
個カスケード接続することによって、高速化と高集積化
を図ったパリティチェック回路を得ることができるとい
う効果が得られる。

（４）メモリセルが結合された相補データ線に対応して
設けられたセンスアンプの相補出力信号が一方のソー
ス，ドレインに供給され、そのゲートに対応する比較信
号が供給され、他方のソース，ドレインが共通化された
一対のスイッチMOSFETと、上記共通化された他方のソー
ス，ドレインにゲートが結合された出力MOSFETとからな
る単位の比較回路を構成することにより、比較回路の高
速化と高集積化を実現することができるという効果が得
られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本願発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図ない
し第３図において、センスアンプに電源電圧Vccを供給
するMOSFETQ26は、センスアンプの動作期間にロウレベ
ルに変化するタイミングパルスSAを供給するものであっ
てもよい。これに応じて、メモリアレイの相補データ線
には、それぞれプリチャージ用のMOSFETを設けるものと
してもよい。また、センスアンプの入出力ノードと相補
データ線とを分離するＮチャンネルMOSFETQ5,Q6は、Ｐ
チャンネルMOSFET又はＰチャンネルMOSFETとＮチャンネ
ルMOSFETとからなるCMOSスイッチ回路に置き換えるも
の、あるいは上記センスアンプの入出力ノードと相補デ
ータ線とは少なくとも容量的に分離できればよいから適
当な抵抗値を持つ抵抗素子に置き換えるものであっても
よい。

パリティチェック回路に供給するハイレベルとロウレ
ベルは、上記センスアンプの動作を制御する共通ソース
線に代えてハイレベルとロウレベルの供給するスイッチ
MOSFETを用いるものであってもよい。パリティチェック
回路及び比較回路は、ダイナミック型メモリセルから読
み出された信号を受けるものであってもよい。

この発明は、半導体記憶装置として広く利用できるも
のである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。すなわち、スタティック型メモリセルが結合された
相補データ線の信号を受けて動作タイミングパルスに同
期してその増幅動作を開始するCMOSラッチ形態のセンス
アンプを設け、このセンスアンプが増幅動作を開始する
ときセンスアンプの入出力ノードと相補データ線との寄
生容量を実質的に切り離すスイッチ素子を設けることに
よって、センスアンプの負荷を軽減できるから高速化と
低消費電力化が可能になる。メモリセルが結合された相
補データ線に対応して設けてられたセンスアンプの相補
出力信号のうちの一方の出力信号を受ける一対のスイッ
チMOSFETQ12,Q13と、他方の出力信号を受ける一対のMOS
FETQ14,Q15と、上記MOSFETQ12とQ14及びMOSFETQ13,Q15
の入力側ノードを共通接続して相補レベルを供給すると
ともに、上記他方のMOSFETQ14,Q15の出力側ノードを交
差接続させて一方のMOSFETQ12,Q13の出力側ノードに結
合させた単位回路が複数個カスケード接続することによ
って高速化と高集積化を図ったパリティチェック回路を
得ることができる。メモリセルが結合された相補データ
線に対応して設けてられたセンスアンプの相補出力信号
が一方のソース，ドレインに供給され、そのゲートに対
応する比較信号が供給され、他方のソース，ドレインが
共通化された一対のスイッチMOSFETと、上記共通化され
た他方のソース，ドレインにゲートが結合された出力MO
SFETとからなる単位の比較回路を構成することにより、
比較回路の高速化と高集積化を実現することができる。

【図面の簡単な説明】

第１図は、この発明に係るRAM一実施例を示す要部回路
図、 第２図は、この発明に係るRAMの他の一実施例を示す要
部回路図、 第３図は、この発明に係るRAMの更に他の一実施例を示
す要部回路図、 第４図は、この発明が適用されるキャッシュメモリの一
実施例を示すブロック図、 第５図は、上記上記RAMのセンスアンプの動作を説明す
るためのタイミング図、 第６図は、従来の比較回路の一例を示す回路図である。 MC……メモリセル、DPA……増幅回路、WB……ライトバ
ッファ、DLM……ディレクトリメモリ、DTM……データメ
モリ、TCP……タグ比較回路、CNT……制御回路、BM……
バッファメモリ、AD,DT……マイクロプロセッサ側内部
バス、AD′,DT′……メインメモリ側内部バス、LRU……
ブロック置換制御回路

フロントページの続き (72)発明者 菊池 隆 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 齋江 靖彦 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 福田 宏 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 内山 邦男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 青木 郭和 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 西井 修 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (17)

(57)【特許請求の範囲】
1. 【請求項１】キャッシュ・メモリに使用されるディレク
   トリメモリと比較回路とを含む半導体記憶装置であっ
   て、 上記ディレクトリメモリは、 ワード線と、 複数のデータ線と、 上記ワード線と上記複数のデータ線の少なくとも一つに
   それぞれ結合される複数のメモリセルと、 上記複数のデータ線の少なくとも一つに電気的にそれぞ
   れ結合され、上記複数のメモリセルからのそれぞれ読み
   出される第１信号を増幅する複数のラッチ型センスアン
   プと、 上記複数のラッチ型センスアンプと上記複数のデータ線
   との間にそれぞれ結合され、上記複数のラッチ型センス
   アンプが上記第１信号の増幅動作を開始した後、上記複
   数のデータ線と上記複数のラッチ型センスアンプとをそ
   れぞれ電気的に分離する複数のスイッチ手段とを含み、 上記比較回路は、 それぞれが上記複数のラッチ型センスアンプのそれぞれ
   に対応する複数の比較手段を含み、 それぞれの上記比較手段は、対応する上記複数のラッチ
   型センスアンプの出力信号と外部からの第２信号とを比
   較する、 ことを特徴とする半導体記憶装置。
2. 【請求項２】特許請求の範囲第１項において、 上記ラッチ型センスアンプは、その入力と出力が互いに
   交差結合される１対のCMOS型インバータ回路を含むこと
   を特徴とする半導体記憶装置。
3. 【請求項３】特許請求の範囲第２項において、 上記複数のメモリセルのそれぞれは、スタティック型メ
   モリセルであることを特徴とする半導体記憶装置。
4. 【請求項４】特許請求の範囲第３項において、 上記複数のデータ線は、それぞれが２本で１対とされる
   複数のデータ線対を含むことを特徴とする半導体記憶装
   置。
5. 【請求項５】特許請求の範囲第４項において、 上記比較回路は、上記複数の比較手段の比較結果を論理
   合成する論理手段を含み、上記論理手段の出力が上記キ
   ャッシュメモリのヒット／ミスヒット信号として、上記
   比較回路の外部へ出力することを特徴とする半導体記憶
   装置。
6. 【請求項６】特許請求の範囲第５項において、 上記第２信号は、上記半導体集記憶装置の外部から供給
   されるタグであることを特徴とする半導体記憶装置。
7. 【請求項７】キャッシュ・メモリに使用されるディレク
   トリメモリと比較回路とを含む半導体記憶装置であっ
   て、 上記ディレクトリメモリは、 ワード線と、 複数のデータ線と、 上記ワード線と上記複数のデータ線の少なくとも一つに
   それぞれ結合される複数のメモリセルと、 上記複数のデータ線の少なくとも一つに電気的にそれぞ
   れ結合され、上記複数のメモリセルからのそれぞれから
   読み出される第１信号を増幅する複数のラッチ型センス
   アンプとを含み、 上記比較回路は、 それぞれが上記複数のラッチ型センスアンプのそれぞれ
   に対応する複数の比較手段を含み、 それぞれの上記比較手段は、対応する上記複数のラッチ
   型センスアンプの出力信号と外部からの第２信号とを比
   較する、 ことを特徴とする半導体記憶装置。
8. 【請求項８】特許請求の範囲第７項において、 上記ラッチ型センスアンプは、その入力と出力が互いに
   交差結合される１対のCMOS型インバータ回路を含むこと
   を特徴とする半導体記憶装置。
9. 【請求項９】特許請求の範囲第８項において、 上記複数のメモリセルのそれぞれは、スタティック型メ
   モリセルであることを特徴とする半導体記憶装置。
10. 【請求項１０】特許請求の範囲第９項において、 上記複数のデータ線は、それぞれが２本で１対とされる
    複数のデータ線対を含むことを特徴とする半導体記憶装
    置。
11. 【請求項１１】特許請求の範囲第10項において、 上記比較回路は、上記複数の比較手段の比較結果を論理
    合成する論理手段を含み、上記論理手段の出力が上記キ
    ャッシュメモリのヒット／ミスヒット信号として、上記
    比較回路の外部へ出力することを特徴とする半導体記憶
    装置。
12. 【請求項１２】特許請求の範囲第11項において、 上記第２信号は、上記半導体集記憶装置の外部から供給
    されるタグであることを特徴とする半導体記憶装置。
13. 【請求項１３】キャッシュ・メモリに使用されるメモリ
    と比較回路とを含む半導体記憶装置であって、 上記メモリは、 ワード線と、 複数のデータ線と、 上記ワード線と上記複数のデータ線の少なくとも一つに
    それぞれ結合される複数のメモリセルと、 上記複数のデータ線の少なくとも一つに電気的にそれぞ
    れ結合され、上記複数のメモリセルからのそれぞれから
    読み出される第１信号を増幅する複数のラッチ型センス
    アンプと、 上記複数のラッチ型センスアンプと上記複数のデータ線
    との間にそれぞれ結合され、上記複数のラッチ型センス
    アンプが上記第１信号の増幅動作を開始した後、上記複
    数のデータ線と上記複数のラッチ型センスアンプとをそ
    れぞれ電気的に分離する複数のスイッチ手段と、 上記複数のラッチ型センスアンプのそれぞれにより増幅
    された出力信号に基づいて、パリティチェックを実行す
    るパリティチェック回路とを含み、 上記複数のメモリセルの少なくとも一つは、所定のパリ
    ティビットが記憶されている、 ことを特徴とする半導体記憶装置。
14. 【請求項１４】特許請求の範囲第13項において、 上記ラッチ型センスアンプは、その入力と出力が互いに
    交差結合される１対のCMOS型インバータ回路を含むこと
    を特徴とする半導体記憶装置。
15. 【請求項１５】特許請求の範囲第14項において、 上記複数のメモリセルのそれぞれは、スタティック型メ
    モリセルであることを特徴とする半導体記憶装置。
16. 【請求項１６】特許請求の範囲第15項において、 上記複数のデータ線は、それぞれが２本で１対とされる
    複数のデータ線対を含むことを特徴とする半導体記憶装
    置。
17. 【請求項１７】特許請求の範囲第16項において、 上記パリティチェック回路は、パリティチェックを実行
    して得られた結果に対応した出力信号を上記メモリの外
    部へ出力することを特徴とする半導体記憶装置。