JP3951869B2 - 実装基板およびその製造方法、並びに電子回路装置およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、実装基板およびその製造方法、並びに電子回路装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩ（Large Scale Integrated Circuit) チップ（以下、半導体チップと称する）をインターポーザや実装基板に搭載し、電気的に接続するマルチチップモジュールでは、半導体チップ側のパッド電極にバンプを形成し、インターポーザーや実装基板側にはバンプを形成せず半導体チップを実装基板に搭載している。
近年、バンプが小さく、かつ高密度に形成されるようになり、従来のバンプのサイズばらつきや、高さばらつきが許容できなくなってきている。
【０００３】
従来、半導体チップ側のパッド電極上に、ＵＢＭ（Under Bump Metal）と称される導電膜を形成した後に、当該導電膜上にはんだ等からなるバンプを形成している。
【０００４】
上記の導電膜は、無電解メッキにより形成するのが主流である。無電解メッキでは、パッド電極に電気を流さないで、触媒の作用を借りた還元剤の還元作用によって金属イオンから金属をパッド電極上に析出させるため、パッド電極間に電位差があると、形成される導電膜の膜厚に差が生じることとなる。
【０００５】
また、上記のはんだ等からなるバンプは、フロー・はんだ付け法により形成するのが主流である。フロー・はんだ付け法とは、熔融したはんだを導電膜上に供給することによりバンプを形成する方法であり、大別して浸漬はんだ付け法と、噴流はんだ付け法とがある。このフロー・はんだ付け法では、表面張力により半球形のバンプが形成されることから、バンプを形成する対象となるパッド電極のサイズが異なると、形成されるバンプの大きさに差が生じることとなる。
【０００６】
【発明が解決しようとする課題】
ここで、半導体チップのパッド電極上に、バンプの下地となる導電膜を無電解メッキにより形成する場合に、形成される導電膜の膜厚のばらつきが発生した。導電膜の膜厚のばらつきが大きくなると、当該導電膜上に形成されるバンプの高さばらつきが大きくなり、バンプ接合不良が発生したりバンプ同士がショートするなどの問題が起きる。導電膜の膜厚のばらつきが発生したのは、半導体チップのパッド電極間に電位差が存在していたためと考えられる。
【０００７】
この電位差の発生の詳細な理由については明らかではないが、以下のものが考えられる。一つは、半導体チップ内のパッド電極は、電源用、グランド用、信号用、チップ間配線用に別れており、そのパッド電極の最終接続先や経路が異なるために、各パッド電極の電気容量が異なっている。例えば、トランジスタの拡散層等に接続されるような電気容量が大きいパッド電極は、帯電したとしても電位が上がりにくい。反対に、電気用量が小さいパッド電極は、同じように帯電した場合に電位が上がりやすい。また、半導体チップは、通常、インターポーザ等に実装する前に動作テストを行うことから、この動作テスト時による電圧の印加が、上記のパッド電極間の電位差の発生を助長していると考えられる。
【０００８】
また、半導体チップの動作テストに使われるパッド電極は測定器の限界からサイズを小さくすることが出来ないが（現状６０μｍ〜７０μｍ）、チップ間接続用パッド電極はこれより小さくすることが可能である。小さくすることでチップ間を接続する配線本数を増やすことが可能となる（現状１０μｍ〜２０μｍ、将来は数μｍ）。
【０００９】
しかしながら、パッド電極のサイズが異なると、フロー・はんだ付けにより形成されるバンプの大きさや高さが変わってしまう。すなわちパッド電極のサイズが大きいと形成されるバンプの高さが高くなるため、異なるサイズのパッド電極が混在すると、同様にして、バンプ接合不良が発生したり、バンプ同士がショートするなどの問題が起きる。
【００１０】
本発明は上記の事情に鑑みてなされたものであり、その目的は、電子素子の端子と実装基板のパッド電極とを接続するバンプの大きさや、高さのばらつきを抑制して、電子素子の端子と実装基板のパッド電極との電気的な接続を確実にすることができる実装基板およびその製造方法、並びに電子回路装置およびその製造方法を提供することにある。
【００１１】
【課題を解決する手段】
上記の目的を達成するため、本発明の実装基板は、配線パターンと、前記配線パターンのみに接続され、複数種のサイズを有する、複数のパッド電極と、バンプが形成される孔の大きさで一種類のサイズの開口を有し、前記複数のパッド電極を被覆する表面保護膜と、前記開口によって露出された前記パッド電極に無電解めっきにより、ニッケル、金の順で積層された導電膜と、前記導電膜にフロー・はんだ付け方法により形成され、表面張力によって形状が統一されている複数の前記バンプとを有し、前記表面保護膜の前記開口は、最も小さい前記パッド電極のサイズに合わせて一種類のサイズに規定され、相対的に大きいサイズの前記パッド電極を複数の前記開口によって露出させ、複数の前記バンプが電子素子の端子に接続される。
【００１２】
ここで、一種類のサイズとは、少なくとも面積が同じことを称し、好ましくはさらに形状も同一であることを称する。
【００１３】
上記の本発明の実装基板によれば、配線パターンに接続された実装基板側のパッド電極上に、導電膜およびバンプが形成されている。
電子素子の端子とは異なり、実装基板には素子が形成されていないことから、実装基板側のパッド電極には電位差がなく、このような電位差のない実装基板側のパッド電極に導電膜およびバンプが形成されている。
そして、電子素子の端子が、実装基板に形成されたバンプによりパッド電極と接合されることにより、当該端子と実装基板のパッド電極とが電気的に導通した状態となる。
【００１４】
上記の目的を達成するため、本発明の電子回路装置は、配線パターンと、前記配線パターンのみに接続され、複数種のサイズを有する、複数のパッド電極と、バンプが形成される孔の大きさで一種類のサイズの開口を有し、前記複数のパッド電極を被覆する表面保護膜と、前記開口によって露出された前記パッド電極に無電解めっきにより、ニッケル、金の順で積層された導電膜と、前記導電膜にフロー・はんだ付け方法により形成され、表面張力によって形状が統一されている複数の前記バンプとを有する実装基板と、前記パッド電極に端子が接続されるように前記実装基板上に搭載された電子素子とを有し、前記表面保護膜の前記開口は、最も小さい前記パッド電極のサイズに合わせて一種類のサイズに規定され、相対的に大きいサイズの前記パッド電極を複数の前記開口によって露出させている。
【００１５】
上記の本発明の電子回路装置によれば、電子素子を搭載する実装基板には、各パッド電極を露出し、一種類のサイズに規定された複数の開口を有する表面保護膜が形成されており、表面保護膜の開口に露出したパッド電極上に導電膜およびバンプが形成されている。ここで、一種類のサイズとは、少なくとも面積が同じことを称し、好ましくはさらに形状も同一であることを称する。
そして、このような表面保護膜の開口に形成されたバンプと、電子素子の端子とが接合することにより、実装基板のパッド電極と電子素子の端子とが電気的に導通した状態となっている。
【００１６】
さらに、上記の目的を達成するため、本発明の実装基板の製造方法は、配線パターンと、前記配線パターンのみに接続された複数のパッド電極と、バンプが形成される孔の大きさで一種類のサイズの開口を有し、前記複数のパッド電極を被覆する表面保護膜と、前記開口によって露出された前記パッド電極に、ニッケル、金の順で積層された導電膜と、前記導電膜に形状が統一されている複数の前記バンプとを有し、複数の前記バンプが電子素子の端子に接続される実装基板の製造方法であって、前記実装基板に前記配線パターンを形成する工程と、当該配線パターンにのみ接続する前記パッド電極を形成する工程と、最も小さい前記パッド電極のサイズに合わせて一種類のサイズに統一した前記開口を有し、相対的に大きいサイズの前記パッド電極を複数の前記開口によって露出させる前記表面保護膜を形成する工程と、前記開口に露出した前記パッド電極上に無電解めっきによりニッケル、金の順で積層された前記導電膜を形成する工程と、前記導電膜上にフロー・はんだ付け方法により形成され、表面張力によって形状が規定されるバンプを形成する工程とを有する。
【００１７】
ここで、一種類のサイズとは、少なくとも面積が同じことを称し、好ましくはさらに形状も同一であることを称する。
【００１８】
上記の本発明の実装基板の製造方法によれば、実装基板のパッド電極上に無電解めっきにより導電膜を形成し、さらに、導電膜上に熔融したはんだを供給してバンプを形成している。
実装基板側のパッド電極は、配線パターンのみに接続されていることから、電位が一定であり、この結果、無電解めっきにより形成される導電膜の膜厚は均一となる。
また、熔融したはんだが供給される表面保護膜の開口を一種類のサイズに統一することにより、表面張力により規定されるバンプの大きさが均一となる。
【００１９】
さらに、上記の目的を達成するため、本発明の電子回路装置の製造方法は、配線パターンと、前記配線パターンのみに接続された複数のパッド電極と、バンプが形成される孔の大きさで一種類のサイズの開口を有し、前記複数のパッド電極を被覆する表面保護膜と、前記開口によって露出された前記パッド電極に、ニッケル、金の順で積層された導電膜と、前記導電膜に形状が統一されている複数の前記バンプとを有する実装基板と、前記パッド電極に端子が接続されるように前記実装基板上に搭載された電子素子とを有する電子回路装置の製造方法であって、前記実装基板に前記配線パターンおよび当該配線パターンにのみ接続する前記パッド電極を形成する工程と、最も小さい前記パッド電極のサイズに合わせて一種類のサイズに統一した前記開口を有し、相対的に大きいサイズの前記パッド電極を複数の前記開口によって露出させる前記表面保護膜を形成する工程と、前記開口に露出した前記パッド電極上に無電解めっきによりニッケル、金の順で積層された前記導電膜を形成する工程と、前記導電膜上にフロー・はんだ付け方法により形成され、表面張力によって形状が規定されるバンプを形成する工程と、前記バンプと前記電子素子の端子とを接合させて、前記電子素子を前記実装基板上に実装する工程とを有する。
【００２０】
ここで、一種類のサイズとは、少なくとも面積が同じことを称し、好ましくはさらに形状も同一であることを称する。
【００２１】
上記の本発明の電子回路装置の製造方法によれば、実装基板のパッド電極上に無電解めっきにより導電膜を形成し、さらに、導電膜上に熔融したはんだを供給してバンプを形成している。
実装基板側のパッド電極は、配線パターンのみに接続されていることから、電位が一定であり、この結果、無電解めっきにより形成される導電膜の膜厚は均一となる。
また、熔融したはんだが供給される表面保護膜の開口を一種類のサイズに統一することにより、表面張力により規定されるバンプの大きさが均一となる。
【００２２】
【発明の実施の形態】
以下に、本発明の実装基板およびその製造方法、並びに電子回路装置およびその製造方法について、図面を参照して説明する。なお、本実施形態では、実装基板として、シリコンウェーハで形成されたインターポーザを例に説明する。
【００２３】
第１実施形態
図１は、本実施形態に係る電子回路装置の断面図であり、図２は、図１に示す半導体チップとインターポーザとの接続部における拡大断面図である。
【００２４】
図１に示すように、本実施形態に係る電子回路装置は、インターポーザ１上に半導体チップ２が実装されているものである。なお、図では一つの半導体チップ２がインターポーザ１上に実装されている例について示しているが、複数の半導体チップが実装されていてもよい。
【００２５】
インターポーザ１には、シリコンウェーハからなるシリコン基板１０の一方の面上に、シリコン基板１０に絶縁した状態で配線パターン１２が形成されており、当該配線パターン１２を被覆するように酸化シリコン等からなる層間絶縁膜１１が形成されている。
【００２６】
層間絶縁膜１１には、配線パターン１２に接続するコンタクトプラグ１３が形成されており、当該コンタクトプラグ１３に接続して層間絶縁膜１１上に、銅等からなるパッド電極１４が形成されている。本実施形態では、インターポーザ１に形成されるパッド電極１４のサイズは、最もサイズの小さいチップ間接続用のパッド電極のサイズに合わせて一種類に統一して形成されている。ここで、一種類のサイズとは、少なくとも面積が同じことを称し、好ましくはさらに形状も同一であることを称する。
【００２７】
層間絶縁膜１１上には、パッド電極１４を被覆するように、窒化シリコンやポリイミド樹脂等からなる表面保護膜１５が形成されており、表面保護膜１５には、各パッド電極１４を露出するパッド開口１５ａが形成されている。
【００２８】
表面保護膜１５に形成される各パッド開口１５ａのサイズは、一種類となるように統一して形成されている。すなわち、上述したように統一されたパッド電極１４のサイズに合わせて、パッド開口１５ａのサイズも、統一して形成されている。上記と同様に、一種類のサイズとは、少なくとも面積が同じことを称し、好ましくはさらに形状も同一であることを称する。
【００２９】
各パッド開口１５ａに露出したパッド電極１４上には、下地となる導電膜１６を介して、はんだ等からなるバンプ１７が形成されている。
【００３０】
導電膜１６は、パッド電極１４とはんだ等からなるバンプ１７との密着性を高めるため、あるいは、パッド電極１４の材料とバンプ１７の材料との相互拡散を防止する目的で設けられる。導電膜１６は、例えば、ニッケル（Ｎｉ）と金（Ａｕ）の積層膜により形成されている。後述するように、導電膜１６は、無電解メッキにより形成される。
【００３１】
バンプ１７は、Ｓｎ等のはんだにより形成されている。その他にも、バンプ１７を構成するはんだとしては、Ｓｎ−Ｐｂの共晶はんだや、Ｓｎ−Ａｇ系、Ｓｎ−Ａｇ−Ｃｕ系、Ｓｎ−Ａｇ−Ｂｉ系、Ｓｎ−Ｚｎ系等などの鉛レスはんだを用いることができる。後述するように、バンプ１７は、フロー・はんだ付け法により形成される。
【００３２】
なお、図示はしないが、上記のインターポーザ１と他の実装基板とを電気的に接続するため、例えば、上記のシリコン基板１０を貫通する貫通導電層が形成されていてもよく、この場合には、チップ搭載側とは反対側においてインターポーザ１から露出した貫通導電層と実装基板の配線とをバンプにより接続する。あるいは、インターポーザのチップ搭載側に、実装基板との接続用のパッド電極を用意しておいてもよい。
【００３３】
半導体チップ２には、シリコン基板２０にトランジスタ等による電子回路が形成されており、シリコン基板２０上には電子回路に接続するパッド電極２１が形成されている。シリコン基板２０上には、窒化シリコンやエポキシ樹脂等の表面保護膜２２が形成されており、表面保護膜２２には、各パッド電極２１を露出するパッド開口２２ａが形成されている。
【００３４】
上記のインターポーザ１の各パッド電極１４と、半導体チップ２のパッド電極２１とが、インターポーザ１側に形成されたバンプ１７により接合されることにより、各パッド電極１４，２１が電気的に接続される。
【００３５】
次に、上記の本実施形態に係るインターポーザおよび電子回路装置の製造方法について説明する。
【００３６】
まず、図３（ａ）に示すように、シリコンウェーハからなるシリコン基板１０上に、通常の半導体製造におけるウェーハプロセスの技術を用いて配線パターン１２を形成し、当該配線パターン１２を被覆する層間絶縁膜１１を形成し、層間絶縁膜１１に、配線パターン１２に達するコンタクトホールを形成した後、コンタクトホール内に導電層を埋め込むことによりコンタクトプラグ１３を形成する。
続いて、層間絶縁膜１１上に、コンタクトプラグ１３に接続するパッド電極１４を形成する。このとき、層間絶縁膜１１上には、パッド電極１４と同時に配線パターン１４ａも形成する。本実施形態では、インターポーザ１に形成されるパッド電極１４のサイズは、最もサイズの小さいチップ間接続用のパッド電極のサイズに合わせて一種類に統一して形成する。
【００３７】
次に、図３（ｂ）に示すように、パッド電極１４を被覆して層間絶縁膜１１上の全面に、窒化シリコンやエポキシ樹脂等を堆積させて表面保護膜１５を形成し、表面保護膜１５に、レジストを用いたエッチングにより、各パッド電極１４を露出するパッド開口１５ａを形成する。ここで、パッド開口１５ａのサイズも、統一されたパッド電極１４のサイズに合わせて、一種類に統一して形成する。
【００３８】
次に、図４（ａ）に示すように、表面保護膜１５のパッド開口１５ａから露出した各パッド電極１４上に、下地となる導電膜を介して、はんだ等からなるバンプ１７を形成する。図５（ａ）および図５（ｂ）は、当該工程を詳細に説明するための、各パッド電極１４付近の拡大断面図である。
【００３９】
まず、図５（ａ）に示すように、表面保護膜１５のパッド開口１５ａから露出した各パッド電極１４上に、無電解メッキにより、ニッケルを堆積させ、その後、金を堆積させることにより、ニッケルと金の積層膜からなる導電膜１６を形成する。インターポーザのパッド電極１４は、配線パターンにのみ接続され素子に接続されていない。また半導体チップのパッド電極と異なり、インターポーザ単独での動作テストもないことから、半導体チップのパッド電極のような電位差の発生要因はない。従って、無電解メッキにより形成される導電膜１６の膜厚は均一となる。
【００４０】
次に、図５（ｂ）に示すように、各パッド開口１５ａ内に形成された導電膜１６上に、フロー・はんだ付け法により、Ｓｎ等のはんだからなるバンプ１７を形成する。ここで、フロー・はんだ付け法とは、熔融したはんだを導電膜上に供給することによりバンプを形成する方法であり、大別して浸漬はんだ付け法と、噴流はんだ付け法とがある。
【００４１】
このフロー・はんだ付け法では、表面張力により半球形のバンプが形成されることから、バンプを形成する対象となるパッド電極のサイズが異なると、形成されるバンプの大きさに差が生じることとなるが、本実施形態では、パッド開口１５ａのサイズが等しいことから、パッド開口１５ａ内の導電膜１６上に形成されるバンプ１７の大きさや高さが均一となる。
【００４２】
このようにして、図４（ａ）に示すように、表面保護膜１５のパッド開口１５ａから露出した各パッド電極１４上に、下地となる導電膜を介して、はんだ等からなるバンプ１７が形成される。
【００４３】
次に、図４（ｂ）に示すように、表面保護膜２２のパッド開口２２ａからパッド電極２１が露出して形成された半導体チップ２をインターポーザ１上に実装する。
当該工程では、半導体チップ２をインターポーザ１に向けて加圧および加熱してバンプ１７を熔融させることにより、半導体チップ２とインターポーザ１の各パッド電極２１，１４をバンプ１７により接合させる。
あるいは、半導体チップ２をインターポーザ１へ向けて加圧した状態で、バンプ１７と各パッド電極１４，２１との接合部に超音波振動を加えることにより、半導体チップ２とインターポーザ１の各パッド電極２１，１４をバンプ１７により接合させる。
【００４４】
上記の工程において、インターポーザ１側に形成されたバンプ１７の高さが揃っているので、全てのバンプ１７が半導体チップ２側のパッド電極２１と確実に接続され、また、サイズのばらつきも少ないのでバンプ１７同士がショートすることも無い。
【００４５】
以上のようにして、本実施形態に係る実装基板および電子回路装置が製造される。
【００４６】
上記の本実施形態では、インターポーザ１のパッド電極１４上に、無電解メッキにより導電膜１６を形成し、導電膜１６上にバンプ１７を形成している。インターポーザのパッド電極１４は、上述したように半導体チップ２のパッド電極２１のような電位差の発生要因がないことから、無電解メッキにより形成される導電膜１６の膜厚が均一となり、その上に形成されるバンプ１７の高さばらつきが抑制される。
【００４７】
そしてさらに、インターポーザ１のパッド電極１４を最も小さいチップ間接続用のサイズに合わせて一種類に統一し、さらに、表面保護膜１５に形成されるパッド開口１５ａのサイズも一種類に統一しているため、フロー・はんだ付けにより形成されるバンプ１７の大きさや高さも均一となることから、バンプ１７の大きさや高さばらつきが抑制される。
【００４８】
以上のように、インターポーザー１のパッド開口１５ａのサイズを一種類にし、かつ、インターポーザーのパッド電極１４上に無電解メッキにより導電膜１６を形成し、フロー・はんだ付けによりバンプ１７を形成することにより、バンプ１７の高さが均一に揃うことから、半導体チップ２をインターポーザ１に搭載し、電気的な接続を行う際に、確実に全てのバンプ１７が半導体チップ２のパッド電極２１に対して接続可能となる。また、バンプ１７のサイズのばらつきが無いために、隣のバンプと接続して電気的にショートすることも無い。
【００４９】
第２実施形態
図６は、本実施形態に係る電子回路装置の断面図であり、図７は、図６に示す半導体チップとインターポーザとの接続部における拡大断面図である。
第１実施形態では、インターポーザ側に形成するパッド電極１４のサイズを一種類に統一し、かつ、表面保護膜１５に形成するパッド開口１５ａのサイズも一種類に統一する例について説明したが、本実施形態では、インターポーザ側のパッド電極のサイズを一種類に統一できない場合について説明する。なお、第１実施形態と同一の構成要素には、同一の符号を付してあり、その説明は省略する。
【００５０】
図６に示すように、本実施形態に係るインターポーザ１には、第１実施形態で説明したパッド電極１４に比して、サイズの大きいパッド電極１４ｂが形成されている。このようなサイズの大きいパッド電極１４ｂは、例えば、半導体チップ２側に、サイズの大きいパッド電極２１ｂが形成され、当該パッド電極２１ｂと低抵抗で電気的な接続をする場合等に必要とされる。
【００５１】
図７に示すように、本実施形態では、このようなサイズの大きいパッド電極１４ｂを分割して露出するようにパッド開口１５ａが複数並んで形成されている。各パッド開口１５ａのサイズは、インターポーザ１の全体において一種類に統一して形成されている。パッド開口１５ａは、例えば、チップ間接続用のパッド電極のサイズに合わせて統一されている。
【００５２】
サイズの大きいパッド電極１４ｂをそれぞれ露出するパッド開口１５ａ上には、第１実施形態と同様に、それぞれ、導電膜１６を介してバンプ１７が形成されている。各パッド開口１５ａのサイズは等しいことから、各パッド開口内に形成されるバンプ１７の大きさや高さも均一となる。
【００５３】
半導体チップ２側には、大きいサイズのパッド電極２１ｂを露出するパッド開口２２ｂが表面保護膜２２に形成されており、半導体チップ２のパッド電極２１ｂは、複数のバンプ１７とそれぞれ接合されることにより、インターポーザ１のパッド電極１４ｂと電気的に接続される。
【００５４】
次に、上記の本実施形態に係るインターポーザおよび電子回路装置の製造方法について説明する。
【００５５】
まず、図８（ａ）に示すように、第１実施形態と同様にして、シリコンウェーハからなるシリコン基板１０上に、通常の半導体製造におけるウェーハプロセスの技術を用いて配線パターン１２、層間絶縁膜１１およびコンタクトプラグ１３を形成する。
続いて、層間絶縁膜１１上に、コンタクトプラグ１３に接続するパッド電極１４，１４ｂを形成する。このとき、層間絶縁膜１１上には、パッド電極１４，１４ｂと同時に配線パターン１４ａも形成する。本実施形態では、インターポーザ１に形成されるパッド電極は、最もサイズの小さいチップ間接続用に合わせて一種類に統一されたパッド電極１４と、当該パッド電極１４に比してサイズの大きいパッド電極１４ｂの２種類があるとする。
【００５６】
次に、図８（ｂ）に示すように、パッド電極１４を被覆して層間絶縁膜１１上の全面に、窒化シリコンやエポキシ樹脂等を堆積させて表面保護膜１５を形成し、表面保護膜１５に、レジストを用いたエッチングにより、各パッド電極１４を露出するパッド開口１５ａを形成する。
ここで、パッド開口１５ａのサイズは、インターポーザに形成されるパッド電極１４の中で、一番小さいチップ間接続用のパッド電極１４のサイズに合わせて一種類に統一して形成する。従って、サイズの大きなパッド電極１４ｂに対しては、最も小さいサイズのパッド開口１５ａをできる限り多く形成し、複数のパッド開口１５ａによって露出させる。このようにして、本実施形態においても、パッド開口１５ａのサイズは一種類に統一して形成する。
【００５７】
次に、図９（ａ）に示すように、表面保護膜１５のパッド開口１５ａから露出した各パッド電極１４，１４ｂ上に、下地となる導電膜を介して、はんだ等からなるバンプ１７を形成する。図１０（ａ）および図１０（ｂ）は、当該工程を詳細に説明するための、各パッド電極１４ｂ付近の拡大断面図である。
【００５８】
まず、図１０（ａ）に示すように、表面保護膜１５のパッド開口１５ａから露出したパッド電極１４，１４ｂ上に、無電解メッキにより、ニッケルを堆積させ、その後、金を堆積させることにより、ニッケルと金の積層膜からなる導電膜１６を形成する。このとき、第１実施形態と同様の理由で、当該パッド電極１４，１４ｂ上に無電解メッキにより形成される導電膜１６の膜厚は均一となる。
【００５９】
次に、図１０（ｂ）に示すように、各パッド開口１５ａ内に形成された導電膜１６上に、フロー・はんだ付け法により、Ｓｎ等のはんだからなるバンプ１７を形成する。このとき、本実施形態では、パッド開口１５ａのサイズが等しいことから、第１実施形態と同様の理由で、パッド開口１５ａ内の導電膜１６上に形成されるバンプ１７の大きさや高さは均一となる。
【００６０】
このようにして、図９（ａ）に示すように、表面保護膜１５のパッド開口１５ａから露出した各パッド電極１４，１４ｂ上に、下地となる導電膜を介して、はんだ等からなるバンプ１７が形成される。
【００６１】
次に、図９（ｂ）に示すように、表面保護膜２２のパッド開口２２ａ，２２ｂからパッド電極２１，２１ｂが露出した半導体チップ２をインターポーザ１上に実装する。
【００６２】
当該工程において、インターポーザ１側に形成されたバンプ１７の高さが揃っているので、全てのバンプ１７が半導体チップ２側のパッド電極２１，２１ｂと確実に接続され、また、サイズのばらつきも少ないのでバンプ１７同士がショートすることも無い。
【００６３】
以上のようにして、本実施形態に係る実装基板および電子回路装置が製造される。
【００６４】
上記の本実施形態では、インターポーザ１のパッド電極のサイズが数種類必要な場合においても、各パッド電極を露出するパッド開口１５ａのサイズを一種類に統一し、サイズの大きいパッド電極１４ｂに対しては、パッド開口１５ａを複数設けることにより、フロー・はんだ付けにより形成されるバンプ１７の大きさや高さが均一となることから、バンプ１７の大きさや高さばらつきが抑制される。なお、第１実施形態と同様の理由で、インターポーザ１側のパッド電極上に形成される導電膜の膜厚は均一となる。
【００６５】
以上のように、インターポーザー１のパッド開口１５ａのサイズを一種類に統一して形成することにより、フロー・はんだ付けにより形成されるバンプ１７の高さが均一に揃うことから、半導体チップ２をインターポーザ１に搭載し、電気的な接続を行う際に、確実に全てのバンプ１７が半導体チップ２のパッド電極２１，２１ｂに対して接続可能となる。また、バンプ１７のサイズのばらつきが無いために、隣のバンプと接続して電気的にショートすることも無い。
【００６６】
第３実施形態
図１１は、本実施形態に係る電子回路装置の断面図である。
本実施形態では、インターポーザ１側のパッド電極のサイズが、複数種類あるが、半導体チップ２とバンプ１７を介して接続するためのパッド電極１４のサイズが一種類である場合について説明する。なお、第１実施形態と同一の構成要素には、同一の符号を付してあり、その説明は省略する。
【００６７】
図１１に示すように、本実施形態に係るインターポーザ１には、第１実施形態で説明したパッド電極１４に比して、サイズの大きいパッド電極１４ｃが形成されている。パッド電極１４ｃは、例えば、ボンディング用やテスト用のものである。ここで、第２実施形態と異なるのは、サイズの大きいパッド電極１４ｃは、バンプ１７を介して半導体チップ２のパッド電極２１と直接接合されないものである点である。
【００６８】
図１１に示すように、サイズの大きいパッド電極１４ｃを露出するためのパッド開口１５ｃが表面保護膜１５に形成されているが、当該パッド電極１４ｃ上には、導電膜およびバンプ１７は形成されていない。
【００６９】
なお、半導体チップ２と接続するためのパッド電極１４を開口するパッド開口１５ａは、第１実施形態と同様に一種類に統一して形成されており、それぞれ、パッド電極１４上には、導電膜を介してバンプ１７が形成されている。各パッド開口１５ａのサイズは等しいことから、各パッド開口内に形成されるバンプ１７の大きさや高さも均一となる。
【００７０】
次に、上記の本実施形態に係るインターポーザおよび電子回路装置の製造方法について説明する。
【００７１】
まず、図１２（ａ）に示すように、第１実施形態と同様にして、シリコンウェーハからなるシリコン基板１０上に、通常の半導体製造におけるウェーハプロセスの技術を用いて配線パターン１２、層間絶縁膜１１およびコンタクトプラグ１３を形成する。
続いて、層間絶縁膜１１上に、コンタクトプラグ１３に接続するパッド電極１４，１４ｃを形成する。このとき、層間絶縁膜１１上には、パッド電極１４，１４ｃと同時に配線パターン１４ａも形成する。本実施形態では、インターポーザ１に形成されるパッド電極１４，１４ｃは、最もサイズの小さいチップ間接続用に合わせて一種類に統一されたパッド電極１４と、当該パッド電極１４に比してサイズが大きくボンディング用やテスト用のパッド電極１４ｃの２種類があるとする。
【００７２】
次に、図１２（ｂ）に示すように、層間絶縁膜１１上の全面に、窒化シリコンやエポキシ樹脂等を堆積させて表面保護膜１５を形成し、表面保護膜１５に、レジストを用いたエッチングにより、各パッド電極１４，１４ｃを露出するパッド開口１５ａ，１５ｃを形成する。
ここで、第１実施形態と同様に、パッド開口１５ａのサイズは、チップ間接続用のパッド電極１４のサイズに合わせて一種類に統一して形成するが、パッド開口１５ｃのサイズは、パッド電極１４ｃのサイズに合わせて形成する。
【００７３】
次に、図１３（ａ）に示すように、テスト用やボンディング用のパッド電極１４ｃを覆うレジスト１８をリソグラフィ技術により形成する。これは、テスト用やボンディング用のサイズの大きいパッド電極１４ｃ上に、無電解メッキによる導電膜や、フロー・はんだ付けによるバンプが形成されないようにするためである。これにより、結果的に、無電解メッキやフロー・はんだ付けの対象となるパッド開口１５ａのサイズは、一種類に統一されることとなる。
【００７４】
次に、図１３（ｂ）に示すように、表面保護膜１５のパッド開口１５ａから露出した各パッド電極１４上に、無電解メッキにより導電膜を形成し、フロー・はんだ付けによりはんだ等からなるバンプ１７を形成する。当該工程は、第１実施形態と同様である。
このとき、第１実施形態と同様の理由で、無電解メッキにより形成される導電膜の膜厚は均一となる。
また、第１実施形態と同様に、パッド開口１５ａのサイズが等しいことから、第１実施形態と同様の理由で、パッド開口１５ａ内の導電膜上に形成されるバンプ１７の大きさや高さは均一となる。
【００７５】
次に、図１４（ａ）に示すように、レジスト１８を有機溶剤を用いた洗浄や、アッシングにより剥離する。
【００７６】
次に、図１４（ｂ）に示すように、表面保護膜２２のパッド開口２２ａからパッド電極２１が露出した半導体チップ２をインターポーザ１上に実装する。
【００７７】
当該工程において、インターポーザ１側に形成されたバンプ１７の高さが揃っているので、全てのバンプ１７が半導体チップ２側のパッド電極２２と確実に接続され、また、サイズのばらつきも少ないのでバンプ１７同士がショートすることも無い。
【００７８】
以上のようにして、本実施形態に係る実装基板および電子回路装置が製造される。
【００７９】
上記の本実施形態では、半導体チップ２と直接接続させるパッド電極１４のサイズとは異なるテスト用やボンディング用のパッド電極１４ｃが存在する場合においても、大きいサイズのパッド電極１４ｃはレジスト１８でマスクした状態で、無電解メッキにより導電膜を形成し、フロー・はんだ付けによりバンプ１７を形成することから、無電解メッキやフロー・はんだ付けの対象となるパッド電極１４を露出するパッド開口１５ａのサイズを統一することができる。従って、フロー・はんだ付けにより形成されるバンプ１７の大きさや高さも均一となることから、バンプの大きさや高さばらつきが抑制される。
【００８０】
以上のように、インターポーザー１のパッド開口１５ａのサイズを一種類に統一することができ、フロー・はんだ付けにより形成されるバンプ１７の高さが均一に揃うことから、半導体チップ２をインターポーザ１に搭載し、電気的な接続を行う際に、確実に全てのバンプ１７が半導体チップ２のパッド電極２１に対して接続可能となる。また、バンプ１７のサイズのばらつきが無いために、隣のバンプと接続して電気的にショートすることも無い。
【００８１】
本発明は、上記の実施形態の説明に限定されない。
例えば、本実施形態では、実装基板の例として、シリコンインターポーザを用いた例について説明したが、シリコンインターポーザ以外の他のインターポーザであってもよく、また、インターポーザでなくいわゆるマザーボードに適用することもできる。また、本実施形態で説明した材料等は一例であり、これに限定されるものではない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００８２】
【発明の効果】
本発明の実装基板によれば、電子素子の端子とパッド電極とを接続するバンプの大きさや、高さのばらつきを抑制して、電子素子の端子とパッド電極との電気的な接続を確実にすることができる実装基板を得ることができる。
【００８３】
本発明の電子回路装置によれば、電子素子の端子と実装基板のパッド電極とを接続するバンプの大きさや、高さのばらつきを抑制して、電子素子の端子と実装基板のパッド電極との電気的な接続を確実にすることができる電子回路装置を得ることができる。
【００８４】
本発明の実装基板の製造方法によれば、実装基板のパッド電極上に、大きさや高さの均一なバンプを形成することができ、後に実装する電子素子の端子とパッド電極との電気的な接続を確実にすることができる実装基板を製造することができる。
【００８５】
本発明の電子回路装置の製造方法によれば、実装基板のパッド電極上に、大きさや高さの均一なバンプを形成することができ、実装する電子素子の端子と実装基板のパッド電極との電気的な接続を確実にすることができる電子回路装置を製造することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る電子回路装置の断面図である。
【図２】図１に示す半導体チップとインターポーザとの接続部における拡大断面図である。
【図３】第１実施形態に係る実装基板および電子回路装置の製造における工程断面図である。
【図４】第１実施形態に係る実装基板および電子回路装置の製造における工程断面図である。
【図５】パッド電極上に導電膜およびバンプを形成する工程を詳細に説明するための断面図である。
【図６】第２実施形態に係る電子回路装置の断面図である。
【図７】図６に示す半導体チップとインターポーザとの接続部における拡大断面図である。
【図８】第２実施形態に係る実装基板および電子回路装置の製造における工程断面図である。
【図９】第２実施形態に係る実装基板および電子回路装置の製造における工程断面図である。
【図１０】パッド電極上に導電膜およびバンプを形成する工程を詳細に説明するための断面図である。
【図１１】第３実施形態に係る電子回路装置の断面図である。
【図１２】第３実施形態に係る実装基板および電子回路装置の製造における工程断面図である。
【図１３】第３実施形態に係る実装基板および電子回路装置の製造における工程断面図である。
【図１４】第３実施形態に係る実装基板および電子回路装置の製造における工程断面図である。
【符号の説明】
１…インターポーザ、２…半導体チップ、１０…シリコン基板、１１…層間絶縁膜、１２…配線パターン、１３…コンタクトプラグ、１４…パッド電極、１５…表面保護膜、１５ａ…パッド開口、１６…導電膜、１７…バンプ、１８…レジスト、２０…シリコン基板、２１…パッド電極、２２…表面保護膜。
【発明の属する技術分野】
本発明は、実装基板およびその製造方法、並びに電子回路装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩ（Large Scale Integrated Circuit) チップ（以下、半導体チップと称する）をインターポーザや実装基板に搭載し、電気的に接続するマルチチップモジュールでは、半導体チップ側のパッド電極にバンプを形成し、インターポーザーや実装基板側にはバンプを形成せず半導体チップを実装基板に搭載している。
近年、バンプが小さく、かつ高密度に形成されるようになり、従来のバンプのサイズばらつきや、高さばらつきが許容できなくなってきている。
【０００３】
従来、半導体チップ側のパッド電極上に、ＵＢＭ（Under Bump Metal）と称される導電膜を形成した後に、当該導電膜上にはんだ等からなるバンプを形成している。
【０００４】
上記の導電膜は、無電解メッキにより形成するのが主流である。無電解メッキでは、パッド電極に電気を流さないで、触媒の作用を借りた還元剤の還元作用によって金属イオンから金属をパッド電極上に析出させるため、パッド電極間に電位差があると、形成される導電膜の膜厚に差が生じることとなる。
【０００５】
また、上記のはんだ等からなるバンプは、フロー・はんだ付け法により形成するのが主流である。フロー・はんだ付け法とは、熔融したはんだを導電膜上に供給することによりバンプを形成する方法であり、大別して浸漬はんだ付け法と、噴流はんだ付け法とがある。このフロー・はんだ付け法では、表面張力により半球形のバンプが形成されることから、バンプを形成する対象となるパッド電極のサイズが異なると、形成されるバンプの大きさに差が生じることとなる。
【０００６】
【発明が解決しようとする課題】
ここで、半導体チップのパッド電極上に、バンプの下地となる導電膜を無電解メッキにより形成する場合に、形成される導電膜の膜厚のばらつきが発生した。導電膜の膜厚のばらつきが大きくなると、当該導電膜上に形成されるバンプの高さばらつきが大きくなり、バンプ接合不良が発生したりバンプ同士がショートするなどの問題が起きる。導電膜の膜厚のばらつきが発生したのは、半導体チップのパッド電極間に電位差が存在していたためと考えられる。
【０００７】
この電位差の発生の詳細な理由については明らかではないが、以下のものが考えられる。一つは、半導体チップ内のパッド電極は、電源用、グランド用、信号用、チップ間配線用に別れており、そのパッド電極の最終接続先や経路が異なるために、各パッド電極の電気容量が異なっている。例えば、トランジスタの拡散層等に接続されるような電気容量が大きいパッド電極は、帯電したとしても電位が上がりにくい。反対に、電気用量が小さいパッド電極は、同じように帯電した場合に電位が上がりやすい。また、半導体チップは、通常、インターポーザ等に実装する前に動作テストを行うことから、この動作テスト時による電圧の印加が、上記のパッド電極間の電位差の発生を助長していると考えられる。
【０００８】
また、半導体チップの動作テストに使われるパッド電極は測定器の限界からサイズを小さくすることが出来ないが（現状６０μｍ〜７０μｍ）、チップ間接続用パッド電極はこれより小さくすることが可能である。小さくすることでチップ間を接続する配線本数を増やすことが可能となる（現状１０μｍ〜２０μｍ、将来は数μｍ）。
【０００９】
しかしながら、パッド電極のサイズが異なると、フロー・はんだ付けにより形成されるバンプの大きさや高さが変わってしまう。すなわちパッド電極のサイズが大きいと形成されるバンプの高さが高くなるため、異なるサイズのパッド電極が混在すると、同様にして、バンプ接合不良が発生したり、バンプ同士がショートするなどの問題が起きる。
【００１０】
本発明は上記の事情に鑑みてなされたものであり、その目的は、電子素子の端子と実装基板のパッド電極とを接続するバンプの大きさや、高さのばらつきを抑制して、電子素子の端子と実装基板のパッド電極との電気的な接続を確実にすることができる実装基板およびその製造方法、並びに電子回路装置およびその製造方法を提供することにある。
【００１１】
【課題を解決する手段】
上記の目的を達成するため、本発明の実装基板は、配線パターンと、前記配線パターンのみに接続され、複数種のサイズを有する、複数のパッド電極と、バンプが形成される孔の大きさで一種類のサイズの開口を有し、前記複数のパッド電極を被覆する表面保護膜と、前記開口によって露出された前記パッド電極に無電解めっきにより、ニッケル、金の順で積層された導電膜と、前記導電膜にフロー・はんだ付け方法により形成され、表面張力によって形状が統一されている複数の前記バンプとを有し、前記表面保護膜の前記開口は、最も小さい前記パッド電極のサイズに合わせて一種類のサイズに規定され、相対的に大きいサイズの前記パッド電極を複数の前記開口によって露出させ、複数の前記バンプが電子素子の端子に接続される。
【００１２】
ここで、一種類のサイズとは、少なくとも面積が同じことを称し、好ましくはさらに形状も同一であることを称する。
【００１３】
上記の本発明の実装基板によれば、配線パターンに接続された実装基板側のパッド電極上に、導電膜およびバンプが形成されている。
電子素子の端子とは異なり、実装基板には素子が形成されていないことから、実装基板側のパッド電極には電位差がなく、このような電位差のない実装基板側のパッド電極に導電膜およびバンプが形成されている。
そして、電子素子の端子が、実装基板に形成されたバンプによりパッド電極と接合されることにより、当該端子と実装基板のパッド電極とが電気的に導通した状態となる。
【００１４】
上記の目的を達成するため、本発明の電子回路装置は、配線パターンと、前記配線パターンのみに接続され、複数種のサイズを有する、複数のパッド電極と、バンプが形成される孔の大きさで一種類のサイズの開口を有し、前記複数のパッド電極を被覆する表面保護膜と、前記開口によって露出された前記パッド電極に無電解めっきにより、ニッケル、金の順で積層された導電膜と、前記導電膜にフロー・はんだ付け方法により形成され、表面張力によって形状が統一されている複数の前記バンプとを有する実装基板と、前記パッド電極に端子が接続されるように前記実装基板上に搭載された電子素子とを有し、前記表面保護膜の前記開口は、最も小さい前記パッド電極のサイズに合わせて一種類のサイズに規定され、相対的に大きいサイズの前記パッド電極を複数の前記開口によって露出させている。
【００１５】
上記の本発明の電子回路装置によれば、電子素子を搭載する実装基板には、各パッド電極を露出し、一種類のサイズに規定された複数の開口を有する表面保護膜が形成されており、表面保護膜の開口に露出したパッド電極上に導電膜およびバンプが形成されている。ここで、一種類のサイズとは、少なくとも面積が同じことを称し、好ましくはさらに形状も同一であることを称する。
そして、このような表面保護膜の開口に形成されたバンプと、電子素子の端子とが接合することにより、実装基板のパッド電極と電子素子の端子とが電気的に導通した状態となっている。
【００１６】
さらに、上記の目的を達成するため、本発明の実装基板の製造方法は、配線パターンと、前記配線パターンのみに接続された複数のパッド電極と、バンプが形成される孔の大きさで一種類のサイズの開口を有し、前記複数のパッド電極を被覆する表面保護膜と、前記開口によって露出された前記パッド電極に、ニッケル、金の順で積層された導電膜と、前記導電膜に形状が統一されている複数の前記バンプとを有し、複数の前記バンプが電子素子の端子に接続される実装基板の製造方法であって、前記実装基板に前記配線パターンを形成する工程と、当該配線パターンにのみ接続する前記パッド電極を形成する工程と、最も小さい前記パッド電極のサイズに合わせて一種類のサイズに統一した前記開口を有し、相対的に大きいサイズの前記パッド電極を複数の前記開口によって露出させる前記表面保護膜を形成する工程と、前記開口に露出した前記パッド電極上に無電解めっきによりニッケル、金の順で積層された前記導電膜を形成する工程と、前記導電膜上にフロー・はんだ付け方法により形成され、表面張力によって形状が規定されるバンプを形成する工程とを有する。
【００１７】
ここで、一種類のサイズとは、少なくとも面積が同じことを称し、好ましくはさらに形状も同一であることを称する。
【００１８】
上記の本発明の実装基板の製造方法によれば、実装基板のパッド電極上に無電解めっきにより導電膜を形成し、さらに、導電膜上に熔融したはんだを供給してバンプを形成している。
実装基板側のパッド電極は、配線パターンのみに接続されていることから、電位が一定であり、この結果、無電解めっきにより形成される導電膜の膜厚は均一となる。
また、熔融したはんだが供給される表面保護膜の開口を一種類のサイズに統一することにより、表面張力により規定されるバンプの大きさが均一となる。
【００１９】
さらに、上記の目的を達成するため、本発明の電子回路装置の製造方法は、配線パターンと、前記配線パターンのみに接続された複数のパッド電極と、バンプが形成される孔の大きさで一種類のサイズの開口を有し、前記複数のパッド電極を被覆する表面保護膜と、前記開口によって露出された前記パッド電極に、ニッケル、金の順で積層された導電膜と、前記導電膜に形状が統一されている複数の前記バンプとを有する実装基板と、前記パッド電極に端子が接続されるように前記実装基板上に搭載された電子素子とを有する電子回路装置の製造方法であって、前記実装基板に前記配線パターンおよび当該配線パターンにのみ接続する前記パッド電極を形成する工程と、最も小さい前記パッド電極のサイズに合わせて一種類のサイズに統一した前記開口を有し、相対的に大きいサイズの前記パッド電極を複数の前記開口によって露出させる前記表面保護膜を形成する工程と、前記開口に露出した前記パッド電極上に無電解めっきによりニッケル、金の順で積層された前記導電膜を形成する工程と、前記導電膜上にフロー・はんだ付け方法により形成され、表面張力によって形状が規定されるバンプを形成する工程と、前記バンプと前記電子素子の端子とを接合させて、前記電子素子を前記実装基板上に実装する工程とを有する。
【００２０】
ここで、一種類のサイズとは、少なくとも面積が同じことを称し、好ましくはさらに形状も同一であることを称する。
【００２１】
上記の本発明の電子回路装置の製造方法によれば、実装基板のパッド電極上に無電解めっきにより導電膜を形成し、さらに、導電膜上に熔融したはんだを供給してバンプを形成している。
実装基板側のパッド電極は、配線パターンのみに接続されていることから、電位が一定であり、この結果、無電解めっきにより形成される導電膜の膜厚は均一となる。
また、熔融したはんだが供給される表面保護膜の開口を一種類のサイズに統一することにより、表面張力により規定されるバンプの大きさが均一となる。
【００２２】
【発明の実施の形態】
以下に、本発明の実装基板およびその製造方法、並びに電子回路装置およびその製造方法について、図面を参照して説明する。なお、本実施形態では、実装基板として、シリコンウェーハで形成されたインターポーザを例に説明する。
【００２３】
第１実施形態
図１は、本実施形態に係る電子回路装置の断面図であり、図２は、図１に示す半導体チップとインターポーザとの接続部における拡大断面図である。
【００２４】
図１に示すように、本実施形態に係る電子回路装置は、インターポーザ１上に半導体チップ２が実装されているものである。なお、図では一つの半導体チップ２がインターポーザ１上に実装されている例について示しているが、複数の半導体チップが実装されていてもよい。
【００２５】
インターポーザ１には、シリコンウェーハからなるシリコン基板１０の一方の面上に、シリコン基板１０に絶縁した状態で配線パターン１２が形成されており、当該配線パターン１２を被覆するように酸化シリコン等からなる層間絶縁膜１１が形成されている。
【００２６】
層間絶縁膜１１には、配線パターン１２に接続するコンタクトプラグ１３が形成されており、当該コンタクトプラグ１３に接続して層間絶縁膜１１上に、銅等からなるパッド電極１４が形成されている。本実施形態では、インターポーザ１に形成されるパッド電極１４のサイズは、最もサイズの小さいチップ間接続用のパッド電極のサイズに合わせて一種類に統一して形成されている。ここで、一種類のサイズとは、少なくとも面積が同じことを称し、好ましくはさらに形状も同一であることを称する。
【００２７】
層間絶縁膜１１上には、パッド電極１４を被覆するように、窒化シリコンやポリイミド樹脂等からなる表面保護膜１５が形成されており、表面保護膜１５には、各パッド電極１４を露出するパッド開口１５ａが形成されている。
【００２８】
表面保護膜１５に形成される各パッド開口１５ａのサイズは、一種類となるように統一して形成されている。すなわち、上述したように統一されたパッド電極１４のサイズに合わせて、パッド開口１５ａのサイズも、統一して形成されている。上記と同様に、一種類のサイズとは、少なくとも面積が同じことを称し、好ましくはさらに形状も同一であることを称する。
【００２９】
各パッド開口１５ａに露出したパッド電極１４上には、下地となる導電膜１６を介して、はんだ等からなるバンプ１７が形成されている。
【００３０】
導電膜１６は、パッド電極１４とはんだ等からなるバンプ１７との密着性を高めるため、あるいは、パッド電極１４の材料とバンプ１７の材料との相互拡散を防止する目的で設けられる。導電膜１６は、例えば、ニッケル（Ｎｉ）と金（Ａｕ）の積層膜により形成されている。後述するように、導電膜１６は、無電解メッキにより形成される。
【００３１】
バンプ１７は、Ｓｎ等のはんだにより形成されている。その他にも、バンプ１７を構成するはんだとしては、Ｓｎ−Ｐｂの共晶はんだや、Ｓｎ−Ａｇ系、Ｓｎ−Ａｇ−Ｃｕ系、Ｓｎ−Ａｇ−Ｂｉ系、Ｓｎ−Ｚｎ系等などの鉛レスはんだを用いることができる。後述するように、バンプ１７は、フロー・はんだ付け法により形成される。
【００３２】
なお、図示はしないが、上記のインターポーザ１と他の実装基板とを電気的に接続するため、例えば、上記のシリコン基板１０を貫通する貫通導電層が形成されていてもよく、この場合には、チップ搭載側とは反対側においてインターポーザ１から露出した貫通導電層と実装基板の配線とをバンプにより接続する。あるいは、インターポーザのチップ搭載側に、実装基板との接続用のパッド電極を用意しておいてもよい。
【００３３】
半導体チップ２には、シリコン基板２０にトランジスタ等による電子回路が形成されており、シリコン基板２０上には電子回路に接続するパッド電極２１が形成されている。シリコン基板２０上には、窒化シリコンやエポキシ樹脂等の表面保護膜２２が形成されており、表面保護膜２２には、各パッド電極２１を露出するパッド開口２２ａが形成されている。
【００３４】
上記のインターポーザ１の各パッド電極１４と、半導体チップ２のパッド電極２１とが、インターポーザ１側に形成されたバンプ１７により接合されることにより、各パッド電極１４，２１が電気的に接続される。
【００３５】
次に、上記の本実施形態に係るインターポーザおよび電子回路装置の製造方法について説明する。
【００３６】
まず、図３（ａ）に示すように、シリコンウェーハからなるシリコン基板１０上に、通常の半導体製造におけるウェーハプロセスの技術を用いて配線パターン１２を形成し、当該配線パターン１２を被覆する層間絶縁膜１１を形成し、層間絶縁膜１１に、配線パターン１２に達するコンタクトホールを形成した後、コンタクトホール内に導電層を埋め込むことによりコンタクトプラグ１３を形成する。
続いて、層間絶縁膜１１上に、コンタクトプラグ１３に接続するパッド電極１４を形成する。このとき、層間絶縁膜１１上には、パッド電極１４と同時に配線パターン１４ａも形成する。本実施形態では、インターポーザ１に形成されるパッド電極１４のサイズは、最もサイズの小さいチップ間接続用のパッド電極のサイズに合わせて一種類に統一して形成する。
【００３７】
次に、図３（ｂ）に示すように、パッド電極１４を被覆して層間絶縁膜１１上の全面に、窒化シリコンやエポキシ樹脂等を堆積させて表面保護膜１５を形成し、表面保護膜１５に、レジストを用いたエッチングにより、各パッド電極１４を露出するパッド開口１５ａを形成する。ここで、パッド開口１５ａのサイズも、統一されたパッド電極１４のサイズに合わせて、一種類に統一して形成する。
【００３８】
次に、図４（ａ）に示すように、表面保護膜１５のパッド開口１５ａから露出した各パッド電極１４上に、下地となる導電膜を介して、はんだ等からなるバンプ１７を形成する。図５（ａ）および図５（ｂ）は、当該工程を詳細に説明するための、各パッド電極１４付近の拡大断面図である。
【００３９】
まず、図５（ａ）に示すように、表面保護膜１５のパッド開口１５ａから露出した各パッド電極１４上に、無電解メッキにより、ニッケルを堆積させ、その後、金を堆積させることにより、ニッケルと金の積層膜からなる導電膜１６を形成する。インターポーザのパッド電極１４は、配線パターンにのみ接続され素子に接続されていない。また半導体チップのパッド電極と異なり、インターポーザ単独での動作テストもないことから、半導体チップのパッド電極のような電位差の発生要因はない。従って、無電解メッキにより形成される導電膜１６の膜厚は均一となる。
【００４０】
次に、図５（ｂ）に示すように、各パッド開口１５ａ内に形成された導電膜１６上に、フロー・はんだ付け法により、Ｓｎ等のはんだからなるバンプ１７を形成する。ここで、フロー・はんだ付け法とは、熔融したはんだを導電膜上に供給することによりバンプを形成する方法であり、大別して浸漬はんだ付け法と、噴流はんだ付け法とがある。
【００４１】
このフロー・はんだ付け法では、表面張力により半球形のバンプが形成されることから、バンプを形成する対象となるパッド電極のサイズが異なると、形成されるバンプの大きさに差が生じることとなるが、本実施形態では、パッド開口１５ａのサイズが等しいことから、パッド開口１５ａ内の導電膜１６上に形成されるバンプ１７の大きさや高さが均一となる。
【００４２】
このようにして、図４（ａ）に示すように、表面保護膜１５のパッド開口１５ａから露出した各パッド電極１４上に、下地となる導電膜を介して、はんだ等からなるバンプ１７が形成される。
【００４３】
次に、図４（ｂ）に示すように、表面保護膜２２のパッド開口２２ａからパッド電極２１が露出して形成された半導体チップ２をインターポーザ１上に実装する。
当該工程では、半導体チップ２をインターポーザ１に向けて加圧および加熱してバンプ１７を熔融させることにより、半導体チップ２とインターポーザ１の各パッド電極２１，１４をバンプ１７により接合させる。
あるいは、半導体チップ２をインターポーザ１へ向けて加圧した状態で、バンプ１７と各パッド電極１４，２１との接合部に超音波振動を加えることにより、半導体チップ２とインターポーザ１の各パッド電極２１，１４をバンプ１７により接合させる。
【００４４】
上記の工程において、インターポーザ１側に形成されたバンプ１７の高さが揃っているので、全てのバンプ１７が半導体チップ２側のパッド電極２１と確実に接続され、また、サイズのばらつきも少ないのでバンプ１７同士がショートすることも無い。
【００４５】
以上のようにして、本実施形態に係る実装基板および電子回路装置が製造される。
【００４６】
上記の本実施形態では、インターポーザ１のパッド電極１４上に、無電解メッキにより導電膜１６を形成し、導電膜１６上にバンプ１７を形成している。インターポーザのパッド電極１４は、上述したように半導体チップ２のパッド電極２１のような電位差の発生要因がないことから、無電解メッキにより形成される導電膜１６の膜厚が均一となり、その上に形成されるバンプ１７の高さばらつきが抑制される。
【００４７】
そしてさらに、インターポーザ１のパッド電極１４を最も小さいチップ間接続用のサイズに合わせて一種類に統一し、さらに、表面保護膜１５に形成されるパッド開口１５ａのサイズも一種類に統一しているため、フロー・はんだ付けにより形成されるバンプ１７の大きさや高さも均一となることから、バンプ１７の大きさや高さばらつきが抑制される。
【００４８】
以上のように、インターポーザー１のパッド開口１５ａのサイズを一種類にし、かつ、インターポーザーのパッド電極１４上に無電解メッキにより導電膜１６を形成し、フロー・はんだ付けによりバンプ１７を形成することにより、バンプ１７の高さが均一に揃うことから、半導体チップ２をインターポーザ１に搭載し、電気的な接続を行う際に、確実に全てのバンプ１７が半導体チップ２のパッド電極２１に対して接続可能となる。また、バンプ１７のサイズのばらつきが無いために、隣のバンプと接続して電気的にショートすることも無い。
【００４９】
第２実施形態
図６は、本実施形態に係る電子回路装置の断面図であり、図７は、図６に示す半導体チップとインターポーザとの接続部における拡大断面図である。
第１実施形態では、インターポーザ側に形成するパッド電極１４のサイズを一種類に統一し、かつ、表面保護膜１５に形成するパッド開口１５ａのサイズも一種類に統一する例について説明したが、本実施形態では、インターポーザ側のパッド電極のサイズを一種類に統一できない場合について説明する。なお、第１実施形態と同一の構成要素には、同一の符号を付してあり、その説明は省略する。
【００５０】
図６に示すように、本実施形態に係るインターポーザ１には、第１実施形態で説明したパッド電極１４に比して、サイズの大きいパッド電極１４ｂが形成されている。このようなサイズの大きいパッド電極１４ｂは、例えば、半導体チップ２側に、サイズの大きいパッド電極２１ｂが形成され、当該パッド電極２１ｂと低抵抗で電気的な接続をする場合等に必要とされる。
【００５１】
図７に示すように、本実施形態では、このようなサイズの大きいパッド電極１４ｂを分割して露出するようにパッド開口１５ａが複数並んで形成されている。各パッド開口１５ａのサイズは、インターポーザ１の全体において一種類に統一して形成されている。パッド開口１５ａは、例えば、チップ間接続用のパッド電極のサイズに合わせて統一されている。
【００５２】
サイズの大きいパッド電極１４ｂをそれぞれ露出するパッド開口１５ａ上には、第１実施形態と同様に、それぞれ、導電膜１６を介してバンプ１７が形成されている。各パッド開口１５ａのサイズは等しいことから、各パッド開口内に形成されるバンプ１７の大きさや高さも均一となる。
【００５３】
半導体チップ２側には、大きいサイズのパッド電極２１ｂを露出するパッド開口２２ｂが表面保護膜２２に形成されており、半導体チップ２のパッド電極２１ｂは、複数のバンプ１７とそれぞれ接合されることにより、インターポーザ１のパッド電極１４ｂと電気的に接続される。
【００５４】
次に、上記の本実施形態に係るインターポーザおよび電子回路装置の製造方法について説明する。
【００５５】
まず、図８（ａ）に示すように、第１実施形態と同様にして、シリコンウェーハからなるシリコン基板１０上に、通常の半導体製造におけるウェーハプロセスの技術を用いて配線パターン１２、層間絶縁膜１１およびコンタクトプラグ１３を形成する。
続いて、層間絶縁膜１１上に、コンタクトプラグ１３に接続するパッド電極１４，１４ｂを形成する。このとき、層間絶縁膜１１上には、パッド電極１４，１４ｂと同時に配線パターン１４ａも形成する。本実施形態では、インターポーザ１に形成されるパッド電極は、最もサイズの小さいチップ間接続用に合わせて一種類に統一されたパッド電極１４と、当該パッド電極１４に比してサイズの大きいパッド電極１４ｂの２種類があるとする。
【００５６】
次に、図８（ｂ）に示すように、パッド電極１４を被覆して層間絶縁膜１１上の全面に、窒化シリコンやエポキシ樹脂等を堆積させて表面保護膜１５を形成し、表面保護膜１５に、レジストを用いたエッチングにより、各パッド電極１４を露出するパッド開口１５ａを形成する。
ここで、パッド開口１５ａのサイズは、インターポーザに形成されるパッド電極１４の中で、一番小さいチップ間接続用のパッド電極１４のサイズに合わせて一種類に統一して形成する。従って、サイズの大きなパッド電極１４ｂに対しては、最も小さいサイズのパッド開口１５ａをできる限り多く形成し、複数のパッド開口１５ａによって露出させる。このようにして、本実施形態においても、パッド開口１５ａのサイズは一種類に統一して形成する。
【００５７】
次に、図９（ａ）に示すように、表面保護膜１５のパッド開口１５ａから露出した各パッド電極１４，１４ｂ上に、下地となる導電膜を介して、はんだ等からなるバンプ１７を形成する。図１０（ａ）および図１０（ｂ）は、当該工程を詳細に説明するための、各パッド電極１４ｂ付近の拡大断面図である。
【００５８】
まず、図１０（ａ）に示すように、表面保護膜１５のパッド開口１５ａから露出したパッド電極１４，１４ｂ上に、無電解メッキにより、ニッケルを堆積させ、その後、金を堆積させることにより、ニッケルと金の積層膜からなる導電膜１６を形成する。このとき、第１実施形態と同様の理由で、当該パッド電極１４，１４ｂ上に無電解メッキにより形成される導電膜１６の膜厚は均一となる。
【００５９】
次に、図１０（ｂ）に示すように、各パッド開口１５ａ内に形成された導電膜１６上に、フロー・はんだ付け法により、Ｓｎ等のはんだからなるバンプ１７を形成する。このとき、本実施形態では、パッド開口１５ａのサイズが等しいことから、第１実施形態と同様の理由で、パッド開口１５ａ内の導電膜１６上に形成されるバンプ１７の大きさや高さは均一となる。
【００６０】
このようにして、図９（ａ）に示すように、表面保護膜１５のパッド開口１５ａから露出した各パッド電極１４，１４ｂ上に、下地となる導電膜を介して、はんだ等からなるバンプ１７が形成される。
【００６１】
次に、図９（ｂ）に示すように、表面保護膜２２のパッド開口２２ａ，２２ｂからパッド電極２１，２１ｂが露出した半導体チップ２をインターポーザ１上に実装する。
【００６２】
当該工程において、インターポーザ１側に形成されたバンプ１７の高さが揃っているので、全てのバンプ１７が半導体チップ２側のパッド電極２１，２１ｂと確実に接続され、また、サイズのばらつきも少ないのでバンプ１７同士がショートすることも無い。
【００６３】
以上のようにして、本実施形態に係る実装基板および電子回路装置が製造される。
【００６４】
上記の本実施形態では、インターポーザ１のパッド電極のサイズが数種類必要な場合においても、各パッド電極を露出するパッド開口１５ａのサイズを一種類に統一し、サイズの大きいパッド電極１４ｂに対しては、パッド開口１５ａを複数設けることにより、フロー・はんだ付けにより形成されるバンプ１７の大きさや高さが均一となることから、バンプ１７の大きさや高さばらつきが抑制される。なお、第１実施形態と同様の理由で、インターポーザ１側のパッド電極上に形成される導電膜の膜厚は均一となる。
【００６５】
以上のように、インターポーザー１のパッド開口１５ａのサイズを一種類に統一して形成することにより、フロー・はんだ付けにより形成されるバンプ１７の高さが均一に揃うことから、半導体チップ２をインターポーザ１に搭載し、電気的な接続を行う際に、確実に全てのバンプ１７が半導体チップ２のパッド電極２１，２１ｂに対して接続可能となる。また、バンプ１７のサイズのばらつきが無いために、隣のバンプと接続して電気的にショートすることも無い。
【００６６】
第３実施形態
図１１は、本実施形態に係る電子回路装置の断面図である。
本実施形態では、インターポーザ１側のパッド電極のサイズが、複数種類あるが、半導体チップ２とバンプ１７を介して接続するためのパッド電極１４のサイズが一種類である場合について説明する。なお、第１実施形態と同一の構成要素には、同一の符号を付してあり、その説明は省略する。
【００６７】
図１１に示すように、本実施形態に係るインターポーザ１には、第１実施形態で説明したパッド電極１４に比して、サイズの大きいパッド電極１４ｃが形成されている。パッド電極１４ｃは、例えば、ボンディング用やテスト用のものである。ここで、第２実施形態と異なるのは、サイズの大きいパッド電極１４ｃは、バンプ１７を介して半導体チップ２のパッド電極２１と直接接合されないものである点である。
【００６８】
図１１に示すように、サイズの大きいパッド電極１４ｃを露出するためのパッド開口１５ｃが表面保護膜１５に形成されているが、当該パッド電極１４ｃ上には、導電膜およびバンプ１７は形成されていない。
【００６９】
なお、半導体チップ２と接続するためのパッド電極１４を開口するパッド開口１５ａは、第１実施形態と同様に一種類に統一して形成されており、それぞれ、パッド電極１４上には、導電膜を介してバンプ１７が形成されている。各パッド開口１５ａのサイズは等しいことから、各パッド開口内に形成されるバンプ１７の大きさや高さも均一となる。
【００７０】
次に、上記の本実施形態に係るインターポーザおよび電子回路装置の製造方法について説明する。
【００７１】
まず、図１２（ａ）に示すように、第１実施形態と同様にして、シリコンウェーハからなるシリコン基板１０上に、通常の半導体製造におけるウェーハプロセスの技術を用いて配線パターン１２、層間絶縁膜１１およびコンタクトプラグ１３を形成する。
続いて、層間絶縁膜１１上に、コンタクトプラグ１３に接続するパッド電極１４，１４ｃを形成する。このとき、層間絶縁膜１１上には、パッド電極１４，１４ｃと同時に配線パターン１４ａも形成する。本実施形態では、インターポーザ１に形成されるパッド電極１４，１４ｃは、最もサイズの小さいチップ間接続用に合わせて一種類に統一されたパッド電極１４と、当該パッド電極１４に比してサイズが大きくボンディング用やテスト用のパッド電極１４ｃの２種類があるとする。
【００７２】
次に、図１２（ｂ）に示すように、層間絶縁膜１１上の全面に、窒化シリコンやエポキシ樹脂等を堆積させて表面保護膜１５を形成し、表面保護膜１５に、レジストを用いたエッチングにより、各パッド電極１４，１４ｃを露出するパッド開口１５ａ，１５ｃを形成する。
ここで、第１実施形態と同様に、パッド開口１５ａのサイズは、チップ間接続用のパッド電極１４のサイズに合わせて一種類に統一して形成するが、パッド開口１５ｃのサイズは、パッド電極１４ｃのサイズに合わせて形成する。
【００７３】
次に、図１３（ａ）に示すように、テスト用やボンディング用のパッド電極１４ｃを覆うレジスト１８をリソグラフィ技術により形成する。これは、テスト用やボンディング用のサイズの大きいパッド電極１４ｃ上に、無電解メッキによる導電膜や、フロー・はんだ付けによるバンプが形成されないようにするためである。これにより、結果的に、無電解メッキやフロー・はんだ付けの対象となるパッド開口１５ａのサイズは、一種類に統一されることとなる。
【００７４】
次に、図１３（ｂ）に示すように、表面保護膜１５のパッド開口１５ａから露出した各パッド電極１４上に、無電解メッキにより導電膜を形成し、フロー・はんだ付けによりはんだ等からなるバンプ１７を形成する。当該工程は、第１実施形態と同様である。
このとき、第１実施形態と同様の理由で、無電解メッキにより形成される導電膜の膜厚は均一となる。
また、第１実施形態と同様に、パッド開口１５ａのサイズが等しいことから、第１実施形態と同様の理由で、パッド開口１５ａ内の導電膜上に形成されるバンプ１７の大きさや高さは均一となる。
【００７５】
次に、図１４（ａ）に示すように、レジスト１８を有機溶剤を用いた洗浄や、アッシングにより剥離する。
【００７６】
次に、図１４（ｂ）に示すように、表面保護膜２２のパッド開口２２ａからパッド電極２１が露出した半導体チップ２をインターポーザ１上に実装する。
【００７７】
当該工程において、インターポーザ１側に形成されたバンプ１７の高さが揃っているので、全てのバンプ１７が半導体チップ２側のパッド電極２２と確実に接続され、また、サイズのばらつきも少ないのでバンプ１７同士がショートすることも無い。
【００７８】
以上のようにして、本実施形態に係る実装基板および電子回路装置が製造される。
【００７９】
上記の本実施形態では、半導体チップ２と直接接続させるパッド電極１４のサイズとは異なるテスト用やボンディング用のパッド電極１４ｃが存在する場合においても、大きいサイズのパッド電極１４ｃはレジスト１８でマスクした状態で、無電解メッキにより導電膜を形成し、フロー・はんだ付けによりバンプ１７を形成することから、無電解メッキやフロー・はんだ付けの対象となるパッド電極１４を露出するパッド開口１５ａのサイズを統一することができる。従って、フロー・はんだ付けにより形成されるバンプ１７の大きさや高さも均一となることから、バンプの大きさや高さばらつきが抑制される。
【００８０】
以上のように、インターポーザー１のパッド開口１５ａのサイズを一種類に統一することができ、フロー・はんだ付けにより形成されるバンプ１７の高さが均一に揃うことから、半導体チップ２をインターポーザ１に搭載し、電気的な接続を行う際に、確実に全てのバンプ１７が半導体チップ２のパッド電極２１に対して接続可能となる。また、バンプ１７のサイズのばらつきが無いために、隣のバンプと接続して電気的にショートすることも無い。
【００８１】
本発明は、上記の実施形態の説明に限定されない。
例えば、本実施形態では、実装基板の例として、シリコンインターポーザを用いた例について説明したが、シリコンインターポーザ以外の他のインターポーザであってもよく、また、インターポーザでなくいわゆるマザーボードに適用することもできる。また、本実施形態で説明した材料等は一例であり、これに限定されるものではない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００８２】
【発明の効果】
本発明の実装基板によれば、電子素子の端子とパッド電極とを接続するバンプの大きさや、高さのばらつきを抑制して、電子素子の端子とパッド電極との電気的な接続を確実にすることができる実装基板を得ることができる。
【００８３】
本発明の電子回路装置によれば、電子素子の端子と実装基板のパッド電極とを接続するバンプの大きさや、高さのばらつきを抑制して、電子素子の端子と実装基板のパッド電極との電気的な接続を確実にすることができる電子回路装置を得ることができる。
【００８４】
本発明の実装基板の製造方法によれば、実装基板のパッド電極上に、大きさや高さの均一なバンプを形成することができ、後に実装する電子素子の端子とパッド電極との電気的な接続を確実にすることができる実装基板を製造することができる。
【００８５】
本発明の電子回路装置の製造方法によれば、実装基板のパッド電極上に、大きさや高さの均一なバンプを形成することができ、実装する電子素子の端子と実装基板のパッド電極との電気的な接続を確実にすることができる電子回路装置を製造することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る電子回路装置の断面図である。
【図２】図１に示す半導体チップとインターポーザとの接続部における拡大断面図である。
【図３】第１実施形態に係る実装基板および電子回路装置の製造における工程断面図である。
【図４】第１実施形態に係る実装基板および電子回路装置の製造における工程断面図である。
【図５】パッド電極上に導電膜およびバンプを形成する工程を詳細に説明するための断面図である。
【図６】第２実施形態に係る電子回路装置の断面図である。
【図７】図６に示す半導体チップとインターポーザとの接続部における拡大断面図である。
【図８】第２実施形態に係る実装基板および電子回路装置の製造における工程断面図である。
【図９】第２実施形態に係る実装基板および電子回路装置の製造における工程断面図である。
【図１０】パッド電極上に導電膜およびバンプを形成する工程を詳細に説明するための断面図である。
【図１１】第３実施形態に係る電子回路装置の断面図である。
【図１２】第３実施形態に係る実装基板および電子回路装置の製造における工程断面図である。
【図１３】第３実施形態に係る実装基板および電子回路装置の製造における工程断面図である。
【図１４】第３実施形態に係る実装基板および電子回路装置の製造における工程断面図である。
【符号の説明】
１…インターポーザ、２…半導体チップ、１０…シリコン基板、１１…層間絶縁膜、１２…配線パターン、１３…コンタクトプラグ、１４…パッド電極、１５…表面保護膜、１５ａ…パッド開口、１６…導電膜、１７…バンプ、１８…レジスト、２０…シリコン基板、２１…パッド電極、２２…表面保護膜。
Claims (4)
- 配線パターンと、
前記配線パターンのみに接続された複数のパッド電極と、
バンプが形成される孔の大きさで一種類のサイズの開口を有し、前記複数のパッド電極を被覆する表面保護膜と、
前記開口によって露出された前記パッド電極に、ニッケル、金の順で積層された導電膜と、
前記導電膜に形状が統一されている複数の前記バンプと
を有し、
複数の前記バンプが電子素子の端子に接続される
実装基板の製造方法であって、
前記実装基板に前記配線パターンを形成する工程と、
当該配線パターンにのみ接続する前記パッド電極を形成する工程と、
最も小さい前記パッド電極のサイズに合わせて一種類のサイズに統一した前記開口を有し、相対的に大きいサイズの前記パッド電極を複数の前記開口によって露出させる前記表面保護膜を形成する工程と、
前記開口に露出した前記パッド電極上に無電解めっきによりニッケル、金の順で積層された前記導電膜を形成する工程と、
前記導電膜上にフロー・はんだ付け方法により形成され、表面張力によって形状が規定されるバンプを形成する工程と
を有する、
実装基板の製造方法。 - 配線パターンと、
前記配線パターンのみに接続された複数のパッド電極と、
バンプが形成される孔の大きさで一種類のサイズの開口を有し、前記複数のパッド電極を被覆する表面保護膜と、
前記開口によって露出された前記パッド電極に、ニッケル、金の順で積層された導電膜と、
前記導電膜に形状が統一されている複数の前記バンプと
を有する実装基板と、
前記パッド電極に端子が接続されるように前記実装基板上に搭載された電子素子と
を有する
電子回路装置の製造方法であって、
前記実装基板に前記配線パターンおよび当該配線パターンにのみ接続する前記パッド電極を形成する工程と、
最も小さい前記パッド電極のサイズに合わせて一種類のサイズに統一した前記開口を有し、相対的に大きいサイズの前記パッド電極を複数の前記開口によって露出させる前記表面保護膜を形成する工程と、
前記開口に露出した前記パッド電極上に無電解めっきによりニッケル、金の順で積層された前記導電膜を形成する工程と、
前記導電膜上にフロー・はんだ付け方法により形成され、表面張力によって形状が規定されるバンプを形成する工程と、
前記バンプと前記電子素子の端子とを接合させて、前記電子素子を前記実装基板上に実装する工程と
を有する、
電子回路装置の製造方法。 - 配線パターンと、
前記配線パターンのみに接続され、複数種のサイズを有する、複数のパッド電極と、
バンプが形成される孔の大きさで一種類のサイズの開口を有し、前記複数のパッド電極を被覆する表面保護膜と、
前記開口によって露出された前記パッド電極に無電解めっきにより、ニッケル、金の順で積層された導電膜と、
前記導電膜にフロー・はんだ付け方法により形成され、表面張力によって形状が統一されている複数の前記バンプと
を有し、
前記表面保護膜の前記開口は、最も小さい前記パッド電極のサイズに合わせて一種類のサイズに規定され、相対的に大きいサイズの前記パッド電極を複数の前記開口によって露出させ、
複数の前記バンプが電子素子の端子に接続される、
実装基板。 - 配線パターンと、
前記配線パターンのみに接続され、複数種のサイズを有する、複数のパッド電極と、
バンプが形成される孔の大きさで一種類のサイズの開口を有し、前記複数のパッド電極を被覆する表面保護膜と、
前記開口によって露出された前記パッド電極に無電解めっきにより、ニッケル、金の順で積層された導電膜と、
前記導電膜にフロー・はんだ付け方法により形成され、表面張力によって形状が統一されている複数の前記バンプと
を有する実装基板と、
前記パッド電極に端子が接続されるように前記実装基板上に搭載された電子素子と
を有し、
前記表面保護膜の前記開口は、最も小さい前記パッド電極のサイズに合わせて一種類のサイズに規定され、相対的に大きいサイズの前記パッド電極を複数の前記開口によって露出させている、
電子回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002267927A JP3951869B2 (ja) | 2002-09-13 | 2002-09-13 | 実装基板およびその製造方法、並びに電子回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004111419A JP2004111419A (ja) | 2004-04-08 |
| JP3951869B2 true JP3951869B2 (ja) | 2007-08-01 |
Family
ID=32266296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002267927A Expired - Fee Related JP3951869B2 (ja) | 2002-09-13 | 2002-09-13 | 実装基板およびその製造方法、並びに電子回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3951869B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP7136552B2 (ja) * | 2017-11-29 | 2022-09-13 | Fdk株式会社 | 回路基板およびその製造方法 |
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|---|---|
| JP2004111419A (ja) | 2004-04-08 |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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