JP3879463B2 - 液晶表示パネル，液晶表示装置、及び液晶テレビ - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明はアクティブマトリクス型液晶表示パネル、及びアクティブマトリクス型液晶表示装置、及び液晶テレビに関わる。
【０００２】
【従来の技術】
液晶表示装置は２枚のガラス基板を所定の間隔をあけて配置し、そのすき間に液晶を注入して構成する。ガラス基板と液晶層の間には配向膜と呼ばれる高分子薄膜を配置し、液晶分子を配列させるために配向処理を施している。表示はこの配列された液晶分子に電界を印加することにより、その配向方向を変化させ、それにより生じる液晶層の光学特性の変化を利用して行う。
【０００３】
従来のアクティブ駆動型液晶表示装置では、ＴＮ方式に代表されるように、液晶を挟持する一対の基板においてそれぞれの内側に透明電極を設け、これら電極間に生じる基板面に垂直な方向の電界により液晶分子を駆動する。すなわち、この基板に垂直な電界により液晶分子が立ちあがることにより光のスイッチを行う。このような方式では、特に中間調において、液晶パネルを見る方向により色調の反転などを生じ、視野角が狭いことが大きな問題である。
【０００４】
これを解決する一つの手段として、特公昭６３−２１９０７号公報によりIPS方式が開示されている。図３２及び図３３にＩＰＳ方式液晶表示装置の画素部の電極構造及び断面図を示した。なお、ここでは特に画素内２分割の電極構造を示した。また、図３４には液晶表示装置を駆動するシステム概略図を示した。この方式では、液晶を挟持する一対の基板のうち、一方の基板上に２つの異なる電極、すなわち画素電極１０６及び共通電極１０３を形成し、これら電極間に生じる均一な、基板面にほぼ平行な電界５によって、液晶分子を基板面にほぼ平行な面内で回転させることにより光をスイッチする方式である。そのために画面を見る角度（視野角）によって階調，色調の反転が生じることがなく、従来のＴＮ方式に比べ視野角が広い。このような視角特性に優れたＩＰＳ方式は、従来のＴＮ方式に変わる新しい液晶表示装置として期待され、今後の大画面液晶モニタや液晶テレビにとって重要な技術である。しかし、現状のＩＰＳ液晶表示装置において、今後の液晶テレビやＤＶＤビデオ再生対応モニタなど動画対応ディスプレイへの展開を考えると、応答速度の向上が最大の課題である。
【０００５】
ＩＰＳ方式液晶表示装置の高速応答化については主に液晶材料からの検討が進められてきた。その中で、液晶材料の開発は大きく２つの方向で進められてきた。すなわち、液晶材料の高極性化（高Δε化）と低粘度化である。しかしながら、一般に液晶材料は極性が高くなると粘度も高くなるというトレードオフの関係や、液晶材料の特性が液晶表示装置の表示特性やその信頼性に直接影響することから、材料開発の裕度が制限され、液晶材料開発だけによる高速応答化には限度がある。そこで、現在ではこれら液晶材料の開発に加えて、駆動方法や画素構造の観点から高速応答化へのアプローチも並行して進められている。
【０００６】
駆動法による高速応答化については特開２００１−３４２３８号公報で提案されている。これは、階調変化分を超える表示データ（オーバードライブ電圧）を画素に入力することで、電圧変化量を大きくし、応答速度の向上を図る方法である。このような方法は一般にオーバードライブ駆動と呼ばれ、階調変化直後に目標透過率を達成するために必要な電圧より高い電圧を一時的に印加することで目的透過率まで到達する時間（応答時間）を早める手段である。なお、後述するがこの手段は中間調でのみ有効である。
【０００７】
また、画素構造を変えることによって高速応答化を実現しようとする手段が特開平１１−２３１３４４号公報や特開平１１−３１６３８３号公報で提案されている。特開平１１−２３１３４４号公報では従来のＩＰＳ方式液晶表示装置において、画素電極及び共通電極が形成されたアレイ基板（電極基板）の対向基板側に第２の共通電極を形成した構造である。これは、画素電極と第２の共通電極間に生じる電界により、対向基板近傍の液晶分子を有効的に駆動することによって応答速度の向上を図る方法である。また、特開平１１−３１６３８３号公報では画素電極及び共通電極の電極間距離をセルギャップ（液晶層の厚み）以下に狭めた構造、もしくは画素電極と共通電極を重畳させた構造を用いることにより、特に電極端部で強電界を発生させることにより応答速度を向上させる方法である。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記で述べた各手段にはそれぞれ以下に述べる課題を有する。
【０００９】
オーバードライブ駆動は中間調でのみ有効な手段であり、全ての階調における応答速度を改善することができないことが、この駆動における最大の課題である。液晶表示装置の液晶層に印加している電圧は通常、交流電圧であり、低電圧側は電圧無印加（Ｖ＝０Ｖ）より下の電圧というものは存在しないことから、電圧無印加状態が表現する階調への応答速度を速めることはできない。また、高電圧側においても、信号線ドライバの電気的耐圧により、画素に印加できる電圧は限られており、通常その電圧は液晶を十分に駆動する電圧（動作電圧）とほぼ等しい。そのため高電圧側においては階調の応答速度を速めるために使える電圧幅（ΔＶ：オーバードライブ電圧）がほとんどないために、高電圧側が表現する階調への応答速度を速めることはできない。すなわち、オーバードライブ駆動では中間調での応答速度を向上することが可能であり、応答速度の階調依存を平坦化できるが、特に高電圧側の応答速度を改善することはドライバ耐圧の制限により不可能である。
【００１０】
一方、画素構造による高速化応答技術については、特に表示性能を劣化させる課題を有する。特開平１１−２３１３４４号公報に提案されている対向基板側に第２の共通電極を形成する手段では、横電界成分に加え、縦電界成分が増加するために正の誘電率異方性を有する液晶分子においては基板面に対して分子が立ちあがることから、色調など色再現性に問題を生じる。
【００１１】
また、特開平１１−３１６３８３号公報に提案されている電極間隔をセルギャップ（液晶層厚み）以下に狭めた構造では、表示性能を著しく低下させる要因の一つである残像現象を生じる。この残像現象は、本発明者らの検討から、応答速度の向上に有効的に作用している電極端部で生じる強電界が主原因であることがわかった。液晶分子は、電界強度に応じて基板面に平行な面内で回転するが、電極が重畳しているなど極度に電極間隔が狭い場合には、電極端部での電界集中により発生する強電界により液晶層中の液晶分子の平均的な回転角度よりも数倍大きく回転している。例えば、白色を表示させる場合には液晶層中の平均的な液晶分子長軸が偏光板の透過軸に対しておよそ４５°回転する必要がある。この液晶分子の回転角には分布があり、実際には電界強度が極度に大きい電極端部近傍では４５°以上捻れている。この時、特に電極端部近傍では、この極度に大きな液晶分子の回転により生じた回転トルクが負荷として配向膜表面に伝わり、その結果として配向膜表面の塑性変形が主原因と考えられる残像・焼付き現象を生じる。この残像現象は強電界が保持される時間と大きく相関があり、その保持時間が長いほど悪化する。
【００１２】
本発明の目的は、高速応答を実現できる液晶表示パネル、及び液晶表示装置を提供するものである。
【００１３】
本発明の別の目的は、表示性能を大きく左右する残像現象を抑制した高品質な液晶表示パネル、及び液晶表示装置を提供することである。
【００１４】
【課題を解決するための手段】
本発明の一つの実施態様によれば、一対の基板と、これら一対の基板間に配置した液晶層とを有する液晶表示パネルで、一対の基板の一方の基板に、ある方向に伸びた第１の電極，第２の電極、及び第３の電極を配置し、１フレーム期間内の初期段階と途中段階で、それぞれ第１の電極，第２の電極、または第３の電極に与える電位を変えて表示を制御するというものである。
【００１５】
具体的には、第１の電極，第２の電極、及び第３の電極間のそれぞれの電位差について、少なくとも２つの電位差の関係が、１フレーム期間内の初期段階と途中段階で異なるように制御するというものである。
【００１６】
さらに、上述の制御をより有効に行う手段として、第３の電極を、第１の電極と第２の電極間の第１の電極により近い位置に配置したというものである。
【００１７】
さらに具体的な構成は、第１の電極または第２の電極の一方の電極が第１の能動素子を介して第１の信号線に接続され、第１の電極または第２の電極のうち第１の能動素子に接続されていない他方の電極が共通配線に接続され、第３の電極が第２の能動素子を介して第２の信号線に接続されているというものである。
【００１８】
さらには、第１の信号線に交差するように配置され第１の能動素子に接続された第１の走査線を有し、第２の信号線に交差するように配置され第２の能動素子に接続された第２の走査線を有し、第１の信号線，第１の走査線，第２の信号線、及び第２の走査線に囲まれた領域に対応して画素を構成し、この画素を複数配置して表示領域を形成しているというものである。
【００１９】
さらには、この表示領域の外側に、第１の信号線に接続された第１の信号駆動回路と、第２の信号線に接続された第２の信号駆動回路と、第１の走査線に接続された第１の走査駆動回路と、第２の走査線に接続された第２の走査駆動回路と、共通配線に接続された共通配線駆動回路を有しているというものである。
【００２０】
さらには、この表示領域の外側に、第１の信号駆動回路，第２の信号駆動回路，第１の走査駆動回路，第２の走査駆動回路、及び共通配線駆動回路に接続された表示制御回路を有しているというものである。
【００２１】
さらに、具体的な別の構成は、第１の電極または第２の電極の一方の電極が第１の能動素子を介して、及び第３の電極が第２の能動素子を介して信号線に接続され、第１の電極または第２の電極のうち、第１の能動素子に接続されていない他方の電極が共通配線に接続されて、信号線に交差するように配置され第１の能動素子及び第２の能動素子に接続された走査線を有し、信号線，走査線に囲まれた領域に対応して画素を構成し、これらの画素を複数配置して表示領域を形成しており、これらの画素に対応するそれぞれの走査線は、１フレーム期間内に２回走査されるというものである。この２回の走査は、異なる走査電圧値で行うものであり、また第１の能動素子および第２の能動素子は異なる閾値特性を有するというものである。
【００２２】
本発明の別の実施態様によれば、少なくとも一方の基板が透明基板である一対の基板と、この一対の基板間に配置した液晶層とを有する液晶表示パネルで、一対の基板の一方の基板には複数の画素により構成される表示領域を有し、この画素内には、ある方向に伸びた第１の電極，第２の電極、及び第３の電極を配置し、１フレーム期間内の初期段階と途中段階で、それぞれ第１の電極，第２の電極、または第３の電極に与える電位を変えて表示を制御するというものである。
【００２３】
さらに、これらの第１の電極，第２の電極、及び第３の電極は、独立して電位が与えられ、第１の電極，第２の電極、及び第３の電極間のそれぞれの電位差について、少なくとも２つの電位差の関係が、１フレーム期間内の初期段階と途中段階で異なっているというものである。
【００２４】
さらに、この第３の電極は、第１の電極と第２の電極間の第１の電極により近い位置に配置され、第１の電極と第３の電極の電位差と、第２の電極と第３の電極の電位差が、１フレーム期間内の初期段階と途中段階で異なっているというものである。
【００２５】
本発明の別の実施態様は、少なくとも一方の基板が透明基板である一対の基板と、この一対の基板間に配置した液晶層とを有する液晶表示パネルで、１フレーム期間内の初期段階と途中段階で、液晶層中に形成される電界を変えて表示を制御するというものである。
【００２６】
さらに、１フレーム期間内の初期段階では強電界を形成し、途中段階では初期段階の電界よりも弱い電界を形成するよう電界を変えるというものである。
【００２７】
本発明の別の実施態様は、液晶表示装置が、一対の基板と、この一対の基板間に配置した液晶層と、この一対の基板の一方の基板に配置したある方向に伸びた第１の電極，第２の電極、及び第３の電極とを有し、１フレーム期間内の初期段階と途中段階で、それぞれ第１の電極，第２の電極、または第３の電極に与える電位を変えて表示を制御するように構成した液晶表示パネルと、光源と、を有するというものである。
【００２８】
本発明の別の実施態様は、液晶テレビが、一対の基板と、この一対の基板間に配置した液晶層と、この一対の基板の一方の基板に配置したある方向に伸びた第１の電極，第２の電極、及び第３の電極とを有し、１フレーム期間内の初期段階と途中段階で、それぞれ第１の電極，第２の電極、または第３の電極に与える電位を変えて表示を制御するように構成した液晶表示パネルと、光源と、この光源を制御するインバータ回路と、チューナーを有するというものである。
【００２９】
【発明の実施の形態】
図１を用いて、本発明について説明する。図１（ａ）は本発明の概要を説明するための液晶パネルの画素部の断面概略図であり、図１（ｂ）は図１（ａ）で示した各電極の１フレーム周期内における電位変化の例を示している。
【００３０】
図１（ａ）の構成は、例えばガラス基板やプラスチック基板、またはガラス基板とプラスチック基板を張り合わせた基板のような少なくとも一方が透明な一対の基板７及び８に液晶層１４を挟持して構成されている。基板７，８にはそれぞれ偏光板１５が配置されており、基板７には後述する電極を配置し、さらにこれらの電極上には絶縁膜９，１０及び配向膜１１が形成されている。また、基板８にはカラーフィルタ１２及びカラーフィルタ１２の保護膜となるオーバーコート膜１３，配向膜１１が形成された構成である。尚、このカラーフィルタは特に基板８側に形成する必要がなく、基板７側に配置しても良い。
【００３１】
基板７には複数の画素により構成された表示領域が形成されており、図１(ａ)は、これらの各画素の断面図を示したものである。即ち、本発明では、基板７に形成された表示領域中の各画素内に線状若しくは櫛歯状の形状をした第１の電極１，第２の電極２、及び第３の電極を配置した電極構成であり、各電極（第１の電極１，第２の電極２、及び第３の電極３）には独立に電位を与えることができるようにしているというものである。さらに、１フレーム期間内の初期段階と途中段階で、それぞれ第１の電極，第２の電極、または第３の電極に与える電位を変えて表示を制御するというものである。即ち、１フレーム期間内で各電極に与える電位を変えることによって、液晶層中に形成される電界を変化させるというものである。詳しくは、第１の電極，第２の電極、及び第３の電極間のそれぞれの電位差について、少なくとも２つの電位差の関係が、１フレーム期間内の初期段階と途中段階で異なるようにするこで、この電界の変化を実現しようというものである。
【００３２】
具体的には、図１（ａ）のように、１フレーム期間内の初期段階（ｔ₀ ＜ｔ＜ｔ₁ ）では、第１の電極１と第３の電極３との間に電界４が発生するように電位を与え、この電界４によって液晶層１４の第１の電極１及び第３の電極３付近の液晶分子を制御し、次に、図(ｂ）のように、１フレーム期間内の途中段階（ｔ₀＜ｔ＜ｔ₁ ）では、第１の電極１と第３の電極３との間に電界４を発生させないように電位を与え、液晶層中には電界５のみで液晶層１４の液晶分子を制御するというものである。
【００３３】
即ち、１フレーム周期内の初期段階（ｔ₀＜ｔ＜ｔ₁）では、液晶層中に強電界を発生させ、１フレーム期間内の途中段階（ｔ₀＜ｔ＜ｔ₁）で、初期段階に発生させた電界よりも小さい電界を発生させるというものである。
【００３４】
また、後述する残像現象の抑制を考えれば、初期段階から途中段階の切り替えは、長くとも１フレーム周期の半分以下の時間（０＜ｔ＜（ｔ₂−ｔ₀）／２）内に行うことが望ましい。
【００３５】
尚、第１の電極１は画素電極もしくは共通電極のどちらか一方の電極であり、第２の電極２は第１の電極と異なる電極、即ち、第１の電極１が画素電極の場合には第２の電極２は共通電極であり、第１の電極１が共通電極の場合は第２の電極２は画素電極である。
【００３６】
また、上述したような１フレーム期間中の電界制御は、第１の電極１，第２の電極２、及び第３の電極３の各電極に所望の電位を与えれば制御可能であるので特に第１の電極１，第２の電極２、及び第３の電極３の配置位置の関係は問題ではない。しかし、電界は各電極間の距離に応じて強さが決まるものであり、より有効に上述の電界の制御を行う場合には、第１の電極１，第２の電極２、及び第３の電極３の配置位置の関係は重要である。
【００３７】
よって、図１（ａ），（ｂ）では有効に上述の電界制御を行うための電極配置として、３つの電極のうち１つの電極（例えば第３の電極）を、残りの２つの電極（この場合には第１の電極と第２の電極）のうちのどちらか一方（例えば第１の電極）により近づけて配置している。このように配置することで、より有効に上述の電界制御が可能となる。
【００３８】
さらに、第１の電極１と第３の電極３との電位差をΔＶ₁ ，第１の電極１と第３の電極３との距離をｄ_L ，第２の電極２と第３の電極３との電位差をΔＶ₂ ，第２の電極２と第３の電極３との距離ｄ_H とした場合に、１フレーム周期内の初期段階（ｔ₀＜ｔ＜ｔ₁）には下記に示した（式１）を満足し、１フレーム周期の途中段階（ｔ₁＜ｔ＜ｔ₂）では（式２）を満足するように駆動する。
【００３９】
【数１】

【００４０】
【数２】

【００４１】
また、後述する残像現象の抑制を考えれば、電位差ΔＶ₁ が、長くとも１フレーム周期の半分以下の時間（０＜ｔ＜（ｔ₂−ｔ₀）／２）内に小さくなるように駆動することが望ましい。
【００４２】
この電極構造及び第３の電極電位を１表示期間内で変化させることにより残像現象を抑制した高速応答が可能な液晶表示装置を実現できる。以下、高速応答を実現できる理由と残像現象を抑制できる理由について詳しく説明する。
【００４３】
図１（ｂ）に示した各電極の電位変化の例に基づき説明する。１フレーム周期内での初期段階（ｔ₀＜ｔ＜ｔ₁）においては、第２の電極と第３の電極が実質的にほぼ同電位（Ｖ₂≒Ｖ₃）であり、液晶層中には第１の電極１と第２の電極２の間に印加されるほぼ均一な横電界５と、第１の電極１と第３の電極３の間に印加される電界４により液晶分子を駆動する。第２の電極２と第３の電極３の電位は実質的にほぼ同電位であるが、第１の電極１までの距離が異なる（ｄ_L＜ｄ_H）ことから、第３の電極と第１の電極との間に生じる電界４の強度は、第２の電極と第１の電極との間に生じる電界５の強度よりも大きくなる。
【００４４】
液晶分子は電界により従って回転して向きを変え、その回転は電界強度が大きいほど高速かつ大きい。そのために、第１の電極と第３の電極近傍に存在する液晶分子は、これら電極間に生じるより大きな電界４により高速かつ大きく回転する。一方、第１の電極と第２の電極間に存在する液晶分子は、基本的にこれら電極間に生じるほぼ均一な横電界５により駆動される。しかしながら、液晶は連続体として考えられ、液晶の弾性効果により、大きな電界４で高速に駆動された液晶分子が、均一横電界５で緩やかに駆動している液晶分子を引きずる効果を有する。そのために、第１の電極１と第２の電極２の間にある液晶分子は、均一な横電界５に応じて回転するのに加えて、より大きな電界４により高速に駆動された液晶分子に引きずられ、従来の均一な横電界だけで液晶分子を駆動する横電界方式の液晶表示装置に比べ高速応答を実現することが可能である。
【００４５】
さらに、強電界の効果を考え液晶分子の高速応答化を実現するためには次のような構造が有効である。
【００４６】
一つは、第１の電極１と第２の電極２のうち、第３の電極３との距離が近い側に配置された電極（図中では第１の電極１）と、第３の電極との距離（ｄ_L ）をより近づける構造である。
【００４７】
また一つは、図２（ａ）に示したように第１の電極と第２の電極のうち、第３の電極との距離が近い側に配置された電極（図中では第１の電極１）と、第３の電極３とが画素表示領域内で少なくとも一部分が重畳している構造が望ましく、さらには部分的に重畳している電極の合わせマージンを考慮すると、ほぼ全面で重畳している図２（ｂ）に示した構造が望ましい。なぜなら、電極が重畳することにより、重畳した電極の端部では電界集中を生じやすく、より大きな電界が発生するからである。従って、本発明を実施するためには非常に有効である。またこの時、重畳している一組の電極のうち、下層に配置されている電極（図中では第３の電極３）幅が、その上層に配置されている電極（図中では第１の電極１）の幅より広い構造が望ましい。電極が重畳し、かつ重畳した下層の電極幅を広くすることによりこれら電極端部で有効に強電界を発生させることができるというものである。
【００４８】
さらに図２（ａ）や図２（ｂ）に示したように電極が重畳している場合には、少なくとも下層に配置されている電極がＩＴＯなどの透明導電膜であることが望ましい。上述したように重畳した電極の端部では強電界により液晶分子は高速に駆動される。そのために、他の領域に比べて電圧印加開始後、最初に光が透過する。下層電極が透明電極である場合には、このような領域の光を利用できるために、画素全体の応答時間がより短縮できる。特に応答速度が遅いといわれる中間調表示での応答時間の短縮が期待できる。
【００４９】
なお、電極が重畳している場合には、電極間隔ｄ_L は、それら電極間に介在する絶縁膜９の膜厚にほぼ等しい。
【００５０】
この強度の異なる電界を形成するには、通常の表示に必要な電界の他に、この電界と同じ方向の成分を持つ別の電界を形成すれば良いが、より有効に電界形成し高速化を実現するためには上述の（式１）で示したように、少なくとも図１（ａ）で示した第１の電極１と第３の電極３との間に生じる電界４の強度が第１の電極１と第２の電極２との間に生じる電界５の強度より大きくすることが望ましい。
【００５１】
なお、各電極が配置される層として、図１（ａ）では第１の電極１が、第２の電極２及び第３の電極３と異なる層に配置されているが、本発明による高速応答化の効果を得るためには、電極が重畳する場合を除いて、これらすべての電極が同層に配置されていてもよい。
【００５２】
以上により、強電界の効果を考慮して液晶分子の高速応答化を実現するための構造及び駆動方法を説明したが、一方でこの強電界は高速応答化には非常に有効であるが、液晶表示性能を著しく劣化させる要因の一つである残像現象を発生させるという副作用を有することがわかった。特に図２（ａ）及び（ｂ）に示したような電極が重畳している構造においてはその副作用は顕著に現れる。
【００５３】
上述したように本発明者らの検討から、部分的に発生する非常に大きな電界により液晶分子が液晶層中の平均的な液晶分子の回転角度よりも数倍大きく回転している場合には、液晶分子の回転で生じる回転トルクにより、配向膜表面の塑性変形が主原因と考えられる残像を生じることがわかった。さらに、この残像現象は大きな回転トルクが保持される時間、すなわち強電界が保持される時間と大きく相関があり、その保持時間が長いほど悪化することがわかった。従って、液晶分子に強電界が印加されても、その保持時間を短縮することで残像を抑制することができることを見出した。
【００５４】
そこで、本発明ではこれらのことに着目し、まず１フレーム周期内の初期段階（ｔ₀＜ｔ＜ｔ₁）には強電界を発生させ、液晶分子を高速に応答させる。その後、例えば図１（ｂ）に示したように、第３の電極電位Ｖ₃ を第１の電極電位Ｖ₁ との差が小さくなるように変化させることにより、１フレーム周期内で時間ｔがｔ₁＜ｔ＜ｔ₂を満たす領域（途中段階）では強電界成分をほぼなくし、第１の電極１と第２の電極２により生じる均一な横電界５と第３の電極３と第２の電極２により生じる均一な横電界６により液晶を駆動する。このように構成することにより、強電界は１フレーム期間中の初期段階である一時的（ｔ₀＜ｔ＜ｔ₁）にしか印加されないために残像現象を生じることがなくなる。
【００５５】
以上のような電極構造及び１フレーム周期内の各電極の電位変化を有する構成により、高速応答化と残像抑制を両立できる液晶表示装置を得ることができる。さらに本構成では、電極間隔を例えば液晶層の厚み以下に狭めることにより電界強度を大きくし液晶分子を駆動しているために、オーバードライブ駆動のようにドライバ耐圧による制限がなく、全階調に対して高速応答化を実現できる。
【００５６】
以下、本発明を具体的に実施するための電極及び配線構造と、各電極及び配線へ供給される信号波形について実施例で説明する。なお、本実施例で示した画素構造は、画素内２分割であり、また、第３の電極が共通電極もしくは画素電極と重畳した構造であるが、本発明は特にこれら画素構造に限定されるものではない。また、各電極及び配線に供給される信号波形についても、実施例で示した信号波形に限定されるものではない。
【００５７】
（実施例１）
本実施例の構成を図３，図４，図５，図６，図７を用いて説明する。図３は画素部の電極構造を説明するための図である。図４は本実施例の液晶表示パネルにおける画素部断面図である。図５は図３における各電極及び配線に供給される信号波形を示す図である。図６はこれらの画素構成を有する液晶表示装置全体構成を説明する図である。尚、本明細書では、前述した図１や図４に示した一対の基板及び液晶層、一対の基板に配置した電極等を含めて液晶表示パネルということにし、この液晶表示パネルと光源等を組合せたシステム構成を液晶表示装置ということにする。
【００５８】
本実施例における液晶表示パネルは、表示部が対角１４.１ インチサイズであり、一対の基板は共に透明なガラス基板であり、厚みは０.７mm である。まず、ガラス基板１１０上に走査配線１０１，１０２及び共通電極１０３を形成する。次に第１の絶縁膜１１１が窒化シリコンＳｉＮｘを用いて形成され、その上に信号配線１０４，１０５，画素電極１０６，第３の電極１０７が形成されている。電極材料としてはクロムモリブデン（ＣｒＭｏ）を用いている。信号配線１０４，１０５や走査配線１０１，１０２の材料には電気抵抗の低いものであれば特に問題はなく、アルミニウムや銅，銀もしくはこららの合金等が考えられる。さらに、これら電極上に第２の絶縁膜１１２が窒化シリコン（ＳｉＮｘ）を用いて形成されている。なお、マトリクス状に形成された第１の走査配線１０１と第１の信号配線１０４の交点付近に、能動素子として機能するアモルファスシリコンを用いて作製される第１のＴＦＴ１０８が配置され、第２の走査配線１０２と第２の信号配線１０５の交点付近に、能動素子として機能するアモルファスシリコンを用いて作製される第２のＴＦＴ１０９が配置され、これらマトリクス状に形成される各配線に囲まれた領域に対応して画素を形成している。なお、本実施例では能動素子としてアモルファスシリコンを用いたが、ポリシリコンにより形成されたＴＦＴでもよい。ポリシリコンＴＦＴではアモルファスシリコンに比べ移動度が２桁ほど大きいために、以下２つの利点を有する。第１の利点は、アモルファスシリコンＴＦＴに比べチャネル領域の幅を小さくできることからＴＦＴサイズを小さくできることである。本実施例のように１画素内に２つの能動素子を形成する場合には、能動素子のサイズが開口率に大きく寄与するために、小サイズのポリシリコンＴＦＴが有効である。第２の利点は、高速でスイッチングできることである。後述するように、本発明を実施するためには電極構造によっては１フレーム周期内で２回もしくは複数回走査する必要がある。このような場合には高速でスイッチングでき、短い時間で書きこみが可能なポリシリコンＴＦＴが有効である。
【００５９】
本電極構造では、図３に示したように一つの画素を駆動するために、２つのＴＦＴ，２本の走査配線，２本の信号配線を有している。すなわち、表示部を構成する各画素において、一つの画素内に２つの薄膜トランジスタ（ＴＦＴ）が形成され、画素電極１０６が、信号を供給するための第１の信号配線１０４に、第１のＴＦＴ１０８を介して接続され、この第１のＴＦＴ１０８は第１の走査配線１０１からの走査信号により走査される。
【００６０】
一方、強電界成分を発生させるための第３の電極１０７が、信号を供給するための第２の信号配線１０５に第２のＴＦＴ１０９を介して接続され、この第２のＴＦＴ１０９は第２の走査配線１０２からの走査信号により走査される。ここで、共通電極１０３は走査配線１０１，１０２と同層に形成され、この共通電極１０３の上に第３の電極１０７が第１の絶縁膜１１１を介して重畳している。
【００６１】
一方、ＴＦＴを形成したガラス基板１１０に対向するガラス基板８はストライプ状の３色ＲＧＢカラーフィルタ１２とブラックマトリクス１６を兼ね備えた構成である。カラーフィルタ１２とブラックマトリクス１６上には平坦化するためのオーバーコート樹脂１３を形成する。なお、オーバーコート樹脂としてはエポキシ樹脂などを用いる。
【００６２】
このようにして作製される各ガラス基板表面に、液晶分子を配向させるためのポリイミド配向膜１１を、膜厚１００ｎｍで形成する。一般にポリイミド膜は、その前駆体であるポリアミック酸を基板表面に印刷機などで塗布し、これらを高温で焼成することにより形成される。ここで形成されたポリイミド配向膜１１の表面をラビング処理することにより配向処理を施す。ラビング方向は画素電極１０６の長手方向から１５°傾いた方向である。
【００６３】
本実施例においては、画素内に配置された電極（画素電極，共通電極，第３の電極）は櫛歯状に形成されているが、図７に示すように電極延長方向に対して角度θを有するくの字型に形成されていてもよい。くの字型に形成されることにより、電圧が印加された場合に液晶分子の回転方向が異なる領域を生じ、これにより色付きを抑制することができる。ただし、くの字型電極の場合には液晶分子の初期配向方向として、例えばポジ型液晶の場合には液晶分子の長軸が画素の長手方向と一致するように配向処理する必要がある。
【００６４】
次に、これら一対の基板のうち、一方の基板の表示領域周縁部に熱硬化型のシール材を塗布し、もう一方の対向基板を重ね合わせる。なお、シール材は、後に液晶素子内に液晶を注入するための封入口が形成されるように塗布される。加熱しながら加圧し、両基板を接着固定する。基板間には直径４マイクロメートルの高分子ビーズが分散され、基板間の間隔を保持できるようになっている。その後、封入口から真空封入法により液晶を液晶表示素子内に注入し、封入口を紫外線硬化樹脂などで封止する。なお、ここでは液晶材料として分子構造内にシアノ基を有するシアノ系液晶（誘電率異方性が正）を使用する。
【００６５】
組合せた基板の両面に偏光板１５をノーマリークローズ特性（低電圧で黒表示、高電圧で白表示）となるようにクロスニコル配置で貼りつける。
【００６６】
また図６に示すように、各配線は基板の端部まで延在配置され、第１の信号配線１０４，第２の信号配線１０５，第１の走査配線１０１，第２の走査配線102,共通電極１０３はそれぞれに対応して第１の信号電極駆動回路２４，第２の信号電極駆動回路２５，第１の走査電極駆動回路２２，第２の走査電極駆動回路２３，共通電極駆動回路２６に接続される。また、各駆動回路は表示制御装置２１により制御されている。なお、破線で囲まれた表示画素部２０には一つの画素に対応する本電極構造に相当する等価回路を示している。
【００６７】
その後、図８で示したシールドケース３２，拡散板３３，導光板３４，反射板３５，光源であるバックライト３６，下側ケース３７，インバータ回路３８を組合せることにより液晶表示装置３９を組み立てた。
【００６８】
このようにして得られる液晶表示装置において、図５に示したような信号波形を各配線及び電極に印加することによって、本発明の効果を得ることができる。以下、各電極及び配線へ印加する信号波形について説明する。
【００６９】
図５（ａ）は第１の走査配線１０１に供給される信号波形Ｖ_G1、（ｂ）は第１の信号配線１０４に供給される信号波形Ｖ_D1、（ｃ）は第２の走査配線１０２に供給される信号波形Ｖ_G2、（ｄ）は第２の信号配線１０５に供給される信号波形Ｖ_D2、（ｅ）は共通電極１０３に印加される信号波形Ｖ_C 、（ｆ）は画素内に配置した各電極（画素電極１０６，共通電極１０３，第３の電極１０７に印加される信号波形（画素電極Ｖ_S ，共通電極Ｖ_C ，第３の電極Ｖ_A ）を示す。
【００７０】
まず第１の走査配線１０１からの走査信号によりｔ＝ｔ₀において第１のTFTがオン状態となり、画素電極１０６には第１の信号配線１０４からの電圧が印加される。一方、第２の信号配線１０５には第１の信号配線１０４と位相の異なる信号を供給し、かつｔ＝ｔ₁ において第２のＴＦＴがオン状態になるよう駆動し、第２の信号配線１０５からの電圧が第３の電極１０７に印加される。また、共通電極１０３の電位Ｖ_C は第１の信号波形Ｖ_D1と同期をとり、かつその位相が逆になるよう駆動する。このような駆動においては、１フレーム周期内の初期状態（ｔ₀＜ｔ＜ｔ₁）では、画素電極１０６と共通電極１０３との間に生じる均一な横電界に加えて、第３の電極１０７と共通電極１０３の間に生じる電位差Ｖ_A−Ｖ_C （図中矢印）により強電界を生じる。第３の電極１０７近傍の液晶分子はこの強電界により高速で駆動され、また、共通電極１０３と画素電極１０６の間の液晶分子は均一な横電界で駆動されるのに加え、強電界により駆動される液晶分子に引きずられるために全体として従来のＩＰＳに比べ高速応答化が可能である。その後、フレーム周期内の後期(ｔ₁＜ｔ＜ｔ₂）においては、第３の電極107の電位Ｖ_A は共通電極１０３の電位Ｖ_C とほぼ同程度になるため、初期のような強電界は発生せず、液晶分子は画素電極１０６と共通電極１０３との間に発生する均一な横電界によってのみ駆動される。
【００７１】
次に、ここで得られる液晶表示装置を用いて、応答速度及び残像に関して評価した。応答速度は、ホトダイオードを組合せたオシロスコープを用いて評価した。
【００７２】
まず、画面上には全面黒色パターンを表示し、その後、最大輝度に相当する白色パターンを表示する。このときの輝度変化をオシロスコープにて読み取り、変化前の輝度Ｂ₀ から変化後の輝度Ｂ_fin への変化量を１００％とし、そのうちの９０％の変化が終了した時点をもって応答時間とする。本実施例の液晶表示装置において、同一の液晶材料を用いた場合に従来ＩＰＳに比べ応答時間が短縮されたことを確認した。
【００７３】
次に残像評価について説明する。残像を定量的に評価するためホトダイオードを組合せたオシロスコープを用いて評価した。画面上に最大輝度でウィンドパターンを３０分間表示し、その後、残像が最も目立つ中間調表示、ここでは輝度が最大輝度の１０％となるように表示画面全面を切り替え、ウィンドの残像部分と周辺中間調部分での輝度Ｂにおける輝度変動分の大きさΔＢ／Ｂ_10% を残像強度として評価した。液晶表示装置の表示特性として残像現象が問題のないレベルは残像強度が２％以下とされており、本実施例で得られた液晶表示装置においては２％以下を達成している。また、この実施例では、後述する実施例２の構造のように第１の電極１０６と第３の電極１０７を重畳させる構造ではないため、第１の電極を第３の電極と異なる層に配置するためのスルーホールの形成の必要がない。
【００７４】
尚、本発明は本実施例で示した画素内２分割の構造に限られるわけでなく、例えば画素内４分割の構造、あるいはそれ以上の分割数を有する画素構造でもよい。特に精細度の低い液晶表示装置などでは、１画素当たりのピッチが広いために２分割構造では電極間隔が広くなり駆動電圧が上昇してしまう。従って、適当な電極間隔を得るために、精細度に応じて画素の分割数を変える必要がある。
【００７５】
図９に画素内４分割の構造を示す。この構造については、第３の電極１０７は共通電極１０３に重畳している。特に本図では以下の問題を考慮して第３の電極１０７を画素中央部の共通電極１０３に重畳させている。
【００７６】
画素を設計する上で、重要な課題の一つは、信号配線１０４，１０５から画素内電極（例えば画素電極となる第１の電極１０６，第３の電極１０７）へのノイズを低減することである。この信号配線１０４，１０５からのノイズにより特に画素電極の電位が変動し、輝度を変動させるからである。従って、図９では第３の電極１０７は、１画素内に信号配線１０４，１０５方向に伸びた３本の第２の電極１０３（共通電極）のうち中央に配置された第２の電極にのみ重畳させて配置して信号配線１０４，１０５からのノイズを受けないようにしている。つまり、３本の第２の電極１０３の両端の２本の第２の電極で画素内電極をノイズからシールドし、中央の第２の電極と第３の電極により強電界を発生させているということである。
【００７７】
このような画素構造においても、１フレーム期間内の初期段階では画素内中央部の共通電極と第３の電極１０７によって強電界を発生させ、本発明の効果を十分に得ることが可能である。
【００７８】
尚、画素を２分割以上の構造にする場合であっても、図９と同様に複数本配置した第２の電極の両端の電極には第３の電極を重畳させないように配置し、両端以外の第２の電極に第３の電極を重畳させる構造とすることで、画素分割数に関わらず同様に適用でき、同様の効果を奏する。
【００７９】
（実施例２）
本発明における別の実施例の構成について、図１０，図１１を用いて説明する。図１０は画素部の電極構造を説明するための図である。図１１は図１０のように配置された各電極及び配線に供給される信号波形について説明する図である。
【００８０】
本実施例における液晶表示パネルの構成と、実施例１の液晶表示素子との構成の違いは、第３の電極１０７が画素電極１０６と重畳している点である。この構成に伴い、画素電極１０６は第１の信号配線１０４が配置されている層より上層に配置する必要があり、図９に示すように画素電極１０６はスルーホール１１３を介してさらに上層に配置され、第３の電極１０７と重畳している。また、第３の電極１０７が画素電極１０６に重畳していることから、各電極及び配線に供給される信号波形も実施例１と異なる。その他、電極構造以外の縦構造（配向膜形成，カラーフィルタ形成など）や、画素の等価回路的構成については実施例１と同様である。
【００８１】
本実施例での各電極及び配線へ供給される信号波形について図１１に示す。以下、各電極及び配線へ印加する信号波形について説明する。
【００８２】
図１１（ａ）は第１の走査配線１０１に供給される信号波形Ｖ_G1、（ｂ）は第１の信号配線１０４に供給される信号波形Ｖ_D1、（ｃ）は第２の走査配線１０５に供給される信号波形Ｖ_G2、（ｄ）は第２の信号配線１０５に供給される信号波形Ｖ_D2、（ｅ）は共通電極１０３に印加される信号波形Ｖ_C 、（ｆ）は画素内の電極（画素電極１０６，共通電極１０３，第３の電極１０７）に印加される信号波形（画素電極Ｖ_S ，共通電極Ｖ_C ，第３の電極Ｖ_A ）を示す。
【００８３】
まず第１の走査配線１０１からの走査信号によりｔ＝ｔ₀ において第１のTFTがオン状態となり、画素電極１０６には第１の信号配線１０４からの電圧が印加される。一方、第２の信号配線１０５には第１の信号配線１０４と位相の異なる信号を供給し、かつｔ＝ｔ₁ において第２のＴＦＴがオン状態になるよう駆動し、第２の信号配線１０５からの電圧が第３の電極１０７に印加される。また、共通電極１０３の電位Ｖ_C は一定である。このような駆動においては、１フレーム周期内の初期段階（ｔ₀＜ｔ＜ｔ₁）では、画素電極１０６と共通電極１０３との間に生じる均一な横電界に加えて、第３の電極１０７と画素電極１０６の間に生じる電位差Ｖ_S−Ｖ_A（図中矢印）により強電界を生じる。第３の電極１０７近傍の液晶分子はこの強電界により高速で駆動され、また、共通電極１０３と画素電極１０６の間の液晶分子は均一な横電界で駆動されるのに加え、強電界により駆動される液晶分子に引きずられるために全体として従来のＩＰＳに比べ高速応答化が可能である。その後、フレーム周期内の途中段階（ｔ₁＜ｔ＜ｔ₂）においては、第３の電極１０７の電位Ｖ_A は画素電極１０６の電位Ｖ_A とほぼ同程度になるため、初期のような強電界は発生せず、液晶分子は画素電極１０６と共通電極１０３との間に発生する均一な横電界によってのみ駆動される。
【００８４】
ここで得られる液晶表示装置を用いて、応答速度及び残像に関して評価した。本実施例の液晶表示装置において、同一の液晶材料を用いた場合に従来ＩＰＳに比べ応答時間が短縮されたことを確認した。また、本実施例で得られた液晶表示装置においては残像強度２％以下を達成している。
【００８５】
本実施例においても、実施例１と同様に画素内２分割の構造に限らず、４分割あるいはそれ以上の分割数を有する画素構造でもよい。
【００８６】
図１２に画素内４分割の構造を示す。ここで、第３の電極１０７は画素電極１０６に重畳した構造である。このような画素構造においても、１フレーム期間内の初期段階では画素電極１０６と第３の電極１０７によって強電界を発生させ、本発明の効果を十分に得ることが可能である。この実施例２の４分割構造の場合には、実施例１の４分割構造の場合と比較して、２組の第１の電極及び第３の電極が重畳しているので、より低電圧駆動で有効に強電界を発生させることができる。
【００８７】
また、本画素構造においても信号配線１０４，１０５に沿って共通電極１０３となる幅の広い第２の電極を配置することにより信号配線から画素電極へのノイズを遮蔽することができ、実施例１で述べたような課題を解消できる。
【００８８】
（実施例３）
本発明における別の実施例の構成について、図１３，図１４，図１５を用いて説明する。図１３は画素部の電極構造を説明するための図である。図１４は各電極及び配線に供給される信号波形示す図である。図１５はこれらの画素構成を有する液晶表示パネルの全体構成を説明する図である。
【００８９】
本実施例における液晶表示パネルの構成と、実施例１の液晶表示パネルの構成との差異は、一つの画素内に配置された２つのＴＦＴを１つの走査配線により駆動する点である。実施例１に比べて走査配線を一つに減らすことにより第２の走査配線駆動ドライバが不要となるという効果がある。
【００９０】
本電極構造では、図１３に示したように一つの画素を駆動するために、２つのＴＦＴ，１本の走査配線，２本の信号配線を有する。すなわち、表示部を構成する画素において、一つの画素の内に２つの薄膜トランジスタ（ＴＦＴ）が形成され、画素電極１０６が、信号を供給するための第１の信号配線１０４に、第１のＴＦＴ１０８を介して接続され、一方、強電界成分を発生させるために必要な第３の電極１０７が、信号を供給するための第２の信号配線１０５に第２のＴＦＴ１０９を介して接続され、かつ第１のＴＦＴ１０８及び第２のＴＦＴ１０９が共に一つの第１の走査配線１０１からの走査信号により走査される。ここで、共通電極１０３は走査配線１０１と同層に形成され、この共通電極１０３の上に第３の電極１０７が絶縁膜１１１を介して重畳している。
【００９１】
また、図１５に示すように、各配線は基板の端部まで延在配置され、第１の信号配線１０４，第２の信号配線１０５，第１の走査配線１０１，共通電極１０３はそれぞれに対応して第１の信号電極駆動回路２４，第２の信号電極駆動回路２５，第１の走査電極駆動回路２２，共通電極駆動回路２６に接続される。また、各駆動回路は表示制御装置２１により制御されている。なお、破線で囲まれた表示画素部２０には一つの画素に対応する本電極構造に相当する等価回路を示している。
【００９２】
このようにして得られる液晶表示装置において、図１４に示したような信号波形を各配線及び電極に印加することによって、本発明の効果を得ることができる。
【００９３】
図１４（ａ）は走査配線１０１に供給される信号波形Ｖ_G1、（ｂ）は第１の信号配線１０４に供給される信号波形Ｖ_D1、（ｃ）は第２の信号配線１０５に供給される信号波形Ｖ_D2、（ｄ）は共通電極１０３に印加される信号波形Ｖ_C 、(ｅ)は画素内の電極（画素電極１０６，共通電極１０３，第３の電極１０７）に印加される信号波形（画素電極Ｖ_S ，共通電極Ｖ_C ，第３の電極Ｖ_A ）を示す。ここで特徴的な点は、走査配線１０１が１フレーム周期内に２回走査される点である。
【００９４】
第１の信号配線１０４と第２の信号配線１０５には位相の異なる信号が供給され、走査配線１０１は１フレーム周期内に２回走査される。ｔ＝ｔ₀ 及びｔ＝ｔ₁ において、走査配線１０１のからの走査信号により第１のＴＦＴ１０８と第２のＴＦＴ１０９が同時にオン状態となり、画素電極１０６には第１の信号配線１０４からの電圧が、一方、第３の電極１０７には第２の信号配線１０５からの電圧が印加される。また、共通電極１０３の電位Ｖ_C は第１の信号波形Ｖ_D1と同期をとり、かつその位相が逆になるよう駆動する。このような駆動においては、１フレーム周期内の初期状態（ｔ₀＜ｔ＜ｔ₁）では、画素電極１０６と共通電極１０３との間に生じる均一な横電界に加えて、第３の電極１０７と共通電極103の間に生じる電位差Ｖ_A−Ｖ_C(図中矢印)により強電界を生じる。第３の電極107近傍の液晶分子はこの強電界により高速で駆動され、また、共通電極１０３と画素電極１０６の間の液晶分子は均一な横電界で駆動されるのに加え、強電界により駆動される液晶分子に引きずられるために全体として従来のＩＰＳに比べ高速応答化が可能である。その後、フレーム周期内の後期（ｔ₁＜ｔ＜ｔ₂）においては、第３の電極１０７の電位Ｖ_A は共通電極１０３の電位Ｖ_C とほぼ同程度になるため、初期のような強電界は発生せず、液晶分子は画素電極１０６と共通電極１０３との間に発生する均一な横電界によってのみ駆動される。
【００９５】
ここで得られる液晶表示装置を用いて、応答速度及び残像に関して評価した。本実施例の液晶表示装置において、同一の液晶材料を用いた場合に従来ＩＰＳに比べ応答時間が短縮されたことを確認した。また、本実施例で得られた液晶表示装置においては残像強度２％以下を達成している。
【００９６】
尚、画素内４分割以上の構造についても、実施例１と同様に本実施例においても適用できる
（実施例４）
本発明における別の実施例の構成について、図１６，図１７を用いて説明する。図１６は画素部の電極構造を説明するための図である。図１７は各電極及び配線に供給される信号波形を説明する図である。
【００９７】
本実施例における液晶表示パネルの構成と、実施例３の液晶表示パネルの構成との差異は、本実施例では第３の電極１０７が画素電極１０６に重畳している点である。この構成の違いに伴い、画素電極１０６は第１の信号配線１０４が配置されている層より上層に配置される必要があり、図１６に示すように画素電極１０６はスルーホール１１３を介してさらに上層に配置され、第３の電極１０７と重畳している。また、第３の電極１０７が画素電極１０６に重畳していることから、各電極及び配線に供給される信号波形も実施例３と異なる。また、画素の等価回路的構成については実施例３と同様である。
【００９８】
本実施例での各電極及び配線へ供給される信号波形について図１７に示した。以下、各電極及び配線へ印加する信号波形について説明する。
【００９９】
図１７（ａ）は走査配線１０１に供給される信号波形Ｖ_G1、（ｂ）は第１の信号配線１０４に供給される信号波形Ｖ_D1、（ｃ）は第２の信号配線１０５に供給される信号波形Ｖ_D2、（ｄ）は共通電極１０３に印加される信号波形Ｖ_C 、(ｅ)は画素内の電極（画素電極１０６，共通電極１０３，第３の電極１０７）に印加される信号波形（画素電極Ｖ_S ，共通電極Ｖ_C ，第３の電極Ｖ_A ）を示す。ここで特徴的な点は、走査配線１０１が１フレーム周期内に２回走査される点である。
【０１００】
第１の信号配線１０４と第２の信号配線１０５には位相の異なる信号が供給され、走査配線１０１は１フレーム周期内に２回走査される。ｔ＝ｔ₀ 及びｔ＝ｔ₁ において、走査配線１０１からの走査信号により第１のＴＦＴ１０８と第２のＴＦＴ１０９が同時にオン状態となり、画素電極１０６には第１の信号配線１０４からの電圧が、一方、第３の電極１０７には第２の信号配線１０５からの電圧が印加される。また、共通電極１０３の電位Ｖ_C は一定である。このような駆動においては、１フレーム周期内の初期状態（ｔ₀＜ｔ＜ｔ₁）では、画素電極１０６と共通電極１０３との間に生じる均一な横電界に加えて、第３の電極107と画素電極１０６の間に生じる電位差Ｖ_S−Ｖ_A（図中矢印）により強電界を生じる。第３の電極１０７近傍の液晶分子はこの強電界により高速で駆動され、また、共通電極１０３と画素電極１０６の間の液晶分子は均一な横電界で駆動されるのに加え、強電界により駆動される液晶分子に引きずられるために全体として従来のＩＰＳに比べ高速応答化が可能である。その後、フレーム周期内の後期（ｔ₁＜ｔ＜ｔ₂）においては、第３の電極１０７の電位Ｖ_A は画素電極１０６の電位Ｖ_S とほぼ同程度になるため、初期のような強電界は発生せず、液晶分子は画素電極１０６と共通電極１０３との間に発生する均一な横電界によってのみ駆動される。
【０１０１】
ここで得られる液晶表示装置を用いて、応答速度及び残像に関して評価した。本実施例の液晶表示装置において、同一の液晶材料を用いた場合に従来ＩＰＳに比べ応答時間が短縮されたことを確認した。また、本実施例で得られた液晶表示装置においては残像強度２％以下を達成している。
【０１０２】
尚、画素内４分割以上の構造についても、実施例１，３と同様に本実施例においても適用できる
（実施例５）
本発明における別の実施例の構成について、図１８，図１９，図２０を用いて説明する。図１８は画素部の電極構造を説明するための図である。図１９は各電極及び配線に供給される信号波形を示す図である。図２０はこれらの画素構成を有する液晶表示パネルの全体構成を説明する図である。
【０１０３】
本実施例における液晶表示パネルの構成と、実施例２の液晶表示パネルの構成との差異は、本実施例の構成は一つの画素内に配置された画素電極１０６と第３の電極１０７に印加される電圧が、同一の信号配線１０４から供給される点である。信号配線を一つ減らすことにより、実施例２と比較して第２の信号配線駆動ドライバが不要となる。さらに、この構成は実施例２と比較して開口率の点でも有利である。
【０１０４】
本電極構造では、図１８に示したように一つの画素を駆動するために、２つのＴＦＴ，２本の走査配線，１本の信号配線を有する。すなわち、表示部を構成する各画素において、一つの画素内に２つの薄膜トランジスタ（ＴＦＴ）が形成され、画素電極１０６と第３の電極１０７がそれぞれ第１のＴＦＴ１０８と第２のＴＦＴ１０９を介して、共に一つの第１の信号配線１０４に接続され、かつ第１のＴＦＴ１０８及び第２のＴＦＴ１０９はそれぞれ第１の走査配線１０１及び第２の走査配線１０２からの走査信号により走査される。ここで、画素電極１０６はスルーホールを介して最上層に形成され、第３の電極１０７と絶縁膜１１２を介して重畳している。
【０１０５】
また、図２０に示すように、各配線は基板端部まで延在配置され、第１の信号配線１０４，第１の走査配線１０１，第２の走査配線１０２，共通電極１０３はそれぞれに対応して、第１の信号電極駆動回路２４，第１の走査電極駆動回路２２，第２の走査電極駆動回路２３，共通電極駆動回路２６に接続される。また、各駆動回路は表示制御装置２１により制御されている。なお、破線で囲まれた表示画素部２０には一つの画素に対応する本電極構造に相当する等価回路を示している。
【０１０６】
ここで得られる液晶表示装置において、図１９に示したような信号波形を各配線及び電極に印加することによって、本発明の効果を得ることができる。
【０１０７】
図１９（ａ）は第１の走査配線１０１に供給される信号波形Ｖ_G1、（ｂ）は第２の走査配線１０２に供給される信号波形Ｖ_G2、（ｃ）は信号配線１０４に供給される信号波形Ｖ_D1、（ｄ）は共通電極１０３に印加される信号波形Ｖ_C 、(ｅ)は画素内の電極（画素電極１０６，共通電極１０３，第３の電極１０７）に印加される信号波形（画素電極Ｖ_S ，共通電極Ｖ_C ，第３の電極Ｖ_A ）を示す。
【０１０８】
まず第１の走査配線１０１からの走査信号によりｔ＝ｔ₀ において第１のTFTがオン状態となり、画素電極１０６には信号配線１０４からの電圧が印加される。一方、第２の走査配線１０２からの走査信号によりｔ＝ｔ₁ において第２のＴＦＴがオン状態となり、第３の電極１０７には信号配線からの電圧が印加される。また、共通電極１０３の電位は一定である。このような駆動においては、１フレーム周期内の初期状態（ｔ₀＜ｔ＜ｔ₁）では、画素電極１０６と共通電極１０３との間に生じる均一な横電界に加えて、第３の電極１０７と画素電極106の間に生じる電位差Ｖ_S−Ｖ_A(図中矢印)により強電界を生じる。第３の電極107近傍の液晶分子はこの強電界により高速で駆動され、また、共通電極１０３と画素電極１０６の間の液晶分子は均一な横電界で駆動されるのに加え、強電界により駆動される液晶分子に引きずられるために全体として従来のＩＰＳに比べ高速応答化が可能である。その後、フレーム周期内の後期（ｔ₁＜ｔ＜ｔ₂）においては、第３の電極１０７の電位Ｖ_A は画素電極１０６の電位Ｖ_S とほぼ同程度になるため、初期のような強電界は発生せず、液晶分子は画素電極１０６と共通電極１０３との間に発生する均一な横電界によってのみ駆動される。
【０１０９】
ここで得られる液晶表示装置を用いて、応答速度及び残像に関して評価した。本実施例の液晶表示装置において、同一の液晶材料を用いた場合に従来ＩＰＳに比べ応答時間が短縮されたことを確認した。また、本実施例で得られた液晶表示装置においては残像強度２％以下を達成している。
【０１１０】
尚、画素内４分割以上の構造についても、実施例２と同様に本実施例においても適用できる
（実施例６）
本発明における別の実施例の構成について、図２１，図２２，図２３を用いて説明する。図２１は画素部の電極構造を説明するための図である。図２２は各電極及び配線に供給される信号波形を示す図である。図２３はこれらの画素構成を有する液晶表示パネルの全体構成を説明する図である。
【０１１１】
本実施例における液晶表示パネルの構成と、実施例５の液晶表示パネルの構成との差異は、本実施例の構成では一つの画素内に配置された２つのＴＦＴを同一の走査配線からの走査信号により駆動する点である。走査配線を一つ減らすことにより、実施例５と比較して第２の走査配線駆動ドライバが不要となるという効果がある。また、実施例５と比較して開口率の点でも有利である。
【０１１２】
本電極構造では、図２１に示したように一つの画素を駆動するために、２つのＴＦＴ，１本の走査配線，１本の信号配線を有する。すなわち、表示部を構成する各画素において、一つの画素内に２つの薄膜トランジスタ（ＴＦＴ）が形成され、画素電極１０６と第３の電極１０７がそれぞれ第１のＴＦＴ１０８と第２のＴＦＴ１０９を介して、共に一つの第１の信号配線１０４に接続され、かつ第１のＴＦＴ１０８及び第２のＴＦＴ１０９は共に一つの第１の走査配線１０１からの走査信号により走査される。ここで、画素電極１０６はスルーホールを介して最上層に形成され、第３の電極１０７と絶縁膜１１２を介して重畳している。
【０１１３】
また、図２３に示すように、各配線は基板端部まで延在配置され、第１の信号配線１０４，第１の走査配線１０１，共通電極１０３はそれぞれに対応して、第１の信号電極駆動回路２４，第１の走査電極駆動回路２２，共通電極駆動回路２６に接続される。また、各駆動回路は表示制御装置２１により制御されている。なお、破線で囲まれた表示画素部２０には一つの画素に対応する本電極構造に相当する等価回路を示している。
【０１１４】
ここで得られる液晶表示装置において、図２２に示したような信号波形を各配線及び電極に印加することによって、本発明の効果を得ることができる。
【０１１５】
図２２（ａ）は第１の走査配線１０１に供給される信号波形Ｖ_G1、（ｂ）は第１の信号配線１０４に供給される信号波形Ｖ_D1、（ｃ）は共通電極１０３に印加される信号波形Ｖ_C 、（ｄ）は画素内の電極（画素電極１０６，共通電極１０３，第３の電極１０７）に印加される信号波形（画素電極Ｖ_S ，共通電極Ｖ_C ，第３の電極Ｖ_A ）を示す。本実施例で特に特徴的な点は、１フレーム周期内で選択期間が２回となるように走査信号を供給し、かつ、これら走査信号で駆動される２つのＴＦＴの閾値電圧特性が異なる点である。
【０１１６】
信号配線に供給される信号波形に対して、図２２に示すように走査信号には１フレーム周期内に２回走査し、かつ２回目の走査電圧(Ｖ_GH2）が１回目の走査電圧(Ｖ_GH1）より大きな値とする。このとき、画素内に配置された２つのＴＦＴは閾値電圧が異なるものであり、画素電極に接続された第１のＴＦＴはＶ_GH1 以上でオン状態になる特性を有し、第３の電極に接続された第２のＴＦＴはＶ_GH2 以上でのみオン状態となる特性を有する。
【０１１７】
ＴＦＴの閾値電圧は特に、ＴＦＴを構成するゲート絶縁膜などにより異なる。図２４にアモルファスシリコンにより作成された逆スタガ型のＴＦＴの断面図を示した。ＴＦＴのスイッチング特性（閾値電圧や立ち上がり時間）はＴＦＴを構成する絶縁膜の材料や膜厚などで決まり、特に閾値電圧は走査配線４１の直上に形成されるゲート絶縁膜４２の誘電率や膜厚もしくは層構成に大きく影響される。例えば、第１のＴＦＴ１０８を構成するゲート絶縁膜としてＳｉＮを用い、第２のＴＦＴ１０９を構成するゲート絶縁膜にはＳｉＮに加えＳｉＯ₂ を積層した構成とする。この場合、第２のＴＦＴ１０９は第１のＴＦＴ１０８に比べ閾値電圧は上昇し、本実施例に適した、閾値特性の異なるＴＦＴを作製することができる。
【０１１８】
このような構成では、ｔ＝ｔ₀ において走査電圧Ｖ_GH1 を印加することにより、第１のＴＦＴ１０８のみがオン状態になり、信号配線１０４からの信号電圧が画素電極１０６に印加される。次にｔ＝ｔ₁ において走査電圧Ｖ_GH2 を印加することにより、第１のＴＦＴ１０８と第２のＴＦＴ１０９が同時にオン状態となり、信号配線１０４からの信号電圧が画素電極１０６と第３の電極１０７に印加される。また、共通電極１０３の電位は一定である。
【０１１９】
このような駆動においては、１フレーム周期内の初期段階（ｔ₀＜ｔ＜ｔ₁）では、画素電極１０６と共通電極１０３との間に生じる均一な横電界に加えて、第３の電極１０７と画素電極１０６の間に生じる電位差Ｖ_S−Ｖ_A（図中矢印）により強電界を生じる。第３の電極１０７近傍の液晶分子はこの強電界により高速で駆動され、また、共通電極１０３と画素電極１０６の間の液晶分子は均一な横電界で駆動されるのに加え、強電界により駆動される液晶分子に引きずられるために全体として従来のＩＰＳに比べ高速応答化が可能である。その後、フレーム周期内の途中段階（ｔ₁＜ｔ＜ｔ₂）においては、第３の電極１０７の電位は画素電極１０６の電位とほぼ同程度になるため、初期のような強電界は発生せず、液晶分子は画素電極と共通電極との間に発生する均一な横電界によってのみ駆動される。
【０１２０】
ここで得られる液晶表示装置を用いて、応答速度及び残像に関して評価した。本実施例の液晶表示装置において、同一の液晶材料を用いた場合に従来ＩＰＳに比べ応答時間が短縮されたことを確認した。また、本実施例で得られた液晶表示装置においては残像強度２％以下を達成している。
【０１２１】
尚、画素内４分割以上の構造についても、実施例２，５と同様に本実施例においても適用できる。
【０１２２】
尚、閾値電圧の異なるＴＦＴを作製するためには、例えばゲート絶縁膜の膜厚を変えたり、又はゲート絶縁膜を多層にし各層の材料の組合せをＴＦＴにより変える（例えば誘電率などを変える）ことが考えられる。
【０１２３】
（実施例７）
本発明における別の実施例の構成について、図２５，図２６を用いて説明する。図２５は画素部の電極構造を説明するための図である。図２６は各電極及び配線に供給される信号波形を説明する図である。
【０１２４】
本実施例における液晶表示パネルの構成と、実施例４の液晶表示パネルの構成との差異は、本実施例の構成は、画素内の共通電極を、画素の長手方向に隣接する画素を駆動するための走査配線を用いて代用している点である。
【０１２５】
液晶表示装置においては、今後低消費電力化の要請から高開口率が要求されている。開口率を向上させることによりバックライトの利用効率を向上させ、低消費電力化を図ることが可能である。通常のＩＰＳ液晶表示装置では液晶分子を駆動させるための電極として、画素内には画素電極と共通電極の２種類の電極しか配置されない。それに対して、本発明ではこれら電極に加えて第３の電極を配置することから、開口率の低下が懸念される。これを改善するために電極材料としてＩＴＯなどの透明導電膜を用いると同時に電極構造からの対策が必要となる。そこで、本実施例では、共通電極を画素の長手方向に隣接する画素を駆動するための走査配線に接続して構成することにより、実施例４で画素内に配置されている共通電極を別途形成する必要が無く開口率の向上が見込める。
【０１２６】
図２６に本実施例における各電極及び配線に供給される信号波形を示した。共通電極として、隣接する画素の走査配線の信号を利用すること以外は実施例４と同様である。
【０１２７】
ここで得られる液晶表示装置を用いて、応答速度及び残像に関して評価した。本実施例の液晶表示装置において、従来ＩＰＳに比べ応答時間が短縮されたことを確認した。また、本実施例で得られた液晶表示装置においては残像強度２％以下を達成している。
【０１２８】
尚、画素内４分割以上の構造についても、実施例１，３，４と同様に本実施例においても適用できる
（実施例８）
本発明における別の実施例の構成について図２７，図２８，図２９を用いて説明する。図２７は画素部の電極構造を説明するための図である。図２８は各電極及び配線に供給される信号波形を示す図である。図２９はこれらの画素構成を有する液晶表示パネルの全体構成を説明する図である。
【０１２９】
本実施例では画素電極は、画素内に一つだけ配置されたＴＦＴを介して信号配線に接続され、このＴＦＴは走査配線１０１からの信号により制御される。また共通電極１０３及び第３の電極１０７にはそれぞれ専用の駆動用回路が直接接続され、第３の電極１０７はスルーホール１１３を介して共通電極１０３と重畳するように配置されている。
【０１３０】
図２８に本実施例における各電極及び配線に供給される信号波形を示した。このような駆動においては、１フレーム周期内の初期状態（ｔ₀＜ｔ＜ｔ₁）では、画素電極１０６と共通電極１０３との間に生じる均一な横電界に加えて、第３の電極１０７と共通電極１０３の間に生じる電位差Ｖ_A−Ｖ_C（図中矢印）による強電界を生じる。第３の電極１０７近傍の液晶分子はこの強電界により高速で駆動され、また、共通電極１０３と画素電極１０６の間の液晶分子は均一な横電界で駆動されるのに加え、強電界により駆動される液晶分子に引きずられるために全体として従来のＩＰＳに比べ高速応答化が可能である。その後、フレーム周期内の後期（ｔ₁＜ｔ＜ｔ₂）においては、第３の電極１０７の電位Ｖ_A は共通電極１０３の電位Ｖ_C とほぼ同程度になるため、初期のような強電界は発生せず、液晶分子は画素電極１０６と共通電極１０３との間に発生する均一な横電界によってのみ駆動される。このように、第２の電極は共通配線に接続され、第３の電極は所定の電位を印加することができる配線に接続されている。また、図２９のように、信号配線１０４に交差するように配置され、能動素子１０８に接続された走査線を有し、信号線、及び走査線に囲まれた領域に対応して画素２０を構成し、この画素を複数配置して表示領域を形成している。さらに、表示領域の外側に、信号線に接続された信号駆動回路２４と、走査線に接続された走査駆動回路２２と、共通配線に接続された共通電極駆動回路２６と、所定の電位を印加することができる配線に接続された第３電極駆動回路２７を有して液晶表示パネルが構成されている。さらには、信号駆動回路２４，走査駆動回路２２，共通電極駆動回路２６、及び第３電極駆動回路２７に接続された表示制御回路２１を有するというものである。
【０１３１】
ここで得られる液晶表示装置を用いて、応答速度及び残像に関して評価した。本実施例の液晶表示装置において、同一の液晶材料を用いた場合に従来ＩＰＳに比べ応答時間が短縮されたことを確認した。また、本実施例で得られた液晶表示装置においては残像強度２％以下を達成している。
【０１３２】
尚、画素内４分割以上の構造についても、他の実施例と同様に本実施例においても適用できる
（実施例９）
本発明における別の実施例の構成について図３０を用いて説明する。図３０は画素部の電極構造を説明するための図である。
【０１３３】
本実施例における液晶表示パネルの構成と、実施例６の液晶表示パネルの構成との差異は、画素内の共通電極を、他の電極や配線よりも液晶層に近い側に配置し、絶縁膜を介して信号配線上に重畳させている点である。このとき、共通電極と信号配線が重畳していることから、これら電極間には容量が発生する。この容量は大きいほど駆動の負担になるため、これら容量をできるだけ小さくする目的でこれら電極間には例えば有機膜などの容量の小さい絶縁膜（低容量有機絶縁膜１１５）が形成される。
【０１３４】
実施例７で記したように、今後、液晶表示装置には開口率の向上が要求され、本実施例は共通電極を重畳することにより開口率を向上している。第３の電極形成による開口率の低下を抑制するための一つの手段である。また、共通電極をこのように重畳させることにより、重畳領域の液晶には電圧が印加されず、液晶分子の回転による光透過はない。従って、本電極構造では対向基板上に形成される遮光用ブラックマトリクスにおいて、信号配線延在方向に形成されるブラックマトリクスが不要なり、このような対向基板との組合せによりさらに開口率を向上できる。
【０１３５】
ここで得られる液晶表示装置において、実施例６と同様の信号波形を各配線及び電極に印加することによって、本発明の効果を得ることができる。
【０１３６】
ここで得られる液晶表示装置を用いて、応答速度及び残像に関して評価した。本実施例の液晶表示装置において、従来ＩＰＳに比べ応答時間が短縮されたことを確認した。また、本実施例で得られた液晶表示装置においては残像強度２％以下を達成している。
【０１３７】
尚、画素内４分割以上の構造についても、実施例２，５，６と同様に本実施例においても適用できる
（実施例１０）
本発明における別の実施例の構成について図３１を用いて説明する。図３１は画素部の電極構造を説明するための図である。本実施例の構成は、実施例９の構成でさらに共通電極を走査配線上にも重畳させたというものである。このような構成では、共通電極を重畳させることにより開口率の向上が図れると同時に、実施例９で記したように重畳部では液晶に電圧が印加されず、液晶分子の駆動による光透過がないことから、対向基板に形成されるべき走査配線延在方向及び信号配線延在方向の遮光用ブラックマトリクスが不要になる。従って、このような信号配線方向及び走査配線方向のブラックマトリクスが形成されていない対向基板と組合せることにより更なる開口率の向上が期待できる。
【０１３８】
（実施例１１）
本発明における別の実施例の構成について説明する。本実施例と、実施例１との差異は、使用する液晶材料である。本実施例では液晶材料として分子構造内にフッ素原子を有するフッ素系液晶を用いる。フッ素系液晶ではシアノ系液晶に比べて誘電率異方性が小さく粘度も低い。
【０１３９】
本発明では第１の電極と第３の電極の端部で一時的に強電界を発生させて液晶を駆動させることから、従来のＩＰＳに比べ低誘電率の液晶材料を用いることが容易である。一般に誘電率異方性が小さな液晶材料はその粘度も低いために、同程度の電界強度が印加された場合、高速応答が期待できる。上述したように、フッ素系液晶ではシアノ系液晶に比べて誘電率異方性が小さく、粘度も低いため、シアノ系液晶材料を用いた場合に比べ高速応答化が期待できる。さらに、このようなフッ素系液晶では誘電率が低いことから、イオン性不純物などの取り込みも少なく、これら不純物による保持率低下などの表示性能の劣化を引き起こすこともない。
【０１４０】
よって、本発明により誘電率の低い液晶を用いることが可能となる。誘電率の低い液晶は一般に粘度も低く、高速応答に適している。また誘電率が低い材料では不純物イオンなどを抱き込みにくく、イオンなどに起因する表示むらを生じないと考えられる。
【０１４１】
（実施例１２）
本発明における別の実施例の構成について説明する。本実施例と、実施例５とは、配向処理法が異なる。実施例５ではラビングにより配向処理を施したが、本実施例では光配向による配向処理を施した。
【０１４２】
特に、第３の電極と共通電極が重畳しているために、電極端部で大きな段差を生じる。このような電極段差は配向膜を布でこするラビング工程時において、電極端部でラビング布の毛が所望の方向にこすれず液晶分子の初期配向方向のずれを生じる。これは光漏れなどの原因となり、コントラスト低下などの表示不良を生じる。しかし、光を照射することにより液晶分子の初期配向方向を制御する光配向膜を用いる手段では、このような段差部での配向不良を生じないことが期待でき、コントラスト低下などの表示品質の劣化を抑制できる。
【０１４３】
これらの各実施例の本発明によれば、高速応答化を実現でき、かつ残像現象を抑制した高品質な液晶表示パネル、及び液晶表示装置を得ることができる。
【０１４４】
【発明の効果】
本発明によれば、高速応答に適した液晶表示パネル、及び液晶表示装置を提供できる。
【図面の簡単な説明】
【図１】本発明の概念を説明するための電極構造及び各電極の信号波形を示した図である。
【図２】本発明を実施するための電極構造の概略図である。
【図３】実施例１での液晶表示パネルにおける画素部の電極構造である。
【図４】実施例１での液晶表示パネルにおける画素部断面図である。
【図５】実施例１での液晶表示パネルにおける各電極及び配線に供給される信号波形を示す図である。
【図６】実施例１及び実施例２での液晶表示パネルを駆動する全体構成図である。
【図７】電極形状を説明するための図である。
【図８】液晶表示装置の分解斜視図である。
【図９】実施例１での他の画素分割構造を示す図である。
【図１０】実施例２での液晶表示パネルにおける画素部の電極構造である。
【図１１】実施例２での液晶表示パネルにおける各電極及び配線に供給される信号波形を示す図である。
【図１２】実施例２での他の画素分割構造を示す図である。
【図１３】実施例３での液晶表示パネルにおける画素部の電極構造である。
【図１４】実施例３での液晶表示パネルにおける各電極及び配線に供給される信号波形を示す図である。
【図１５】実施例３及び実施例４での液晶表示パネルを駆動する全体構成図である。
【図１６】実施例４での液晶表示パネルにおける画素部の電極構造である。
【図１７】実施例４での液晶表示パネルにおける各電極に供給される信号波形を示す図である。
【図１８】実施例５での液晶表示パネルにおける画素部の電極構造である。
【図１９】実施例５での液晶表示パネルにおける各電極に供給される信号波形を示す図である。
【図２０】実施例５での液晶表示パネルを駆動する全体構成図である。
【図２１】実施例６での液晶表示パネルにおける画素部の電極構造である。
【図２２】実施例６での液晶表示パネルにおける各電極に供給される信号波形を示す図である。
【図２３】実施例６での液晶表示パネルを駆動する全体構成図である。
【図２４】アモルファスシリコンにより作製されたＴＦＴの断面図である。
【図２５】実施例７での液晶表示パネルにおける画素部の電極構造である。
【図２６】実施例７での液晶表示パネルにおける各電極に供給される信号波形を示す図である。
【図２７】実施例８での液晶表示パネルにおける画素部の電極構造である。
【図２８】実施例８での液晶表示パネルにおける各電極に供給される信号波形を示す図である。
【図２９】実施例８での液晶表示パネルを駆動する全体構成図である。
【図３０】実施例９での液晶表示パネルにおける画素部の電極構造である。
【図３１】実施例１０での液晶表示パネルにおける画素部の電極構造である。
【図３２】従来ＩＰＳ方式の画素部電極構造を説明するための図である。
【図３３】従来ＩＰＳ方式の画素部断面図である。
【図３４】従来ＩＰＳ方式の液晶表示装置を駆動する全体システムを示す図である。
【符号の説明】
１…第１の電極、２…第２の電極、３，１０７…第３の電極、４…第１の電極と第３の電極間に生じる電界、５…第１の電極と第２の電極間に生じる電界（横電界）、６…第２の電極と第３の電極間に生じる電界、７，１１０…ガラス基板１、８…ガラス基板２、９，１１１…第１の絶縁膜、１０，１１２…第２の絶縁膜、１１…配向膜、１２…カラーフィルタ、１３…オーバーコート膜（カラーフィルタ保護膜）、１４…液晶層、１５…偏光板、２０…表示画素部、２１…表示制御装置、２２…第１の走査電極駆動回路、２３…第２の走査電極駆動回路、
２４…第１の信号電極駆動回路、２５…第２の信号電極駆動回路、２６…共通電極駆動回路、２７…第３の電極駆動回路、３１…液晶表示素子(液晶表示パネル)、３２…シールドケース、３３…拡散板、３４…導光板、３５…反射板、３６…バックライト、３７…下側ケース、３８…インバータ回路基板、３９…液晶表示装置、４０…ガラス基板、４１…走査配線（ゲート配線）、４２…ゲート絶縁膜、４３…アモルファスシリコン、４４…信号配線（ドレイン配線）、４５…ｎ⁺ アモルファスシリコン、４６…画素電極（ソース電極）、４７…絶縁膜、１０１…第１の走査配線、１０２…第２の走査配線、１０３…共通電極、１０４…第１の信号配線、１０５…第２の信号配線、１０６…画素電極(ソース電極)、１０８…第１のＴＦＴ、１０９…第２のＴＦＴ、１１３…スルーホール、１１４…前段の走査配線、１１５…低容量有機絶縁膜。

Claims (54)

1. 一対の基板と、
   該一対の基板間に配置した液晶層と、
   前記一対の基板の一方の基板上に形成された、複数の信号配線と、前記複数の信号配線と交差して配置された複数の走査配線と、前記複数の信号配線と前記複数の走査配線との交点付近に配置された複数の能動素子と、
   前記複数の信号配線と前記複数の走査配線のそれぞれによって囲まれた領域からなる画素と、を有する液晶表示パネルにおいて、
   前記画素内に配置され、ある方向に伸びた第１の電極，第２の電極、及び第３の電極を有し、
   前記第１の電極と前記第２の電極と前記第３の電極の各間で生じる少なくとも２つの電位差が、前記複数の走査配線それぞれにおける１フレーム期間内の初期段階と途中段階で異なり、前記１フレーム期間内の初期段階では強電界を形成し、途中段階では前記初期段階の電界よりも弱い電界を形成するように、前記第１の電極，第２の電極、または前記第３の電極に与える少なくとも一つの電位を変え、前記第１の電極と前記第２の電極と前記第３の電極の各間で生じる電界によって前記液晶層内の液晶分子の配向方向を制御することにより、表示を制御するように構成した液晶表示パネル。
2. 前記第３の電極は、前記第１の電極と前記第２の電極間の前記第１の電極により近い位置に配置された請求項１の液晶表示パネル。
3. 前記第１の電極または前記第２の電極の一方の電極が第１の能動素子を介して第１の信号配線に接続され、
   前記第１の電極または前記第２の電極のうち、前記第１の能動素子に接続されていない他方の電極が共通配線に接続され、
   前記第３の電極は、第２の能動素子を介して第２の信号配線に接続されている請求項１または２に記載の液晶表示パネル。
4. 前記第１の信号配線に交差するように配置され、前記第１の能動素子に接続された第１の走査配線を有し、
   前記第２の信号配線に交差するように配置され、前記第２の能動素子に接続された第２の走査配線を有し、
   前記第１の信号配線，前記第１の走査配線，前記第２の信号配線、及び前記第２の走査配線に囲まれた領域に対応して画素を構成し、該画素を複数配置して表示領域を形成した請求項３の液晶表示パネル。
5. 前記表示領域の外側に、
   前記第１の信号配線に接続された第１の信号駆動回路と、
   前記第２の信号配線に接続された第２の信号駆動回路と、
   前記第１の走査配線に接続された第１の走査駆動回路と、
   前記第２の走査配線に接続された第２の走査駆動回路と、
   前記共通配線に接続された共通配線駆動回路を有する請求項４の液晶表示パネル。
6. 前記表示領域の外側に、
   前記第１の信号駆動回路，前記第２の信号駆動回路，前記第１の走査駆動回路，前記第２の走査駆動回路、及び前記共通配線駆動回路に接続された表示制御回路を有する請求項５の液晶表示パネル。
7. 前記第１の信号配線、及び前記第２の信号配線に交差するように配置され、前記第１の能動素子及び前記第２の能動素子に接続された走査配線を有し、
   前記第１の信号配線，前記走査配線、及び前記第２の信号配線に囲まれた領域に対応して画素を構成し、該画素を複数配置して表示領域を形成した請求項３の液晶表示パネル。
8. 前記画素に対応するそれぞれの走査配線は、１フレーム期間内に２回走査されることを特徴とする請求項７の液晶表示パネル。
9. 前記表示領域の外側に、
   前記第１の信号配線に接続された第１の信号駆動回路と、
   前記第２の信号配線に接続された第２の信号駆動回路と、
   前記走査配線に接続された走査駆動回路と、
   前記共通配線に接続された共通配線駆動回路を有する請求項８の液晶表示パネル。
10. 前記表示領域の外側に、
    前記第１の信号駆動回路，前記第２の信号駆動回路，前記走査駆動回路、及び前記共通配線駆動回路に接続された表示制御回路を有する請求項９の液晶表示パネル。
11. 前記第１の電極または前記第２の電極の一方の電極が第１の能動素子を介して、及び前記第３の電極が第２の能動素子を介して信号配線に接続され、
    前記第１の電極または前記第２の電極のうち、前記第１の能動素子に接続されていない他方の電極が共通配線に接続されている請求項１または２に記載の液晶表示パネル。
12. 前記信号配線に交差するように配置され、前記第１の能動素子及び前記第２の能動素子に接続された走査配線を有し、
    前記信号配線，前記走査配線に囲まれた領域に対応して画素を構成し、該画素を複数配置して表示領域を形成した請求項１１の液晶表示パネル。
13. 前記画素に対応するそれぞれの走査配線は、１フレーム期間内に２回走査されることを特徴とする請求項１２の液晶表示パネル。
14. 前記２回の走査は、異なる走査電圧値で行うことを特徴とする請求項１３の液晶表示パネル。
15. 前記第１の能動素子および前記第２の能動素子は、異なる閾値特性を有することを特徴とする請求項１３の液晶表示パネル。
16. 前記表示領域の外側に、
    前記信号配線に接続された信号駆動回路と、
    前記走査配線に接続された走査駆動回路と、
    前記共通配線に接続された共通配線駆動回路を有する請求項１２〜１５のいずれか一項に液晶表示パネル。
17. 前記表示領域の外側に、
    前記信号駆動回路、及び前記走査駆動回路に接続された表示制御回路を有する請求項１６の液晶表示パネル。
18. 前記信号配線に交差するように配置され、前記第１の能動素子に接続された第１の走査配線と、
    前記信号配線に交差するように配置され、前記第２の能動素子に接続された第２の走査配線を有し、
    前記信号配線，前記第１の走査配線、及び前記第２の走査配線に囲まれた領域に対応して画素を構成し、該画素を複数配置して表示領域を形成した請求項１１の液晶表示パネル。
19. 前記表示領域の外側に、
    前記信号配線に接続された信号駆動回路と、
    前記第１の走査配線に接続された第１の走査駆動回路と、
    前記第２の走査配線に接続された第２の走査駆動回路と、
    前記共通配線に接続された共通配線駆動回路を有する請求項１８の液晶表示パネル。
20. 前記表示領域の外側に、
    前記信号駆動回路，前記第１の走査駆動回路，前記第２の走査駆動回路、及び前記共通配線駆動回路に接続された表示制御回路を有する請求項１９の液晶表示パネル。
21. 前記第１の電極または前記第２の電極の一方の電極が第１の能動素子を介して第１の信号配線に接続され、
    前記第３の電極は、第２の能動素子を介して第２の信号配線に接続され、
    前記第１の信号配線及び第２の信号配線に交差して、前記第１の能動素子及び前記第２の能動素子に接続された走査配線と、
    前記第１の信号配線，前記走査配線、及び前記第２の信号配線に囲まれた領域に対応して画素を構成し、該画素を複数配置して表示領域を形成し
    前記第１の電極または前記第２の電極のうち、前記第１の能動素子に接続されていない他方の電極が、前記第１の能動素子及び前記第２の能動素子が接続された走査配線に隣接する走査配線に接続された請求項１または２に記載の液晶表示パネル。
22. 前記画素に対応するそれぞれの走査配線は、１フレーム期間内に２回走査されることを特徴とする請求項２１の液晶表示パネル。
23. 前記表示領域の外側に、
    前記第１の信号配線に接続された第１の信号駆動回路と、
    前記第２の信号配線に接続された第２の信号駆動回路と、
    前記走査配線及び共通配線に接続された走査駆動回路とを有する請求項２２の液晶表示パネル。
24. 前記表示領域の外側に、
    前記第１の信号駆動回路，前記第２の信号駆動回路、及び前記走査駆動回路に接続された表示制御回路を有する請求項２３の液晶表示パネル。
25. 前記第１の電極または前記第２の電極の一方の電極が能動素子を介して信号配線に接続され、
    前記第１の電極または前記第２の電極のうち、前記能動素子に接続されていない他方の電極が共通配線に接続され、
    前記第３の電極は、所定の電位を印加することができる配線に接続されている請求項１または２に記載の液晶表示パネル。
26. 前記信号配線に交差するように配置され、前記能動素子に接続された走査配線を有し、
    前記信号配線、及び前記走査配線に囲まれた領域に対応して画素を構成し、該画素を複数配置して表示領域を形成した請求項２５の液晶表示パネル。
27. 前記表示領域の外側に、
    前記信号配線に接続された信号駆動回路と、
    前記走査配線に接続された走査駆動回路と、
    前記共通配線に接続された共通配線駆動回路と、
    前記所定の電位を印加することができる配線に接続された第３電極駆動回路を有する請求項２６の液晶表示パネル。
28. 前記表示領域の外側に、
    前記信号駆動回路，前記走査駆動回路，前記共通配線駆動回路、及び前記第３電極駆動回路に接続された表示制御回路を有する請求項２７の液晶表示パネル。
29. 前記第１の電極と前記第３の電極は絶縁膜を介して異層に配置されていることを特徴とする請求項１〜２８のいずれか一項に記載の液晶表示パネル。
30. 前記第１の電極と前記第３の電極は、前記絶縁膜を介して少なくとも一部が重畳されて配置されていることを特徴とする請求項２９の液晶表示パネル。
31. 前記第１の電極と前記第３の電極のうち、下層に配置された電極は透明導電膜で構成されていることを特徴とする請求項２９の液晶表示パネル。
32. １フレーム期間内の前記初期段階と途中段階の切り替えは、１フレーム期間の半分以下の時間内に行うことを特徴とする請求項１〜３１のいずれか一項に記載の液晶表示パネル。
33. 前記第１の電極と前記第３の電極の電位差をΔＶ₁ ，前記第１の電極と前記第３の電極との距離をｄ_L ，前記第２の電極と前記第３の電極との電位差をΔＶ₂ ，前記第２の電極と前記第３の電極との距離をｄ_H とした場合、
    １フレーム期間内の初期段階では（式１）を満足し、
    １フレーム期間内の途中段階では（式２）を満足するように駆動することを特徴とする請求項２〜３２のいずれか一項に記載の液晶表示パネル。
    

    

    
34. 前記電位差ΔＶ₁ と、前記距離ｄ_L と、前記ΔＶ₂ と、前記距離ｄ_H とが、１フレーム期間内の初期時には（式１）を満足し、かつ、１フレーム期間内の半分以下の時間内に、（式２）を満足するように駆動することを特徴とする請求項３３の液晶表示パネル。
35. 一対の基板と、該一対の基板間に配置された液晶層を有する液晶表示パネルにおいて、
    前記一対の基板の一方の基板上には、
    複数の第１の信号配線と、複数の第２の信号配線と、前記複数の第１の信号配線及び前記複数の第２の信号配線に交差するように配置した複数の第１の走査配線と、前記複数の第１の信号配線及び前記複数の第２の信号配線に交差するように配置した複数の第２の走査配線とを配置し、前記複数の第１の信号配線及び前記複数の第１の走査配線のそれぞれの交点付近に対応して配置した第１の能動素子と、前記複数の第２の信号配線及び前記複数の第２の走査配線のそれぞれの交点付近に対応して配置した第２の能動素子と、前記第１の能動素子に接続されある方向に伸びた第１の電極と、該第１の電極と同じ方向に伸びた第２の電極と、前記第２の能動素子に接続され前記第１の電極と前記第２の電極間の前記第１の電極により近い位置に前記第１の電極と同じ方向に伸びて配置された第３の電極とを有し、
    １フレーム期間の始めは、前記第１の電極と前記第２の電極間の電位差と、前記第２の電極と前記第３の電極間の電位差とが異なるように各電極に電位を与え、１フレーム期間の途中で、前記第１の電極と前記第２の電極間の電位差と、前記第２の電極と前記第３の電極間の電位差とが実質的に同一になるように各電極に電位を与え、前記１フレーム期間内の始めでは強電界を形成し、前記１フレーム期間の途中では前記１フレーム期間内の始めの電界よりも弱い電界を形成するように構成した液晶表示パネル。
36. 一対の基板と、該一対の基板間に配置された液晶層を有する液晶表示パネルにおいて、
    前記一対の基板の一方の基板上には、
    複数の第１の信号配線と、複数の第２の信号配線と、前記複数の第１の信号配線及び前記複数の第２の信号配線に交差するように配置した複数の走査配線とを配置し、前記複数の第１の信号配線及び前記複数の走査配線のそれぞれの交点付近に対応して配置した第１の能動素子と、前記複数の第２の信号配線及び前記複数の走査配線のそれぞれの交点付近に対応して配置した第２の能動素子と、前記第１の能動素子に接続されある方向に伸びた第１の電極と、該第１の電極と同じ方向に伸びた第２の電極と、前記第２の能動素子に接続され前記第１の電極と前記第２の電極間の前記第１の電極により近い位置に前記第１の電極と同じ方向に伸びて配置された第３の電極とを有し、
    １フレーム期間の始めは、前記第１の電極と前記第２の電極間の電位差と、前記第２の電極と前記第３の電極間の電位差とが異なるように各電極に電位を与え、１フレーム期間の途中で、前記第１の電極と前記第２の電極間の電位差と、前記第２の電極と前記第３の電極間の電位差とが実質的に同一になるように各電極に電位を与え、前記１フレーム期間内の始めでは強電界を形成し、前記１フレーム期間の途中では前記１フレーム期間内の始めの電界よりも弱い電界を形成するように構成した液晶表示パネル。
37. 前記第１の電極と前記第３の電極は、絶縁膜を介して少なくとも一部が重畳して配置されていることを特徴とする請求項３５または３６の液晶表示パネル。
38. 前記第２の電極は、前記複数の走査線と同じ方向に伸びた共通配線に接続されていることを特徴とする請求項３６の液晶表示パネル。
39. 前記第２の電極は、前記第１の能動素子及び前記第２の能動素子が接続された走査配線とは別の隣接する走査配線に接続されていることを特徴とする請求項３６の液晶表示パネル。
40. 一対の基板と、該一対の基板間に配置された液晶層を有する液晶表示パネルにおいて、
    前記一対の基板の一方の基板上には、
    複数の信号配線と、該複数の信号配線に交差するように配置した複数の第１の走査配線と、前記複数の信号配線に交差するように配置した複数の第２の走査配線とを配置し、前記複数の信号配線及び前記複数の第１の走査配線のそれぞれの交点付近に対応して配置した第１の能動素子と、前記複数の信号配線及び前記複数の第２の走査配線のそれぞれの交点付近に対応して配置した第２の能動素子と、前記第１の能動素子に接続されある方向に伸びた第１の電極と、該第１の電極と同じ方向に伸びた第２の電極と、前記第２の能動素子に接続され前記第１の電極と前記第２の電極間の前記第１の電極により近い位置に前記第１の電極と同じ方向に伸びて配置された第３の電極とを有し、
    １フレーム期間の始めは、前記第１の電極と前記第２の電極間の電位差と、前記第２の電極と前記第３の電極間の電位差とが異なるように各電極に電位を与え、１フレーム期間の途中で、前記第１の電極と前記第２の電極間の電位差と、前記第２の電極と前記第３の電極間の電位差とが実質的に同一になるように各電極に電位を与え、前記１フレーム期間内の始めでは強電界を形成し、前記１フレーム期間の途中では前記１フレーム期間内の始めの電界よりも弱い電界を形成するように構成した液晶表示パネル。
41. 一対の基板と、該一対の基板間に配置された液晶層を有する液晶表示パネルにおいて、
    前記一対の基板の一方の基板上には、
    複数の信号配線と、該複数の信号線に交差するように配置した複数の走査配線とを配置し、前記複数の信号配線及び前記複数のそれぞれの交点付近に対応して配置した第１の能動素子及び該第１の能動素子とは閾値電圧特性が異なる第２の能動素子と、前記第１の能動素子に接続されある方向に伸びた第１の電極と、該第１の電極と同じ方向に伸びた第２の電極と、前記第２の能動素子に接続され前記第１の電極と前記第２の電極間の前記第１の電極により近い位置に前記第１の電極と同じ方向に伸びて配置された第３の電極とを有し、
    １フレーム期間の始めは、前記第１の電極と前記第２の電極間の電位差と、前記第２の電極と前記第３の電極間の電位差とが異なるように各電極に電位を与え、１フレーム期間の途中で、前記第１の電極と前記第２の電極間の電位差と、前記第２の電極と前記第３の電極間の電位差とが実質的に同一になるように各電極に電位を与え、前記１フレーム期間内の始めでは強電界を形成し、前記１フレーム期間の途中では前記１フレーム期間内の始めの電界よりも弱い電界を形成するように構成した液晶表示パネル。
42. 前記第１の電極と前記第３の電極は、絶縁膜を介して少なくとも一部が重畳して配置されていることを特徴とする請求項４０または４１の液晶表示パネル。
43. 少なくとも一方が透明な一対の基板と、前記一対の基板に挟持された液晶層とを有し、
    前記一対の基板の一方の基板は、複数の信号配線と、前記複数の信号配線に交差するように配置した複数の走査配線と、前記複数の信号配線及び前記複数のそれぞれの交点付近に対応して配置した複数の能動素子と、前記複数の信号配線と前記複数の走査配線のそれぞれによって囲まれた領域からなる画素と、を有し、
    前記画素内に、第１の電極及び第２の電極並びに能動素子を有し、前記第１の電極と前記第２の電極との間に電圧を印加して、前記第１の電極と前記第２の電極間に生じる電界により、前記液晶層の液晶分子の配向方向を制御して表示を行う液晶表示パネルにおいて、
    前記第１の電極と前記第２の電極の間に、前記第１の電極若しくは前記第２の電極のどちらかに近づけるように第３の電極を配置し、前記第１の電極と前記第２の電極のうち、前記第３の電極との距離が近い側に配置された電極と、前記第３の電極の電位差ΔＶ₁ が、１フレーム期間内の初期時に比べ１フレーム期間内の途中時では弱い電界が形成されるように駆動し、前記第１の電極と前記第２の電極と前記第３の電極の各間で生じる電界によって前記液晶層内の液晶分子の配向方向を制御して表示を行うように構成し、
    前記電位差ΔＶ ₁ と、前記第１の電極と前記第２の電極のうち前記第３の電極に近い方の電極と前記第３の電極との距離ｄ _L と、前記第１の電極と前記第２の電極のうち前記第３の電極との距離が遠い側に配置された電極と第３の電極との電位差ΔＶ ₂ と、該遠い側に配置した電極と前記第３の電極との距離ｄ _H とが、１フレーム期間内の初期時には（式１）を満足し、かつ、１フレーム期間内の途中時に（式２）を満足するように駆動することを特徴とする液晶表示パネル。
    

    

    
44. 前記電位差ΔＶ₁ と、前記距離ｄ_L と、前記ΔＶ₂ と、前記距離ｄ_H とが、１フレーム期間内の初期時には（式１）を満足し、かつ、１フレーム期間内の半分以下の時間内に、（式２）を満足するように駆動することを特徴とする請求項４３の液晶表示パネル。
45. 前記第１の電極と前記第２の電極のうち、前記第３の電極との距離が近い側に配置された電極と、前記第３の電極とが画素表示領域内で少なくとも一部分が絶縁膜を介して重畳していることを特徴とする請求項４３または４４に記載の液晶表示パネル。
46. 前記重畳している２つの電極のうち、前記液晶層に近い側に配置された電極の幅が、前記液晶層から遠い側に配置された電極の幅よりも狭いことを特徴とする請求項４５の液晶表示パネル。
47. 前記第１の電極，第２の電極及び前記第３の電極が、くの字型に形成されていることを特徴とする請求項４３〜４６のいずれか一項に記載の液晶表示パネル。
48. 前記一対の基板の一方の基板が透明基板である請求項１の液晶表示パネル。
49. 前記第１の電極，第２の電極、及び第３の電極は、独立して電位が与えられる請求項４８の液晶表示パネル。
50. 前記第３の電極は、前記第１の電極と前記第２の電極間の前記第１の電極により近い位置に配置され、
    前記第１の電極と前記第３の電極の電位差と、前記第２の電極と前記第３の電極の電位差が、１フレーム期間内の初期段階と途中段階で異なっている請求項４９の液晶表示パネル。
51. 一対の基板と、該一対の基板間に配置した液晶層と、前記一対の基板の一方の基板上に配置された、複数の信号配線と、前記複数の信号配線と交差して配置された複数の走査配線と、前記複数の信号配線と前記複数の走査配線との交点付近に配置された複数の能動素子と、前記複数の信号配線と前記複数の走査配線のそれぞれによって囲まれた領域からなる画素と、前記画素内に配置され、ある方向に伸びた第１の電極，第２の電極、及び第３の電極を有し、前記第１の電極と前記第２の電極と前記第３の電極の各間で生じる少なくとも２つの電位差が、前記複数の走査配線それぞれにおける１フレーム期間内の初期段階と途中段階で異なり、前記１フレーム期間内の初期段階では強電界を形成し、途中段階では前記初期段階の電界よりも弱い電界を形成するように、前記第１の電極，第２の電極、または前記第３の電極に与える少なくとも１つの電位を変え、前記第１の電極と前記第２の電極と前記第３の電極の各間で生じる電界によって前記液晶層内の液晶分子の配向方向を制御することにより、表示を制御するように構成した液晶表示パネルと、
    光源と、を有する液晶表示装置。
52. 前記光源を制御するインバータ回路を有する請求項５１の液晶表示装置。
53. 一対の基板と、該一対の基板間に配置した液晶層と、前記一対の基板の一方の基板上に配置された、複数の信号配線と、前記複数の信号配線と交差して配置された複数の走査配線と、前記複数の信号配線と前記複数の走査配線との交点付近に配置された複数の能動素子と、前記複数の信号配線と前記複数の走査配線のそれぞれによって囲まれた領域からなる画素と、前記画素内に配置され、ある方向に伸びた第１の電極，第２の電極、及び第３の電極を有し、前記第１の電極と前記第２の電極と前記第３の電極の各間で生じる少なくとも２つの電位差が、前記複数の走査配線それぞれにおける１フレーム期間内の初期段階と途中段階で異なり、前記１フレーム期間内の初期段階では強電界を形成し、途中段階では前記初期段階の電界よりも弱い電界を形成するように、前記第１の電極，第２の電極、または前記第３の電極に与える少なくとも１つの電位を変え、前記第１の電極と前記第２の電極と前記第３の電極の各間で生じる電界によって前記液晶層内の液晶分子の配向方向を制御することにより、表示を制御するように構成した液晶表示パネルと、
    光源と、
    該光源を制御するインバータ回路と、
    チューナーとを有する液晶テレビ。
54. 前記第３の電極は、前記第１の電極と前記第２の電極間の前記第１の電極により近い位置に配置され、
    前記第１の電極，第２の電極、及び第３の電極間のそれぞれの電位差について、２つの電位差の関係が、１フレーム期間内の初期段階と途中段階で異なっている請求項５３の液晶テレビ。

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