JP3760743B2

JP3760743B2 - Liquid crystal display

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Publication number: JP3760743B2
Application number: JP2000280119A
Authority: JP
Inventors: 博幸新田; 武前田; 勉古橋; 和佳川辺; 博司栗原
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-09-11
Filing date: 2000-09-11
Publication date: 2006-03-29
Anticipated expiration: 2020-09-11
Also published as: JP2002091392A

Description

【０００１】
【発明の属する技術分野】
本発明は、液晶表示素子を用いた液晶表示装置に係り、定常的な直流電圧の印加を防ぎ、焼き付き（残像）の無い良好な表示を得るための液晶表示装置に関するものである。
【０００２】
【従来の技術】
従来、映像信号発生装置からの入力映像情報を表示する液晶表示装置において、液晶パネルへの直流電圧印加を除去し、液晶パネルの焼き付きすなわち、残像表示を防止する方法としては、例えば、特開平０９−２７９３４号公報に開示されているように、入力された映像信号を、ガンマ補正回路により液晶パネルの表示特性に合わせてガンマ補正した後、両極性映像信号発生回路に供給していた。両極性映像信号発生回路では、所定振幅の正極性の第１映像信号と負極性の第２映像信号を発生し、この第１、第２映像信号をゲート回路に供給する。ゲート回路では、反転制御信号により一定周期で第１、第２映像信号を切り換え、この選択された第１、若しくは第２映像信号をリミッタ回路へ供給する。リミッタ回路では、選択された第１、第２映像信号の振幅を制限し、リミッタ回路により振幅制限された第１、若しくは第２映像信号はバッファ回路を介して液晶パネルに供給する。
【０００３】
図２２は、特開平０９−２７９３４号公報に開示されている液晶パネルの焼き付き防止を可能とする映像信号処理回路の一構成例である。図中、2201は入力映像信号、2202はクランプ回路部、2203はガンマ補正回路部、2204は両極性映像信号発生部、2205はゲート回路部、2206は極性反転制御信号、2207はリミッタ回路部、2208はバッファ回路部である。通常映像処理回路は、各原色信号にそれぞれ１個ずつ必要であるため、合計３回路が必要となるが、説明上１回路にて説明を行う。
【０００４】
原色信号は、クランプ回路 2202により所定の電位でペデスタルクランプされる。次に、ペデスタル電位が所定の電位に揃えられた各原色信号は、ガンマ補正回路 2203に入力される。そして、ガンマ補正された映像信号は、両極性映像信号発生回路 2204に出力され、ここで正極性、負極性の映像信号が作成される。尚、両極性映像信号発生回路 2204には、各原色信号の振幅を同時に調整するゲイン調整回路、各原色信号の正負のペデスタルレベルの相対電圧を変化させるブライト調整回路、更に回路間のばらつきや液晶パネルのホワイトバランスを調整するために、例えば原色信号のＧ信号に対して、Ｒ、Ｂ信号のゲイン、及びブライトを個々に調整する調整回路等が内蔵されている。正、負極性の映像信号はゲート回路 2205に供給され、ゲート回路 2205では、極性反転制御信号 2206によりフィールド毎、あるいは水平周期の整数倍の周期で正、または負の映像信号として交互に取り出される。ゲート回路 2205からの出力映像信号は、リミッタ回路 2207でリミッタ制御され、このリミッタ制御された出力映像信号は、負荷回路を十分駆動できるようにバッファ回路 2208を介して低インピーダンスで出力される。
【０００５】
これにより、交流反転した映像信号の平均電圧を基準として最終出力部でリミッタをかけることにより、映像信号処理回路部の電源電圧に依存することなく、映像信号中心電圧を電源電圧の１／２電位の制約を受けることなく、また各種ゲイン、ブライト調整範囲を制限することなく、映像信号の平均電圧を中心に正負の映像信号を対称にリミッタをかけることで、液晶パネルのコントラストの低下や焼き付き（残像）のない理想的なリミッタ動作が可能となる。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来技術では、一定周期間隔（例えばフレーム周期）での映像信号が近い場合にはその平均電圧もほぼ等しくなり、リミット値を越える部分をスライスして正、負の映像信号を対称としても入力映像信号をほぼ忠実に再現できるが、極端に階調の異なるような場合（例えば白データと黒データ）には、入力映像信号を再現できないという問題がある。
【０００７】
更に、一定周期間隔（例えばフレーム周期）の画素単位で、正、負の映像信号に対する平均電圧を求める必要があり、高速動作可能な回路を必要とするという問題がある。
【０００８】
本発明の目的は、液晶表示装置において、特に毎フレーム異なる映像データが入力されるような環境において、液晶パネルに定常的な直流電圧が印加されないようにして残像（焼き付き）のない良好な表示状態を得るための液晶表示装置を提供することにある。
【０００９】
本発明の他の目的は、液晶表示装置において、高価な部品を用いることなく残像を発生させない液晶表示装置を提供することにある。
【００１０】
本発明の他の目的は、液晶表示装置において、特にＶＴＲ等の外部装置から供給される動画データの再生中にポーズした場合にも残像を発生することなく、良好な表示を得られる液晶表示装置を提供することにある。
【００１１】
【課題を解決するための手段】
すなわち、本発明は液晶表示装置において、テレビ放送、ビデオ再生、パソコンなど映像信号源から入力される映像情報の状態を検出し、任意の間隔に対する該映像情報の比較結果を求め、液晶パネルに定常的な直流電圧が印加されると判断される該比較結果を得た場合には、この定常的な直流電圧を分散し、液晶パネルの残像（焼き付き）発生を防止するような交流化駆動信号制御を行うようにしたものである。
【００１２】
比較する該入力映像情報としては例えば、毎フレームのライン数などが一例として考えられる。すなわち、ＶＴＲ等から供給される動画データを表示中にポーズ機能を動作させると、映像情報の長さが各フレーム毎に長短を繰り返すことが知られているが、このような毎フレームのフレーム内ライン数が異なる場合、特定ラインの表示データが隣接フレーム間で異なり、２フレーム毎に一致するようになる。これに対し、液晶の交流化をドット反転フレーム交流駆動とした場合、定常的な直流電圧を液晶パネルに印加することになるため、これを防ぐために定常的な直流電圧を分散するような交流化駆動制御を行うものである。
【００１３】
即ち、映像信号発生装置からの入力映像情報を液晶パネルに表示する液晶表示装置において、過去の入力映像情報の１フレームの垂直方向のライン数と現行の入力映像情報の１フレームの垂直方向のライン数を比較しその相違の有無を判断する比較回路と、前記液晶パネルに対する直流電圧の印加を防止するため第１の周期の交流化信号を出力する第１の駆動回路と、前記第１の駆動回路とは異なる第２の周期の交流化信号を出力する第２の駆動回路とを有し、前記比較回路の比較結果に従って、前記第１の駆動回路及び第２の駆動回路からそれぞれ出力される前記第１の周期の交流化信号と前記第２の周期の交流化信号とのいずれかを選択して出力する選択回路を備えて構成した。
【００１４】
【発明の実施の形態】
以下、本発明の一実施例を図面を用いて詳細に説明する。
【００１５】
図１において、0101はパソコン（以下、ＰＣと称す）、テレビ放送（以下、ＴＶと称す）、ビデオ・テープ・レコーダー（以下、ＶＴＲと称す）などからの入力映像信号、0102は入力映像信号 0101を表示するための液晶表示装置、0103は前記入力映像信号 0101を取り込んで、映像フォーマット変換、コントラスト、輝度などの画質調整、アナログ−デジタル変換、色数変換及び、表示サイズ変換などを行う映像処理回路、0104は映像処理回路 0103により各種処理を施されたデジタル映像信号、0105はデジタル映像信号を入力とした液晶モジュール、0106は液晶モジュール 0105内に設けられ、表示タイミングを生成するドライバー制御回路部、0107はドライバー制御回路 0106内に設けられ、液晶パネル 0112の交流化を行う交流化制御回路部、0108は交流化制御回路部 0107より出力される交流化駆動信号、0109は交流化駆動信号 0108を除く液晶ドライバー制御信号、0110はデータ・ドライバー、0111はゲート・ドライバー、0112は液晶パネルを各々示す。
【００１６】
以下、図１を用いて本発明による第1の実施例についての全体動作を説明する。
【００１７】
まず、液晶表示装置 0102内部の映像処理回路部 0103は、ＰＣ、ＴＶ、ＶＴＲなどからの入力映像信号 0101を取り込む。映像処理回路部 0103では取り込んだ入力映像信号 0101に対し各種処理を施す。処理内容の一例としては、まず、アナログ入力映像信号をデジタル映像信号に変換、インターレース形式の映像信号をノン・インターレース形式に変換、液晶パネル 0112の表示サイズに合わせた拡大処理、コントラスト比向上を行うための階調補正、更には、多階調表示を行うための色数変換処理などが考えられる。映像処理されたデジタル映像信号 0104は液晶モジュール 0105内部のドライバー制御回路 0106に入力され、データ・ドライバー 0110及び、ゲート・ドライバー 0111に必要なタイミングに変換及び、制御信号を生成し出力する。ドライバー制御回路部 0106内部は、液晶パネル 0112の交流化に必要な交流化制御回路部 0107と、それ以外の制御部より構成する。データ・ドライバー 0110には表示データ、タイミング信号 0109を出力し、ゲート・ドライバー 0111には交流化制御回路部 0107より出力される交流化駆動信号 0108を含む制御信号が出力される。ここで、交流化駆動信号 0108はデジタル映像信号 0104の状態を検出し、液晶パネル 0112に定常的な直流電圧が印加して、残像（焼き付き）が発生しないような駆動信号を出力する。
【００１８】
図２にデジタル映像信号 0104の状態を検出し、交流化駆動信号 0108の動作を制御するための構成を示す。つまり、交流化制御回路部0107は、入力される１フレーム内のライン数を常時検出し、隣接フレーム間での比較結果に従って液晶パネル 0112に定常的な直流電圧が印加されないように、交流化駆動信号 0108を制御するものである。
【００１９】
図２において、0201はデジタル映像信号 0101に含まれる垂直同期信号、0202は同じく水平同期信号、0203は隣接フレーム間における垂直同期信号のライン数を検出し、その一致、不一致を判定するフレームライン数比較制御部、0204はフレームライン数検出制御部 0203に内包するフレームライン数検出制御部、0205はフレームライン数検出制御部 0204から出力されるフレームライン数検出結果、0206はフレームライン数検出結果 0205を保持するラッチ回路部、0207はラッチ回路部 0206の出力である１フレーム前フレームライン数、0208はフレームライン数検出結果 0205と、１フレーム前フレームライン数 0207との比較回路部、0209は比較回路部 0208による比較結果である。
【００２０】
0210は交流化駆動信号 0108を生成する交流駆動信号生成部、0211は交流駆動信号生成部 0210内に設けられ、駆動信号 0108の１つ目のタイミング信号を生成する駆動回路Ａ部、0212はその出力である駆動回路Ａ出力、0213はもう１つのタイミング信号を生成する駆動回路Ｂ部、0214はその出力である駆動回路Ｂ出力、0215は比較結果 0209に従って、駆動回路Ａ出力 0212もしくは、駆動回路Ｂ出力 0214のいずれかを選択するセレクタ回路部（選択回路）を各々示す。
【００２１】
フレームライン数検出制御部（ライン数検出回路）0204は水平同期信号 0202をクロックとして、隣接する垂直同期信号 0201間のクロック数をカウントする。１フレーム期間の水平同期信号 0202のカウント結果 0205は比較回路部 0208に出力すると共に、１フレーム遅延させてラッチ回路 0206で保持する。従って、フレームライン数比較回路部 0208では、現行フレームに対するフレームライン数検出結果 0205と、現行フレームに対し、１フレーム前のフレームライン数であるラッチ回路部 0206の出力データ 0207を比較する。比較の結果、現行フレームと1フレーム前のフレームライン数が一致と判断された場合には、駆動回路Ａ 0211からの出力交流駆動信号 0211を、不一致と判断された場合には、駆動回路Ｂ 0213からの出力交流駆動信号 0214をセレクタ回路部 0215は選択し、交流化駆動信号 0108として液晶パネル 0112に出力する。本実施例では、フレームライン数の比較結果において、一致の場合には液晶パネル 0112への定常的な直流電圧の印加はなく、通常の交流化駆動信号である駆動回路Ａ 0211の出力 0212を選択し、不一致の場合には定常的な直流電圧が印加される可能性があるため、これを分散するような交流化駆動信号である駆動回路Ｂ 0213の出力 0214を選択するものである。
【００２２】
次に、交流駆動回路Ａ 0211及び、交流化駆動回路Ｂ 0213の一実施例について、液晶パネルへの直流電圧印加原因と共に説明する。図３は入力映像信号と交流化駆動信号による液晶パネル印加電圧の概略図である。図３では説明を容易にするために、デジタル映像信号 0104はフレーム毎の特定の画素に注目したのもと見なす。
【００２３】
フレーム毎（ここではフレーム１〜フレーム４）のデジタル映像信号 0104が同じ場合（図３では高階調データ（白））、このデジタル映像信号 0104にフレーム毎に正、負極性を反転する交流化駆動信号 0108を重畳すると、絶対値が等しく、フレーム毎に正、負極性が反転する電圧が液晶パネルに印加されるため、お互いが打ち消し合い定常的な直流電圧の印加は発生しない。従って、残像（焼き付き）の無い良好な表示が行われる。
【００２４】
図４は同じく、入力映像信号と交流化駆動信号による液晶パネル印加電圧の概略図である。この場合、入力されるデジタル映像信号 0104は１フレーム毎に異なり、２フレーム毎に同じとなるようなものである（フレーム１、３→高階調データ（白）／フレーム２、４→低階調データ（黒））。このようなディジタル映像信号は特にＶＴＲ等から供給される映像データが各フレーム毎に長短を繰り返すこと、より具体的にはポーズ動作の際に、このデジタル映像信号 0104にフレーム毎に正、負極性を反転する交流化駆動信号 0108を重畳すると、正極性側の実効値が負極性側の実効値に比べ一定のレベルで大きいため、定常的な直流電圧が印加されることになり、残像（焼き付き）の発生を引き起こす。
【００２５】
図５に、図４に示したようなデジタル映像信号の発生により残像（焼き付き）が発生する液晶表示システムの一例を示す。図５において、0501は映像信号源の１つであるＶＴＲ、0502はＶＴＲ 0501より出力される同期信号を含む映像信号情報、0503はＶＴＲ 0501からの映像信号情報 0502を液晶パネルに表示するためにマルチスキャン処理制御などを行う液晶インターフェース制御部、0504は液晶インターフェース制御部より出力される液晶モジュール用映像信号情報を各々示す。
【００２６】
図５において、ＶＴＲ 0501はその機種により出力する映像信号情報が若干異なる。例えば、ＶＴＲ 0501は一旦停止状態にすると、出力する映像信号情報 0502は垂直方向にぶれを生じることがある。このぶれが１フレーム毎に１ライン間隔で発生すると、隣接ライン間の映像データのコントラスト比が大きい場合（例えば水平方向に対する白色と、黒色の境界部分）、その境界部分での特定画素に注目すると、フレーム毎に高階調（白色）、低階調（黒色）を繰り返す。この情報が液晶インターフェース制御部 0503に入力される。液晶インターフェース制御部 0503では、アナログ／デジタル変換（以下、Ａ／Ｄ変換と称す）、マルチスキャンなどの処理を行うが、この処理にフレームメモリを使用しない場合、ＶＴＲ 0501からの１フレーム毎に１ライン間隔で発生するぶれを有する映像情報は、そのままぶれた状態で液晶モジュール用映像信号情報 0504として出力され、液晶モジュール 0105に与えられる。すなわち、図４に示すようなデジタル映像信号 0104が液晶モジュール 0105に与えられることになる。
【００２７】
図６に交流駆動信号生成部 0210内部の駆動回路Ａ 0211の一例に対する動作説明図を示す。本駆動方式は、水平、垂直方向共に隣接画素間で電圧極性が反転し、更にそれらが全て隣接フレーム間で反転する“ドット反転＋フレーム交流（２フレーム完結）駆動方式”である。この駆動方式において、図５に示すような液晶表示システムによる映像信号情報が入力されると、図４に示すように定常的な直流電圧が印加され、液晶パネル 0112の残像（焼き付き）を引き起こすことになる。
【００２８】
図７に交流駆動信号生成部 0210内部の駆動回路Ｂ 0213の一例に対する動作説明図を示す。本方式は、垂直方向については２ライン毎に極性反転させ、水平方向については毎ドット極性反転させる。更にフレーム毎に垂直方向に１ラインシフトさせるため、４フレーム毎に同じ極性となる“２ラインドット反転＋２フレーム交流（４フレーム完結）駆動方式”である。
【００２９】
図８に本駆動方式において、図５に示すような液晶表示システムによる映像信号情報が入力された場合に対する液晶パネル 0112への印加電圧の様子を示す。
【００３０】
本駆動方式によれば、入力されるデジタル映像信号 0104に対し、２フレーム毎に交流化駆動信号の極性を反転するため、４フレーム周期で見た場合に液晶パネル印加電圧はお互いが打ち消し合い、定常的な直流電圧の印加は発生しない。従って、残像（焼き付き）の無い良好な表示が行われる。ここで、図５に示したような液晶表示システムにおいて、垂直方向にぶれがあり、図４に示したようなデジタル映像信号 0104が入力された場合に、図７に示す駆動方式Ｂで駆動すれば液晶パネル 0112は残像（焼き付き）のない良好な表示を実現することができる。すなわち、図２に示す交流化制御回路 0107において、図５に示すタイミング図のような垂直同期信号のぶれに伴うフレームライン数の一致、不一致を検出し、一致した場合には入力されている映像情報は図３の状態にあるものと判断し、駆動回路Ａ 0211による図６に示した“ドット反転＋フレーム交流（２フレーム完結）駆動方式”で制御する。一方、不一致の場合には入力されている映像情報は図４の状態にあるものと判断し、駆動回路Ｂ 0214による図７に示した“２ラインドット反転＋２フレーム交流（４フレーム完結）駆動方式”で制御することで常時残像（焼き付き）の無い良好な表示状態を得ることができる。
【００３１】
次に、同じく第１の実施例の図５に示す液晶表示システムの液晶インターフェース制御部 0503の構成として、フレームメモリを搭載した場合の動作について説明する。図９にフレームメモリを用いた液晶インターフェース制御部を搭載した液晶表示システムの一例を示す。
【００３２】
図９において、ＶＴＲ 0501とその出力である映像信号情報 0502及び、液晶モジュール 0105は図５と同一である。0901はＶＴＲ 0501からの映像信号情報 0502を液晶パネルに表示するためのマルチスキャン処理制御などをフレームメモリを用いて行う液晶インターフェース制御部、0902は液晶インターフェース制御部より出力される液晶モジュール用映像信号情報を各々示す。
【００３３】
図９において、ＶＴＲ 0501がポーズ状態などにより、その出力である映像信号情報 0502にぶれを生じているような場合、液晶インターフェース制御部 0901にはぶれた状態での映像信号情報 0502が入力される。しかし、液晶インターフェース制御部 0901はフレームメモリを搭載しており、ぶれた状態の映像信号情報 0502は一旦1画面分全てフレームメモリに格納されるため、この液晶インターフェース制御部 0901の入出力間を完全非同期の状態で制御する。この場合出力である液晶モジュール用映像信号情報 0902の垂直同期信号は図９のタイミング図に示すように、ぶれの無い安定した状態となる。すなわち、交流化制御回路 0107でのフレーム周波数検出結果は常に安定した状態となり、交流駆動信号 0108としては、駆動回路Ａ 0211の出力である“ドット反転＋フレーム交流（２フレーム完結）駆動方式”が選択された状態となる。従って、液晶パネルに与えられる映像信号が、ＶＴＲ 0501からの出力そのままであると、図４に示すように定常的な直流電圧が印加され、残像（焼き付き）を発生することになる。しかし、フレームメモリを用い、一旦1画面分の映像信号を格納し、入出力を非同期制御する液晶表示システムでは、液晶パネルに印加する直流電圧は分散され、残像（焼き付き）は発生しない。
【００３４】
図１０にフレームメモリを用いた液晶表示システムでの直流電圧分散の原理を示す。図１０において、フレームメモリとしては、２フレーム分（フレームメモリＡ、Ｂ）備え、片方のメモリにＶＴＲ 0501からの映像信号を書き込んでいる間は、もう片方のメモリから映像信号を読み出して、液晶モジュール 0105へ出力する。一般的にフレームメモリは安定した表示を行うために、液晶モジュール 0105への読出し動作を優先する。従って、図１０に示すように、ＶＴＲ 0501からの入力映像データは読出しのタイミングに合わせて書き込むメモリＡ、Ｂを切替えるため、1画面分の映像データが２つのメモリに分割して格納される。また、この分割して格納される1画面分の表示データは、入出力フレーム周波数の差によって毎フレーム格納位置がずれる。
【００３５】
図１１に図９及び、図１０に示すフレームメモリを用いた液晶表示システムによる液晶パネル 0112への印加電圧の様子を示す。図１１に示すように、交流駆動信号 0108はフレーム周波数検出結果が常に安定状態であるため、駆動回路Ａ 0211の出力である“ドット反転＋フレーム交流（２フレーム完結）駆動方式”が選択される。しかし、この交流駆動信号 0108が印加されるデジタル映像信号 0104は、図１０に示すように、特定位置の画素に注目すると、毎フレーム異なるため（すなわち、残像（焼き付き）が発生する状態である隣接フレーム間で異なり、２フレーム毎に同一データとなる状態が発生しない）、定常的な直流電圧の印加が発生せず分散された状態となるため、残像（焼き付き）は発生しない。
【００３６】
上記実施例では、ＶＴＲ 0501のポーズ状態において、１ラインのぶれが毎フレーム発生した際の残像（焼き付き）回避方法について述べた。しかし、実際のぶれは毎フレーム発生するとは限らず、２フレーム、３フレーム、Ｎフレーム毎に発生することが考えられる。
【００３７】
図１２に２フレーム毎にぶれが発生した際の液晶パネル 0112への印加電圧の様子を示す。図１２に示すように、２フレーム毎にぶれが発生する場合においても、２フレーム毎に直流電圧はキャンセルされ、定常的な直流電圧の印加は発生しない。本例の場合、図８の１ラインのぶれが発生する例に対し、４フレーム毎の第２フレームと、第３フレームの液晶パネル印加信号が逆転した状態である。
【００３８】
図１３に図１２に示した２フレーム毎にぶれが発生する場合に“ドット反転＋フレーム交流（２フレーム完結）駆動方式”を適用した際の液晶パネル 0112への印加電圧の様子を示す。図１３において、液晶パネルに印加される電圧は、２フレーム完結でキャンセルされ定常的な直流電圧の印加は発生しない。すなわち、２フレーム毎にぶれが発生するような場合には、図１２に示したような“２ラインドット反転＋２フレーム交流（４フレーム完結）駆動方式”、または、図１３に示したような“ドット反転＋フレーム交流（２フレーム完結）駆動方式”のいずれの方式においても、定常的な直流電圧の印加を回避でき、残像（焼き付き）の無い良好な表示を実現可能である。通常液晶にとって交流駆動は、毎フレーム極性を反転させるのが望ましく、同極性を連続させることはフリッカーなどの原因となるため、“ドット反転＋フレーム交流（2フレーム完結）駆動方式”を採用する。
【００３９】
従って、本例の場合、いずれの交流化駆動方式においても、残像（焼き付き）は回避可能であるが、その他の表示性能への影響を考慮した場合、“ドット反転＋フレーム交流（２フレーム完結）駆動方式”での駆動が望ましい。この制御を実現するためには、図２に示したフレーム内ライン数比較制御部 0203において、隣接する２つのフレーム間のライン数を比較するだけでなく、離れたフレームに対する比較判定を行うことで実現可能である。
【００４０】
図１４に本制御を実現する交流化制御回路の概略構成図を示す。図１４において、1401は垂直同期信号 0201任意フレーム間のフレームライン数を検出し、その一致、不一致を判定するフレームライン数比較制御部、1402はフレームライン数検出制御部 1401に内包するフレームライン数検出制御部、1403はフレームライン数検出制御部 1402から出力されるフレームライン数検出結果、1404はフレームライン数の検出周期を決めるフレームライン数検出周期設定値、1405はフレームライン数検出周期設定値 1404に対応したフレームライン数検出周期を求めるライン数検出周期制御部、1406はライン数検出周期制御部 1405より出力される、フレームライン数検出周期毎のフレームライン数取り込み信号、1407はフレームライン数検出結果 1403をフレームライン数検出周期毎に取り込み保持するラッチ回路部１、1408はラッチ回路部１ 1407により保持されたフレームライン数検出結果、1409は保持されたフレームライン数検出結果 1408をフレームライン数検出周期だけ遅延させて保持するラッチ回路部２、1410はラッチ回路部２ 1409により保持されたフレームライン数検出結果、1411は２つのフレームライン数検出結果 1408、1410の比較を行う比較回路部、1412は比較回路部 1411による比較結果を各々示す。また、その他の機能については、図２に示したものと同一である。
【００４１】
まず、ライン数検出周期設定値 1404によってラッチ回路部１ 1407及び、ラッチ回路部２ 1409に取り込むフレームライン数検出結果 1403、1408のフレーム周期を設定する。ライン数検出周期制御部 1405では、このライン数検出周期設定値 1404に従ったフレーム周期毎に検出ライン数取り込み信号 1406を出力する。従って、ラッチ回路部１ 1407はライン数検出周期設定値 1404毎の周期でフレームライン数 1403を取り込み、ラッチ回路部２ 1409は同じくライン数検出周期設定値 1404毎の周期でフレームライン数 1408を取り込む。すなわち、２つのフレームライン数検出結果 1408、1410の間は、フレームライン数検出周期設定値 1404に従った間隔となる。この周期間隔でのフレームライン数の比較を比較回路部 1409で行う。
【００４２】
【表１】

【００４３】
に図１４の交流化制御回路によるアルゴリズムの一例を示す。表１では、入力映像信号のぶれ発生周期が１フレーム毎及び、２フレーム毎について示したものである。まず１フレーム毎のぶれ発生の場合、フレームライン数検出周期設定値が“１”の場合において、いずれの隣接フレーム間においても入力映像データに対するフレームライン数が不一致（ＡｔｏＢもしくは、ＢｔｏＡ）となる。従って、この時点で入力映像信号のぶれが１フレーム毎（毎フレーム）に発生していると判断可能である。次に、２フレーム毎のぶれ発生の場合、まずフレームライン数検出周期設定値が“１”の場合において、隣接フレーム間で入力映像データに対するフレームライン数が一致の場合（ＡｔｏＡもしくは、ＢｔｏＢ）と、不一致の場合（ＡｔｏＢもしくは、ＢｔｏＡ）の両ケースがある。このように、一致と不一致が混在の場合にはぶれ周期が更に大きいものと判断し、ライン数検出周期設定値 1404の値を＋１加算する。すなわち、ライン数検出周期設定値が“２”となり、１フレームおきの比較となる。この場合、いずれの比較においても不一致（ＡｔｏＢもしくは、ＢｔｏＡ）となり、この時点で入力映像信号のぶれが２フレーム毎に発生していると判断可能である。これにより、入力映像信号のぶれ周期に合わせて、最適な交流化駆動を行うことが可能である。表１では、映像信号のぶれ発生周期として１及び、２フレームのみについて記述したが、本方式によれば任意のＮフレーム毎のぶれに対し、ライン数検出周期設定値を順次加算しながら比較することでその周期を検出し、最適な交流化駆動を行うことが可能である。
【００４４】
更に、ぶれは１ラインとは限らず、Ｎラインのぶれが発生する場合、また、常にランダムなぶれが発生する場合などが考えられる。Ｎラインのぶれに対しては、比較する２フレームの各ライン数の時間的な隔たりだけであり、特定の位置の画素に注目すれば上記実施例と同じ状態となるため、同じ処理で対処可能である。
【００４５】
一方、常にランダムなぶれに対しても、図９に示したフレームメモリを用いたシステムの場合と同様、液晶パネルに印加される直流電圧は分散されることとなるため、定常的な直流電圧の印加は無く、残像（焼き付き）は発生しない。
【００４６】
図１５は本発明技術による液晶駆動制御方法を用いた液晶表示システムの第２の実施例を示す構成図である。本実施例では入力映像信号として、第１の実施例に示したＶＴＲ、ＴＶ放送などのインターレース形式の信号を想定したものである。ドライバー制御回路部 0106を有する液晶モジュール 0105は第1の実施例で説明したものと同じである。インターレース形式の映像信号を液晶パネル 0112に表示するために、映像処理回路部 0103内部で、ノンインターレース化処理が必要となる。
【００４７】
図１５において、1501は入力されたアナログ映像信号をデジタル映像信号に変換するＡ／Ｄ変換処理回路部、1502はＡ／Ｄ変換処理回路部 1501でのサンプリングクロックを生成するＰＬＬ回路部、1503はサンプリングクロック、1504はデジタル化されたインターレース形式映像信号、1505はインターレース形式の映像信号をノンインターレース形式に変換する２ライン走査処理回路、1506は１ライン遅延した映像信号を生成するラインメモリ、1507はラインメモリ 1506に対するライト／リードデータ、1508は２ライン走査処理回路 1505より出力されるノンインターレース形式映像信号、1509は液晶パネル 0112の表示エリアに合わせて映像信号の拡大・縮小処理を行うマルチスキャン処理回路部、1510はマルチスキャン処理に必要なフレームメモリ、1511はフレームメモリ 1510に対するライト／リードデータを各々示す。
【００４８】
まず、入力される映像信号 0101はインターレース形式であり、一例として１フレームが５２５ラインである形式（以下、５２５Ｉ形式と称す）について述べる。
【００４９】
入力される映像信号 0101は偶数フィールドと、奇数フィールドが交互に入力される。各フィールドデータは各々、偶数ライン、奇数ラインのデータに分離されている。これをＡ／Ｄ変換処理回路部 1501で、ＰＬＬ回路部 1502からのサンプリングクロック 1503を用いて、デジタル映像信号 1504に変換し、２ライン走査処理回路 1505に入力する。２ライン走査処理回路 1505ではラインメモリ 1506との間でライト／リードデータ 1507により、ノンインターレース形式の映像信号 1508を次段のマルチスキャン処理回路 1509に出力する。マルチスキャン処理回路 1509ではフレームメモリ 1510との間でライト／リードデータ 1511により、拡大もしくは縮小されたデジタル映像信号 0104を出力する。ここで、２ライン走査処理回路 1505より出力されるノンインターレース形式の映像信号 1508について詳細に述べる。
【００５０】
図１６はインターレース形式映像信号 1504と、２ライン走査処理回路 1505及び、ラインメモリ 1506によって変換されるノンインターレース形式映像信号 1508のタイミング図を示す。図１６では一例として、奇数フィールドの入力映像信号 1504の処理について示した。
【００５１】
１ライン毎の入力映像信号 1504は入力と同時にラインメモリ 1506に書き込まれる。入力映像信号 1504の休止期間である偶数ラインにおいて、ラインメモリ 1506より前ラインで書き込んだ映像信号を読み出す。書き込みと読出しは１ライン交互に行えばよいため、ラインメモリの搭載容量は１ライン分でよい。出力映像信号 1508は入力映像信号 1504と、ラインメモリからの読出しデータ 1507を交互に出力することで、ノンインターレース形式とすることができる。偶数フィールドについても同じ処理が適用可能である。
【００５２】
図１７は図１５及び、図１６に示した２ライン走査処理回路によるノンインターレース化の表示一例を示す。図１７では説明を簡素化するために、一画面を５ライン構成とし、ライン１からライン３が低階調データ（黒データ）、ライン４、ライン５が高階調データ（白データ）の場合を示す。
【００５３】
この原映像信号（図１７左側の図）がＴＶ映像信号としてインターレース形式で図１５に示す映像処理回路 0103に入力されると（図１７中央の図）、図１６のタイミング図に従って、２ライン走査処理回路 1505でノンインターレス形式の映像信号に変換される（図１７右側の図）。この変換後偶数フレーム及び、奇数フレーム各映像信号の４ライン目に着目すると高階調データ（白データ）と、低階調データ（黒データ）がフレーム毎に繰り返される。これは、図４に示した入力映像信号と同じ状態であり、同図４に示す“ドット反転＋フレーム交流（２フレーム完結）駆動”での制御を行うと定常的な直流電圧が印加され、残像（焼き付き）が発生することになる。図１７の例では、４ライン目に横筋の残像が発生する。
【００５４】
しかし、図１５に示す本発明による交流化制御回路 0107を搭載した場合、図１７に示すような映像信号 0104が入力されると、１フレーム内のライン数は偶数フィールドで２ライン、奇数フィールドで３ラインと計測され、ライン数が異なるとの判断により、交流化駆動方式を“２ラインドット反転＋２フレーム交流（４フレーム完結）駆動”に切替える。すなわち、図８に示した入力映像信号と交流化駆動信号による液晶パネル印加電圧と同じ状態となり、定常的な直流電圧は印加されず、残像（焼き付き）の無い良好な表示が可能である。
【００５５】
つまり、ＴＶ、ＶＴＲなどの５２５Ｉ形式の映像信号も同様に、総ライン数が奇数であるため、偶数フィールド、奇数フィールドのいずれかが１ライン多く検出され、“２ラインドット反転＋２フレーム交流（４フレーム完結）駆動”に切替わり、残像（焼き付き）の無い良好な表示が可能である。
【００５６】
図１８に一般に知られているインターレス形式のＴＶ映像信号を、ノンインターレース形式に変換する際に用いられる３次元Ｉ−Ｐ変換機能を搭載した液晶表示システムの一例を示す。図１８において、1801は偶数、奇数フィールド間及び、同一フィールド内のライン間映像データを用いてインターレース形式の映像信号を、ノンインターレース形式の映像信号に変換する3次元Ｉ−Ｐ変換処理回路部、1802は3次元Ｉ−Ｐ変換処理回路部 1801に対し、映像の動き検出量などの各種パラメータ制御を行うマイコン、1803は3次元Ｉ−Ｐ変換処理回路部 1801及び、マイコン 1802間を接続するマイコンバス、1804は入力される偶数及び、奇数フィールド・インターレース形式の映像信号を格納するフィールドメモリ、1805は3次元Ｉ−Ｐ変換処理回路部 1801及び、フィールドメモリ 1804間で読み書きされる偶数及び、奇数フィールド・インターレース形式の映像信号を各々示す。
【００５７】
図１９に3次元Ｉ−Ｐ変換処理回路の基本動作図を示す。図１８、図１９において、奇数フレーム、偶数フレーム共に制御は同じであり、例えば奇数フレームの処理においては、３フィールド分のフィールドメモリ 1804に旧奇数フィールド映像信号、偶数フィールド映像信号、新奇数フィールド映像信号を各々格納する。各々は記述の順番で隣接しているフィールドである。この３フィールド分の映像信号において、表示映像の奇数ラインは、新旧奇数フィールド間で比較を行い、一致と判断した場合には新奇数フィールドの該当奇数ラインの映像信号を表示する映像信号として出力する（ライン１及び、ライン５）。不一致と判断した場合には間の偶数フィールド内の上下ラインの映像信号を演算して該当奇数ラインの映像信号として出力する（偶数フィールドのライン２及び、ライン４より表示映像のライン３を生成）。表示映像の偶数ラインは、偶数フィールドの該当する偶数ラインの映像信号を表示映像として出力する。偶数フレームについても同様の制御を施す。ここで、一致／不一致の判定は、マイコン 1802により設定される動き検出量に依存する。奇数及び、偶数フレームのノンインターレス形式の表示映像信号において、一致と判断されたラインは同じデータとなるため、交流化駆動方式が“ドット反転＋フレーム交流（２フレーム完結）駆動”においても、図３に示す状態となるため、残像（焼き付き）は発生しない（ライン１、ライン２、ライン５）。不一致と判断された場合には、フレーム間で映像信号が異なるが、動画の場合フィールド毎に映像信号が異なるため、表示映像も毎フレーム異なった映像信号となり、図１１に示す直流電圧が分散された状態と同じため、一致の際同様に交流化駆動方式が“ドット反転＋フレーム交流（２フレーム完結）駆動”においても、残像（焼き付き）は発生しない（ライン３、ライン４）。但し、第１の実施例ＶＴＲポーズ時のぶれように、規則的な動きをする映像信号に対しては、図１９に示す奇数フレーム表示映像と、偶数フレーム表示映像が交互に液晶パネルに与えられるため、動き検出量の設定値によっては、原映像信号と、上下ライン間で演算により生成される映像信号の階調差が大きくなり、図４に示す状態となり残像（焼き付き）が発生することになる（ライン３、ライン４）。
【００５８】
従って、３次元Ｉ−Ｐ変換処理回路を搭載した場合、通常の映像信号（インターレース形式、ノンインターレース形式、静止画、動画を問わず）では、図６に示す“ドット反転＋フレーム交流（２フレーム完結）駆動”で残像（焼き付き）は発生しないが、第１の実施例ＶＴＲポーズ時のぶれように、規則的な動きをする映像信号に対しては残像（焼き付き）が発生するため、図７に示す“２ラインドット反転＋２フレーム交流（４フレーム完結）駆動”に切替える必要がある。
【００５９】
【表２】

【００６０】
に図１５に示した２ライン走査処理回路部と、図１８に示した３次元Ｉ−Ｐ変換回路部の部材コスト概算値を示す。３次元Ｉ−Ｐ変換回路方式では、不規則な動きをするインターレース形式の映像信号を、図６に示す“ドット反転＋フレーム交流（２フレーム完結）駆動”を用いて残像（焼き付き）の無い良好な表示が行えるという利点はあるが、部材コストでは、２ライン走査処理回路方式の約３倍を必要とする。
【００６１】
図２０は本発明技術による液晶駆動制御方法を用いた液晶表示システムの第３の実施例を示す構成図である。本実施例では図２に示す２つの駆動方式（駆動回路Ａ 0211及び、駆動回路Ｂ 0213）の切換え方法について、更に拡張したものである。
【００６２】
図２０において、2001はVSYNCより成る制御信号Ｂ 0202を有効とするか、無効とするかを制御する制御Ｂ信号イネーブル制御部、2002は制御Ｂ信号イネーブル制御部 2001より出力される制御Ｂイネーブル信号、2003はフレームライン数検出制御部 0203より出力される制御信号Ａもしくは、制御信号Ｂを選択するセレクタ回路、2004はセレクタ回路2003より出力される駆動回路Ａ 0211もしくは、駆動回路Ｂ 0213の選択信号を各々示す。
【００６３】
制御Ｂ信号イネーブル制御部 2001は入力垂直同期信号（ＶＳＹＮＣ） 0201及び、入力水平同期信号（ＨＳＹＮＣ） 0202の状態によって、入力垂直同期信号（ＶＳＹＮＣ） 0201からなる制御信号Ｂの選択を決定する制御Ｂイネーブル信号 2002の状態を決める。すなわち、正常に入力垂直同期信号（ＶＳＹＮＣ） 0201及び、入力水平同期信号（ＨＳＹＮＣ） 0202が入力されている場合には、制御信号Ａ 0209を選択し、そうでない場合には制御信号Ｂ 0201を選択する。
【００６４】
図２１に制御Ｂイネーブル信号 2002の動作タイミング図を示す。図２１において、入力垂直同期信号（ＶＳＹＮＣ） 0201のパルスを起点として、入力水平同期信号（ＨＳＹＮＣ） 0202をカウンタでカウントし、入力垂直同期信号（ＶＳＹＮＣ） 0201の立下り時のカウンタ値をチェックし、カウンタ値が規定範囲内であれば通常の同期信号が入力されているものと判断し、制御信号Ａ 0209を選択し、第1の実施例で述べたフレームライン数検出制御による交流駆動切換え制御を行う。規定範囲外であれば、通常の同期信号は入力されてなく、入力垂直同期信号（ＶＳＹＮＣ） 0201より成る制御信号Ｂ 0201は駆動回路Ａ 0211もしくは、駆動回路Ｂ 0213いずれかの選択信号として機能する。
【００６５】
【表３】

【００６６】
に規定範囲の一例を示す。表3では、解像度がＸＧＡもしくはＳＸＧＡについて示してあり、各々のライン数が約８００ライン及び、約１１００ラインである。そこで、制御信号Ｂ 0201のイネーブル条件としてはこれらを十分満足する範囲を外れた場合として、５００ライン〜２０００ラインを外れた場合に有効となるようにした。
【００６７】
従って、図２１においてパターン１では、入力垂直同期信号（ＶＳＹＮＣ） 0201の立下り時のカウント値ｎがこの規定範囲内となり、通常の同期信号が入力されているものと判断し、制御信号Ａ 0209を選択して第1の実施例に示したフレームライン比較制御による交流化駆動切換え制御を行う。パターン２では入力垂直同期信号（ＶＳＹＮＣ） 0201が常時“Ｌ”レベルの場合である。この場合カウンタは常時クリア状態となる。更に、カウンタ値をチェックする入力垂直同期信号（ＶＳＹＮＣ） 0201の立下りエッジが無いため、チェック結果は常時初期値のゼロである（ここで、カウンタのチェック値の初期値はゼロと規定する）。従って、表３の条件範囲外となり、制御Ｂイネーブル信号 2002は記入力垂直同期信号（ＶＳＹＮＣ） 0201から成る制御信号Ｂを選択する。この信号が“Ｌ”レベルであるため、駆動回路Ａ 0211を選択することになる。
【００６８】
同様にパターン３ではカウンタはクリアされずフリーラン状態となりまた、カウンタ値をチェックする入力垂直同期信号（ＶＳＹＮＣ） 0201の立下りエッジが無いため、チェック結果は常時初期値のゼロである。従って、表３の条件範囲外となり、制御Ｂイネーブル信号 2002は記入力垂直同期信号（ＶＳＹＮＣ） 0201から成る制御信号Ｂを選択する。この信号が“Ｈ”レベルであるため、駆動回路Ｂ 0213を選択することになる。
【００６９】
以上のように本実施例によれば、入力垂直同期信号（ＶＳＹＮＣ） 0201及び、入力水平同期信号（ＨＳＹＮＣ） 0202の機能を兼用化することにより、2種類の交流化切換え制御を持たせることが可能である。
【００７０】
本実施例を適用した液晶表示システムの一例としては、図１、図１５及び、図１８に示した液晶表示システム 0102の映像処理回路 0103と液晶モジュール 0105間のデジタル映像信号 0104のインターフェース仕様として、汎用性のあるＬＶＤＳを採用することが可能である。この場合、入力垂直同期信号（ＶＳＹＮＣ） 0201及び、入力水平同期信号（ＨＳＹＮＣ） 0202が通常の同期信号として動作する場合には、交流化駆動はフレームライン数比較制御による液晶モジュール側の自動制御となる。
【００７１】
また、液晶モジュール 0105内のドライバー制御回路 0106を入力垂直同期信号（ＶＳＹＮＣ） 0201及び、入力水平同期信号（ＨＳＹＮＣ） 0202を用いず、表示有効期間信号のみで制御可能とすれば、入力垂直同期信号（ＶＳＹＮＣ） 0201及び、入力水平同期信号（ＨＳＹＮＣ） 0202は交流化駆動選択信号とすることができ、交流化駆動を表示システム側から任意に制御することが可能である。
【００７２】
以上、本発明によれば、あらゆる形態の映像信号に対し、入力される映像データを加工することなくまた、3次元Ｉ−Ｐ変換などの高価な機能を搭載することなく残像（焼き付き）の無い良好な表示を実現することが可能である。また、残像（焼き付き）の無い良好な表示を実現するための交流化駆動切換え制御手段を、液晶モジュール側単独での制御もしくは、システム全体での制御を併設することができ、その際のシステムがわ映像処理回路部と、液晶モジュールのインターフェースを汎用性のあるものとすることが可能である。
【００７３】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００７４】
すなわち、入力される映像信号の形態がインターレス形式、ノンインターレース形式また、動画、静止画に係わらず、あらゆる形態の入力映像信号に対し、その映像信号自体を加工するなどして再現性を損ねることなく、残像（焼き付き）の無い良好な表示状態を得ることができるという効果が得られる。
【００７５】
更に、インターレース形式の映像信号をノンインターレース形式の映像信号に変換する際に、3次元Ｉ−Ｐ変換機能など高価な部品を必要とする回路を必要とせず、偶数、奇数の各フィールド内でラインの2度読みを行う単純な回路に対し、、残像（焼き付き）の無い良好な表示状態を得ることができるため、コストが大幅に低減できるという効果が得られる。
【００７６】
更に、本発明による交流化駆動方式の切換え手段として、液晶モジュール単体での制御に加え、映像処理装置側であるシステムによる制御の併用を、ＬＶＤＳなど汎用性のあるインターフェースのみで実現できるため、製品毎の要求仕様に合わせて広い製品範囲に対する適用ができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明技術を用いた液晶表示システム第１の実施例を示す構成図である。
【図２】本発明による第１の実施例に示す構成図中の交流化制御回路部の構成図である。
【図３】本発明による第１の実施例に対する映像信号が同じ場合の“ドット反転＋フレーム交流（２フレーム完結）”での液晶パネル印加電圧の概略図である。
【図４】本発明による第１の実施例に対する映像信号が１フレーム毎に異なる場合の“ドット反転＋フレーム交流（２フレーム完結）”での液晶パネル印加電圧の概略図である。
【図５】本発明による第１の実施例に対するＶＴＲを用いたシステム構成の一例を示す概略構成図である。
【図６】本発明による第１の実施例に対する“ドット反転＋フレーム交流（２フレーム完結）”の動作説明図である。
【図７】本発明による第１の実施例に対する“２ラインドット反転＋２フレーム交流（４フレーム完結）”の動作説明図である。
【図８】本発明による第１の実施例に対する映像信号が１フレーム毎に異なる場合の“２ラインドット反転＋２フレーム交流（４フレーム完結）”での液晶パネル印加電圧の概略図である。
【図９】本発明による第１の実施例に対するＶＴＲを用いたシステム構成の一例において、インターフェース制御部にフレームメモリを用いて入出力非同期化した際の概略構成図である。
【図１０】本発明による第１の実施例に対するフレームメモリを用いた液晶表示システムでの直流電圧分散動作原理図である。
【図１１】本発明による第１の実施例に対する映像信号がランダムに異なる場合の“ドット反転＋フレーム交流（２フレーム完結）”での液晶パネル印加電圧の概略図である。
【図１２】本発明による第１の実施例に対する映像信号が２フレーム毎にぶれる場合の“２ラインドット反転＋２フレーム交流（４フレーム完結）”での液晶パネル印加電圧の概略図である。
【図１３】本発明による第１の実施例に対する映像信号が２フレーム毎にぶれる場合の“ドット反転＋フレーム交流（２フレーム完結）”での液晶パネル印加電圧の概略図である。
【図１４】本発明による第１の実施例に示す構成図中の映像信号のぶれ周期を考慮した交流化制御回路部の構成図である。
【図１５】本発明技術を用いた液晶表示システム第２の実施例を示す構成図である。
【図１６】本発明による第２の実施例に対する２ライン走査処理回路により制御されるラインメモリのタイミング図である。
【図１７】本発明による第２の実施例に対する２ライン走査処理回路によるノンインターレース化表示の一例を示す。
【図１８】本発明による第２の実施例に対する一般的な３次元Ｉ−Ｐ変換機能を搭載した液晶表示システムの一構成例である。
【図１９】本発明による第２の実施例に対する一般的な３次元Ｉ−Ｐ変換機能の基本動作図である。
【図２０】本発明技術を用いた液晶表示システム第３の実施例を示す構成図である。
【図２１】本発明による第３の実施例に対する制御Ｂイネーブル信号の動作タイミング図である。
【図２２】従来技術による残像（焼き付き）防止を可能とする映像信号処理回路の一構成例である。
【符号の説明】
0101…入力映像信号 0102…液晶表示装置 0103…映像処理回路 0104…デジタル映像信号 0105…液晶モジュール 0106…ドライバー制御回路 0107…交流化制御回路部 0108…交流化駆動信号 0109…液晶ドライバー制御信号 0110…データ・ドライバー 0111…ゲート・ドライバー 0112…液晶パネル 0201…垂直同期信号 0202…水平同期信号 0203…フレームライン数比較制御部 0204…フレームライン数検出制御部 0205…フレームライン数検出結果 0206…ラッチ回路部 0207…１フレーム前フレームライン数 0208…比較回路部 0209…比較結果 0210…交流駆動信号生成部 0211…駆動回路Ａ部 0212…駆動回路Ａ出力
0213…駆動回路Ｂ部 0214…駆動回路Ｂ出力 0215…セレクタ回路部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a liquid crystal display device using a liquid crystal display element, and relates to a liquid crystal display device for preventing a steady DC voltage from being applied and obtaining a good display without image sticking (afterimage).
[0002]
[Prior art]
Conventionally, in a liquid crystal display device that displays input video information from a video signal generator, as a method for removing the DC voltage applied to the liquid crystal panel and preventing the image sticking of the liquid crystal panel, that is, afterimage display, for example, Japanese Patent Laid-Open No. Hei 09 As disclosed in Japanese Patent Application Publication No. 27934/1993, the input video signal is gamma corrected by the gamma correction circuit in accordance with the display characteristics of the liquid crystal panel and then supplied to the bipolar video signal generation circuit. The bipolar video signal generation circuit generates a positive first video signal and a negative second video signal having a predetermined amplitude, and supplies the first and second video signals to the gate circuit. In the gate circuit, the first and second video signals are switched at a constant cycle by the inversion control signal, and the selected first or second video signal is supplied to the limiter circuit. The limiter circuit limits the amplitude of the selected first and second video signals, and supplies the first or second video signal whose amplitude is limited by the limiter circuit to the liquid crystal panel via the buffer circuit.
[0003]
FIG. 22 shows an example of the configuration of a video signal processing circuit that can prevent burn-in of a liquid crystal panel disclosed in Japanese Patent Laid-Open No. 09-27934. In the figure, 2201 is an input video signal, 2202 is a clamp circuit unit, 2203 is a gamma correction circuit unit, 2204 is a bipolar video signal generation unit, 2205 is a gate circuit unit, 2206 is a polarity inversion control signal, 2207 is a limiter circuit unit, Reference numeral 2208 denotes a buffer circuit unit. Since one normal video processing circuit is required for each primary color signal, a total of three circuits are required, but only one circuit will be described for the sake of explanation.
[0004]
The primary color signal is pedestal clamped at a predetermined potential by a clamp circuit 2202. Next, each primary color signal in which the pedestal potential is adjusted to a predetermined potential is input to the gamma correction circuit 2203. The gamma-corrected video signal is output to the bipolar video signal generation circuit 2204, where positive and negative video signals are created. The bipolar video signal generation circuit 2204 includes a gain adjustment circuit that simultaneously adjusts the amplitude of each primary color signal, a brightness adjustment circuit that changes the relative voltage of the positive and negative pedestal levels of each primary color signal, and circuit variations and liquid crystal In order to adjust the white balance of the panel, for example, an adjustment circuit for individually adjusting the gains of the R and B signals and the brightness for the G signal of the primary color signal is incorporated. The positive and negative video signals are supplied to the gate circuit 2205. The gate circuit 2205 alternately extracts positive or negative video signals for each field or at an integer multiple of the horizontal period by the polarity inversion control signal 2206. . The output video signal from the gate circuit 2205 is subjected to limiter control by the limiter circuit 2207, and the output video signal subjected to the limiter control is output with low impedance through the buffer circuit 2208 so that the load circuit can be sufficiently driven.
[0005]
Thus, by applying a limiter at the final output unit with the average voltage of the AC inverted video signal as a reference, the video signal center voltage can be reduced to 1/2 of the power supply voltage without depending on the power supply voltage of the video signal processing circuit unit. By limiting the positive and negative video signals symmetrically around the average voltage of the video signal without restricting the various gains and limiting the brightness adjustment range, the contrast and burn-in of the liquid crystal panel ( An ideal limiter operation with no afterimage is possible.
[0006]
[Problems to be solved by the invention]
However, in the prior art, when the video signals at a constant cycle interval (for example, a frame cycle) are close, the average voltage is almost equal, and even if the portion exceeding the limit value is sliced, the positive and negative video signals are made symmetrical. Although the input video signal can be reproduced almost faithfully, there is a problem that the input video signal cannot be reproduced when the gradations are extremely different (for example, white data and black data).
[0007]
Furthermore, there is a problem that it is necessary to obtain an average voltage for positive and negative video signals in units of pixels at a constant cycle interval (for example, a frame cycle), and a circuit capable of high-speed operation is required.
[0008]
An object of the present invention is to provide a liquid crystal display device with a good display state in which an afterimage (burn-in) does not occur by preventing a steady DC voltage from being applied to the liquid crystal panel, particularly in an environment where different video data is input every frame. An object of the present invention is to provide a liquid crystal display device for obtaining the above.
[0009]
Another object of the present invention is to provide a liquid crystal display device that does not generate an afterimage without using expensive components in the liquid crystal display device.
[0010]
Another object of the present invention is to provide a liquid crystal display device capable of obtaining a good display without generating an afterimage even when paused during reproduction of moving image data supplied from an external device such as a VTR. Is to provide.
[0011]
[Means for Solving the Problems]
That is, according to the present invention, in a liquid crystal display device, the state of video information input from a video signal source such as television broadcasting, video playback, or a personal computer is detected, a comparison result of the video information for an arbitrary interval is obtained, and AC drive signal control that disperses this steady DC voltage and prevents the occurrence of afterimage (burn-in) of the liquid crystal panel when the comparison result is determined that a normal DC voltage is applied. Is to do.
[0012]
As the input video information to be compared, for example, the number of lines in each frame can be considered as an example. That is, it is known that when the pause function is operated while moving image data supplied from a VTR or the like is displayed, the length of the video information repeats for each frame. When the number of lines is different, the display data of a specific line is different between adjacent frames and matches every two frames. On the other hand, when the alternating current of the liquid crystal is the dot inversion frame alternating current drive, a steady DC voltage is applied to the liquid crystal panel. Drive control is performed.
[0013]
That is, in a liquid crystal display device that displays input video information from a video signal generator on a liquid crystal panel, past input video information is displayed. The number of vertical lines in one frame Current input video information Number of vertical lines in one frame Compare That A comparison circuit that determines whether there is a difference, a first drive circuit that outputs an alternating signal of a first period to prevent application of a DC voltage to the liquid crystal panel, and a first drive circuit that is different from the first drive circuit. 2 Periodic A second drive circuit that outputs an alternating signal, and the first period alternating signal output from each of the first drive circuit and the second drive circuit according to the comparison result of the comparison circuit And a selection circuit that selects and outputs either of the alternating signals having the second period.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.
[0015]
In FIG. 1, 0101 is an input video signal from a personal computer (hereinafter referred to as PC), a television broadcast (hereinafter referred to as TV), a video tape recorder (hereinafter referred to as VTR), and 0102 is an input video signal. A liquid crystal display device for displaying the image 0103 is a video processing that takes the input video signal 0101 and performs video format conversion, image quality adjustment such as contrast and brightness, analog-digital conversion, color number conversion, display size conversion, etc. 0104 is a digital video signal that has undergone various processing by the video processing circuit 0103, 0105 is a liquid crystal module that receives the digital video signal, and 0106 is a driver control circuit unit that is provided in the liquid crystal module 0105 and generates display timing , 0107 is provided in the driver control circuit 0106, and the AC control circuit unit for converting the liquid crystal panel 0112 to AC, and 0108 is AC control AC drive signal output from the road unit 0107, 0109 LCD driver control signals except the AC drive signals 0108, 0110 data driver 0111 gate driver, 0112 respectively indicate a liquid crystal panel.
[0016]
The overall operation of the first embodiment according to the present invention will be described below with reference to FIG.
[0017]
First, the video processing circuit unit 0103 in the liquid crystal display device 0102 takes in an input video signal 0101 from a PC, TV, VTR, or the like. The video processing circuit unit 0103 performs various processes on the captured input video signal 0101. As an example of processing content, first, convert analog input video signal to digital video signal, convert interlaced video signal to non-interlaced format, enlargement process according to display size of LCD panel 0112, and improve contrast ratio For example, tone correction for color gradation conversion processing and color number conversion processing for multi-gradation display can be considered. The digital video signal 0104 subjected to the video processing is input to a driver control circuit 0106 in the liquid crystal module 0105, converted to a timing required for the data driver 0110 and the gate driver 0111, and a control signal is generated and output. The driver control circuit unit 0106 includes an AC control circuit unit 0107 necessary for AC conversion of the liquid crystal panel 0112 and other control units. The data driver 0110 outputs display data and timing signal 0109, and the gate driver 0111 outputs a control signal including the AC drive signal 0108 output from the AC control circuit unit 0107. Here, the AC drive signal 0108 detects the state of the digital video signal 0104, applies a steady DC voltage to the liquid crystal panel 0112, and outputs a drive signal that does not cause an afterimage (burn-in).
[0018]
FIG. 2 shows a configuration for detecting the state of the digital video signal 0104 and controlling the operation of the alternating drive signal 0108. In other words, the AC control circuit unit 0107 constantly detects the number of lines in one input frame, and AC driving is performed so that a steady DC voltage is not applied to the liquid crystal panel 0112 according to the comparison result between adjacent frames. It controls the signal 0108.
[0019]
In FIG. 2, 0201 is a vertical synchronizing signal included in the digital video signal 0101, 0202 is also a horizontal synchronizing signal, 0203 is a number of frame lines for detecting the number of lines of the vertical synchronizing signal between adjacent frames, and determining the coincidence or inconsistency. The comparison control unit, 0204 is the frame line number detection control unit included in the frame line number

detection control unit

0203, 0205 is the frame line number detection result output from the frame line number detection control unit 0204, and 0206 is the frame line number detection result. 0207 is the number of frame lines one frame before the output of the

latch circuit unit

0206, 0208 is the comparison circuit unit between the frame line number detection result 0205 and the number of frame lines one frame before 0207, and 0209 is the comparison It is a comparison result by the circuit unit 0208.
[0020]
0210 is an AC drive signal generation unit that generates an

AC drive signal

0108, 0211 is provided in the AC drive signal generation unit 0210, a drive circuit A unit that generates a first timing signal of the

drive signal

0108, and 0212 Drive circuit A output as an output, 0213 is a drive circuit B section for generating another timing signal, 0214 is a drive circuit B output as an output thereof, 0215 is a drive circuit A output 0212 or a drive circuit according to the comparison result 0209 A selector circuit unit (selection circuit) for selecting one of the B outputs 0214 is shown.
[0021]
The frame line number detection control unit (line number detection circuit) 0204 counts the number of clocks between adjacent vertical synchronization signals 0201 using the horizontal synchronization signal 0202 as a clock. The count result 0205 of the horizontal synchronization signal 0202 in one frame period is output to the comparison circuit unit 0208 and held by the latch circuit 0206 after being delayed by one frame. Therefore, the frame line number comparison circuit unit 0208 compares the frame line number detection result 0205 for the current frame with the output data 0207 of the latch circuit unit 0206 which is the number of frame lines one frame before the current frame. As a result of the comparison, when it is determined that the number of frame lines of the current frame and the previous frame is the same, the output AC drive signal 0211 from the drive circuit A 0211 is determined. The selector circuit unit 0215 selects the output AC drive signal 0214 from the output and outputs it to the liquid crystal panel 0112 as the AC drive signal 0108. In this embodiment, in the comparison result of the number of frame lines, in the case of coincidence, no steady DC voltage is applied to the liquid crystal panel 0112, and the output 0212 of the drive circuit A 0211 which is a normal AC drive signal is selected. If there is a mismatch, a steady DC voltage may be applied. Therefore, the output 0214 of the drive circuit B 0213, which is an AC drive signal that disperses the DC voltage, is selected.
[0022]
Next, one embodiment of the AC drive circuit A 0211 and the AC drive circuit B 0213 will be described together with the cause of application of a DC voltage to the liquid crystal panel. FIG. 3 is a schematic diagram of the voltage applied to the liquid crystal panel by the input video signal and the alternating drive signal. In FIG. 3, for ease of explanation, the digital video signal 0104 is considered based on a specific pixel for each frame.
[0023]
When the digital video signal 0104 for each frame (here, frame 1 to frame 4) is the same (high gradation data (white) in FIG. 3), this digital video signal 0104 is an AC drive that inverts the positive and negative polarity for each frame. When the signal 0108 is superimposed, a voltage having the same absolute value and a positive / negative polarity inverted every frame is applied to the liquid crystal panel, so that they cancel each other and no steady DC voltage is applied. Therefore, a good display with no afterimage (burn-in) is performed.
[0024]
FIG. 4 is also a schematic diagram of the voltage applied to the liquid crystal panel by the input video signal and the alternating drive signal. In this case, the input digital video signal 0104 is different for each frame and is the same every two frames (

frame

1, 3 → high gradation data (white) /

frame

2, 4 → low gradation). Data (black)). In such a digital video signal, in particular, video data supplied from a VTR or the like is repeated for each frame. More specifically, during the pause operation, the digital video signal 0104 has positive and negative polarity for each frame. When the alternating drive signal 0108 that reverses the frequency is superimposed, the effective value on the positive polarity side is larger than the effective value on the negative polarity side at a constant level, so that a steady DC voltage is applied and an afterimage (burn-in) ).
[0025]
FIG. 5 shows an example of a liquid crystal display system in which an afterimage (burn-in) occurs due to the generation of a digital video signal as shown in FIG. In FIG. 5, 0501 is a VTR which is one of video signal sources, 0502 is video signal information including a synchronization signal output from VTR 0501, and 0503 is for displaying video signal information 0502 from VTR 0501 on a liquid crystal panel. Reference numeral 0504 denotes a liquid crystal interface video signal information output from the liquid crystal interface controller.
[0026]
In FIG. 5, VTR 0501 has slightly different video signal information to be output depending on the model. For example, once the VTR 0501 is stopped, the video signal information 0502 to be output may be shaken in the vertical direction. When this blur occurs at an interval of one line for each frame, when the contrast ratio of video data between adjacent lines is large (for example, white and black boundary portions in the horizontal direction), attention is paid to specific pixels at the boundary portions. The high gradation (white) and the low gradation (black) are repeated for each frame. This information is input to the liquid crystal interface controller 0503. The liquid crystal interface control unit 0503 performs processing such as analog / digital conversion (hereinafter referred to as A / D conversion), multi-scan, and the like. When a frame memory is not used for this processing, 1 is set for each frame from the VTR 0501. Video information having blurring that occurs at line intervals is output as video signal information 0504 for the liquid crystal module while being shaken as it is, and is provided to the liquid crystal module 0105. That is, a digital video signal 0104 as shown in FIG.
[0027]
FIG. 6 shows an operation explanatory diagram for an example of the drive circuit A 0211 in the AC drive signal generation unit 0210. This driving method is a “dot inversion + frame alternating current (two frames complete) driving method” in which the voltage polarity is inverted between adjacent pixels in both the horizontal and vertical directions, and all of them are inverted between adjacent frames. In this driving method, when video signal information from a liquid crystal display system as shown in FIG. 5 is input, a steady DC voltage is applied as shown in FIG. 4 to cause an afterimage (burn-in) of the liquid crystal panel 0112. become.
[0028]
FIG. 7 shows an operation explanatory diagram for an example of the drive circuit B 0213 in the AC drive signal generation unit 0210. In this method, the polarity is inverted every two lines in the vertical direction, and the polarity is inverted every dot in the horizontal direction. Furthermore, since one line is shifted in the vertical direction for each frame, the “two-line dot inversion + two-frame alternating current (four-frame completion) driving method” has the same polarity every four frames.
[0029]
FIG. 8 shows the state of the voltage applied to the liquid crystal panel 0112 when the video signal information by the liquid crystal display system as shown in FIG.
[0030]
According to this driving method, the polarity of the alternating drive signal is inverted every two frames with respect to the input digital video signal 0104, so that the voltages applied to the liquid crystal panels cancel each other when viewed in a four-frame cycle, No steady DC voltage is applied. Therefore, a good display with no afterimage (burn-in) is performed. Here, in the liquid crystal display system as shown in FIG. 5, when there is a shake in the vertical direction and the digital video signal 0104 as shown in FIG. 4 is input, the liquid crystal display system is driven by the driving method B shown in FIG. For example, the liquid crystal panel 0112 can realize a good display without an afterimage (burn-in). That is, the AC control circuit 0107 shown in FIG. 2 detects the coincidence / mismatch of the number of frame lines due to the fluctuation of the vertical synchronization signal as shown in the timing diagram of FIG. The information is determined to be in the state of FIG. 3, and is controlled by the “dot inversion + frame alternating current (two frames complete) drive method” shown in FIG. 6 by the drive circuit A 0211. On the other hand, if they do not match, it is determined that the input video information is in the state of FIG. 4, and the “2-line dot inversion + 2-frame alternating current (4-frame complete) driving method shown in FIG. By controlling with “,” a good display state without any afterimage (burn-in) can be obtained.
[0031]
Next, the operation when a frame memory is mounted as the configuration of the liquid crystal interface control unit 0503 of the liquid crystal display system shown in FIG. 5 of the first embodiment will be described. FIG. 9 shows an example of a liquid crystal display system equipped with a liquid crystal interface controller using a frame memory.
[0032]
In FIG. 9, VTR 0501, video signal information 0502 as an output thereof, and liquid crystal module 0105 are the same as those in FIG. 0901 is a liquid crystal interface control unit that uses a frame memory for multi-scan processing control for displaying video signal information 0502 from the VTR 0501 on the liquid crystal panel, and 0902 is a liquid crystal module video signal output from the liquid crystal interface control unit. Each information is shown.
[0033]
In FIG. 9, when the video signal information 0502 that is the output of the VTR 0501 is blurred due to a pause state or the like, the video signal information 0502 in the blurred state is input to the liquid crystal interface control unit 0901. . However, the liquid crystal interface control unit 0901 has a frame memory, and the video signal information 0502 in a blurred state is temporarily stored in the frame memory for one screen. Control in an asynchronous state. In this case, the vertical synchronizing signal of the video signal information 0902 for the liquid crystal module, which is an output, is in a stable state without shaking as shown in the timing chart of FIG. That is, the frame frequency detection result in the AC conversion control circuit 0107 is always in a stable state, and the AC drive signal 0108 is “dot inversion + frame AC (2-frame complete) drive system” which is the output of the drive circuit A 0211. It will be in the selected state. Therefore, if the video signal supplied to the liquid crystal panel is the output from the VTR 0501 as it is, a steady DC voltage is applied as shown in FIG. 4 to generate an afterimage (burn-in). However, in a liquid crystal display system that uses a frame memory to temporarily store a video signal for one screen and controls input / output asynchronously, the DC voltage applied to the liquid crystal panel is dispersed and no afterimage (burn-in) occurs.
[0034]
FIG. 10 shows the principle of DC voltage dispersion in a liquid crystal display system using a frame memory. In FIG. 10, the frame memory includes two frames (frame memories A and B). While the video signal from the VTR 0501 is being written to one memory, the video signal is read from the other memory and the liquid crystal Output to module 0105. In general, the frame memory gives priority to the reading operation to the liquid crystal module 0105 in order to perform stable display. Therefore, as shown in FIG. 10, since the input video data from the VTR 0501 is switched between the memories A and B to be written in accordance with the read timing, the video data for one screen is divided and stored in two memories. In addition, the display data for one screen stored in a divided manner shifts the storage position of each frame due to the difference in input / output frame frequency.
[0035]
FIG. 11 shows the state of the voltage applied to the liquid crystal panel 0112 by the liquid crystal display system using the frame memory shown in FIG. 9 and FIG. As shown in FIG. 11, since the frame frequency detection result of the AC drive signal 0108 is always in a stable state, the “dot inversion + frame AC (2-frame complete) drive method” output from the drive circuit A 0211 is selected. . However, the digital video signal 0104 to which the AC drive signal 0108 is applied differs from frame to frame when the pixel at a specific position is focused as shown in FIG. 10 (that is, an adjacent state in which an afterimage (burn-in) occurs). Since there is no difference between frames and the same data does not occur every two frames), a steady DC voltage is not applied and the state is dispersed, so no afterimage (burn-in) occurs.
[0036]
In the above embodiment, a method for avoiding an afterimage (burn-in) when a blurring of one line occurs every frame in the pause state of the VTR 0501 has been described. However, actual blurring does not always occur every frame, but may occur every 2 frames, 3 frames, and N frames.
[0037]
FIG. 12 shows the state of the voltage applied to the liquid crystal panel 0112 when blurring occurs every two frames. As shown in FIG. 12, even when blurring occurs every two frames, the DC voltage is canceled every two frames and no steady DC voltage is applied. In the case of this example, the liquid crystal panel application signals of the second frame and the third frame every four frames are reversed with respect to the example in which the blur of one line in FIG. 8 occurs.
[0038]
FIG. 13 shows the state of the voltage applied to the liquid crystal panel 0112 when the “dot inversion + frame alternating current (two-frame completion) driving method” is applied when blurring occurs every two frames shown in FIG. In FIG. 13, the voltage applied to the liquid crystal panel is canceled when two frames are completed, and no steady DC voltage is applied. That is, when blurring occurs every two frames, the “two-line dot inversion + two-frame alternating current (four-frame completion) driving method” as shown in FIG. 12 or “ In any of the “dot inversion + frame AC (2-frame complete) driving method”, it is possible to avoid the application of a steady DC voltage and to realize a good display without an afterimage (burn-in). In general, for AC liquid crystal, it is desirable to reverse the polarity of each frame for AC driving, and the continuation of the same polarity causes flicker or the like, so the “dot inversion + frame AC (two frames complete) driving method” is adopted.
[0039]
Therefore, in the case of this example, afterimage (burn-in) can be avoided in any of the AC drive systems, but when the influence on other display performance is taken into consideration, “dot inversion + frame AC (2 frames complete) Driving in the “driving system” is desirable. In order to realize this control, the intra-frame line number comparison control unit 0203 shown in FIG. 2 not only compares the number of lines between two adjacent frames, but also makes a comparison determination for distant frames. It is feasible.
[0040]
FIG. 14 shows a schematic configuration diagram of an AC control circuit for realizing this control. In FIG. 14, reference numeral 1401 denotes a vertical synchronization signal 0201, which detects the number of frame lines between arbitrary frames and determines the match / mismatch, and 1402 denotes the number of frame lines included in the frame line number detection control unit 1401. 1403 is the detection result of the frame line number output from the frame line number detection control unit 1402, 1404 is the frame line number detection cycle setting value that determines the detection cycle of the frame line number, and 1405 is the frame line number detection cycle setting value. The line number detection cycle control unit for obtaining the frame line number detection cycle corresponding to 1404, 1406 is the frame number detection signal output from the line number detection cycle control unit 1405, and 1407 is the number of frame lines.

Latch circuit units

1 and 1408 for fetching and holding the detection result 1403 every frame line number detection cycle are latch circuits. 1 Frame line number detection result held by 1407, 1409 is held frame line number detection result 1408 is held by delaying the frame line number detection period, and latch circuit unit 2 and 1410 are held by latch circuit unit 2 1409 The frame line number detection result, 1411 indicates a comparison circuit unit for comparing two frame line number detection results 1408 and 1410, and 1412 indicates a comparison result by the comparison circuit unit 1411. Other functions are the same as those shown in FIG.
[0041]
First, the frame period of the frame line number detection results 1403 and 1408 to be taken into the latch circuit unit 1 1407 and the latch circuit unit 2 1409 is set by the line number detection cycle setting value 1404. The line number detection cycle control unit 1405 outputs a detection line number capture signal 1406 for each frame cycle according to the line number detection cycle set value 1404. Accordingly, the latch circuit unit 1 1407 captures the frame line number 1403 at a cycle of each line number detection cycle setting value 1404, and the latch circuit unit 2 1409 captures the frame line number 1408 at a cycle of the line number detection cycle setting value 1404. . That is, the interval between the two frame line number detection results 1408 and 1410 is an interval according to the frame line number detection cycle setting value 1404. The comparison circuit unit 1409 compares the number of frame lines at this periodic interval.
[0042]
[Table 1]

[0043]
FIG. 14 shows an example of an algorithm by the AC control circuit of FIG. Table 1 shows the blur generation period of the input video signal for each frame and every two frames. First, in the case of occurrence of blur for each frame, when the frame line number detection cycle setting value is “1”, the number of frame lines for input video data is inconsistent (AtoB or BtoA) between any adjacent frames. Therefore, at this time, it can be determined that the fluctuation of the input video signal occurs every frame (every frame). Next, in the case of occurrence of blur every two frames, first, when the frame line number detection cycle setting value is “1”, the number of frame lines for the input video data matches between adjacent frames (AtoA or BtoB). There are both cases of mismatch (AtoB or BtoA). In this way, when coincidence and non-coincidence are mixed, it is determined that the blurring cycle is longer, and the value of the line number detection cycle setting value 1404 is incremented by +1. That is, the line number detection cycle setting value is “2”, which is a comparison every other frame. In this case, in any comparison, there is a mismatch (AtoB or BtoA), and it can be determined that the blurring of the input video signal occurs at every two frames at this time. As a result, it is possible to perform optimal alternating drive in accordance with the blurring cycle of the input video signal. In Table 1, only 1 and 2 frames are described as the video signal blur generation cycle. However, according to this method, the line number detection cycle setting value is sequentially added to the blur every N frames. Thus, it is possible to detect the cycle and perform optimum AC driving.
[0044]
Further, the blur is not limited to one line, and there may be a case where a blur of the N line occurs or a random blur always occurs. For N line blurring, there is only a temporal separation of the number of lines in the two frames to be compared. If attention is paid to a pixel at a specific position, the same state as in the above embodiment can be obtained, so the same processing can be used. It is.
[0045]
On the other hand, since the DC voltage applied to the liquid crystal panel is dispersed even in the case of always random fluctuations, as in the case of the system using the frame memory shown in FIG. There is no application, and no afterimage (burn-in) occurs.
[0046]
FIG. 15 is a block diagram showing a second embodiment of a liquid crystal display system using a liquid crystal drive control method according to the present invention. In this embodiment, as an input video signal, an interlace format signal such as the VTR and TV broadcast shown in the first embodiment is assumed. The liquid crystal module 0105 having the driver control circuit unit 0106 is the same as that described in the first embodiment. In order to display an interlaced video signal on the liquid crystal panel 0112, non-interlace processing is required in the video processing circuit unit 0103.
[0047]
In FIG. 15, 1501 is an A / D conversion processing circuit unit that converts an input analog video signal into a digital video signal, 1502 is a PLL circuit unit that generates a sampling clock in the A / D conversion processing circuit unit 1501, and 1503 is Sampling clock, 1504 is a digitized interlaced video signal, 1505 is a two-line scanning processing circuit that converts an interlaced video signal into a non-interlaced format, 1506 is a line memory that generates a video signal delayed by one line, and 1507 is Write / read data for the line memory 1506, 1508 is a non-interlaced video signal output from the 2-line scan processing circuit 1505, 1509 is a multi-scan process that performs video signal enlargement / reduction processing according to the display area of the liquid crystal panel 0112 Circuit part, 1510 is a frame memory required for multi-scan processing, 1511 is a frame memory Shows the write / read data to the memory 1510, respectively.
[0048]
First, an input video signal 0101 is in an interlace format, and as an example, a format in which one frame is 525 lines (hereinafter referred to as a 525I format) will be described.
[0049]
In the input video signal 0101, even fields and odd fields are alternately input. Each field data is separated into even line and odd line data. This is converted into a digital video signal 1504 by the A / D conversion processing circuit unit 1501 using the sampling clock 1503 from the PLL circuit unit 1502 and input to the two-line scanning processing circuit 1505. The two-line scan processing circuit 1505 outputs a non-interlaced video signal 1508 to the next-stage multi-scan processing circuit 1509 in accordance with write / read data 1507 with the line memory 1506. The multi-scan processing circuit 1509 outputs an enlarged or reduced digital video signal 0104 to / from the frame memory 1510 using the write / read data 1511. Here, the non-interlaced video signal 1508 output from the two-line scanning processing circuit 1505 will be described in detail.
[0050]
FIG. 16 shows a timing diagram of an interlaced video signal 1504, a two-line scanning processing circuit 1505, and a non-interlaced video signal 1508 converted by the line memory 1506. FIG. 16 shows the processing of the input video signal 1504 in the odd field as an example.
[0051]
The input video signal 1504 for each line is written into the line memory 1506 simultaneously with the input. The video signal written in the previous line is read out from the line memory 1506 in the even line which is the pause period of the input video signal 1504. Since writing and reading may be performed alternately for one line, the line memory mounting capacity may be one line. The output video signal 1508 can be in a non-interlace format by alternately outputting the input video signal 1504 and the read data 1507 from the line memory. The same processing can be applied to even fields.
[0052]
FIG. 17 shows an example of non-interlaced display by the two-line scanning processing circuit shown in FIG. 15 and FIG. In FIG. 17, in order to simplify the explanation, a case where one screen has five lines, lines 1 to 3 are low gradation data (black data), and

lines

4 and 5 are high gradation data (white data). Show.
[0053]
When this original video signal (the diagram on the left side of FIG. 17) is input as a TV video signal to the video processing circuit 0103 shown in FIG. The signal is converted into a non-interlace video signal by the processing circuit 1505 (the right side of FIG. 17). When attention is paid to the fourth line of each video signal after the conversion in the even and odd frames, high gradation data (white data) and low gradation data (black data) are repeated for each frame. This is the same state as the input video signal shown in FIG. 4, and a steady DC voltage is applied when the “dot inversion + frame AC (2-frame complete) drive” control shown in FIG. An afterimage (burn-in) occurs. In the example of FIG. 17, an afterimage of a horizontal stripe occurs on the fourth line.
[0054]
However, when the AC control circuit 0107 according to the present invention shown in FIG. 15 is installed, when a video signal 0104 as shown in FIG. 17 is input, the number of lines in one frame is two even lines and odd fields. The AC drive method is switched to “2-line dot inversion + 2-frame AC (4-frame complete) drive” when it is measured as 3 lines and the number of lines is different. In other words, the liquid crystal panel applied voltage is the same as the input video signal and the AC drive signal shown in FIG. 8, and a steady DC voltage is not applied, and a good display without an afterimage (burn-in) is possible.
[0055]
That is, since the total number of lines is also odd in the 525I format video signal such as TV and VTR, one of the even field and the odd field is detected by one line more, and “2 line dot inversion + 2 frame AC (4 The display is switched to “frame complete) drive”, and a good display without an afterimage (burn-in) is possible.
[0056]
FIG. 18 shows an example of a liquid crystal display system equipped with a three-dimensional IP conversion function used when converting a generally known TV video signal in an interlace format into a non-interlace format. In FIG. 18, reference numeral 1801 denotes a three-dimensional IP conversion processing circuit unit for converting an interlaced video signal into a non-interlaced video signal using video data between even and odd fields and between lines in the same field. 1802 is a microcomputer that controls various parameters such as the amount of motion detection of video for the three-dimensional IP conversion processing circuit unit 1801, 1803 is a microcomputer that connects the three-dimensional IP conversion processing circuit unit 1801 and the microcomputer 1802 Bus, 1804 is a field memory for storing input even and odd field interlace format video signals, 1805 is an even and odd number read / written between the three-dimensional IP conversion processing circuit unit 1801 and the field memory 1804 Each field interlace format video signal is shown.
[0057]
FIG. 19 shows a basic operation diagram of the three-dimensional IP conversion processing circuit. 18 and 19, the control is the same for both odd and even frames. For example, in the processing of odd frames, the old odd field video signal, even field video signal, and new odd field video are stored in the field memory 1804 for three fields. Each signal is stored. Each is a field that is adjacent in the order of description. In these three fields of video signals, the odd lines of the display video are compared between the new and old odd fields, and if they match, the video signals of the corresponding odd lines in the new odd fields are output as video signals for display. (Line 1 and Line 5). If it is determined that they do not match, the video signals of the upper and lower lines in the even field between them are calculated and output as the video signal of the corresponding odd line (the line 2 of the even field and the line 3 of the display video are generated from the line 4). . The even line of the display video outputs the video signal of the corresponding even line in the even field as the display video. The same control is performed for even frames. Here, the match / mismatch determination depends on the motion detection amount set by the microcomputer 1802. In non-interlaced display video signals of odd and even frames, since the lines determined to be the same are the same data, even when the AC drive method is “dot inversion + frame AC (2 frames complete) drive” Since the state shown in FIG. 3 is obtained, no afterimage (burn-in) occurs (line 1, line 2, line 5). If it is determined that they do not match, the video signal is different between frames, but in the case of a moving image, the video signal is different for each field. Therefore, the display video is also different for each frame, and the DC voltage shown in FIG. 11 is dispersed. As in the case of coincidence, afterimage (burn-in) does not occur even when the AC drive method is “dot inversion + frame AC (2-frame complete) drive” (line 3 and line 4). However, the odd-frame display video and the even-frame display video shown in FIG. 19 are alternately applied to the liquid crystal panel for the video signal that moves regularly as in the case of the first embodiment VTR pause. Therefore, depending on the set value of the motion detection amount, the gradation difference between the original video signal and the video signal generated by calculation between the upper and lower lines becomes large, and the state shown in FIG. 4 is obtained, and an afterimage (burn-in) occurs. (Line 3, Line 4).
[0058]
Therefore, when a three-dimensional IP conversion processing circuit is mounted, in a normal video signal (interlace format, non-interlace format, still image, or moving image), “dot inversion + frame alternating current (2 frames)” shown in FIG. Although the afterimage (burn-in) does not occur in the “completion) drive”, an afterimage (burn-in) occurs in the video signal that moves regularly as in the case of the first embodiment VTR pause. It is necessary to switch to “2-line dot inversion + 2-frame AC (4-frame complete) drive” shown in FIG.
[0059]
[Table 2]

[0060]
FIG. 5 shows approximate member cost values of the two-line scanning processing circuit unit shown in FIG. 15 and the three-dimensional IP conversion circuit unit shown in FIG. In the three-dimensional IP conversion circuit method, an interlaced video signal that moves irregularly is excellent in that there is no afterimage (burn-in) using “dot inversion + frame alternating current (2-frame complete) drive” shown in FIG. Although there is an advantage that accurate display can be performed, the member cost requires about three times that of the two-line scanning processing circuit method.
[0061]
FIG. 20 is a block diagram showing a third embodiment of a liquid crystal display system using a liquid crystal drive control method according to the present invention. In this embodiment, the switching method of the two driving methods (the driving circuit A 0211 and the driving circuit B 0213) shown in FIG. 2 is further expanded.
[0062]
In FIG. 20, 2001 is a control B signal enable control unit that controls whether the control signal B 0202 made of VSYNC is valid or invalid, and 2002 is a control B enable signal output from the control B signal enable control unit 2001. , 2003 is a selector circuit for selecting the control signal A or control signal B output from the frame line number detection control unit 0203, 2004 is a selection signal for the driving circuit A 0211 or driving circuit B 0213 output from the selector circuit 2003 Are shown respectively.
[0063]
The control B signal enable control unit 2001 determines the selection of the control signal B composed of the input vertical synchronization signal (VSYNC) 0201 according to the states of the input vertical synchronization signal (VSYNC) 0201 and the input horizontal synchronization signal (HSYNC) 0202. Determine the state of enable signal 2002. That is, when the input vertical synchronization signal (VSYNC) 0201 and the input horizontal synchronization signal (HSYNC) 0202 are normally input, the control signal A 0209 is selected. Otherwise, the control signal B 0201 is selected. To do.
[0064]
FIG. 21 shows an operation timing chart of the control B enable signal 2002. In FIG. 21, starting from the pulse of the input vertical synchronization signal (VSYNC) 0201, the input horizontal synchronization signal (HSYNC) 0202 is counted by a counter, and the counter value at the fall of the input vertical synchronization signal (VSYNC) 0201 is checked. If the counter value is within the specified range, it is determined that the normal synchronization signal is input, the control signal A 0209 is selected, and the AC drive switching control by the frame line number detection control described in the first embodiment is performed. I do. If it is outside the specified range, the normal synchronization signal is not input, and the control signal B 0201 composed of the input vertical synchronization signal (VSYNC) 0201 functions as a selection signal for either the drive circuit A 0211 or the drive circuit B 0213. .
[0065]
[Table 3]

[0066]
Shows an example of the specified range. In Table 3, the resolution is shown for XGA or SXGA, and the number of lines is about 800 lines and about 1100 lines, respectively. Therefore, the enable condition of the control signal B 0201 is effective when it falls outside the range that sufficiently satisfies these conditions, and when it falls outside the 500 to 2000 lines.
[0067]
Accordingly, in pattern 1 in FIG. 21, it is determined that the count value n at the time of falling of the input vertical synchronization signal (VSYNC) 0201 falls within this specified range, and that a normal synchronization signal is input, and the control signal A 0209 Is selected, and AC drive switching control by frame line comparison control shown in the first embodiment is performed. In pattern 2, the input vertical synchronization signal (VSYNC) 0201 is always at “L” level. In this case, the counter is always cleared. Further, since there is no falling edge of the input vertical synchronization signal (VSYNC) 0201 for checking the counter value, the check result is always the initial value of zero (here, the initial value of the counter check value is defined as zero). . Therefore, the condition is outside the condition range shown in Table 3, and the control B enable signal 2002 selects the control signal B composed of the input vertical synchronization signal (VSYNC) 0201. Since this signal is at the “L” level, the drive circuit A 0211 is selected.
[0068]
Similarly, in the pattern 3, the counter is not cleared but is in a free-run state, and since there is no falling edge of the input vertical synchronization signal (VSYNC) 0201 for checking the counter value, the check result is always the initial value of zero. Therefore, the condition is outside the condition range shown in Table 3, and the control B enable signal 2002 selects the control signal B composed of the input vertical synchronization signal (VSYNC) 0201. Since this signal is at the “H” level, the drive circuit B 0213 is selected.
[0069]
As described above, according to the present embodiment, by combining the functions of the input vertical synchronization signal (VSYNC) 0201 and the input horizontal synchronization signal (HSYNC) 0202, two types of AC switching control can be provided. Is possible.
[0070]
As an example of the liquid crystal display system to which this embodiment is applied, the interface specification of the digital video signal 0104 between the video processing circuit 0103 and the liquid crystal module 0105 of the liquid crystal display system 0102 shown in FIG. 1, FIG. 15, and FIG. It is possible to employ a versatile LVDS. In this case, when the input vertical synchronization signal (VSYNC) 0201 and the input horizontal synchronization signal (HSYNC) 0202 operate as normal synchronization signals, the AC drive is controlled automatically by the liquid crystal module side by frame line number comparison control. Become.
[0071]
If the driver control circuit 0106 in the liquid crystal module 0105 can be controlled only by the display valid period signal without using the input vertical synchronization signal (VSYNC) 0201 and the input horizontal synchronization signal (HSYNC) 0202, the input vertical synchronization signal (VSYNC) 0201 and input horizontal synchronization signal (HSYNC) 0202 can be an AC drive selection signal, and AC drive can be arbitrarily controlled from the display system side.
[0072]
As described above, according to the present invention, there is no afterimage (burn-in) for any type of video signal without processing input video data and without mounting an expensive function such as three-dimensional IP conversion. Good display can be realized. In addition, the AC drive switching control means for realizing a good display with no afterimage (burn-in) can be added to the liquid crystal module alone or the entire system. It is possible to make the interface between the video processing circuit unit and the liquid crystal module versatile.
[0073]
【The invention's effect】
Of the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
[0074]
In other words, regardless of whether the format of the input video signal is interlace format, non-interlace format, moving image, or still image, the reproducibility is impaired by processing the video signal itself for all types of input video signals. In this way, it is possible to obtain a good display state without an afterimage (burn-in).
[0075]
In addition, when converting interlaced video signals to non-interlaced video signals, a circuit that requires expensive components such as a three-dimensional IP conversion function is not required. For a simple circuit that reads twice, a good display state without an afterimage (burn-in) can be obtained, so that the cost can be greatly reduced.
[0076]
Furthermore, as a switching means of the AC drive system according to the present invention, in addition to the control by the liquid crystal module alone, the control by the system on the video processing apparatus side can be realized only by a versatile interface such as LVDS. The effect that it can be applied to a wide product range according to each required specification can be obtained.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a first embodiment of a liquid crystal display system using the technology of the present invention.
FIG. 2 is a configuration diagram of an AC control circuit section in the configuration diagram shown in the first embodiment according to the present invention;
FIG. 3 is a schematic diagram of a voltage applied to a liquid crystal panel in “dot inversion + frame alternating current (two frames complete)” when the video signals for the first embodiment according to the present invention are the same.
FIG. 4 is a schematic diagram of a voltage applied to a liquid crystal panel at “dot inversion + frame alternating current (2 frames complete)” when video signals differ from frame to frame according to the first embodiment of the present invention.
FIG. 5 is a schematic configuration diagram showing an example of a system configuration using a VTR according to the first embodiment of the present invention.
FIG. 6 is an operation explanatory diagram of “dot inversion + frame alternating current (2 frames complete)” for the first embodiment of the present invention.
FIG. 7 is an operation explanatory diagram of “2-line dot inversion + 2-frame alternating current (4 frames complete)” with respect to the first embodiment of the present invention.
FIG. 8 is a schematic diagram of the voltage applied to the liquid crystal panel at “2-line dot inversion + 2-frame alternating current (4 frames complete)” when the video signals for the first embodiment according to the present invention differ from frame to frame.
FIG. 9 is a schematic configuration diagram when input / output desynchronization is performed using a frame memory for an interface control unit in an example of a system configuration using a VTR according to the first embodiment of the present invention;
FIG. 10 is a principle diagram of a DC voltage distribution operation in a liquid crystal display system using a frame memory according to the first embodiment of the present invention.
FIG. 11 is a schematic diagram of a voltage applied to a liquid crystal panel in “dot inversion + frame alternating current (two frames completed)” when video signals are randomly different from those in the first embodiment according to the present invention.
FIG. 12 is a schematic diagram of a voltage applied to a liquid crystal panel at “2-line dot inversion + 2-frame alternating current (4 frames complete)” when the video signal is blurred every two frames according to the first embodiment of the present invention.
FIG. 13 is a schematic diagram of a voltage applied to a liquid crystal panel at “dot inversion + frame alternating current (two frames complete)” when the video signal is blurred every two frames according to the first embodiment of the present invention.
FIG. 14 is a block diagram of an AC control circuit unit that takes into account a blurring period of a video signal in the block diagram shown in the first embodiment according to the present invention.
FIG. 15 is a block diagram showing a second embodiment of a liquid crystal display system using the technology of the present invention.
FIG. 16 is a timing diagram of a line memory controlled by a two-line scan processing circuit according to the second embodiment of the present invention.
FIG. 17 shows an example of non-interlaced display by a two-line scan processing circuit according to the second embodiment of the present invention.
FIG. 18 is a configuration example of a liquid crystal display system equipped with a general three-dimensional IP conversion function for the second embodiment according to the present invention.
FIG. 19 is a basic operation diagram of a general three-dimensional IP conversion function according to the second embodiment of the present invention.
FIG. 20 is a block diagram showing a third embodiment of a liquid crystal display system using the technology of the present invention.
FIG. 21 is an operation timing diagram of a control B enable signal according to the third embodiment of the present invention.
FIG. 22 is a configuration example of a video signal processing circuit capable of preventing afterimage (burn-in) according to a conventional technique.
[Explanation of symbols]
0101 ... Input video signal 0102 ... Liquid crystal display device 0103 ... Video processing circuit 0104 ... Digital video signal 0105 ... Liquid crystal module 0106 ... Driver control circuit 0107 ... Alternating current control circuit unit 0108 ... Alternating current driving signal 0109 ... Liquid crystal driver control signal 0110 ... Data driver 0111 ... Gate driver 0112 ... Liquid crystal panel 0201 ... Vertical synchronization signal 0202 ... Horizontal synchronization signal 0203 ... Frame line number comparison control unit 0204 ... Frame line number detection control unit 0205 ... Frame line number detection result 0206 ... Latch circuit unit 0207 ... Number of frame lines one frame before 0208 ... Comparison circuit unit 0209 ... Comparison result 0210 ... AC drive signal generation unit 0211 ... Drive circuit A unit 0212 ... Output of drive circuit A
0213 ... Drive circuit B section 0214 ... Drive circuit B output 0215 ... Selector circuit section

Claims

In a liquid crystal display device that displays input video information from a video signal generator on a liquid crystal panel,
The liquid crystal panel;
A data driver;
A gate driver;
A comparison circuit that compares the number of vertical lines in one frame of past input video information with the number of vertical lines in one frame of current input video information and determines whether there is a difference in the number of vertical lines in one frame When,
A first drive circuit for outputting an alternating signal having a first period in order to prevent application of a DC voltage to the liquid crystal panel;
A second drive circuit that outputs an alternating signal having a second period different from that of the first drive circuit;
According to the comparison result of the comparison circuit, one of the first cycle AC signal and the second cycle AC signal output from the first drive circuit and the second drive circuit is selected. the liquid crystal display device characterized by comprising a selection circuit for and output.

The liquid crystal display device according to claim 1.
The liquid crystal display device further includes a line number detection circuit for detecting the number of lines in the vertical direction of each frame when displayed on the liquid crystal panel from the input video information,
The comparison circuit compares the number of lines detected by the line number detection circuit between arbitrarily spaced frames,
The selection circuit outputs the output of the first drive circuit when the number of lines matches between frames compared by the comparison of the comparison circuit, and outputs the output of the second drive circuit when they do not match. A liquid crystal display device characterized by being selected.

The liquid crystal display device according to claim 2.
The comparison circuit has a holding circuit that holds the number of lines one frame before detected by the line number detection circuit;
The liquid crystal display device, wherein the comparison circuit compares the number of lines held in the holding circuit with the current number of lines of the input video information signal detected by the line number detection circuit.

The liquid crystal display device according to claim 1.
The first driving circuit repeats positive polarity and negative polarity of each pixel of the liquid crystal panel every frame as an alternating signal of the first period, and further between adjacent pixels in both the horizontal and vertical directions. And outputting a signal for inverting the voltage polarity.

The liquid crystal display device according to claim 1.
The second drive circuit repeats the operation of inverting the voltage polarity of each pixel of the liquid crystal panel in a cycle of 2 frames as an alternating signal of the second cycle, and completing in 4 frames, and further in the horizontal direction. Is a liquid crystal display device that outputs a signal for inverting the voltage polarity between adjacent pixels and inverting the voltage polarity every two pixels in the vertical direction.

The liquid crystal display device according to claim 2.
The comparison circuit includes an input terminal for inputting a signal indicating a frame interval of the input video information to be compared;
A first holding circuit and a second holding circuit for holding the number of lines detected by the line number detection circuit in each frame constituting the frame interval in accordance with a frame interval indicated by the signal input from the input terminal; Have
The comparison circuit compares the number of lines held in the first holding circuit with the number of lines held in the second holding circuit.

The liquid crystal display device according to claim 1.
The liquid crystal display device characterized in that the input video information from the video signal generator is in a non-interlace format.

The liquid crystal display device according to claim 1.
The liquid crystal display device, wherein the input video information from the video signal generator is in an interlaced format.

In a liquid crystal display device that displays input video information from a video signal generator on a liquid crystal panel,
The liquid crystal panel;
A data driver;
A gate driver;
A line number detection circuit for detecting the number of lines in the vertical direction of each frame when displayed on the liquid crystal panel from the input video information;
A holding circuit for holding the number of lines of the previous frame detected by the line number detection circuit; and the number of lines held in the holding circuit and the input video information video signal detected by the line number detection circuit A comparison circuit that compares the current number of lines;
In order to prevent the application of a DC voltage to the liquid crystal panel, the voltage polarity of each pixel of the liquid crystal panel repeats positive polarity and negative polarity every frame, and the voltage polarity is inverted between adjacent pixels in both the horizontal and vertical directions. A first drive circuit that outputs an alternating signal having a first period;
The voltage polarity of each pixel of the liquid crystal panel is inverted at a cycle of 2 frames, and the operation that is completed in 4 frames is repeated. Further, the voltage polarity is inverted between adjacent pixels in the horizontal direction, and every 2 pixels in the vertical direction. A second drive circuit that outputs an alternating signal having a second period in which the voltage polarity is inverted,
A selection circuit that selects the output of the first drive circuit when the number of lines matches between frames compared by the comparison of the comparison circuit, and selects the output of the second drive circuit when the number of lines does not match A liquid crystal display device comprising: