JP3602293B2 - データ転送方法及び装置 - Google Patents
データ転送方法及び装置 Download PDFInfo
- Publication number
- JP3602293B2 JP3602293B2 JP10497997A JP10497997A JP3602293B2 JP 3602293 B2 JP3602293 B2 JP 3602293B2 JP 10497997 A JP10497997 A JP 10497997A JP 10497997 A JP10497997 A JP 10497997A JP 3602293 B2 JP3602293 B2 JP 3602293B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- dma
- transfer
- request
- flag
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000012546 transfer Methods 0.000 title claims abstract description 93
- 238000000034 method Methods 0.000 title claims description 17
- 230000015654 memory Effects 0.000 claims abstract description 76
- 238000012545 processing Methods 0.000 claims description 40
- 230000002401 inhibitory effect Effects 0.000 claims 6
- 230000006870 function Effects 0.000 abstract description 16
- 230000004044 response Effects 0.000 description 9
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000003745 diagnosis Methods 0.000 description 2
- 101100490184 Drosophila melanogaster Ack gene Proteins 0.000 description 1
- 238000012356 Product development Methods 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/4045—Coupling between buses using bus bridges where the bus bridge performs an extender function
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
- Debugging And Monitoring (AREA)
- Communication Control (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、２つの異なるバスにそれぞれ接続されたデバイスやメモリの間でデータを転送するためのデータ転送方法及び装置に関し、特に、データ転送が正常に機能しているか否かの診断が行えるデータ転送方法及び装置に関する。
【０００２】
【従来の技術】
従来において、メインバスとサブバスのような異なるバスをゲートウェイ等のバス中継器を介して接続し、メインバスに設けられたＤＭＡ（ダイレクトメモリアクセス）コントローラによりこれらのバス間でデータのＤＭＡ転送を行うものが知られている。
【０００３】
例えば、図６に示すような構成において、メインバス１０１とサブバス１０２とはそれぞれバスゲートウェイ等のバス中継器１０３に接続されている。メインバス１０１には、ＣＰＵや各種インターフェース等のデバイス１０４、ＤＭＡコントローラ１０５が接続され、サブバス１０２には、デバイス１０６、ＲＯＭ等のメモリ１０７が接続される。
【０００４】
この図６の例では、メインバス１０１上のＤＭＡコントローラ１０５がバス中継器１０３を介してサブバス１０２も制御することにより、例えばデバイス１０４とデバイス１０６との間のＤＭＡ転送を実現している。このように、異なるバス１０１、１０２間であっても、それぞれのバスのアクセス時間が同じ程度であれば、無駄な待ち時間がなく、効率の良いデータ転送を行うことができる。
【０００５】
【発明が解決しようとする課題】
ところで、１つのシステム内で異なるバスが共存する場合には、バス幅やデータアクセス速度が異なることが多く、例えば図６の例では、メインバス１０１が３２ビット幅で高速、サブバス１０２が１６ビット幅で低速となっている。
【０００６】
このように、バス幅やデータアクセス速度が異なるバス間でＤＭＡ転送を行わせる場合には、高速のバス、例えば図６のメインバス１０１上で無駄な待ち時間を生じさせてしまうという欠点がある。
【０００７】
そこで、２つの異なるバス間をバッファメモリを介して接続し、このバッファメモリを介してＤＭＡ転送を行うことが考えられるが、ＤＭＡ転送が正常に機能しているか否かを診断しようとすると、それぞれのバスのＣＰＵをデバッグモードで走らせなければならず面倒である。
【０００８】
また、データ転送が正常に行われなかった場合、双方のバスのＣＰＵや診断プログラムに欠陥があることが想定されるので、原因の発見が非常に困難になることが多い。
【０００９】
特に、１つのＬＳＩ内にＣＰＵやＤＭＡコントローラ等を設ける場合には、長い開発期間がかかり、診断のスケジュール等も大きな問題となる。
【００１０】
実際にＬＳＩを設計試作する前には周辺機器を含んだソフトウェアシミュレーションを行い、可能な限り多くの機能を確認するわけであるが、シミュレーションには時間がかかることから、十分な検証ができず、試作ＬＳＩ等ができてから短時間に問題点を洗い出さなければならないという実情もあり、上述したようなデバッグの困難性が製品開発のネックとなることが多い。
【００１１】
本発明は、このような実情に鑑みてなされたものであり、異なる２つのバス間でのＤＭＡ転送機能の診断が容易に行え、問題のある場所の特定が短時間で行えるようなデータ転送方法及び装置の提供を目的とする。
【００１２】
【課題を解決するための手段】
上記課題を解決する本発明のデータ転送方法は、バッファメモリを有しており、第１のバス及び第２のバスが接続されるとともに、前記第１のバス側のＤＭＡ要求を禁止するための第１のフラグ及び前記第２のバス側のＤＭＡ要求を禁止するための第２のフラグを備えたバス中継手段と、前記第１のバスに接続されており、前記バス中継手段からのＤＭＡ要求があるときに前記第１のバスと前記バス中継手段との間のＤＭＡ転送を行うための第１のＤＭＡ制御手段と、前記第２のバスに接続されており、前記バス中継手段からのＤＭＡ要求があるときに前記第２のバスと前記バス中継手段との間のＤＭＡ転送を行うための第２のＤＭＡ制御手段と、前記第１のバス及び前記第２のバスの少なくとも一方に設けられるデータ処理手段と、を備えた装置により実行される。このデータ転送方法では、前記データ処理手段が、ＤＭＡ転送が正常に行われているか否かを診断する際に、前記第１のフラグ及び／又は前記第２のフラグにより前記バス中継手段から前記第１のＤＭＡ制御手段及び／又は前記第２のＤＭＡ制御手段へのＤＭＡ要求を禁止するとともに、前記第１のＤＭＡ制御手段及び／又は前記第２のＤＭＡ制御手段に代わって前記バス中継手段の前記バッファメモリに直接アクセスする段階、を含むことを特徴とする。
【００１３】
他の本発明のデータ転送方法は、バッファメモリを有しており、第１のバス及び第２のバスが接続されるとともに、前記第１のバス側のＤＭＡ要求を禁止するための第１のフラグ及び前記第２のバス側のＤＭＡ要求を禁止するための第２のフラグを備えたバス中継手段と、前記第１のバスに接続されており、前記バス中継手段からのＤＭＡ要求があるときに前記第１のバスと前記バス中継手段との間のＤＭＡ転送を行うための第１のＤＭＡ制御手段と、前記第１のバスに接続される第１のデータ処理手段と、前記第２のバスに接続されており、前記バス中継手段からのＤＭＡ要求があるときに前記第２のバスと前記バス中継手段との間のＤＭＡ転送を行うための第２のＤＭＡ制御手段と、前記第２のバスに接続される第２のデータ処理手段と、を備えた装置により実行される。このデータ転送方法では、前記第１のデータ処理手段が、前記第１のバスと前記バス中継手段との間のＤＭＡ転送が正常に行われているか否かを診断する際に、前記第１のフラグにより前記バス中継手段から前記第１のＤＭＡ制御手段への前記ＤＭＡ要求を禁止するとともに、前記第１のＤＭＡ制御手段に代わって前記バス中継手段の前記バッファメモリに直接アクセスする段階と、前記第２のデータ処理手段が、前記第２のバスと前記バス中継手段との間のＤＭＡ転送が正常に行われているか否かを診断する際に、前記第２のフラグにより前記バス中継手段から前記第２のＤＭＡ制御手段への前記ＤＭＡ要求を禁止するとともに、前記第２のＤＭＡ制御手段に代わって前記バス中継手段の前記バッファメモリに直接アクセスする段階と、を含むことを特徴とする。
【００１４】
本発明のデータ転送装置は、第１のバス及び第２のバスを接続されるとともに、前記第１のバス側のＤＭＡ要求を禁止するための第１のフラグ及び前記第２のバス側のＤＭＡ要求を禁止するための第２のフラグを備えたバス中継手段と、前記第１のバスに接続されており、前記第１のバスと前記バス中継手段との間でＤＭＡ転送を行うための第１のＤＭＡ制御手段と、前記第２のバスに接続されており、前記第２のバスと前記バス中継手段との間でＤＭＡ転送を行うための第２のＤＭＡ制御手段と、前記第１のバス及び前記第２のバスの少なくとも一方に設けられており、ＤＭＡ転送が正常に行われているか否かを診断する際に、前記第１のフラグ及び／又は前記第２のフラグにより前記バス中継手段から前記第１のＤＭＡ制御手段及び／又は前記第２のＤＭＡ制御手段へのＤＭＡ要求を禁止するとともに、前記第１のＤＭＡ制御手段及び／又は前記第２のＤＭＡ制御手段に代わって前記バス中継手段を直接アクセスするデータ処理手段と、を備える。
【００１５】
このようなデータ転送装置において、前記データ処理手段が前記第１のバス及び前記第２のバスの各々に設けられている場合には、前記第１のバスに設けられているデータ処理手段は、前記第１のフラグにより前記第１のＤＭＡ制御手段への前記ＤＭＡ要求を禁止するように構成され、前記第２のフラグにより前記第２のバスに設けられているデータ処理手段は、前記第２のＤＭＡ制御手段への前記ＤＭＡ要求を禁止するように構成される。
【００１６】
前記バス中継手段は、例えば、前記第１のバスと前記第２のバスとでデータの送受を行うためのバッファメモリを備えており、前記データ処理手段が、このバッファメモリに対してアクセス可能なように構成される。
【００１７】
また、前記バス中継手段は、例えば、前記第１のＤＭＡ制御手段及び第２のＤＭＡ制御手段へのＤＭＡ要求を表すためのフラグと、前記データ処理手段によりＤＭＡ要求がマスクされたことを表すフラグと、を備えおり、前記データ処理手段は、ＤＭＡ要求の状態を前記ＤＭＡ要求を表すためのフラグにより確認するように構成されている。
【００１８】
第１、第２のバス上の各ＤＭＡ制御手段により、各バス上のメモリやデバイスとバス中継手段のバッファメモリとの間でＤＭＡ転送することにより、このバッファメモリを介して、異なるバス上の各メモリやデバイスの間でのＤＭＡ転送が行える。このとき、各バス上のＤＭＡ要求をそれぞれのバス上のデータ処理手段（ＣＰＵ）がマスクし、直接上記バッファメモリをアクセスすることによって、ＤＭＡ機能をチェックすることができる。また、第１のバス上のデータ処理手段が第２のバス上のＤＭＡ要求をマスクし、第２のバス側から上記バッファメモリをアクセスすることによって、第２のバスのＤＭＡ機能をチェックすることができる。
【００１９】
【発明の実施の形態】
以下、本発明に係る実施の形態について、図面を参照しながら説明する。
図１は、本発明に係る実施の形態となるデータ転送方法が適用されるシステム構成をを示すブロック図である。
【００２０】
この図１において、第１のバス１１及び第２のバス１２は、ＦＩＦＯ等のバッファメモリを用いて成るバス中継器１３にそれぞれ接続され、このバス中継器１３を介してバス１１、１２間で互いにデータの転送を行うことができる。第１のバス１１には、ＣＰＵ２１、ＤＭＡ（ダイレクトメモリアクセス）コントローラ２２、デバイス２３、メモリ２４等が接続されており、第２のバス１２には、ＣＰＵ２６、ＤＭＡコントローラ２７、デバイス２８、メモリ２９等が接続されている。
【００２１】
デバイス２３はＤＭＡコントローラ２２に対して、デバイス２８はＤＭＡコントローラ２７に対して、それぞれＤＭＡ要求を出すことができる。これらのデバイス２３，２８としては、例えば、画像や音声のエンコーダ、デコーダ、グラフィック処理のためのグラフィックエンジン、画像処理や音声処理ＩＣ等、あるいは、それぞれのインターフェースを介してのハードディスク装置、光磁気ディスク装置、フロッピィディスク装置、ＣＤ−ＲＯＭ装置等の周辺機器を挙げることができる。バス中継器１３は、ＤＭＡコントローラ２２、２７に対してそれぞれＤＭＡ要求（ＤＲＥＱ）を出すことができる。これらのＤＭＡ要求は、複数のＤＭＡチャネルの内のどのＤＭＡチャネルかを指定することができる。また、バス中継器１３は、例えばバス１２上のＣＰＵ２６に対してバス１２の使用権の要求（ＢＲＥＱ）を出し、ＣＰＵ２６からのバス使用許可の応答（ＢＡＣＫ）を受け取ることができる。
【００２２】
このような図１のシステムに用いられるバス中継器１３の構成の一例を図２に示す。この図２において、上記図１の第１のバス１１はデータバス１１ａとアドレス・制御バス１１ｂとに分けて、上記第２のバス１２はデータバス１２ｂとアドレス・制御バス１２ｂとに分けて示されている。バス中継器１３内には、第１のバス１１のデータバス１１ａに接続される内部バス３１と、第２のバス１２のデータバス１２ａに接続される内部バス３２とが設けられ、これらの内部バス３１，３２には、ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ：先入れ先出し）メモリ３３が接続されている。さらにバッファ制御ユニット３４をこれらの内部バス３１，３２に接続するようにしてもよい。バッファ制御ユニット３４は、第１のバス１１のアドレス・制御バス１１ｂ、及び第２のバス１２のアドレス・制御バス１２ｂとも接続されている。また、バッファ制御ユニット３４には、上記図１のＤＭＡコントローラ２２，２７との間でＤＭＡ要求（ＤＲＥＱ）やチャネル指定等を行うための制御信号ラインが接続されている。
【００２３】
マスクフラグ３５は、バス１１側のＤＭＡを禁止するためのフラグであり、図１のＣＰＵ２１の制御によって、このフラグがＯＮあるいは“１”になっているときは、バッファ制御ユニット３４から図１のＤＭＡコントローラ２２へのＤＭＡ要求（ＤＲＥＱ）は出力されない。マスクフラグ３６は、バス１２側のＤＭＡを禁止するためのフラグであり、図１のＣＰＵ２６によってこのフラグがＯＮあるいは“１”になっているときは、バッファ制御ユニット３４から図１のＤＭＡコントローラ２７へのＤＭＡ要求（ＤＲＥＱ）は出力されない。
【００２４】
ＤＲＥＱビット３７及び３８は、それぞれのバス１１及び１２に対するＤＭＡ要求のＯＮ／ＯＦＦ（あるいは“１”／“０”）を表すフラグで、ＣＰＵ２１、２２のいずれからも読むことができる。これらのＤＲＥＱビット３７及び３８のフラグは、上記マスクフラグ３５，３６がＯＮであってもマスクされず、バス中継器１３から各ＤＭＡコントローラ２２，２７へのＤＭＡ要求（ＤＲＥＱ）に現れないＤＭＡ要求の状態を各ＣＰＵ２１，２６で読み取ることができる。
【００２５】
バスゲートウェイ３９は、図１のバス１１側のＣＰＵ２１が、バス１２をアクセスするために内部バス３１と３２とを接続するものである。これらのマスクフラグ３５，３６、ＤＲＥＱビット３７，３８、及びバスゲートウェイ３９は、バッファ制御ユニット３４と接続されている。
【００２６】
この図２に示すバス中継器１３において、ＦＩＦＯメモリ３３は、バッファの役割を果たすメモリであり、バッファ制御ユニット３４によって、アクセスされるバス１１，１２、すなわちこれらに接続された内部バス３１，３２に対してデータの入出力を制御される。バッファ制御ユニット３４は、ＦＩＦＯメモリ３３のバスアクセス動作を制御すると共に、各バス１１，１２のＤＭＡコントローラ２２，２７に対してＤＭＡ要求（ＤＲＥＱ）を出し、その応答（ＤＭＡアクノリッジ：ＤＡＣＫ）を受け取る。このＤＭＡ要求は、複数のＤＭＡチャネルの１つを指定して出すことができる。ＤＭＡコントローラ２２，２７からのＤＭＡチャネル選択情報もこのバッファ制御ユニット３４に送られる。
【００２７】
また、例えばＣＰＵ２１がバス１２のアドレスをアクセスすると、バス中継器１３のバッファ制御ユニット３４がバス１２のＣＰＵ２６に対してバス１２の使用権の要求（ＢＲＥＱ：バスリクエスト）を出す。ＣＰＵ２６は、このバス要求に応じてバス１２の使用を許可する応答（ＢＡＣＫ：バスアクノリッジ）をバス中継器１３のバッファ制御ユニット３４に送る。この後、ＣＰＵ２１はバス中継器１３の内部バス３２側のマスクフラグ３６、ＦＩＦＯ３３、及びバス１２上のＤＭＡコントローラ２７、デバイス２８、メモリ２９等をアクセスすることができる。
【００２８】
ところで、第１のバス１１と第２のバス１２との間で、バス中継器１３を介してＤＭＡ転送を行う場合には、ＤＭＡコントローラ２２及び２７のＤＭＡの設定（例えばデータサイズ等）が矛盾なく対応している必要がある。ＣＰＵ２１はＤＭＡコントローラ２２に対して、またＣＰＵ２６はＤＭＡコントローラ２７に対して、それぞれのバス上のＤＭＡの設定を行う。
【００２９】
例えば、第１のバス１１のメモリ２４から第２のバス１２のメモリ２８にＤＭＡによるデータ転送を行う場合、第１のバス１１のＤＭＡコントローラ２２にはメモリ２４からバス中継器１３へのＤＭＡについて、また第２のバス１２のＤＭＡコントローラ２７にはバス中継器１３からメモリ２９へのＤＭＡについて、それぞれ同じデータサイズ（データ量）で対応するＤＭＡチャネルとなるように設定されることが必要である。これらの設定がされた後の処理手順は、図３のようになる。
【００３０】
この図３において、最初のステップＳ６１で、バス中継器１３からＤＭＡコントローラ２２に対してＤＭＡ要求（ＤＲＥＱ）を行う。次のステップＳ６２で、ＤＭＡコントローラ２２はＣＰＵ２１にバス１１の使用権の要求（ＢＲＥＱ）を行ってバス使用権をもらい、メモリ２４からバス中継器１３へのＤＭＡ転送を行う。次のステップＳ６３では、バス中継器１３はＤＭＡコントローラ２７に対してＤＭＡ要求（ＤＲＥＱ）を行う。次のステップＳ６４では、ＤＭＡコントローラ２７はＣＰＵ２６にバス１２の使用権の要求（ＢＲＥＱ）を行ってバス使用権をもらい、バス中継器１３からメモリ２９へのＤＭＡ転送を行う。
【００３１】
また、第２のバス１２上のデバイス２８から第１のバス１１上のデバイス２３にデータをＤＭＡ転送する場合には、ＤＭＡコントローラ２７にはデバイス２８からバス中継器１３へのＤＭＡについて、またＤＭＡコントローラ２２にはバス中継器１３からデバイス２３へのＤＭＡについて、それぞれ同じデータサイズで対応するＤＭＡチャネルとなるように設定されることが必要である。これらの設定がされた後の処理手順は、図４のようになる。
【００３２】
この図４の最初のステップＳ７１において、第２のバス１２上のデバイス２８はＤＭＡコントローラ２７に対してＤＭＡ要求（ＤＲＥＱ）を行う。次のステップＳ７２で、バス中継器１３はＤＭＡコントローラ２７に対してＤＭＡ要求（ＤＲＥＱ）を行う。ステップＳ７３で、ＤＭＡコントローラ２７は、デバイス２８及びバス中継器１３からの各ＤＭＡ要求を受けたことに応じて、ＣＰＵ２６にバス１２の使用権の要求（ＢＲＥＱ）を行ってバス使用権をもらい、デバイス２８からバス中継器１３へのＤＭＡ転送を行う。このとき、ＣＰＵ２６がバス要求（ＢＲＥＱ）に応じてバスを開放したときの応答をＤＭＡコントローラ２７に返し、ＤＭＡコントローラ２７はＤＭＡアクノリッジ（ＤＡＣＫ）をバス中継器１３等に返すことは、通常のＤＭＡ転送と同様である。次のステップＳ７４で、バス中継器１３が第１のバス１１上のＤＭＡコントローラ２２に対してＤＭＡ要求（ＤＲＥＱ）を行い、ステップＳ７５で、デバイス２３がＤＭＡコントローラ２２に対してＤＭＡ要求（ＤＲＥＱ）を行う。次のステップＳ７６で、ＤＭＡコントローラ２２は、デバイス２３及びバス中継器１３からの各ＤＭＡ要求を受けたことに応じて、ＣＰＵ２１にバス１１の使用権の要求（ＢＲＥＱ）を行ってバス使用権をもらい、バス中継器１３からデバイス２３へのＤＭＡ転送を行う。
【００３３】
なお、バス中継器１３のＦＩＦＯ等のメモリ容量は有限なので、それを超える大きさのデータを転送する場合には、ＤＭＡコントローラ２２、２７に分割転送の設定をして、上記ステップＳ６１からＳ６４まで、あるいはステップＳ７１からＳ７６までを繰り返せばよい。この分割転送の際の１回の転送単位（ブロック）は、バス中継器１３のメモリ容量によって決まる。
【００３４】
従って、バス中継器１３のバッファメモリを介して２つのバス１１，１２間でＤＭＡ転送を行わせることにより、異なるバス間のＤＭＡを無駄な待ち時間を発生させることなく行うことができる。また、複数のＤＭＡチャネルを同時に動作可能にすることにより、ＣＰＵの処理を簡素化し、平易なプログラミングと少ないオーバーヘッドを実現できる。また、バス間の中継器のバッファを効率よく活用することができる。さらに、マルチスレッドのプログラムを簡単に書くことができる。
【００３５】
ところで、例えばＣＰＵ２１がバス１２をアクセスするとき、バス中継器１３がＣＰＵ２６に対してバス１２の使用権の要求（ＢＲＥＱ）を出し、その応答（ＢＡＣＫ）を受け取って、バス１２上のＤＭＡコントローラ２７、デバイス２８、メモリ２９等をアクセスする。
【００３６】
このとき、図２のＦＩＦＯ３３は、マスクフラグ３５，３６により各ＤＭＡコントローラ２２，２７へのＤＭＡ要求（ＤＲＥＱ）の出力を禁止したときに、それぞれのバス１１，１２でＩ／Ｏアクセスが可能となるわけであるが、このＩ／Ｏアクセスは、ＤＭＡの処理と矛盾なく同等に行われなければならない。従って、任意にアクセスできるわけではなく、ＤＭＡのアクセスと同じ条件で許可されることになる。このＩ／Ｏアクセスの条件の一例を次の表１に示す。
【００３７】
【表１】
【００３８】
この表１の「信号及びフラグの状態」の欄の「＊」は、任意（Ｄｏｎ’ｔ ｃａｒｅ）の状態を表している。
【００３９】
ここで、ＤＭＡ機能を診断する条件としては、以下のような場合が考えられる。すなわち、
条件＃１：バス１１，バス１２共に、ＤＭＡコントローラ２２，２７を用いてデータ転送する。
条件＃２：バス１１側だけ、ＣＰＵ２１がＩ／Ｏアクセスでデータの授受を行う。
条件＃３：バス１２側だけ、ＣＰＵ２６がＩ／Ｏアクセスでデータの授受を行う。
条件＃４：バス１１，バス１２側共に、ＣＰＵ２１，２６がＩ／Ｏアクセスでデータの授受を行う。
条件＃５：バス１２側のデバイスが存在せず、あるいはバス１２側のデバイスを用いず、バス１１側はＤＭＡコントローラ２２によるＤＭＡで、バス１２側はＣＰＵ２１がＩ／Ｏアクセスでデータ転送する。
条件＃６：バス１２側のデバイスが存在せず、あるいはバス１２側のデバイスを用いず、バス１１，バス１２側共にＣＰＵ２１がＩ／Ｏアクセスでデータ転送する。
なお、現実のデバッグの順序としては、条件＃６から逆の順にＤＭＡ機能の診断を行うことが想定される。
【００４０】
上述した各条件＃１〜＃６の下で、次のような手順でデータ転送を行い、どの条件下で問題が起こるかを調べることによって、不完全なあるいは問題のある機能ユニットを特定することができる。
【００４１】
条件＃１
マスクフラグ３５：ｏｎ 、マスクフラグ３６：ｏｆｆ
転送方向 ： ＊
ＣＰＵ２１：ＤＭＡＣ２２に転送の指示
ＣＰＵ２６：ＤＭＡＣ２７に転送の指示。
【００４２】
条件＃２
マスクフラグ３５：ｏｎ 、マスクフラグ３６：ｏｆｆ
転送方向 ：バス１１→バス１２
ＣＰＵ２６：ＤＭＡＣ２７に転送の指示
ＣＰＵ２１：ＤＲＥＱビット３７のｏｎを待ってバス中継器１３にデータを書く
転送方向 ：バス１２→バス１１
ＣＰＵ２６：ＤＭＡＣ２７に転送の指示
ＣＰＵ２１：ＤＲＥＱビット３７のｏｎを待ってバス中継器１３からデータを読む。
【００４３】
条件＃３
マスクフラグ３５：ｏｆｆ、マスクフラグ３６：ｏｎ
転送方向 ：バス１１→バス１２
ＣＰＵ２１：ＤＭＡＣ２２に転送の指示
ＣＰＵ２６：ＤＲＥＱビット３８のｏｎを待ってバス中継器１３からデータを読む
転送方向 ：バス１２→バス１１
ＣＰＵ２１：ＤＭＡＣ２２に転送の指示
ＣＰＵ２６：ＤＲＥＱビット３８のｏｎを待ってバス中継器１３にデータを書く。
【００４４】
条件＃４
マスクフラグ３５：ｏｎ 、マスクフラグ３６：ｏｎ
転送方向 ：バス１１→バス１２
ＣＰＵ２１：ＤＲＥＱビット３７のｏｎを待ってバス中継器１３にデータを書く
ＣＰＵ２６：ＤＲＥＱビット３８のｏｎを待ってバス中継器１３からデータを読む
転送方向 ：バス１２→バス１１
ＣＰＵ２６：ＤＲＥＱビット３８のｏｎを待ってバス中継器１３にデータを書く
ＣＰＵ２１：ＤＲＥＱビット３７のｏｎを待ってバス中継器１３からデータを読む。
【００４５】
【００４６】
【００４７】
これらの６種類の条件の内のいずれの条件で異常が生じるかを確認することにより、故障個所や問題点の診断をするわけである。なお、バス１２上に転送されたデータは、ＣＰＵ２１がバス１２を直接アクセスすることにより、ＣＰＵ２１のテストプログラムで確認することができる。
【００４８】
従って、このような本発明の実施の形態によれば、異なるバス１１，１２間のＤＭＡ転送機能を容易にデバッグし、問題のある場所を特定することができる。また、主体となるバス１１上のＣＰＵ２１だけで、機能確認を行うことができ、さらに、他方のバス１２に直接アクセスすることによりＤＭＡ機能以外のデバッグを行うこともできる。
【００４９】
次に、図５は、本発明の実施の形態が適用されるシステムの一例を示し、このシステムにおいては、高速の画像処理を行うためのメインバス１１１と、ＣＤ−ＲＯＭドライブ等の低速な周辺デバイスが接続されるサブバス１１２とを、ＦＩＦＯ等のバッファメモリを有するバス中継器１１３を介して接続している。
【００５０】
すなわち、図５において、高速のメインバス１１１には、メインＣＰＵ１２１と、ＤＭＡコントローラ１２２と、高速画像処理のためのグラフィックエンジン１２３と、メインメモリ１２４とが接続され、比較的低速のサブバス１２２には、サブＣＰＵ１２６と、ＤＭＡコントローラ１２７と、ＣＤ−ＲＯＭ等のデータ記録媒体１２８と、サブメモリ１２９とが接続されている。これらのメインバス１１１とサブバス１１２とは、上述したようなＦＩＦＯ等のバッファメモリを有するバス中継器１１３を介して接続され、このバス中継器１１３は、ＤＭＡコントローラ１２２、１２７に複数のＤＭＡチャネルに対応する複数種類のＤＭＡ要求、例えば３種類のＤＭＡ要求を出すことができる。このバス中継器１１３の具体的な構成及び動作は、上記図１〜図４と共に説明した実施の形態のバス中継器１３と同様とすればよいため、説明を省略する。
【００５１】
このように、高速バスと低速バスとの間でＤＭＡ転送する場合に、高速バス上で無駄な待ち時間を生じさせることなくデータ転送が行え、ＣＰＵの処理を簡素化できる。また、異なるバス間のＤＭＡ転送機能のデバッグを容易に行うことができる。
【００５２】
なお、本発明は上記実施の形態のみに限定されるものではなく、例えば、上記実施の形態では、第１のバスと第２のバスとの間で双方向のＤＭＡ転送を行う例について説明したが、第１のバスから第２のバスへのＤＭＡ転送のみ、あるいは第２のバスから第１のバスへのＤＭＡ転送のみを行う場合にも本発明を適用できる。また、ＤＭＡチャネル数、各バスに接続される回路等は実施の形態に限定されないことは勿論である。
【００５３】
【発明の効果】
以上の説明から明らかなように、本発明によれば、第１のバス及び第２のバスの間にバッファメモリを有するバス中継手段を設け、第１のバスに第１のダイレクトメモリアクセス（ＤＭＡ）制御手段を、第２のバスに第２のダイレクトメモリアクセス制御手段をそれぞれ接続し、これらの第１、第２のダイレクトメモリアクセス制御手段により、第１のバスに接続されたメモリやデバイスと第２のバスに接続されたメモリやデバイスとの間のダイレクトメモリアクセス転送を、上記バッファメモリを介して行わせると共に、上記バス中継手段からの上記第１又は上記第２のダイレクトメモリアクセス制御手段へのダイレクトメモリアクセス要求をデータ処理手段（ＣＰＵ）によりマスクし、上記データ処理手段により上記バス中継手段内の上記バッファメモリを直接アクセスすることにより、このバッファメモリを介して、異なるバス上の各メモリやデバイスの間でのダイレクトメモリアクセス転送が行える。このとき、各バス上のダイレクトメモリアクセス要求をそれぞれのバス上のデータ処理手段（ＣＰＵ）がマスクし、直接上記バッファメモリをアクセスすることによって、ダイレクトメモリアクセス機能をチェックすることができる。また、第１のバス上のデータ処理手段が第２のバス上のダイレクトメモリアクセス要求をマスクし、第２のバス側から上記バッファメモリをアクセスすることによって、第２のバスのダイレクトメモリアクセス機能をチェックすることができる。
【００５４】
従って、異なるバス間のダイレクトメモリアクセス転送機能を容易にデバッグし、問題のある場所を特定することができる。また、主体となるバス上のデータ処理手段だけで機能確認を行うことができ、さらに、他方のバスに直接アクセスすることによりダイレクトメモリアクセス機能以外のデバッグを行うこともできる。
【図面の簡単な説明】
【図１】本発明の実施の形態の概略構成を示すブロック図である。
【図２】本発明の実施の形態に用いられるバス中継器の内部構成の一例を示すブロック図である。
【図３】本発明の実施の形態の動作の一例を説明するためのフローチャートである。
【図４】本発明の実施の形態の動作の他の例を説明するためのフローチャートである。
【図５】本発明の実施の形態が適用されたシステムの一例を示すブロック図である。
【図６】２バスを用いるシステムの従来例を示すブロック図である。
【符号の説明】
１１ 第１のバス、 １２ 第２のバス、 １３ バス中継器、 ２１，２６ＣＰＵ、 ２２，２７ ＤＭＡコントローラ、 ２３，２８ デバイス、 ２４，２９ メモリ、 ３１，３２ 内部バス、 ３３ ＦＩＦＯメモリ、 ３４バッファ制御ユニット、 ３５，３６ マスクフラグ、 ３７，３８ ＤＲＥＱビット、 ３９ バスゲートウェイ
【発明の属する技術分野】
本発明は、２つの異なるバスにそれぞれ接続されたデバイスやメモリの間でデータを転送するためのデータ転送方法及び装置に関し、特に、データ転送が正常に機能しているか否かの診断が行えるデータ転送方法及び装置に関する。
【０００２】
【従来の技術】
従来において、メインバスとサブバスのような異なるバスをゲートウェイ等のバス中継器を介して接続し、メインバスに設けられたＤＭＡ（ダイレクトメモリアクセス）コントローラによりこれらのバス間でデータのＤＭＡ転送を行うものが知られている。
【０００３】
例えば、図６に示すような構成において、メインバス１０１とサブバス１０２とはそれぞれバスゲートウェイ等のバス中継器１０３に接続されている。メインバス１０１には、ＣＰＵや各種インターフェース等のデバイス１０４、ＤＭＡコントローラ１０５が接続され、サブバス１０２には、デバイス１０６、ＲＯＭ等のメモリ１０７が接続される。
【０００４】
この図６の例では、メインバス１０１上のＤＭＡコントローラ１０５がバス中継器１０３を介してサブバス１０２も制御することにより、例えばデバイス１０４とデバイス１０６との間のＤＭＡ転送を実現している。このように、異なるバス１０１、１０２間であっても、それぞれのバスのアクセス時間が同じ程度であれば、無駄な待ち時間がなく、効率の良いデータ転送を行うことができる。
【０００５】
【発明が解決しようとする課題】
ところで、１つのシステム内で異なるバスが共存する場合には、バス幅やデータアクセス速度が異なることが多く、例えば図６の例では、メインバス１０１が３２ビット幅で高速、サブバス１０２が１６ビット幅で低速となっている。
【０００６】
このように、バス幅やデータアクセス速度が異なるバス間でＤＭＡ転送を行わせる場合には、高速のバス、例えば図６のメインバス１０１上で無駄な待ち時間を生じさせてしまうという欠点がある。
【０００７】
そこで、２つの異なるバス間をバッファメモリを介して接続し、このバッファメモリを介してＤＭＡ転送を行うことが考えられるが、ＤＭＡ転送が正常に機能しているか否かを診断しようとすると、それぞれのバスのＣＰＵをデバッグモードで走らせなければならず面倒である。
【０００８】
また、データ転送が正常に行われなかった場合、双方のバスのＣＰＵや診断プログラムに欠陥があることが想定されるので、原因の発見が非常に困難になることが多い。
【０００９】
特に、１つのＬＳＩ内にＣＰＵやＤＭＡコントローラ等を設ける場合には、長い開発期間がかかり、診断のスケジュール等も大きな問題となる。
【００１０】
実際にＬＳＩを設計試作する前には周辺機器を含んだソフトウェアシミュレーションを行い、可能な限り多くの機能を確認するわけであるが、シミュレーションには時間がかかることから、十分な検証ができず、試作ＬＳＩ等ができてから短時間に問題点を洗い出さなければならないという実情もあり、上述したようなデバッグの困難性が製品開発のネックとなることが多い。
【００１１】
本発明は、このような実情に鑑みてなされたものであり、異なる２つのバス間でのＤＭＡ転送機能の診断が容易に行え、問題のある場所の特定が短時間で行えるようなデータ転送方法及び装置の提供を目的とする。
【００１２】
【課題を解決するための手段】
上記課題を解決する本発明のデータ転送方法は、バッファメモリを有しており、第１のバス及び第２のバスが接続されるとともに、前記第１のバス側のＤＭＡ要求を禁止するための第１のフラグ及び前記第２のバス側のＤＭＡ要求を禁止するための第２のフラグを備えたバス中継手段と、前記第１のバスに接続されており、前記バス中継手段からのＤＭＡ要求があるときに前記第１のバスと前記バス中継手段との間のＤＭＡ転送を行うための第１のＤＭＡ制御手段と、前記第２のバスに接続されており、前記バス中継手段からのＤＭＡ要求があるときに前記第２のバスと前記バス中継手段との間のＤＭＡ転送を行うための第２のＤＭＡ制御手段と、前記第１のバス及び前記第２のバスの少なくとも一方に設けられるデータ処理手段と、を備えた装置により実行される。このデータ転送方法では、前記データ処理手段が、ＤＭＡ転送が正常に行われているか否かを診断する際に、前記第１のフラグ及び／又は前記第２のフラグにより前記バス中継手段から前記第１のＤＭＡ制御手段及び／又は前記第２のＤＭＡ制御手段へのＤＭＡ要求を禁止するとともに、前記第１のＤＭＡ制御手段及び／又は前記第２のＤＭＡ制御手段に代わって前記バス中継手段の前記バッファメモリに直接アクセスする段階、を含むことを特徴とする。
【００１３】
他の本発明のデータ転送方法は、バッファメモリを有しており、第１のバス及び第２のバスが接続されるとともに、前記第１のバス側のＤＭＡ要求を禁止するための第１のフラグ及び前記第２のバス側のＤＭＡ要求を禁止するための第２のフラグを備えたバス中継手段と、前記第１のバスに接続されており、前記バス中継手段からのＤＭＡ要求があるときに前記第１のバスと前記バス中継手段との間のＤＭＡ転送を行うための第１のＤＭＡ制御手段と、前記第１のバスに接続される第１のデータ処理手段と、前記第２のバスに接続されており、前記バス中継手段からのＤＭＡ要求があるときに前記第２のバスと前記バス中継手段との間のＤＭＡ転送を行うための第２のＤＭＡ制御手段と、前記第２のバスに接続される第２のデータ処理手段と、を備えた装置により実行される。このデータ転送方法では、前記第１のデータ処理手段が、前記第１のバスと前記バス中継手段との間のＤＭＡ転送が正常に行われているか否かを診断する際に、前記第１のフラグにより前記バス中継手段から前記第１のＤＭＡ制御手段への前記ＤＭＡ要求を禁止するとともに、前記第１のＤＭＡ制御手段に代わって前記バス中継手段の前記バッファメモリに直接アクセスする段階と、前記第２のデータ処理手段が、前記第２のバスと前記バス中継手段との間のＤＭＡ転送が正常に行われているか否かを診断する際に、前記第２のフラグにより前記バス中継手段から前記第２のＤＭＡ制御手段への前記ＤＭＡ要求を禁止するとともに、前記第２のＤＭＡ制御手段に代わって前記バス中継手段の前記バッファメモリに直接アクセスする段階と、を含むことを特徴とする。
【００１４】
本発明のデータ転送装置は、第１のバス及び第２のバスを接続されるとともに、前記第１のバス側のＤＭＡ要求を禁止するための第１のフラグ及び前記第２のバス側のＤＭＡ要求を禁止するための第２のフラグを備えたバス中継手段と、前記第１のバスに接続されており、前記第１のバスと前記バス中継手段との間でＤＭＡ転送を行うための第１のＤＭＡ制御手段と、前記第２のバスに接続されており、前記第２のバスと前記バス中継手段との間でＤＭＡ転送を行うための第２のＤＭＡ制御手段と、前記第１のバス及び前記第２のバスの少なくとも一方に設けられており、ＤＭＡ転送が正常に行われているか否かを診断する際に、前記第１のフラグ及び／又は前記第２のフラグにより前記バス中継手段から前記第１のＤＭＡ制御手段及び／又は前記第２のＤＭＡ制御手段へのＤＭＡ要求を禁止するとともに、前記第１のＤＭＡ制御手段及び／又は前記第２のＤＭＡ制御手段に代わって前記バス中継手段を直接アクセスするデータ処理手段と、を備える。
【００１５】
このようなデータ転送装置において、前記データ処理手段が前記第１のバス及び前記第２のバスの各々に設けられている場合には、前記第１のバスに設けられているデータ処理手段は、前記第１のフラグにより前記第１のＤＭＡ制御手段への前記ＤＭＡ要求を禁止するように構成され、前記第２のフラグにより前記第２のバスに設けられているデータ処理手段は、前記第２のＤＭＡ制御手段への前記ＤＭＡ要求を禁止するように構成される。
【００１６】
前記バス中継手段は、例えば、前記第１のバスと前記第２のバスとでデータの送受を行うためのバッファメモリを備えており、前記データ処理手段が、このバッファメモリに対してアクセス可能なように構成される。
【００１７】
また、前記バス中継手段は、例えば、前記第１のＤＭＡ制御手段及び第２のＤＭＡ制御手段へのＤＭＡ要求を表すためのフラグと、前記データ処理手段によりＤＭＡ要求がマスクされたことを表すフラグと、を備えおり、前記データ処理手段は、ＤＭＡ要求の状態を前記ＤＭＡ要求を表すためのフラグにより確認するように構成されている。
【００１８】
第１、第２のバス上の各ＤＭＡ制御手段により、各バス上のメモリやデバイスとバス中継手段のバッファメモリとの間でＤＭＡ転送することにより、このバッファメモリを介して、異なるバス上の各メモリやデバイスの間でのＤＭＡ転送が行える。このとき、各バス上のＤＭＡ要求をそれぞれのバス上のデータ処理手段（ＣＰＵ）がマスクし、直接上記バッファメモリをアクセスすることによって、ＤＭＡ機能をチェックすることができる。また、第１のバス上のデータ処理手段が第２のバス上のＤＭＡ要求をマスクし、第２のバス側から上記バッファメモリをアクセスすることによって、第２のバスのＤＭＡ機能をチェックすることができる。
【００１９】
【発明の実施の形態】
以下、本発明に係る実施の形態について、図面を参照しながら説明する。
図１は、本発明に係る実施の形態となるデータ転送方法が適用されるシステム構成をを示すブロック図である。
【００２０】
この図１において、第１のバス１１及び第２のバス１２は、ＦＩＦＯ等のバッファメモリを用いて成るバス中継器１３にそれぞれ接続され、このバス中継器１３を介してバス１１、１２間で互いにデータの転送を行うことができる。第１のバス１１には、ＣＰＵ２１、ＤＭＡ（ダイレクトメモリアクセス）コントローラ２２、デバイス２３、メモリ２４等が接続されており、第２のバス１２には、ＣＰＵ２６、ＤＭＡコントローラ２７、デバイス２８、メモリ２９等が接続されている。
【００２１】
デバイス２３はＤＭＡコントローラ２２に対して、デバイス２８はＤＭＡコントローラ２７に対して、それぞれＤＭＡ要求を出すことができる。これらのデバイス２３，２８としては、例えば、画像や音声のエンコーダ、デコーダ、グラフィック処理のためのグラフィックエンジン、画像処理や音声処理ＩＣ等、あるいは、それぞれのインターフェースを介してのハードディスク装置、光磁気ディスク装置、フロッピィディスク装置、ＣＤ−ＲＯＭ装置等の周辺機器を挙げることができる。バス中継器１３は、ＤＭＡコントローラ２２、２７に対してそれぞれＤＭＡ要求（ＤＲＥＱ）を出すことができる。これらのＤＭＡ要求は、複数のＤＭＡチャネルの内のどのＤＭＡチャネルかを指定することができる。また、バス中継器１３は、例えばバス１２上のＣＰＵ２６に対してバス１２の使用権の要求（ＢＲＥＱ）を出し、ＣＰＵ２６からのバス使用許可の応答（ＢＡＣＫ）を受け取ることができる。
【００２２】
このような図１のシステムに用いられるバス中継器１３の構成の一例を図２に示す。この図２において、上記図１の第１のバス１１はデータバス１１ａとアドレス・制御バス１１ｂとに分けて、上記第２のバス１２はデータバス１２ｂとアドレス・制御バス１２ｂとに分けて示されている。バス中継器１３内には、第１のバス１１のデータバス１１ａに接続される内部バス３１と、第２のバス１２のデータバス１２ａに接続される内部バス３２とが設けられ、これらの内部バス３１，３２には、ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ：先入れ先出し）メモリ３３が接続されている。さらにバッファ制御ユニット３４をこれらの内部バス３１，３２に接続するようにしてもよい。バッファ制御ユニット３４は、第１のバス１１のアドレス・制御バス１１ｂ、及び第２のバス１２のアドレス・制御バス１２ｂとも接続されている。また、バッファ制御ユニット３４には、上記図１のＤＭＡコントローラ２２，２７との間でＤＭＡ要求（ＤＲＥＱ）やチャネル指定等を行うための制御信号ラインが接続されている。
【００２３】
マスクフラグ３５は、バス１１側のＤＭＡを禁止するためのフラグであり、図１のＣＰＵ２１の制御によって、このフラグがＯＮあるいは“１”になっているときは、バッファ制御ユニット３４から図１のＤＭＡコントローラ２２へのＤＭＡ要求（ＤＲＥＱ）は出力されない。マスクフラグ３６は、バス１２側のＤＭＡを禁止するためのフラグであり、図１のＣＰＵ２６によってこのフラグがＯＮあるいは“１”になっているときは、バッファ制御ユニット３４から図１のＤＭＡコントローラ２７へのＤＭＡ要求（ＤＲＥＱ）は出力されない。
【００２４】
ＤＲＥＱビット３７及び３８は、それぞれのバス１１及び１２に対するＤＭＡ要求のＯＮ／ＯＦＦ（あるいは“１”／“０”）を表すフラグで、ＣＰＵ２１、２２のいずれからも読むことができる。これらのＤＲＥＱビット３７及び３８のフラグは、上記マスクフラグ３５，３６がＯＮであってもマスクされず、バス中継器１３から各ＤＭＡコントローラ２２，２７へのＤＭＡ要求（ＤＲＥＱ）に現れないＤＭＡ要求の状態を各ＣＰＵ２１，２６で読み取ることができる。
【００２５】
バスゲートウェイ３９は、図１のバス１１側のＣＰＵ２１が、バス１２をアクセスするために内部バス３１と３２とを接続するものである。これらのマスクフラグ３５，３６、ＤＲＥＱビット３７，３８、及びバスゲートウェイ３９は、バッファ制御ユニット３４と接続されている。
【００２６】
この図２に示すバス中継器１３において、ＦＩＦＯメモリ３３は、バッファの役割を果たすメモリであり、バッファ制御ユニット３４によって、アクセスされるバス１１，１２、すなわちこれらに接続された内部バス３１，３２に対してデータの入出力を制御される。バッファ制御ユニット３４は、ＦＩＦＯメモリ３３のバスアクセス動作を制御すると共に、各バス１１，１２のＤＭＡコントローラ２２，２７に対してＤＭＡ要求（ＤＲＥＱ）を出し、その応答（ＤＭＡアクノリッジ：ＤＡＣＫ）を受け取る。このＤＭＡ要求は、複数のＤＭＡチャネルの１つを指定して出すことができる。ＤＭＡコントローラ２２，２７からのＤＭＡチャネル選択情報もこのバッファ制御ユニット３４に送られる。
【００２７】
また、例えばＣＰＵ２１がバス１２のアドレスをアクセスすると、バス中継器１３のバッファ制御ユニット３４がバス１２のＣＰＵ２６に対してバス１２の使用権の要求（ＢＲＥＱ：バスリクエスト）を出す。ＣＰＵ２６は、このバス要求に応じてバス１２の使用を許可する応答（ＢＡＣＫ：バスアクノリッジ）をバス中継器１３のバッファ制御ユニット３４に送る。この後、ＣＰＵ２１はバス中継器１３の内部バス３２側のマスクフラグ３６、ＦＩＦＯ３３、及びバス１２上のＤＭＡコントローラ２７、デバイス２８、メモリ２９等をアクセスすることができる。
【００２８】
ところで、第１のバス１１と第２のバス１２との間で、バス中継器１３を介してＤＭＡ転送を行う場合には、ＤＭＡコントローラ２２及び２７のＤＭＡの設定（例えばデータサイズ等）が矛盾なく対応している必要がある。ＣＰＵ２１はＤＭＡコントローラ２２に対して、またＣＰＵ２６はＤＭＡコントローラ２７に対して、それぞれのバス上のＤＭＡの設定を行う。
【００２９】
例えば、第１のバス１１のメモリ２４から第２のバス１２のメモリ２８にＤＭＡによるデータ転送を行う場合、第１のバス１１のＤＭＡコントローラ２２にはメモリ２４からバス中継器１３へのＤＭＡについて、また第２のバス１２のＤＭＡコントローラ２７にはバス中継器１３からメモリ２９へのＤＭＡについて、それぞれ同じデータサイズ（データ量）で対応するＤＭＡチャネルとなるように設定されることが必要である。これらの設定がされた後の処理手順は、図３のようになる。
【００３０】
この図３において、最初のステップＳ６１で、バス中継器１３からＤＭＡコントローラ２２に対してＤＭＡ要求（ＤＲＥＱ）を行う。次のステップＳ６２で、ＤＭＡコントローラ２２はＣＰＵ２１にバス１１の使用権の要求（ＢＲＥＱ）を行ってバス使用権をもらい、メモリ２４からバス中継器１３へのＤＭＡ転送を行う。次のステップＳ６３では、バス中継器１３はＤＭＡコントローラ２７に対してＤＭＡ要求（ＤＲＥＱ）を行う。次のステップＳ６４では、ＤＭＡコントローラ２７はＣＰＵ２６にバス１２の使用権の要求（ＢＲＥＱ）を行ってバス使用権をもらい、バス中継器１３からメモリ２９へのＤＭＡ転送を行う。
【００３１】
また、第２のバス１２上のデバイス２８から第１のバス１１上のデバイス２３にデータをＤＭＡ転送する場合には、ＤＭＡコントローラ２７にはデバイス２８からバス中継器１３へのＤＭＡについて、またＤＭＡコントローラ２２にはバス中継器１３からデバイス２３へのＤＭＡについて、それぞれ同じデータサイズで対応するＤＭＡチャネルとなるように設定されることが必要である。これらの設定がされた後の処理手順は、図４のようになる。
【００３２】
この図４の最初のステップＳ７１において、第２のバス１２上のデバイス２８はＤＭＡコントローラ２７に対してＤＭＡ要求（ＤＲＥＱ）を行う。次のステップＳ７２で、バス中継器１３はＤＭＡコントローラ２７に対してＤＭＡ要求（ＤＲＥＱ）を行う。ステップＳ７３で、ＤＭＡコントローラ２７は、デバイス２８及びバス中継器１３からの各ＤＭＡ要求を受けたことに応じて、ＣＰＵ２６にバス１２の使用権の要求（ＢＲＥＱ）を行ってバス使用権をもらい、デバイス２８からバス中継器１３へのＤＭＡ転送を行う。このとき、ＣＰＵ２６がバス要求（ＢＲＥＱ）に応じてバスを開放したときの応答をＤＭＡコントローラ２７に返し、ＤＭＡコントローラ２７はＤＭＡアクノリッジ（ＤＡＣＫ）をバス中継器１３等に返すことは、通常のＤＭＡ転送と同様である。次のステップＳ７４で、バス中継器１３が第１のバス１１上のＤＭＡコントローラ２２に対してＤＭＡ要求（ＤＲＥＱ）を行い、ステップＳ７５で、デバイス２３がＤＭＡコントローラ２２に対してＤＭＡ要求（ＤＲＥＱ）を行う。次のステップＳ７６で、ＤＭＡコントローラ２２は、デバイス２３及びバス中継器１３からの各ＤＭＡ要求を受けたことに応じて、ＣＰＵ２１にバス１１の使用権の要求（ＢＲＥＱ）を行ってバス使用権をもらい、バス中継器１３からデバイス２３へのＤＭＡ転送を行う。
【００３３】
なお、バス中継器１３のＦＩＦＯ等のメモリ容量は有限なので、それを超える大きさのデータを転送する場合には、ＤＭＡコントローラ２２、２７に分割転送の設定をして、上記ステップＳ６１からＳ６４まで、あるいはステップＳ７１からＳ７６までを繰り返せばよい。この分割転送の際の１回の転送単位（ブロック）は、バス中継器１３のメモリ容量によって決まる。
【００３４】
従って、バス中継器１３のバッファメモリを介して２つのバス１１，１２間でＤＭＡ転送を行わせることにより、異なるバス間のＤＭＡを無駄な待ち時間を発生させることなく行うことができる。また、複数のＤＭＡチャネルを同時に動作可能にすることにより、ＣＰＵの処理を簡素化し、平易なプログラミングと少ないオーバーヘッドを実現できる。また、バス間の中継器のバッファを効率よく活用することができる。さらに、マルチスレッドのプログラムを簡単に書くことができる。
【００３５】
ところで、例えばＣＰＵ２１がバス１２をアクセスするとき、バス中継器１３がＣＰＵ２６に対してバス１２の使用権の要求（ＢＲＥＱ）を出し、その応答（ＢＡＣＫ）を受け取って、バス１２上のＤＭＡコントローラ２７、デバイス２８、メモリ２９等をアクセスする。
【００３６】
このとき、図２のＦＩＦＯ３３は、マスクフラグ３５，３６により各ＤＭＡコントローラ２２，２７へのＤＭＡ要求（ＤＲＥＱ）の出力を禁止したときに、それぞれのバス１１，１２でＩ／Ｏアクセスが可能となるわけであるが、このＩ／Ｏアクセスは、ＤＭＡの処理と矛盾なく同等に行われなければならない。従って、任意にアクセスできるわけではなく、ＤＭＡのアクセスと同じ条件で許可されることになる。このＩ／Ｏアクセスの条件の一例を次の表１に示す。
【００３７】
【表１】
この表１の「信号及びフラグの状態」の欄の「＊」は、任意（Ｄｏｎ’ｔ ｃａｒｅ）の状態を表している。
【００３９】
ここで、ＤＭＡ機能を診断する条件としては、以下のような場合が考えられる。すなわち、
条件＃１：バス１１，バス１２共に、ＤＭＡコントローラ２２，２７を用いてデータ転送する。
条件＃２：バス１１側だけ、ＣＰＵ２１がＩ／Ｏアクセスでデータの授受を行う。
条件＃３：バス１２側だけ、ＣＰＵ２６がＩ／Ｏアクセスでデータの授受を行う。
条件＃４：バス１１，バス１２側共に、ＣＰＵ２１，２６がＩ／Ｏアクセスでデータの授受を行う。
条件＃５：バス１２側のデバイスが存在せず、あるいはバス１２側のデバイスを用いず、バス１１側はＤＭＡコントローラ２２によるＤＭＡで、バス１２側はＣＰＵ２１がＩ／Ｏアクセスでデータ転送する。
条件＃６：バス１２側のデバイスが存在せず、あるいはバス１２側のデバイスを用いず、バス１１，バス１２側共にＣＰＵ２１がＩ／Ｏアクセスでデータ転送する。
なお、現実のデバッグの順序としては、条件＃６から逆の順にＤＭＡ機能の診断を行うことが想定される。
【００４０】
上述した各条件＃１〜＃６の下で、次のような手順でデータ転送を行い、どの条件下で問題が起こるかを調べることによって、不完全なあるいは問題のある機能ユニットを特定することができる。
【００４１】
条件＃１
マスクフラグ３５：ｏｎ 、マスクフラグ３６：ｏｆｆ
転送方向 ： ＊
ＣＰＵ２１：ＤＭＡＣ２２に転送の指示
ＣＰＵ２６：ＤＭＡＣ２７に転送の指示。
【００４２】
条件＃２
マスクフラグ３５：ｏｎ 、マスクフラグ３６：ｏｆｆ
転送方向 ：バス１１→バス１２
ＣＰＵ２６：ＤＭＡＣ２７に転送の指示
ＣＰＵ２１：ＤＲＥＱビット３７のｏｎを待ってバス中継器１３にデータを書く
転送方向 ：バス１２→バス１１
ＣＰＵ２６：ＤＭＡＣ２７に転送の指示
ＣＰＵ２１：ＤＲＥＱビット３７のｏｎを待ってバス中継器１３からデータを読む。
【００４３】
条件＃３
マスクフラグ３５：ｏｆｆ、マスクフラグ３６：ｏｎ
転送方向 ：バス１１→バス１２
ＣＰＵ２１：ＤＭＡＣ２２に転送の指示
ＣＰＵ２６：ＤＲＥＱビット３８のｏｎを待ってバス中継器１３からデータを読む
転送方向 ：バス１２→バス１１
ＣＰＵ２１：ＤＭＡＣ２２に転送の指示
ＣＰＵ２６：ＤＲＥＱビット３８のｏｎを待ってバス中継器１３にデータを書く。
【００４４】
条件＃４
マスクフラグ３５：ｏｎ 、マスクフラグ３６：ｏｎ
転送方向 ：バス１１→バス１２
ＣＰＵ２１：ＤＲＥＱビット３７のｏｎを待ってバス中継器１３にデータを書く
ＣＰＵ２６：ＤＲＥＱビット３８のｏｎを待ってバス中継器１３からデータを読む
転送方向 ：バス１２→バス１１
ＣＰＵ２６：ＤＲＥＱビット３８のｏｎを待ってバス中継器１３にデータを書く
ＣＰＵ２１：ＤＲＥＱビット３７のｏｎを待ってバス中継器１３からデータを読む。
【００４５】
これらの６種類の条件の内のいずれの条件で異常が生じるかを確認することにより、故障個所や問題点の診断をするわけである。なお、バス１２上に転送されたデータは、ＣＰＵ２１がバス１２を直接アクセスすることにより、ＣＰＵ２１のテストプログラムで確認することができる。
【００４８】
従って、このような本発明の実施の形態によれば、異なるバス１１，１２間のＤＭＡ転送機能を容易にデバッグし、問題のある場所を特定することができる。また、主体となるバス１１上のＣＰＵ２１だけで、機能確認を行うことができ、さらに、他方のバス１２に直接アクセスすることによりＤＭＡ機能以外のデバッグを行うこともできる。
【００４９】
次に、図５は、本発明の実施の形態が適用されるシステムの一例を示し、このシステムにおいては、高速の画像処理を行うためのメインバス１１１と、ＣＤ−ＲＯＭドライブ等の低速な周辺デバイスが接続されるサブバス１１２とを、ＦＩＦＯ等のバッファメモリを有するバス中継器１１３を介して接続している。
【００５０】
すなわち、図５において、高速のメインバス１１１には、メインＣＰＵ１２１と、ＤＭＡコントローラ１２２と、高速画像処理のためのグラフィックエンジン１２３と、メインメモリ１２４とが接続され、比較的低速のサブバス１２２には、サブＣＰＵ１２６と、ＤＭＡコントローラ１２７と、ＣＤ−ＲＯＭ等のデータ記録媒体１２８と、サブメモリ１２９とが接続されている。これらのメインバス１１１とサブバス１１２とは、上述したようなＦＩＦＯ等のバッファメモリを有するバス中継器１１３を介して接続され、このバス中継器１１３は、ＤＭＡコントローラ１２２、１２７に複数のＤＭＡチャネルに対応する複数種類のＤＭＡ要求、例えば３種類のＤＭＡ要求を出すことができる。このバス中継器１１３の具体的な構成及び動作は、上記図１〜図４と共に説明した実施の形態のバス中継器１３と同様とすればよいため、説明を省略する。
【００５１】
このように、高速バスと低速バスとの間でＤＭＡ転送する場合に、高速バス上で無駄な待ち時間を生じさせることなくデータ転送が行え、ＣＰＵの処理を簡素化できる。また、異なるバス間のＤＭＡ転送機能のデバッグを容易に行うことができる。
【００５２】
なお、本発明は上記実施の形態のみに限定されるものではなく、例えば、上記実施の形態では、第１のバスと第２のバスとの間で双方向のＤＭＡ転送を行う例について説明したが、第１のバスから第２のバスへのＤＭＡ転送のみ、あるいは第２のバスから第１のバスへのＤＭＡ転送のみを行う場合にも本発明を適用できる。また、ＤＭＡチャネル数、各バスに接続される回路等は実施の形態に限定されないことは勿論である。
【００５３】
【発明の効果】
以上の説明から明らかなように、本発明によれば、第１のバス及び第２のバスの間にバッファメモリを有するバス中継手段を設け、第１のバスに第１のダイレクトメモリアクセス（ＤＭＡ）制御手段を、第２のバスに第２のダイレクトメモリアクセス制御手段をそれぞれ接続し、これらの第１、第２のダイレクトメモリアクセス制御手段により、第１のバスに接続されたメモリやデバイスと第２のバスに接続されたメモリやデバイスとの間のダイレクトメモリアクセス転送を、上記バッファメモリを介して行わせると共に、上記バス中継手段からの上記第１又は上記第２のダイレクトメモリアクセス制御手段へのダイレクトメモリアクセス要求をデータ処理手段（ＣＰＵ）によりマスクし、上記データ処理手段により上記バス中継手段内の上記バッファメモリを直接アクセスすることにより、このバッファメモリを介して、異なるバス上の各メモリやデバイスの間でのダイレクトメモリアクセス転送が行える。このとき、各バス上のダイレクトメモリアクセス要求をそれぞれのバス上のデータ処理手段（ＣＰＵ）がマスクし、直接上記バッファメモリをアクセスすることによって、ダイレクトメモリアクセス機能をチェックすることができる。また、第１のバス上のデータ処理手段が第２のバス上のダイレクトメモリアクセス要求をマスクし、第２のバス側から上記バッファメモリをアクセスすることによって、第２のバスのダイレクトメモリアクセス機能をチェックすることができる。
【００５４】
従って、異なるバス間のダイレクトメモリアクセス転送機能を容易にデバッグし、問題のある場所を特定することができる。また、主体となるバス上のデータ処理手段だけで機能確認を行うことができ、さらに、他方のバスに直接アクセスすることによりダイレクトメモリアクセス機能以外のデバッグを行うこともできる。
【図面の簡単な説明】
【図１】本発明の実施の形態の概略構成を示すブロック図である。
【図２】本発明の実施の形態に用いられるバス中継器の内部構成の一例を示すブロック図である。
【図３】本発明の実施の形態の動作の一例を説明するためのフローチャートである。
【図４】本発明の実施の形態の動作の他の例を説明するためのフローチャートである。
【図５】本発明の実施の形態が適用されたシステムの一例を示すブロック図である。
【図６】２バスを用いるシステムの従来例を示すブロック図である。
【符号の説明】
１１ 第１のバス、 １２ 第２のバス、 １３ バス中継器、 ２１，２６ＣＰＵ、 ２２，２７ ＤＭＡコントローラ、 ２３，２８ デバイス、 ２４，２９ メモリ、 ３１，３２ 内部バス、 ３３ ＦＩＦＯメモリ、 ３４バッファ制御ユニット、 ３５，３６ マスクフラグ、 ３７，３８ ＤＲＥＱビット、 ３９ バスゲートウェイ
Claims (5)
- バッファメモリを有しており、第１のバス及び第２のバスが接続されるとともに、前記第１のバス側のＤＭＡ要求を禁止するための第１のフラグ及び前記第２のバス側のＤＭＡ要求を禁止するための第２のフラグを備えたバス中継手段と、
前記第１のバスに接続されており、前記バス中継手段からのＤＭＡ要求があるときに前記第１のバスと前記バス中継手段との間のＤＭＡ転送を行うための第１のＤＭＡ制御手段と、
前記第２のバスに接続されており、前記バス中継手段からのＤＭＡ要求があるときに前記第２のバスと前記バス中継手段との間のＤＭＡ転送を行うための第２のＤＭＡ制御手段と、
前記第１のバス及び前記第２のバスの少なくとも一方に設けられるデータ処理手段と、を備えた装置により実行される方法であって、
前記データ処理手段が、ＤＭＡ転送が正常に行われているか否かを診断する際に、前記第１のフラグ及び／又は前記第２のフラグにより前記バス中継手段から前記第１のＤＭＡ制御手段及び／又は前記第２のＤＭＡ制御手段へのＤＭＡ要求を禁止するとともに、前記第１のＤＭＡ制御手段及び／又は前記第２のＤＭＡ制御手段に代わって前記バス中継手段の前記バッファメモリに直接アクセスする段階、を含むことを特徴とする、
データ転送方法。 - バッファメモリを有しており、第１のバス及び第２のバスが接続されるとともに、前記第１のバス側のＤＭＡ要求を禁止するための第１のフラグ及び前記第２のバス側のＤＭＡ要求を禁止するための第２のフラグを備えたバス中継手段と、
前記第１のバスに接続されており、前記バス中継手段からのＤＭＡ要求があるときに前記第１のバスと前記バス中継手段との間のＤＭＡ転送を行うための第１のＤＭＡ制御手段と、
前記第１のバスに接続される第１のデータ処理手段と、
前記第２のバスに接続されており、前記バス中継手段からのＤＭＡ要求があるときに前記第２のバスと前記バス中継手段との間のＤＭＡ転送を行うための第２のＤＭＡ制御手段と、
前記第２のバスに接続される第２のデータ処理手段と、を備えた装置により実行される方法であって、
前記第１のデータ処理手段が、前記第１のバスと前記バス中継手段との間のＤＭＡ転送が正常に行われているか否かを診断する際に、前記第１のフラグにより前記バス中継手段から前記第１のＤＭＡ制御手段への前記ＤＭＡ要求を禁止するとともに、前記第１のＤＭＡ制御手段に代わって前記バス中継手段の前記バッファメモリに直接アクセスする段階と、
前記第２のデータ処理手段が、前記第２のバスと前記バス中継手段との間のＤＭＡ転送が正常に行われているか否かを診断する際に、前記第２のフラグにより前記バス中継手段から前記第２のＤＭＡ制御手段への前記ＤＭＡ要求を禁止するとともに、前記第２のＤＭＡ制御手段に代わって前記バス中継手段の前記バッファメモリに直接アクセスする段階と、を含むことを特徴とする、
データ転送方法。 - 第１のバス及び第２のバスが接続されるとともに、前記第１のバス側のＤＭＡ要求を禁止するための第１のフラグ及び前記第２のバス側のＤＭＡ要求を禁止するための第２のフラグを備えたバス中継手段と、
前記第１のバスに接続されており、前記第１のバスと前記バス中継手段との間でＤＭＡ転送を行うための第１のＤＭＡ制御手段と、
前記第２のバスに接続されており、前記第２のバスと前記バス中継手段との間でＤＭＡ転送を行うための第２のＤＭＡ制御手段と、
前記第１のバス及び前記第２のバスの少なくとも一方に設けられており、ＤＭＡ転送が正常に行われているか否かを診断する際に、前記第１のフラグ及び／又は前記第２のフラ グにより前記バス中継手段から前記第１のＤＭＡ制御手段及び／又は前記第２のＤＭＡ制御手段へのＤＭＡ要求を禁止するとともに、前記第１のＤＭＡ制御手段及び／又は前記第２のＤＭＡ制御手段に代わって前記バス中継手段を直接アクセスするデータ処理手段と、を備えることを特徴とする、
データ転送装置。 - 前記データ処理手段が前記第１のバス及び前記第２のバスの各々に設けられており、
前記第１のバスに設けられているデータ処理手段は、前記第１のフラグにより前記第１のＤＭＡ制御手段への前記ＤＭＡ要求を禁止するように構成され、
前記第２のバスに設けられているデータ処理手段は、前記第２のフラグにより前記第２のＤＭＡ制御手段への前記ＤＭＡ要求を禁止するように構成されている、
請求項３記載のデータ転送装置。 - 前記バス中継手段は、前記第１のバスと前記第２のバスとでデータの送受を行うためのバッファメモリを備えており、
前記データ処理手段は、このバッファメモリにアクセス可能なように構成されている、
請求項３記載のデータ転送装置。
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10497997A JP3602293B2 (ja) | 1997-04-22 | 1997-04-22 | データ転送方法及び装置 |
| EP98917635A EP0927938B1 (en) | 1997-04-22 | 1998-04-22 | Data transfer method and device |
| CNB031476392A CN100345131C (zh) | 1997-04-22 | 1998-04-22 | 数据传送方法和数据传送设备 |
| DE69837377T DE69837377T2 (de) | 1997-04-22 | 1998-04-22 | Datenübertragungssystem und verfahren |
| AU70796/98A AU748435B2 (en) | 1997-04-22 | 1998-04-22 | Data transfer method and device |
| AT98917635T ATE357697T1 (de) | 1997-04-22 | 1998-04-22 | Datenübertragungssystem und verfahren |
| CA002259247A CA2259247A1 (en) | 1997-04-22 | 1998-04-22 | Data transfer method and device |
| US09/214,084 US6282588B1 (en) | 1997-04-22 | 1998-04-22 | Data transfer method and device |
| CNB988008009A CN1148665C (zh) | 1997-04-22 | 1998-04-22 | 数据传送方法和数据传送设备 |
| PCT/JP1998/001857 WO1998048357A1 (fr) | 1997-04-22 | 1998-04-22 | Procede et dispositif de transfert de donnees |
| US09/801,946 US6453368B2 (en) | 1997-04-22 | 2001-03-07 | Adding a dummy data or discarding a portion of data in a bus repeater buffer memory for a second data transfer to a second bus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10497997A JP3602293B2 (ja) | 1997-04-22 | 1997-04-22 | データ転送方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10301889A JPH10301889A (ja) | 1998-11-13 |
| JP3602293B2 true JP3602293B2 (ja) | 2004-12-15 |
Family
ID=14395220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10497997A Expired - Fee Related JP3602293B2 (ja) | 1997-04-22 | 1997-04-22 | データ転送方法及び装置 |
Country Status (9)
| Country | Link |
|---|---|
| US (2) | US6282588B1 (ja) |
| EP (1) | EP0927938B1 (ja) |
| JP (1) | JP3602293B2 (ja) |
| CN (2) | CN1148665C (ja) |
| AT (1) | ATE357697T1 (ja) |
| AU (1) | AU748435B2 (ja) |
| CA (1) | CA2259247A1 (ja) |
| DE (1) | DE69837377T2 (ja) |
| WO (1) | WO1998048357A1 (ja) |
Families Citing this family (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6295599B1 (en) * | 1995-08-16 | 2001-09-25 | Microunity Systems Engineering | System and method for providing a wide operand architecture |
| US7301541B2 (en) * | 1995-08-16 | 2007-11-27 | Microunity Systems Engineering, Inc. | Programmable processor and method with wide operations |
| US6643765B1 (en) * | 1995-08-16 | 2003-11-04 | Microunity Systems Engineering, Inc. | Programmable processor with group floating point operations |
| US5742840A (en) | 1995-08-16 | 1998-04-21 | Microunity Systems Engineering, Inc. | General purpose, multiple precision parallel operation, programmable media processor |
| ATE557343T1 (de) * | 1998-08-24 | 2012-05-15 | Microunity Systems Eng | Prozessor und verfahren zur durchführung eines breitschaltungsbefehls mit breitem operand |
| US7932911B2 (en) * | 1998-08-24 | 2011-04-26 | Microunity Systems Engineering, Inc. | Processor for executing switch and translate instructions requiring wide operands |
| DE19846913A1 (de) * | 1998-10-12 | 2000-04-20 | Oce Printing Systems Gmbh | Elektronische Steuereinrichtung mit einem parallelen Datenbus und Verfahren zum Betreiben der Steuereinrichtung |
| JP3614714B2 (ja) * | 1999-06-16 | 2005-01-26 | Ｎｅｃマイクロシステム株式会社 | Ｄｍａ制御装置 |
| JP3696515B2 (ja) | 2000-03-02 | 2005-09-21 | 株式会社ソニー・コンピュータエンタテインメント | カーネル機能実現構造及びそれを備えたエンタテインメント装置、カーネルによる周辺ディバイスの制御方法 |
| US6658520B1 (en) * | 2000-09-26 | 2003-12-02 | Intel Corporation | Method and system for keeping two independent busses coherent following a direct memory access |
| US6779049B2 (en) * | 2000-12-14 | 2004-08-17 | International Business Machines Corporation | Symmetric multi-processing system with attached processing units being able to access a shared memory without being structurally configured with an address translation mechanism |
| US6492881B2 (en) * | 2001-01-31 | 2002-12-10 | Compaq Information Technologies Group, L.P. | Single to differential logic level interface for computer systems |
| JP3846858B2 (ja) * | 2001-03-02 | 2006-11-15 | 株式会社日立国際電気 | ネットワーク対応画像伝送装置 |
| JP4204759B2 (ja) * | 2001-03-09 | 2009-01-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ｄｍａ転送制御方法及び制御装置 |
| US6877055B2 (en) | 2001-03-19 | 2005-04-05 | Sun Microsystems, Inc. | Method and apparatus for efficiently broadcasting transactions between a first address repeater and a second address repeater |
| US6735654B2 (en) * | 2001-03-19 | 2004-05-11 | Sun Microsystems, Inc. | Method and apparatus for efficiently broadcasting transactions between an address repeater and a client |
| US6889343B2 (en) | 2001-03-19 | 2005-05-03 | Sun Microsystems, Inc. | Method and apparatus for verifying consistency between a first address repeater and a second address repeater |
| US20020133652A1 (en) * | 2001-03-19 | 2002-09-19 | Tai Quan | Apparatus for avoiding starvation in hierarchical computer systems that prioritize transactions |
| US6826643B2 (en) | 2001-03-19 | 2004-11-30 | Sun Microsystems, Inc. | Method of synchronizing arbiters within a hierarchical computer system |
| US7047328B1 (en) * | 2001-07-13 | 2006-05-16 | Legerity, Inc. | Method and apparatus for accessing memories having a time-variant response over a PCI bus by using two-stage DMA transfers |
| US7437493B2 (en) * | 2001-09-28 | 2008-10-14 | Dot Hill Systems Corp. | Modular architecture for a network storage controller |
| US7146448B2 (en) * | 2001-09-28 | 2006-12-05 | Dot Hill Systems Corporation | Apparatus and method for adopting an orphan I/O port in a redundant storage controller |
| US7340555B2 (en) * | 2001-09-28 | 2008-03-04 | Dot Hill Systems Corporation | RAID system for performing efficient mirrored posted-write operations |
| US7143227B2 (en) * | 2003-02-18 | 2006-11-28 | Dot Hill Systems Corporation | Broadcast bridge apparatus for transferring data to redundant memory subsystems in a storage controller |
| US7315911B2 (en) * | 2005-01-20 | 2008-01-01 | Dot Hill Systems Corporation | Method for efficient inter-processor communication in an active-active RAID system using PCI-express links |
| US7536495B2 (en) * | 2001-09-28 | 2009-05-19 | Dot Hill Systems Corporation | Certified memory-to-memory data transfer between active-active raid controllers |
| US7062591B2 (en) * | 2001-09-28 | 2006-06-13 | Dot Hill Systems Corp. | Controller data sharing using a modular DMA architecture |
| US6732243B2 (en) * | 2001-11-08 | 2004-05-04 | Chaparral Network Storage, Inc. | Data mirroring using shared buses |
| US7380115B2 (en) * | 2001-11-09 | 2008-05-27 | Dot Hill Systems Corp. | Transferring data using direct memory access |
| JP2003256146A (ja) * | 2002-02-26 | 2003-09-10 | Sanyo Electric Co Ltd | データ中継制御装置 |
| JP2004094452A (ja) * | 2002-08-30 | 2004-03-25 | Fujitsu Ltd | Ｄｍａコントローラおよびｄｍａ転送方法 |
| JP2005100064A (ja) * | 2003-09-24 | 2005-04-14 | Canon Inc | 画像処理装置、画像処理方法およびプログラム |
| CN1703027B (zh) * | 2004-05-25 | 2012-03-14 | 惠普开发有限公司 | 传递调试信息 |
| US20060026308A1 (en) * | 2004-07-29 | 2006-02-02 | International Business Machines Corporation | DMAC issue mechanism via streaming ID method |
| US7296129B2 (en) * | 2004-07-30 | 2007-11-13 | International Business Machines Corporation | System, method and storage medium for providing a serialized memory interface with a bus repeater |
| US7200693B2 (en) | 2004-08-27 | 2007-04-03 | Micron Technology, Inc. | Memory system and method having unidirectional data buses |
| US7523351B2 (en) | 2004-09-27 | 2009-04-21 | Ceva D.S.P. Ltd | System and method for providing mutual breakpoint capabilities in computing device |
| US7417883B2 (en) * | 2004-12-30 | 2008-08-26 | Intel Corporation | I/O data interconnect reuse as repeater |
| US7543096B2 (en) * | 2005-01-20 | 2009-06-02 | Dot Hill Systems Corporation | Safe message transfers on PCI-Express link from RAID controller to receiver-programmable window of partner RAID controller CPU memory |
| US7209405B2 (en) | 2005-02-23 | 2007-04-24 | Micron Technology, Inc. | Memory device and method having multiple internal data buses and memory bank interleaving |
| US20070028027A1 (en) * | 2005-07-26 | 2007-02-01 | Micron Technology, Inc. | Memory device and method having separate write data and read data buses |
| TWI310501B (en) * | 2005-10-06 | 2009-06-01 | Via Tech Inc | Bus controller and data buffer allocation method |
| US7536508B2 (en) * | 2006-06-30 | 2009-05-19 | Dot Hill Systems Corporation | System and method for sharing SATA drives in active-active RAID controller system |
| CN101558366B (zh) * | 2006-12-15 | 2012-11-21 | 密克罗奇普技术公司 | 直接存储器存取控制器 |
| US8341301B2 (en) * | 2007-01-02 | 2012-12-25 | Freescale Semiconductor, Inc. | Device and method for testing a direct memory access controller |
| US7681089B2 (en) * | 2007-02-20 | 2010-03-16 | Dot Hill Systems Corporation | Redundant storage controller system with enhanced failure analysis capability |
| JP2010033125A (ja) * | 2008-07-25 | 2010-02-12 | Hitachi Ltd | ストレージ装置及びデータ転送方法 |
| US8417860B2 (en) * | 2010-08-05 | 2013-04-09 | Honda Motor Co., Ltd. | Hybrid in-vehicle infotainment network |
| CN104021097A (zh) * | 2013-03-01 | 2014-09-03 | 中兴通讯股份有限公司 | 数据传输方法、装置及直接存储器存取 |
| US9785565B2 (en) | 2014-06-30 | 2017-10-10 | Microunity Systems Engineering, Inc. | System and methods for expandably wide processor instructions |
| JP2024011462A (ja) * | 2022-07-14 | 2024-01-25 | オムロン株式会社 | 制御システム、制御装置および通信方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01311350A (ja) * | 1988-06-10 | 1989-12-15 | Yokogawa Electric Corp | チャネル・インターフェイス回路 |
| ATE185631T1 (de) * | 1991-08-16 | 1999-10-15 | Cypress Semiconductor Corp | Dynamisches hochleistungsspeichersystem |
| JPH05128049A (ja) * | 1991-11-08 | 1993-05-25 | Mitsubishi Electric Corp | 入出力制御装置 |
| JPH05173933A (ja) * | 1991-12-24 | 1993-07-13 | Oki Electric Ind Co Ltd | ダイレクトメモリアクセス転送方式 |
| JP3451103B2 (ja) * | 1992-11-27 | 2003-09-29 | 富士通株式会社 | データ通信装置及び方法 |
| JPH06348644A (ja) * | 1993-06-07 | 1994-12-22 | Sharp Corp | Ｄｍａ回路 |
| US5664223A (en) * | 1994-04-05 | 1997-09-02 | International Business Machines Corporation | System for independently transferring data using two independently controlled DMA engines coupled between a FIFO buffer and two separate buses respectively |
| JP3630460B2 (ja) * | 1995-01-23 | 2005-03-16 | 富士通株式会社 | データ長補正システム |
| JP3426385B2 (ja) * | 1995-03-09 | 2003-07-14 | 富士通株式会社 | ディスク制御装置 |
| US5918072A (en) * | 1995-09-18 | 1999-06-29 | Opti Inc. | System for controlling variable length PCI burst data using a dummy final data phase and adjusting the burst length during transaction |
| JPH0991230A (ja) * | 1995-09-26 | 1997-04-04 | Matsushita Electric Ind Co Ltd | データ転送システム |
| JPH09162877A (ja) * | 1995-12-06 | 1997-06-20 | Fujitsu Ltd | バッファ制御方式 |
| JP3562126B2 (ja) * | 1996-04-09 | 2004-09-08 | 株式会社デンソー | Ｄｍａ制御装置 |
-
1997
- 1997-04-22 JP JP10497997A patent/JP3602293B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-22 AU AU70796/98A patent/AU748435B2/en not_active Expired
- 1998-04-22 AT AT98917635T patent/ATE357697T1/de not_active IP Right Cessation
- 1998-04-22 US US09/214,084 patent/US6282588B1/en not_active Expired - Lifetime
- 1998-04-22 DE DE69837377T patent/DE69837377T2/de not_active Expired - Lifetime
- 1998-04-22 CA CA002259247A patent/CA2259247A1/en not_active Abandoned
- 1998-04-22 EP EP98917635A patent/EP0927938B1/en not_active Expired - Lifetime
- 1998-04-22 CN CNB988008009A patent/CN1148665C/zh not_active Expired - Lifetime
- 1998-04-22 WO PCT/JP1998/001857 patent/WO1998048357A1/ja active IP Right Grant
- 1998-04-22 CN CNB031476392A patent/CN100345131C/zh not_active Expired - Lifetime
-
2001
- 2001-03-07 US US09/801,946 patent/US6453368B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| AU7079698A (en) | 1998-11-13 |
| EP0927938A4 (en) | 2003-02-19 |
| US20010013076A1 (en) | 2001-08-09 |
| EP0927938A1 (en) | 1999-07-07 |
| CN100345131C (zh) | 2007-10-24 |
| US6282588B1 (en) | 2001-08-28 |
| US6453368B2 (en) | 2002-09-17 |
| JPH10301889A (ja) | 1998-11-13 |
| CN1229488A (zh) | 1999-09-22 |
| EP0927938B1 (en) | 2007-03-21 |
| CA2259247A1 (en) | 1998-10-29 |
| DE69837377D1 (de) | 2007-05-03 |
| WO1998048357A1 (fr) | 1998-10-29 |
| DE69837377T2 (de) | 2007-11-29 |
| AU748435B2 (en) | 2002-06-06 |
| CN1497461A (zh) | 2004-05-19 |
| ATE357697T1 (de) | 2007-04-15 |
| CN1148665C (zh) | 2004-05-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3602293B2 (ja) | データ転送方法及び装置 | |
| JPH02297116A (ja) | 非同期バス間のデータ転送方法 | |
| JPH07146804A (ja) | 回路要素の故障診断システム、診断方法及びデジタルプロセッサシステム | |
| JPS63175962A (ja) | 直接メモリアクセス制御装置とマルチマイクロコンピュータシステム内におけるデータ転送方法 | |
| JP2005141532A (ja) | システムデバッグ装置 | |
| KR100567147B1 (ko) | 데이터전송방법및장치 | |
| JPH02207363A (ja) | データ転送制御方式、デバイスコントローラ、およびメモリ・コントローラ | |
| MXPA99000018A (en) | Data transfer method and device | |
| JPS6162158A (ja) | デ−タ授受システム | |
| CN114281726B (zh) | 用于soc芯片的系统架构及外设通信方法 | |
| JP3596730B2 (ja) | メモリ制御装置およびメモリ制御方法 | |
| JP3678537B2 (ja) | データ転送方法及び装置 | |
| JP3204308B2 (ja) | マイクロコンピュータ及びそのテスト方法 | |
| JP2584903B2 (ja) | 外部装置制御方式 | |
| JPS6218067B2 (ja) | ||
| JP3434771B2 (ja) | 下位装置対向試験方式 | |
| JP3012402B2 (ja) | 情報処理システム | |
| JP2005190496A (ja) | データ転送方法及び装置 | |
| JPS62297962A (ja) | メモリの共通領域アクセス制御方式 | |
| JPS635456A (ja) | マイクロプロセツサシステム | |
| JP2003173268A (ja) | システムｌｓｉの論理検証方法 | |
| JPS63305433A (ja) | 制御装置の診断方式 | |
| JPH01129342A (ja) | Ｄｍａ転送時における特定領域コピー方式 | |
| JPS5960553A (ja) | デイスクデ−タ制御方式 | |
| JPH0512221A (ja) | マルチｃｐｕ間データ交換高速化方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040622 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040812 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040921 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040922 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081001 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091001 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101001 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111001 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121001 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131001 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |