JP3688392B2 - 波形整形装置およびクロック供給装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、クロック信号のデューティ比、周波数等を変換する波形整形装置、および波形整形装置にＤＬＬ装置が組み合わされて成るクロック供給装置に関する。
【０００２】
【従来の技術】
ＤＬＬ（Delay Locked Loop）装置は、外部クロックを可変遅延回路によって１クロック周期に幾分満たない時間だけ遅延させ、クロック・ドライバなどで発生する遅延を相殺することにより、外部クロックと実質的にほぼ同位相で内部クロックを供給する装置である。１クロック周期より幾分短い遅延とクロック・ドライバなどで生じる遅延を足して、ちょうど１クロック周期になるように動作するので、あたかも、遅延なしで内部クロックが供給されているように見える。
【０００３】
図４７は、この発明の背景となる、ＤＬＬ装置を利用した従来のクロック供給装置の構成を示すブロック図である。図４７において、１はＤＬＬ装置、３はクロックドライバ、４はクロック配線、６はクロック入力端子、２０１は可変遅延回路、２０２は位相比較器、２０３はチャージポンプ回路、２０４はループフィルタ、５５１はクロック供給装置、ＣＬは入力クロック（外部クロック）、ＯＵＴ＿Ｄは出力クロック、Ｖｃは制御信号、そして、ＦＢはフィードバッククロックである。
【０００４】
クロック配線４を通じてクロックの供給を受ける装置部分は、通常において、単一の半導体チップに集積化されている。また、ＤＬＬ装置１およびクロックドライバ３も同様に、同一の半導体チップの中に作り込まれるのが通例である。
【０００５】
図４８は、位相比較器２０２の従来周知の構成例を示す回路図である。この例は、モトローラ型の位相周波数比較器である。図４８において、Ｎ１〜Ｎ９はＮＡＮＤ回路、Ｑ１〜Ｑ４はＮＡＮＤ回路Ｎ１〜Ｎ８で構成されるＳＲフリップフロップの出力信号、ＵＰ*はアップ信号、ＤＷＮ*はダウン信号、そして、ＲＥＳＥＴ*はリセット信号である。
【０００６】
図４９のタイミングチャートに、図４８の装置の動作にともなう各部の信号波形を示す。図４９に示すように、入力クロックＣＬの位相に対してフィードバッククロックＦＢの位相が遅延していると、位相差に相当する期間にわたって、アップ信号ＵＰ*がアクティブ（この場合は、値”０”）となる。逆に、入力クロックＣＬの位相に対してフィードバッククロックＦＢの位相が早まっていると、位相差に相当する期間にわたって、ダウン信号ＤＷＮ*がアクティブとなる。
【０００７】
図５０は、図４８の装置の状態遷移図である。図５０に示すように、アップ信号ＵＰ*もダウン信号ＤＷＮ*も出力されないアイドル状態から出発して、入力クロックＣＬが立ち上がると、アップ信号ＵＰ*がアクティブとなり、その後、フィードバッククロックＦＢが立ち上がるとリセットされて、アイドル状態に戻る。フィードバッククロックＦＢの方が先に立ち上がるときには、これとは逆にダウン信号ＤＷＮ*がアクティブとなる。
【０００８】
図５１は、チャージポンプ回路２０３とループフィルタ２０４の従来周知の構成例を示す回路図である。図５１において、２１１，２１２は電流源、２１３はＰＭＯＳトランジスタ、２１４はＮＭＯＳトランジスタ、２１５はインバータ、２１６は抵抗素子、２１７は容量素子、Ｉｃｐ１は電流源２１１が供給する電流、そして、Ｉｃｐ２は電流源２１２が供給する電流である。
【０００９】
図５２は、電流源２１１の構成を示す回路図である。図５２において、２２１はＰＭＯＳトランジスタ、そして、２２２はＰＭＯＳトランジスタ２２１にバイアス電圧を供給するバイアス源である。
【００１０】
図５３は、電流源２１２の構成を示す回路図である。図５３において、２２３はＮＭＯＳトランジスタ、そして、２２４はＮＭＯＳトランジスタ２２３にバイアス電圧を供給するバイアス源である。バイアス源２２２，２２４によるバイアス電圧の供給は、電流Ｉｃｐ１，Ｉｃｐ２が互いに等しくなるように行われる。
【００１１】
図５１に戻って、アップ信号ＵＰ*がアクティブであるときには、ＰＭＯＳトランジスタ２１３がオンし、電流源２１１が供給する電流Ｉｃｐ１がループフィルタ２０４へ供給され、容量素子２１６が充電される。逆に、ダウン信号ＤＷＮ*がアクティブであるときには、ＮＭＯＳトランジスタ２１４がオンし、電流源２１２が供給する電流Ｉｃｐ２によって、容量素子２１６が放電される。
【００１２】
すなわち、チャージポンプ回路２０３は、電流源２１１，２１２で設定される電流Ｉｃｐ１，Ｉｃｐ２を、アップ信号ＵＰ*およびダウン信号ＤＷＮ*がアクティブである期間だけ、互いに逆方向にループフィルタ２０４へと供給する。これを電流パケットと称する。これらの正負の電流パケットは、ループフィルタ２０４に備わる容量素子２１６によって蓄積される。
【００１３】
図５４は、可変遅延回路２０１の従来周知の構成例を示す回路図である。図５４において、２３２は抵抗素子、２３３，２３５，２４３はＮＭＯＳトランジスタ、２３４，２３６，２４４はＰＭＯＳトランジスタ、そして、２４５はインバータである。縦続接続されたインバータ２４５の初段に入力クロックＣＬが入力され、最終段から出力クロックＯＵＴ＿Ｄが出力される。入力クロックＣＬは、インバータ２４５を１段ずつ伝播するたびに、遅延時間が蓄積されてゆく。
【００１４】
そして、制御信号Ｖｃによって抵抗素子２３２を流れる電流が調整され、この電流の大きさが、ＰＭＯＳトランジスタ２３４，２３６、およびＮＭＯＳトランジスタ２３５，２４３でそれぞれ構成されるカレントミラー回路によって、ＭＯＳトランジスタ２４３，２４４を流れる電流の大きさに反映される。これらのＭＯＳトランジスタ２４３，２４４は、インバータ２４５の電流源として機能する。
【００１５】
すなわち、制御信号Ｖｃによって、各インバータ２４５の電源電流が調整される。制御信号Ｖｃの電圧が高いほど、電源電流は大きくなる。そして、インバータ２４５に供給される電流が高いほど、インバータ２４５を通過するクロックの遅延時間は短くなる。すなわち、制御信号Ｖｃの電圧が高いほど、入力クロックＣＬに対する出力クロックＯＵＴ＿Ｄの遅延量は短くなる。
【００１６】
図４７に戻って、クロック入力端子６を通じて入力された入力クロックＣＬは、ＤＬＬ装置１で遅延されて出力クロックＯＵＴ＿Ｄとして出力される。この出力クロックＯＵＴ＿Ｄは、クロックドライバ３で増幅された後、クロック配線４へと送出される。
【００１７】
クロック配線４は、通常において、クロックツリーの形態をなしている。そして、クロックツリーの中間的なスキューのポイントのクロックが、フィードバッククロックＦＢとして拾い上げられ、ＤＬＬ装置１の位相比較器２０２へとフィードバックされる。
【００１８】
フィードバッククロックＦＢの位相が入力クロックＣＬの位相よりも遅れると、位相比較器２０２は、入力クロックＣＬの１周期ごとに位相差に相当する期間にわたってアップ信号ＵＰ*を出力する。それに応じて、チャージポンプ回路２０３は、正の電流パケットをループフィルタ２０４へ送り込む。その結果、ループフィルタ２０４が出力する制御信号Ｖｃは上昇する。すると、可変遅延回路２０１では、遅延量が減少し、出力クロックＯＵＴ＿Ｄの位相が早まり、フィードバッククロックＦＢの位相は入力クロックＣＬの位相に接近する。
【００１９】
逆に、フィードバッククロックＦＢの位相が入力クロックＣＬの位相よりも早まると、位相比較器２０２は、入力クロックＣＬの１周期ごとに位相差に相当する期間にわたってダウン信号ＤＷＮ*を出力する。それに応じて、チャージポンプ回路２０３は負の電流パケットをループフィルタ２０４へ送り込む。その結果、ループフィルタ２０４が出力する制御信号Ｖｃは下降する。すると、可変遅延回路２０１では、遅延量が増加し、出力クロックＯＵＴ＿Ｄの位相が遅れ、フィードバッククロックＦＢの位相は入力クロックＣＬの位相に接近する。
【００２０】
フィードバッククロックＦＢの位相が入力クロックＣＬの位相に一致すると、位相比較器２０２は、アップ信号ＵＰ*もダウン信号ＤＷＮ*も出力せず、ループフィルタ２０４への電流パケットの供給は停止するので、制御信号Ｖｃは変化しない。したがって、フィードバッククロックＦＢの位相は、入力クロックＣＬの位相に収束してゆき、位相差がゼロの状態で安定する。この位相の一致は見かけ上の一致であって、正しくは、入力クロックＣＬの１周期分遅れている。しかしながら、実用上は位相差がゼロであることと等価である。
【００２１】
【発明が解決しようとする課題】
以上のように、ＤＬＬ装置を備えた従来のクロック供給装置は、クロックの遅延時間を補償する機能を果たすものであって、クロックの波形に関連するデューティ比は、入力クロックＣＬの値がそのままクロック配線４へと伝えられる。
【００２２】
ところで、クロック配線４を通じてクロックの供給を受ける様々な装置部分の間で、クロックの立ち上がりで動作するものと、立ち下がりで動作するものとが混在する場合がある。この場合には、クロックのデューティ比は５０％であることが好ましい。これに該当する一例として、エッジ・トリガのフリップフロップと、ＲＡＭなどのマクロブロック（例えば、ＲＡＭ、ＦＩＦＯ、ＡＬＵなど、ハードウェア規模が相当に大きく特定の機能を実現する回路ブロック）とが混在する場合が挙げられる。
【００２３】
クロックの立ち上がりから開始された演算が、クロックの立ち下がりでラッチされる装置部分と、その逆の動作をする装置部分とが混在するときに、例えば、供給されるクロックのデューティ比が３０％であると仮定する。すると、前者の装置部分では、クロック周期の３０％の時間で演算を終わらなければならないのに対して、後者の装置部分では、クロック周期の７０％の時間で悠々と演算すればよいことになる。
【００２４】
両者の演算量が同じであれば、装置全体の最高動作速度はクロックが値”１”（ハイレベル）である期間の長さ、すなわち周期の３０％の長さによって律速されることになる。これに対して、クロックのデューティ比が５０％であれば、３０％である場合に比べて高いクロック周波数を採用することが可能となる。すなわち、装置全体をより高い速度で動作させることが可能となる。したがって、ＤＬＬ装置を有するクロック供給装置には、クロックのデューティ比を５０％に変換する波形整形機能が兼ね備わることが望ましい。
【００２５】
装置部分ごとに、クロックが値”１”である期間の演算と、値”０”（ロウレベル）である期間の演算とを意識して、積極的にこれを設計に反映させるのは、容易でないために、通常においては、上記したようにデューティ比５０％のクロックを採用することで、もっとも設計上のマージンが得られることになる。しかしながら、もしも、クロックのデューティ比が５０％以外の特定の値にあるときに最高速の動作が可能となるように回路を構成し得たとすると、回路の外部から供給されるクロックのデューティ比によらずに、所望のデューティ比が得られるクロック供給装置があれば、回路の動作速度を潜在能力一杯にまで最大限に高めることが可能となる。
【００２６】
また、装置部分ごとに位相の異なるクロックを必要とする装置、さらに、周波数の異なるクロックを必要とする装置も存在する。しかしながら、位相のずれを補償する機能を有する従来のクロック供給装置において、外部から供給されるクロックのデューティ比、周波数、位相の数などを変換する波形整形機能を備えたクロック供給装置は、従来において知られていなかった。
【００２７】
この発明は、従来の装置における上記した問題点を解消するためになされたもので、クロックの位相のずれを補償する機能とともに波形整形機能を備え、そのことによって、クロックの供給を受ける装置の動作速度を高めることのできるクロック供給装置、および、このクロック供給装置に適した波形整形装置を提供することを目的とする。
【００２８】
【課題を解決するための手段】
第１の発明の装置は、外部から入力される入力クロックの波形を変換し、出力クロックとして出力する波形整形装置において、前記入力クロックを入力し、制御信号とともに単調に変化する遅延量をもって遅延させて第１遅延クロックとして出力し、しかも、遅延量の上限が前記入力クロックの１周期を超え２周期未満に設定されている第１可変遅延回路と、前記入力クロックまたは前記第１遅延クロックのいずれか一方を入力し、前記制御信号に応じて、前記第１可変遅延回路の遅延量に対して１未満の一定比率を保ちつつ変化する遅延量をもって遅延させて、第２遅延クロックとして出力する第２可変遅延回路と、前記入力クロックと前記第１遅延クロックとの位相を比較して、その結果に応じて前記制御信号を生成して送出する制御部と、前記第２可変遅延回路の入力側と出力側に、セット端子とリセット端子がそれぞれ接続され、出力信号を前記出力クロックとして出力するＳＲフリップフロップと、を備え、前記制御部は、前記第１遅延クロックの位相の方が遅れているときには、前記第１可変遅延回路の遅延量が減少する方向に前記制御信号を変化させ、前記第１遅延クロックの位相の方が早まっているときには、前記第１可変遅延回路の遅延量が増加する方向に前記制御信号を変化させ、前記第１可変遅延回路が、縦続接続された第１単位遅延素子の群を有し、当該第１単位遅延素子の第１一定数ごとに取り出される出力信号の列を第１信号列として出力する第１固定遅延回路と、前記第１固定遅延回路に接続され、前記第１信号列の中から、二進数に対応するデジタル形式の選択信号に応じて、前記二進数の昇順または降順に遅延量が増加する順序で一つを選択し、前記第１遅延クロックとして出力する第１セレクタとを備え、前記第２可変遅延回路が、縦続接続された第２単位遅延素子の群を有し、当該第２単位遅延素子の第２一定数ごとに取り出される出力信号の列を第２信号列として出力する第２固定遅延回路と、前記第２固定遅延回路に接続され、前記第２信号列の中から、前記選択信号に応答して、前記第１可変遅延回路が選択する信号の遅延量に対して前記一定比率の遅延量を有する一つを選択し、前記第２遅延クロックとして出力する第２セレクタとを備え、前記制御部は、前記制御信号として前記選択信号を送出することを特徴とする。
【００３２】
第２の発明の装置は、第１の発明の波形整形装置において、前記第１および第２セレクタは、互いに同一に構成されており、しかも、前記第１セレクタの前記第１固定遅延回路への接続関係と、前記第２セレクタの前記第２固定遅延回路への接続関係とは、互いに同一に設定されており、前記第１および第２単位遅延素子は互いに同一に構成されており、前記第１一定数が前記第２一定数よりも大きく設定されていることを特徴とする。
【００３３】
第３の発明の装置は、第１の発明の波形整形装置において、前記第１および第２セレクタは、互いに同一に構成されており、前記第１および第２固定遅延回路は、互いに同一に構成されており、前記制御部は、二進数に対応する前記選択信号を、並列信号として送出し、前記第１セレクタの前記第１固定遅延回路への接続関係および前記第２セレクタの前記第２固定遅延回路への接続関係は、互いに同一に設定されており、前記第１または第２固定遅延回路の一方と前記制御部との間の配線が、前記制御信号がビットシフトするようにずらして結線されていることを特徴とする。
【００３４】
第４の発明の装置は、第１ないし第３のいずれかの発明の波形整形装置において、前記制御部が、前記入力クロックと前記第１遅延クロックとの位相を比較して、一方が他方に遅延しているか早まっているかに応じて、アップ信号とダウン信号のいずれかを選択して、前記入力クロックの一周期ごとに位相差に相当する期間にわたって出力する位相比較器と、前記アップ信号および前記ダウン信号が出力される期間にわたって、それぞれ、正および負の電流の一方と他方とを選択的に出力するチャージポンプ回路と、容量素子を有し、前記チャージポンプが出力する電流を前記容量素子に蓄積して、当該容量素子の電圧を出力するループフィルタと、前記電圧を二進数に対応したデジタル形式の信号に変換して、前記選択信号として出力するＡＤコンバータと、を備えていることを特徴とする。
【００３５】
第５の発明の装置は、第１ないし第３のいずれかの発明の波形整形装置において、前記制御部が、前記第１遅延クロックと前記入力クロックの一方と他方とが、それぞれデータ入力端子とクロック入力端子とに入力され、前記クロック入力端子の信号のアクティブレベルへの立ち上がりごとに、前記データ入力端子の信号のレベルに応じて更新して出力するＤラッチと、前記Ｄラッチの出力のレベルに応じて、前記入力クロックの周期で、カウントアップとカウントダウンとを選択的に実行する第１カウンタと、前記第１カウンタがオーバフローおよびアンダーフローするたびに、前記入力クロックに同期してカウント値をそれぞれ増加および減少させて、前記選択信号として送出する第２カウンタと、を備えていることを特徴とする。
【００３６】
第６の発明の装置は、第１の発明の波形整形装置において、前記第２可変遅延回路の後に順次縦続接続され、しかも前記第２可変遅延回路と同一に構成され、遅延量を制御する信号として前記制御信号が入力される、Ｎ（≧１）個の第３可変遅延回路と、前記ＳＲフリップフロップを第１ＳＲフリップフロップとし、前記Ｎ個の第３可変遅延回路の中のＭ（１≦Ｍ≦Ｎ）個の入力側と出力側とに、セット端子とリセット端子がそれぞれ接続されたＭ個の第２ＳＲフリップフロップと、をさらに備えることを特徴とする。
第７の発明の装置は、外部から入力される入力クロックの波形を変換し、出力クロックとして出力する波形整形装置において、前記入力クロックを入力し、制御信号とともに単調に変化する遅延量をもって遅延させて第１遅延クロックとして出力し、しかも、遅延量の上限が前記入力クロックの１周期を超え２周期未満に設定されている第１可変遅延回路と、前記入力クロックまたは前記第１遅延クロックのいずれか一方を入力し、前記制御信号に応じて、前記第１可変遅延回路の遅延量に対して１未満の一定比率を保ちつつ変化する遅延量をもって遅延させて、第２遅延クロックとして出力する第２可変遅延回路と、前記入力クロックと前記第１遅延クロックとの位相を比較して、その結果に応じて前記制御信号を生成して送出する制御部と、前記第２可変遅延回路の入力側と出力側に、セット端子とリセット端子がそれぞれ接続され、出力信号を前記出力クロックとして出力する第１ＳＲフリップフロップと、前記第２可変遅延回路の後に順次縦続接続され、しかも前記第２可変遅延回路と同一に構成され、遅延量を制御する信号として前記制御信号が入力される、Ｎ（≧１）個の第３可変遅延回路と、前記Ｎ個の第３可変遅延回路の中のＭ（１≦Ｍ≦Ｎ）個の入力側と出力側とに、セット端子とリセット端子がそれぞれ接続されたＭ個の第２ＳＲフリップフロップとを備え、前記制御部は、前記第１遅延クロックの位相の方が遅れているときには、前記第１可変遅延回路の遅延量が減少する方向に前記制御信号を変化させ、前記第１遅延クロックの位相の方が早まっているときには、前記第１可変遅延回路の遅延量が増加する方向に前記制御信号を変化させることを特徴とする。
【００３７】
第８の発明の装置は、第６または第７の発明の波形整形装置において、前記Ｎ個が偶数個であり、しかも、前記Ｍ個がＮ／２個であり、前記第１ＳＲフリップフロップおよび前記Ｍ個の第２ＳＲフリップフロップは、第２可変遅延回路と前記Ｎ個の第３可変遅延回路とで構成される縦続接続された可変遅延回路の群の中の一つおきに接続されており、前記一定比率は、１／（Ｎ＋２）に設定されており、前記波形整形装置は、前記第１ＳＲフリップフロップおよび前記Ｍ個の第２ＳＲフリップフロップの出力信号の論理和を算出して出力する論理和回路を、さらに備えることを特徴とする。
第９の発明の装置は、外部から入力される入力クロックの波形を変換し、出力クロックとして出力する波形整形装置において、前記入力クロックを入力し、制御信号とともに単調に変化する遅延量をもって遅延させて第１遅延クロックとして出力し、しかも、遅延量の上限が前記入力クロックの１周期を超え２周期未満に設定されている第１可変遅延回路と、前記入力クロックまたは前記第１遅延クロックのいずれか一方を入力し、前記制御信号に応じて、前記第１可変遅延回路の遅延量に対して１未満の一定比率を保ちつつ変化する遅延量をもって遅延させて、第２遅延クロックとして出力する第２可変遅延回路と、前記入力クロックと前記第１遅延クロックとの位相を比較して、その結果に応じて前記制御信号を生成して送出する制御部と、前記第２可変遅延回路の入力側と出力側に、セット端子とリセット端子がそれぞれ接続され、出力信号を前記出力クロックとして出力するＳＲフリップフロップと、前記制御部と前記第２可変遅延回路の間に介挿され、前記制御部が送出する前記制御信号にオフセット信号を重畳して、前記第２可変遅延回路へと送出するオフセット生成部とを備え、前記制御部は、前記第１遅延クロックの位相の方が遅れているときには、前記第１可変遅延回路の遅延量が減少する方向に前記制御信号を変化させ、前記第１遅延クロックの位相の方が早まっているときには、前記第１可変遅延回路の遅延量が増加する方向に前記制御信号を変化させることを特徴とする。
【００３８】
第１０の発明の装置は、外部から入力される入力クロックの波形を変換し、出力クロックとして出力する波形整形装置において、前記入力クロックのアクティブレベルへの立ち上がりに同期してワンショットパルスを出力するワンショットパルス回路と、前記ワンショットパルスを入力し、制御信号とともに単調に変化する遅延量をもって遅延させて第１遅延クロックとして出力し、しかも、遅延量の上限が前記入力クロックの１周期を超え２周期未満に設定されている第１可変遅延回路と、前記ワンショットパルスまたは前記遅延クロックのいずれか一方を入力し、最後部の信号の遅延量が前記第１可変遅延回路の遅延量に対して１未満の一定比率を保つように、前記制御信号に応じて変化する遅延幅で、順次遅延する遅延信号列を出力する第２可変遅延回路と、前記ワンショットパルスと前記遅延クロックとの位相を比較して、その結果に応じて前記制御信号を生成して送出する制御部と、前記第２可変遅延回路に入力されるクロックおよび前記遅延信号列の論理和を算出し、前記出力クロックとして出力する論理和回路と、を備え、前記制御部は、前記遅延クロックの位相の方が遅れているときには、前記第１可変遅延回路の遅延量が減少する方向に前記制御信号を変化させ、前記遅延クロックの位相の方が早まっているときには、前記第１可変遅延回路の遅延量が増加する方向に前記制御信号を変化させることを特徴とする。
【００３９】
第１１の発明の装置は、第１または第１０の発明の波形整形装置において、前記制御部と前記第２可変遅延回路の間に介挿され、前記制御部が送出する前記制御信号にオフセット信号を重畳して、前記第２可変遅延回路へと送出するオフセット生成部を、さらに備えることを特徴とする。
【００４０】
第１２の発明の装置は、第９または１１の発明の波形整形装置において、前記オフセット信号の値は、外部から入力される信号に応じて可変であることを特徴とする。
【００４１】
第１３の発明の装置は、第１２の発明の波形整形装置において、前記第１可変遅延回路の遅延量の上限に対する、前記入力クロックの２周期未満という制限を外し、前記制御信号の初期値を、前記遅延量を最小にする値に設定する手段を、さらに備えることを特徴とする。
【００４４】
第１４の発明の装置は、外部から入力される入力クロックの波形を変換し、出力クロックとして出力する波形整形装置において、縦続接続された単位遅延素子の群を有し、前記入力クロックを前記単位遅延素子の一定数ごとに順次遅延させて得られる信号列を出力する固定遅延回路と、前記固定遅延回路に接続され、二進数で表現されたデジタル形式の選択信号に応答して、遅延量が前記二進数と単調な関係をもつように、前記信号列の中から一つを選択し、遅延クロックとして出力するセレクタと、を備え、前記入力クロックと前記遅延クロックが、それぞれセット端子とリセット端子へ入力され、出力信号を前記出力クロックとして出力するＳＲフリップフロップと、前記出力クロックのレベルに応じて、前記入力クロックよりも短い周期で、カウントアップとカウントダウンとを選択的に実行する第１カウンタと、前記第１カウンタがオーバフローおよびアンダーフローするたびに、前記出力クロックのデューティ比における５０％からの偏差を解消する方向に、カウント値の増加と減少の一方と他方とを選択的に行い、当該カウント値を前記選択信号として送出する第２カウンタと、を備えたことを特徴とする。
【００４５】
第１５の発明の装置は、第１または第１４の発明の波形整形装置において、前記ＳＲフリップフロップが、前記セット端子および前記リセット端子のそれぞれに入力されるクロックのアクティブレベルへの立ち上がりに同期してワンショットパルスを生成する２個のワンショットパルス回路を、備えることを特徴とする。
【００４６】
第１６の発明の装置は、第１または第１４の発明の波形整形装置において、前記ＳＲフリップフロップが、リセット優先型のＳＲフリップフロップであることを特徴とする。
【００４７】
第１７の発明の装置は、第１または第１４の発明の波形整形装置において、外部から入力された前記入力クロックのアクティブレベルへの立ち上がりに同期してワンショットパルスを出力するワンショットパルス回路をさらに備え、前記入力クロックの代わりに、前記ワンショットパルスが、前記ワンショットパルス回路を除く前記波形整形装置の各部へ供給されることを特徴とする。
【００４８】
第１８の発明の装置は、第１の発明の波形整形装置において、前記一定比率が１／４に設定されており、前記ＳＲフリップフロップが、２入力端子に入力された信号の排他的論理和を算出して前記出力信号として出力する排他的論理和回路に置き換えられ、前記セット端子と前記リセット端子が前記２入力端子に置き換えられたことを特徴とする。
【００４９】
第１９の発明の装置は、外部から供給された入力クロックがクロックドライバで増幅され、さらにクロック配線を通じて伝播する過程で生じる遅延を補償するクロック供給装置において、前記入力クロックが一方入力へ入力され、前記クロック配線の一点からフィードバックされたクロックが他方入力へ入力され、前記一方入力に対して前記他方入力のクロックの位相が早いか遅いかに応じて、前記入力クロックの位相を遅れる方向または早める方向に、それぞれずらして出力するＤＬＬ装置と、前記ＤＬＬ装置が出力するクロックのデューティ比を一定値に変換して、前記クロックドライバへと出力する波形整形装置と、を備え、前記波形整形装置が、請求項１、請求項７、請求項９、請求項１０、または、請求項１４に記載の波形整形装置であることを特徴とする。
【００５１】
第２０の発明の装置は、外部から供給された入力クロックがクロックドライバで増幅され、さらにクロック配線を通じて伝播する過程で生じる遅延を補償するクロック供給装置において、縦続接続された単位遅延素子の群を有し、前記入力クロックを前記単位遅延素子の一定数ごとに順次遅延させて得られる信号列を出力する固定遅延回路と、二進数で表現されたデジタル形式の第１選択信号に応答して、遅延量が前記二進数とともに線型に増加するように、前記信号列の中から一つを選択し、第１遅延クロックとして出力する第１セレクタと、二進数で表現されたデジタル形式の第２選択信号に応答して、しかも前記第１選択信号と同一の関係をもって、前記信号列の中から一つを選択し、第２遅延クロックとして出力する第２セレクタと、前記入力クロックが一方入力へ入力され、前記クロック配線の一点からフィードバックされたクロックが他方入力へ入力され、前記一方入力に対して前記他方入力のクロックの位相が早いか遅いかに応じて、前記第１選択信号をそれぞれ増加または減少させる第１選択信号生成部と、前記入力クロックの周期を測定し、前記信号列の中から前記周期の半分の遅延量をもつ一つを選択可能な選択信号を生成し、第３選択信号として出力する周期測定部と、前記第１選択信号に前記第３選択信号を加算し、前記第２選択信号として出力する第２選択信号生成部と、前記第１および第２遅延クロックが、それぞれセット端子およびリセット端子へ入力され、出力信号を前記クロックドライバへと出力するＳＲフリップフロップと、を備えることを特徴とする。
【００５２】
第２１の発明の装置は、第２０の発明のクロック供給装置において、前記周期測定部が、前記固定遅延回路を第１固定遅延回路とし、縦続接続された単位遅延素子の群を有し、前記入力クロックを前記単位遅延素子の一定数ごとに順次遅延させて得られる信号列を出力し、しかも、当該信号列の遅延量が前記第１固定遅延回路の信号列の遅延量と同一の第２固定遅延回路と、二進数で表現されたデジタル形式の第４選択信号に応答して、しかも前記第１選択信号と同一の関係をもって、前記信号列の中から一つを選択し、第３遅延クロックとして出力する第３セレクタと、前記入力クロックが一方入力へ入力され、前記第３遅延クロックが他方入力へ入力され、前記一方入力に対して前記他方入力のクロックの位相が早いか遅いかに応じて、前記第４選択信号をそれぞれ増加または減少させる第４選択信号生成部と、前記第４選択信号を、二進数としての半分の値に変換し、前記第３選択信号として出力する割算器と、を備えることを特徴とする。
【００５３】
【発明の実施の形態】
＜1.実施の形態１＞
図２は、実施の形態１のクロック供給装置の構成を示すブロック図である。なお、以下の図において、図４７〜図５４に示した従来装置と同一部分には、同一の符号を付して、その詳細な説明を略する。
【００５４】
図２において、１はＤＬＬ装置、２は波形整形装置、３はクロックドライバ、４はクロック配線、６はクロック入力端子、７はフィードバック配線、８はＤＬＬ装置出力配線、９はクロックドライバ入力配線、ＣＬは外部から入力される入力クロック（外部クロック）、ＦＢはフィードバッククロック、ＩＮは波形整形装置２へ入力される入力クロック、ＯＵＴは波形整形装置２から出力される出力クロック、そして、５０１はクロック供給装置である。
【００５５】
また、５はクロック供給装置５０１に接続され、クロック供給装置５０１から供給されるクロックに同期して動作する対象装置（システム）である。対象装置５は、例えば図１に示すように、クロックに同期して動作する多数のラッチＬを備えている。ＬＳＩ等の規模の大きい素子では、ラッチＬの個数は、通常数千ないしそれ以上である。このため、クロック配線４は、通常においてクロックツリーの形態をなしている。
【００５６】
ＤＬＬ装置１およびクロックドライバ３は、図４７に示したように、いずれも従来周知の装置である。また、波形整形装置２は、任意のデューティ比を有する入力クロックＩＮを、５０％のデューティ比をもつクロックに変換するデューティ比回復装置として構成されている。したがって、クロック供給装置５０１から対象装置５へは、５０％のデューティ比を有するクロックが供給される。
【００５７】
さらに、クロック配線４内の一点からクロック信号がフィードバッククロックＦＢとして、ＤＬＬ装置１の２入力の一つへと戻されている。すなわち、クロック供給装置５０１では、ＤＬＬ装置１とクロックドライバ３との間に波形整形装置２が介挿されている点が、従来のクロック供給装置５５１とは、特徴的に異なっている。
【００５８】
このクロック供給装置５０１の各部の信号波形を、図３のタイミングチャートに示す。図３において、Ｔは入力クロックＣＬの周期である。波形整形装置２の働きによって、デューティ比が５０％となるように入力クロックＩＮが波形整形された上で、出力クロックＯＵＴとして出力される。その結果、フィードバッククロックＦＢ、すなわち、クロック配線４の一点におけるクロックのデューティ比も５０％に変換されている。
【００５９】
しかも、ＤＬＬ装置１の働きによって、フィードバッククロックＦＢの位相は、入力クロックＣＬの位相と等価的に一致する。図３の例では、フィードバッククロックＦＢは、入力クロックＣＬに２周期分遅れることで、等価的な位相差が解消されている。
【００６０】
以上のように、クロック供給装置５０１では、あたかもＤＬＬ装置１のループの中に、波形整形装置２が挿入されたように構成されているために、ＤＬＬ装置１による遅延補償機能を損なうことなく、クロックのデューティ比が５０％へと回復される。しかも、波形整形装置２によって生じるクロックの遅延をも含めて、入力クロックＣＬとフィードバッククロックＦＢとの間の遅延が等価的に解消されるという利点がある。
【００６１】
クロック供給装置５０１を用いることによって、デューティ比が５０％でしかも遅延補償がなされたクロックが対象装置５へと供給されるので、遅延補償を必要とする対象装置５がクロックの立ち上がりに同期する装置部分と立ち下がりに同期する装置部分とを有する場合に、その動作速度を高めることができる。
【００６２】
＜2.実施の形態２＞
つぎに、実施の形態２の波形整形装置について説明する。
【００６３】
＜2-1.装置の全体＞
図１は、実施の形態２の波形整形装置の構成を示すブロック図である。この波形整形装置５０２は、入力クロックのデューティ比を５０％に変換して出力するデューティ比回復装置として構成されており、上述したクロック供給装置５０１の波形整形装置２としての利用に適している。
【００６４】
図１に示すように、装置５０２は、主としてアナログ回路によって構成されている。図１において、１０はクロック入力端子、１１は第１可変遅延回路、１２は第２可変遅延回路、１３は制御部、１４はＳＲフリップフロップ、１５は位相比較器、１６はチャージポンプ回路、１７はループフィルタ、１８は制御信号線、１９はクロック出力端子、Ｖｉｎは制御信号、ＯＵＴ＿Ａは第１遅延回路１１の出力クロック、そして、ＯＵＴ＿Ｂは第２遅延回路１２の出力クロックである。
【００６５】
ループフィルタ１７が出力する制御信号Ｖｉｎは、第１可変遅延回路１１と第２可変遅延回路１２の双方に共通に入力される。そして、第１可変遅延回路１１は、クロック入力端子１０より入力される入力クロックＩＮを、制御信号Ｖｉｎに応じた遅延量をもって遅延させ、出力クロックＯＵＴ＿Ａとして出力する。同様に、第２可変遅延回路１２は、入力される出力クロックＯＵＴ＿Ａを、制御信号Ｖｉｎに応じた遅延量をもってさらに遅延させ、出力クロックＯＵＴ＿Ｂとして出力する。
【００６６】
しかも、これら第１可変遅延回路１１と第２可変遅延回路１２は、同一大きさの制御信号Ｖｉｎの下で、第２可変遅延回路１２の遅延量がつねに第１可変遅延回路１１の遅延量の半分となるように構成されている。すなわち、第１可変遅延回路１１の遅延量delay(A)と、第２可変遅延回路１２の遅延量delay(B)との間には、つねに、｛delay(A)＝２・delay(B)｝・・・・（数式１）、の関係が維持される。さらに、第１可変遅延回路１１の最大可変遅延量は、入力クロックＩＮのクロック周期（例えば、１００ＭＨｚクロックなら１０ｎｓｅｃ）よりも大きく、しかも周期の２倍未満となるように設定される。
【００６７】
制御部１３に備わる位相比較器１５、チャージポンプ回路１６、ループフィルタ１７は、それぞれ、従来装置５５１における位相比較器２０２、チャージポンプ回路２０３、ループフィルタ２０４と同様に動作する装置部分である。位相比較器１５は、入力クロックＩＮと出力クロックＯＵＴ＿Ａとの間で位相の比較を行い、その結果に応じて、アップ信号ＵＰまたはダウン信号ＤＷＮを送出する。
【００６８】
チャージポンプ回路１６は、これらのアップ信号ＵＰ、ダウン信号ＤＷＮを、電流パケットに変換して、ループフィルタ１７へと出力する。ループフィルタ１７は、入力された電流パケットの積算量に対応した電圧信号を制御信号Ｖｉｎとして出力する。
【００６９】
ＳＲフリップフロップ１４のセット端子ＳＥＴには出力クロックＯＵＴ＿Ａが入力され、リセット端子ＲＳＴには、出力クロックＯＵＴ＿Ｂが入力される。そして、ＳＲフリップフロップ１４の非反転出力端子Ｑの出力が、クロック出力端子１９を通じて、出力クロックＯＵＴとして外部へ出力される。なお、ＳＲフリップフロップ１４には、リセット優先のＳＲフリップフロップが用いられる。
【００７０】
図４は波形整形装置５０２の各部の信号波形を示すタイミングチャートである。図４において、Ｔは入力クロックＩＮの周期である。入力クロックＩＮとして、一般には、必ずしも５０％ではないデューティ比を有するクロックが入力される。
【００７１】
制御部１３には、入力クロックＩＮと出力クロックＯＵＴ＿Ａとが入力され、制御部１３が出力する制御信号Ｖｉｎは、第１可変遅延回路１１に出力されるので、第１可変遅延回路１１と制御部１３とは一種のＤＬＬ装置を構成する。このため、出力クロックＯＵＴ＿Ａと入力クロックＩＮとの間で位相が見かけ上一致する。
【００７２】
第１可変遅延回路１１の最大可変遅延量は入力クロックＩＮの２周期分未満に設定されているために、出力クロックＯＵＴ＿Ａは入力クロックＩＮから１周期分（＝Ｔ）遅延することで、位相の等価的な一致が得られる。そして、第２可変遅延回路１２の遅延量は、数式１の関係にしたがって、周期Ｔの半分（＝Ｔ／２）となる。
【００７３】
ＳＲフリップフロップ１４は、出力クロックＯＵＴ＿Ａの立ち上がり（０から１への遷移）に同期してセットされ、出力クロックＯＵＴ＿Ｂの立ち上がりに同期してリセットされる。このため、非反転出力端子Ｑの出力すなわち出力クロックＯＵＴは、出力クロックＯＵＴ＿Ａの立ち上がりに同期して立ち上がり、出力クロックＯＵＴ＿Ｂの立ち上がりに同期して立ち下がる（１から０へ遷移する）。その結果、出力クロックＯＵＴの立ち上がり期間（１である期間）は、周期Ｔの半分となる。すなわち、出力クロックＯＵＴのデューティ比は５０％となる。
【００７４】
以上のように、波形整形装置５０２は、入力クロックＩＮの任意のデューティ比を５０％に変換して出力するデューティ比回復装置として機能する。
【００７５】
なお、第１可変遅延回路１１の遅延量の初期値としては、最小の遅延量に設定するのが望ましい。言い替えると、制御信号Ｖｉｎの初期値は、最も高い値に設定するのが望ましい。これは、安全を考慮したものであり、第１可変遅延回路１１の最大遅延量が正しく周期Ｔの２倍未満であれば必要でない。製造誤差などの関係で、もしも、可変遅延回路１１の最大遅延量が周期Ｔの２倍以上になることがあると、位相が安定にロックするポイント（遅延量）が単一ではなくなる。その結果、所望の動作をしなくなる恐れが生じる。この場合においても、もしも、遅延量の少ない方から動作が開始するようになっておれば、周期Ｔを超える遅延量でロックすることはなく、周期Ｔの遅延量で安定的にロックされるという利点が生まれる。
【００７６】
この目的のためには、例えば、パワーオンリセット回路を追加的に設け、このパワーオンリセット回路が発生するパルスを利用して、電源投入時に制御信号Ｖｉｎが高電位側電源線の電位にまで達するように、ループフィルタ１７を予備的にチャージアップするようにするとよい。あるいは、パワーオンリセット回路を設ける代わりに、外部から与えられるリセット信号を利用して、同様にループフィルタ１７を予備的にチャージアップするように構成してもよい。
【００７７】
＜2-2.可変遅延回路：その１＞
図５は、波形整形装置５０２の可変遅延回路１１，１２に好適な、可変遅延回路の構成を示す回路図である。
【００７８】
可変遅延回路２０は、バイアス回路部２１、第１可変遅延回路１１、および第２可変遅延回路１２を備えている。すなわち、可変遅延回路２０では、第１可変遅延回路１１と第２可変遅延回路１２とが単一の装置の中に組み込まれている。
【００７９】
バイアス回路部２１は、高電位電源線と接地電位電源線との間に直列に接続されたＮＭＯＳトランジスタ２６とＰＭＯＳトランジスタ２７とを備えている。そして、ＰＭＯＳトランジスタ２７のゲート電極とドレイン電極とは互いに短絡されている。また、制御信号ＶｉｎがＮＭＯＳトランジスタ２６のゲート電極へと入力されている。
【００８０】
可変遅延回路２０は、さらに、互いに縦続接続された複数の単位遅延回路を備えており、しかも、その初段からある段までの前半部分によって第１可変遅延回路１１が構成され、前半部分の半分の単位遅延回路を有する後半部分によって第２可変遅延回路１２が構成されている。出力クロックＯＵＴ＿Ａは、前半部分と後半部分の接続部から得られ、出力クロックＯＵＴ＿Ｂは最終段から得られる。
【００８１】
各単位遅延回路は、インバータ２５を備えている。このインバータ２５は、ドレイン電極が互いに接続されるとともに、ゲート電極が互いに接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとで構成されている。そして、インバータ２５を構成するＰＭＯＳトランジスタのソース電極と高電位電源線の間にもう一つのＰＭＯＳトランジスタ２４が介挿され、同じくＮＭＯＳトランジスタのソース電極と接地電位電源線との間にもう一つのＮＭＯＳトランジスタ２３が介挿されている。
【００８２】
インバータ２５の初段のゲート電極には入力クロックＩＮが入力される。そして、各インバータ２５は、前段のドレイン電極が次段のゲート電極に接続される形態で、互いに縦続接続されている。また、バイアス配線２９を通じて、すべてのＰＭＯＳトランジスタ２４およびＰＭＯＳトランジスタ２７のゲートは、互いに接続されている。同様に、バイアス配線２８を通じて、すべてのＮＭＯＳトランジスタ２３およびＮＭＯＳトランジスタ２６のゲート電極は、互いに接続されている。
【００８３】
可変遅延回路２０はつぎのように動作する。すなわち、バイアス回路部２１には、電圧信号である制御信号Ｖｉｎの大きさに応じた大きさの電流が、高電位電源線から接地電位電源線へと流れる。ＰＭＯＳトランジスタ２７のゲート電極はドレイン電極と短絡されているために、バイアス回路部２１を流れる電流によって、制御信号Ｖｉｎに相当するバイアス電圧がＰＭＯＳトランジスタ２７のゲート電極に印加される。
【００８４】
これらの制御信号Ｖｉｎおよびバイアス電圧が、すべてのＮＭＯＳトランジスタ２３およびＰＭＯＳトランジスタ２４のゲート電極に、それぞれ共通に供給されるために、バイアス回路部２１を流れる電流と同じ大きさの電流が各単位遅延回路を流れる。すなわち、制御信号Ｖｉｎによって、すべての単位遅延回路を流れる電流の大きさが共通に調整される。単位遅延回路を流れる電流は、インバータ２５の電源電流として寄与する。
【００８５】
電源電流が大きいほどインバータ２５の伝搬遅延時間は短縮される。したがって、制御信号Ｖｉｎが大きいほど、単位遅延回路における遅延量は短縮される。遅延量は、すべての単位遅延回路の間で制御信号Ｖｉｎによらずに常に互いに共通であるために、第２可変遅延回路１２の遅延量はつねに第１可変遅延回路１１の半分となる。すなわち、可変遅延回路２０は、数式１の関係を保ちつつ、制御信号Ｖｉｎに応じた遅延量を得ることができる。
【００８６】
このように、可変遅延回路２０では、第１可変遅延回路１１と第２可変遅延回路１２とに、同一構造の単位遅延回路が２：１の個数で備わり、しかも、すべての単位遅延回路の間で遅延時間が共通となるように、共通の大きさの電源電流が供給されるために、数式１の関係がつねに精密に実現する。また、第１可変遅延回路１１と第２可変遅延回路１２との間で、バイアス回路部２１が共有されるので、素子の個数が削減されるという利点も、同時に得られる。
【００８７】
また、図５の回路図をあたかもレイアウト図とみたてて、可変遅延回路２０を構成する各素子および配線を、図５の通りにレイアウトすることが、さらに望ましい。このようにレイアウトを行うことによって、バイアス配線２８，２９も一直線に配設され、レイアウトのコンパクト化が実現すると同時に、信号同士のカップリングなどのノイズの要因も解消ないし緩和される。
【００８８】
＜2-3.可変遅延回路：その２＞
図６は、波形整形装置５０２への利用に適したもう一つの可変遅延回路の構成を示す回路図である。この可変遅延回路３０では、バイアス回路部３１の構成が、可変遅延回路２０とは特徴的に異なっている。すなわち、バイアス回路部３１は、高電位電源線と接地電位電源線との間に介挿される２段の直列回路を有している。
【００８９】
前段の直列回路では、ＰＭＯＳトランジスタ３４、ＮＭＯＳトランジスタ３３、および抵抗素子３２が、この順序で直列に接続されている。そして、制御信号ＶｉｎがＮＭＯＳトランジスタ３３のゲート電極に入力されており、ＰＭＯＳトランジスタ３４のゲート電極とドレイン電極は短絡されている。
【００９０】
後段の直列回路では、ＰＭＯＳトランジスタ３６とＮＭＯＳトランジスタ３５とが、直列に接続されている。そして、ＰＭＯＳトランジスタ３６のゲート電極はＰＭＯＳトランジスタ３４のゲート電極に接続されており、ＮＭＯＳトランジスタ３５のゲート電極とドレイン電極とは短絡されている。
【００９１】
ＰＭＯＳトランジスタ３６のゲート電極はバイアス配線２９を通じてすべてのＰＭＯＳトランジスタ２４のゲート電極に接続され、同様に、ＮＭＯＳトランジスタ３５のゲート電極はバイアス配線２８を通じてすべてのＮＭＯＳトランジスタ２３のゲート電極に接続されている。
【００９２】
バイアス回路部３１では、制御信号Ｖｉｎが入力されるＮＭＯＳトランジスタ３３と接地電位電源線との間に、ソース抵抗としての抵抗素子３２が介挿されているために、制御信号Ｖｉｎと線型な関係をなす電流が抵抗素子３２を流れる。ＰＭＯＳトランジスタ３４とＰＭＯＳトランジスタ３６とで構成されるカレントミラー回路によって、前段の電流が後段の直列回路に反映される。さらに、ＮＭＯＳトランジスタ３５とＮＭＯＳトランジスタ２３とで構成されるカレントミラー回路によって、後段の直列回路を流れる電流が、各単位遅延回路へと反映される。
【００９３】
このようにして、可変遅延回路３０では、制御信号Ｖｉｎで調整された電流と同じ大きさの電流が各単位遅延回路へと流れるように構成されている。しかも、制御信号Ｖｉｎと電流との間の関係が、主として抵抗素子３２によって規定されるので、各単位遅延回路に供給される電流と制御信号Ｖｉｎとの間の線型性が良好であるという利点がある。
【００９４】
なお、以上の第１可変遅延回路１１および第２可変遅延回路１２の例では、制御信号Ｖｉｎが増加するのにともなって、遅延量が減少するように構成されていたが、その逆の関係であってもよい。このとき、制御部１３は、位相差に応じて制御信号Ｖｉｎを、上記した例とは逆方向に変化させるように構成すればよい。すなわち、一般に、第１可変遅延回路１１および第２可変遅延回路１２は、それらの遅延量が、制御信号Ｖｉｎとともに単調に変化し、しかも、同一の制御信号Ｖｉｎの下で後者の遅延量が前者の１未満の一定の比率を保つように設定されておればよい。
【００９５】
＜3.実施の形態３＞
つぎに、実施の形態３の波形整形装置について説明する。
【００９６】
＜3-1.装置の全体＞
図７は、この実施の形態の波形整形装置の構成を示すブロック図である。この波形整形装置５０３も、入力クロックのデューティ比を５０％に変換して出力するデューティ比回復装置として構成されており、上述したクロック供給装置５０１の波形整形装置２としての利用に適している。図７において、４１は第１可変遅延回路、４２は第２可変遅延回路、４３は制御部、４５はＡＤコンバータ、４８は制御信号線、そして、Ｓｉｎは制御信号である。
【００９７】
波形整形装置５０３では、ループフィルタ１７の出力であるアナログ形式の制御信号Ｖｉｎが、ＡＤコンバータ４５によってデジタル形式の制御信号Ｓｉｎに変換され、この制御信号Ｓｉｎが、第１可変遅延回路４１と第２可変遅延回路４２とに共通に供給されている。そして、第１可変遅延回路４１と第２可変遅延回路４２は、ともに、デジタル信号のみを処理するデジタル回路として構成されている。第１可変遅延回路４１と第２可変遅延回路４２とが、それらの遅延量の間に数式１の関係が維持されるように構成されている点は、波形整形装置５０２と同様である。
【００９８】
＜3-2.可変遅延回路：その１＞
図８は第１可変遅延回路４１の構成を示す回路図である。図８に示すように、第１可変遅延回路４１は、セレクタ４７とインバータ４６の組合わせで構成されている。入力クロックＩＮは、縦続接続されたインバータ（単位遅延素子；この例ではＣＭＯＳインバータ回路）４６の初段に入力され、インバータ４６を通過するごとに、インバータ４６の伝搬遅延時間分だけ遅延量が加算されて行く。
【００９９】
インバータ４６の伝搬遅延時間については、近年の微細化プロセスの下で、０．１〜０．２ｎｓｅｃという小さな値が実現されているために、波形整形装置５０２に用いられる第１可変遅延回路４１として、十分な分解能が得られる。
【０１００】
縦続接続された多数のインバータ４６の一定個数（ただし偶数：図８の例では４個）ごとに、出力が引き出され、信号列としてセレクタ４７の多入力端子へと導かれる。図８の例では、これらの出力が、入力クロックＩＮと同一論理（正負が非反転）で第１可変遅延回路４１へと導かれるように、一個のインバータ４６を介してセレクタ４７へと入力されている。
【０１０１】
セレクタ４７は、多入力端子に入力された一定時間ずつ遅延量の異なる多数のクロックの中から、選択信号として入力される制御信号Ｓｉｎによって指定された一つを選択して、出力クロックＯＵＴ＿Ａとして出力する。例えば、制御信号Ｓｉｎの数値が高くなるほど、遅延量の少ないクロックを選択して出力するように構成される。このように、第１可変遅延回路４１は、インバータ４６で構成される固定遅延回路とセレクタ４７とを備えている。
【０１０２】
図９は、第２可変遅延回路４２の構成を示す回路図である。第２可変遅延回路４２も、第１可変遅延回路４１と同様に、インバータ４６で構成される固定遅延回路とセレクタ４７とを備えている。ただし、第１可変遅延回路４１に比べて半数（ただし偶数；図９の例では２個）のインバータ４６ごとに、出力がセレクタ４７へと引き出されている。
【０１０３】
すなわち、第２可変遅延回路４２では、セレクタ４７の多入力端子へ入力されるクロックの遅延量はは、第１可変遅延回路４１の半分となるように構成されている。したがって、同一の制御信号Ｓｉｎの値に対して、第１可変遅延回路４１と第２可変遅延回路４２との遅延量は、つねに数式１の関係を満たす。
【０１０４】
以上のように、波形整形装置５０３では、第１可変遅延回路４１および第２可変遅延回路４２が、デジタル信号のみを処理するデジタル回路で構成されるので、数式１の関係が精密に成り立つとともに、遅延量と制御信号Ｖｉｎとの間の線型性も良好であるという利点が得られる。また、デジタル信号が処理対象とされるので、バイアス配線に電気的ノイズが重畳することによってジッタが生じるなどの問題点が解消ないし緩和され、電気的雑音の影響を受けにくい装置が実現する。
【０１０５】
また、製造工程において、ディジタル回路のために通常準備されるスタンダードセル・ライブラリが有効に利用でき、製造工程が容易化されるという利点も同時に得られる。
【０１０６】
＜3-3.可変遅延回路：その２＞
図１０および図１１は、それぞれ第１および第２可変遅延回路の別の構成例を示す回路図である。これらの第１，第２可変遅延回路５１、５２も、インバータ４６とセレクタ５３の組合わせで構成されている。ただし、第１，第２可変遅延回路５１、５２の間で、縦続接続されたインバータ４６とセレクタ５３との間の関係が全く同一に構成されている点が、第１および第２可変遅延回路４１，４２とは特徴的に異なっている。
【０１０７】
そして、一方の第１可変遅延回路５１のセレクタ５３には、選択信号として制御信号Ｓｉｎを構成する全てのビット信号が入力される。これに対し、他方の第２可変遅延回路５２のセレクタ５３には、制御信号Ｓｉｎの最上位ビットは与えられずに、残りが１ビットだけシフトして与えられ、最下位ビットは用いることなく捨てられる。
【０１０８】
これらの第１，第２可変遅延回路５１、５２では、制御信号ＳｉｎがＡＤコンバータ４５によって、２進数に則って与えられ、しかも並列（パラレル）信号として送出されることを条件としている。したがって、第２可変遅延回路４２のセレクタ５３に入力される選択信号は、第１可変遅延回路５１のセレクタ５３に入力される選択信号の１ビットシフトした値、すなわち２で割った値に相当する。したがって、第２可変遅延回路５２では、第１可変遅延回路５１の半分の遅延量がつねに得られる。
【０１０９】
第１，第２可変遅延回路５１、５２は、選択信号端子と制御信号Ｓｉｎを伝送する制御信号線４８（図７）との間の接続関係を除いて、互いに全く同一に構成されるので、装置の製造工程がさらに簡略化されるという利点が得られる。特に、製造工程の中の設計段階の効率、すなわち設計効率が高められるという利点がある。
【０１１０】
＜4.実施の形態４＞
図１２は、波形整形装置５０３の制御部４３を、デジタル信号処理のみを実行するデジタル回路で構成した例を示すブロック図である。図１２において、５５はＤラッチ、５６は第１カウンタ、５７は第２カウンタ、そして、５８はインバータである。
【０１１１】
波形整形装置５１４では、波形整形装置５０２における位相比較器１５の代わりに、単純なＤラッチ５５が用いられている。Ｄラッチ５５は、データ入力端子に入力される出力クロックＯＵＴ＿Ａの値を、クロック入力端子に入力される入力クロックＩＮに同期してラッチする。
【０１１２】
図１３および図１４は、Ｄラッチ５５の動作を説明するタイミングチャートである。図１３に示すように、出力クロックＯＵＴ＿Ａの入力クロックＩＮに対する遅延量が、周期Ｔよりもある時間ｔ４だけ短いとき、すなわち周期Ｔ未満であるときには、Ｄラッチ５５の非反転出力端子Ｑの出力は、それまでの値とは無関係に、入力クロックＩＮの立ち上がりに同期して値”１”の値に定まる。いうまでもなく、反転出力端子Ｑ*の出力も、それと同時に値”０”に定まる。
【０１１３】
一方、図１４に示すように、遅延量が、周期Ｔよりもある時間時間ｔ４だけ長いとき、すなわち周期Ｔを超えるときには、非反転出力端子Ｑの出力は、それまでの値とは無関係に、入力クロックＩＮの立ち上がりに同期して値”０”の値に定まる。すなわち、遅延量が周期Ｔに満たないときには、非反転出力端子Ｑは値”１”を出力し続け、逆に、周期Ｔを超えるときには、値”０”を出力し続ける。
【０１１４】
図１２に戻って、第１，第２カウンタ５６，５７は、いずれもアップダウン型のカウンタとして構成されている。第１カウンタ５６は、Ｄラッチ５５の非反転出力端子Ｑおよび反転出力端子Ｑ*がそれぞれアクティブ（前者では値”１”、後者では値”０”）であるときに、アップ端子ＵＰおよびダウン端子ＤＷＮがアクティブとなるように、論理の調整を行うインバータ５８を介してＤラッチ５５に結合している。
【０１１５】
そして、第１カウンタ５６では、アップ端子ＵＰがアクティブである期間では、クロック端子に入力される入力クロックＩＮに同期したカウントアップが継続的に行われる。そして、オーバフローするたびに、オーバフロー端子ＯＶＲからアクティブの値（例えば値”１”）が出力される。
【０１１６】
逆に、ダウン端子ＤＷＮがアクティブである期間では、クロック端子に入力される入力クロックＩＮに同期したカウントダウンが継続的に行われる。そして、アンダーフローするたびに、アンダーフロー端子ＵＮＤからアクティブの値が出力される。すなわち、第１可変遅延回路４１における遅延量が周期Ｔ未満であるときには、第１カウンタ５６はカウントアップをしつづけ、逆に周期Ｔを超えるときには、カウントダウンをつづける。そして、周期Ｔの一定倍数に対応する一定期間ごとに、オーバフロー端子ＯＶＲまたはアンダーフロー端子ＵＮＤからアクティブ信号が出力される。
【０１１７】
第２カウンタ５７は、インバータ５８のオーバフロー端子ＯＶＲおよびアンダーフロー端子ＵＮＤがそれぞれアクティブであるときに、アップ端子ＵＰおよびダウン端子ＤＷＮがアクティブとなるように、論理の調整を行うインバータ５８を介してＤラッチ５５に結合している。また、第２カウンタ５７のクロック端子には、入力クロックＩＮが入力されている。そして、カウントされた数値は制御信号Ｓｉｎとして第１可変遅延回路４１および第２可変遅延回路４２（図７）へと送出される。
【０１１８】
したがって、第１カウンタ５６がオーバフローするたびに、入力クロックＩＮに同期して制御信号Ｓｉｎの値は”１”ずつ増加し、アンダーフローするたびに、”１”ずつ減少する。すなわち、第１可変遅延回路４１の遅延量が周期Ｔに足りない期間では、制御信号Ｓｉｎは一定期間ごとに値”１”ずつ増加をつづけ、逆に、遅延量が周期Ｔを超えて過度である期間では、制御信号Ｓｉｎは一定期間ごとに値”１”ずつ減少をつづける。以上のように、図１２に示した装置は、波形整形装置５０３（図７）の制御部４３と同一の機能を果たす。
【０１１９】
この装置を制御部４３として用いる際には、第１可変遅延回路４１および第２可変遅延回路４２は、制御信号Ｓｉｎが大きいほど遅延量が大きくなるように、構成される。このことは、例えば、図８および図９において、制御信号Ｓｉｎが大きいほど、遅延量の小さいクロックが選択されるようにセレクタ４７とインバータ４６との関係を設定することによって容易に達成される。
【０１２０】
図１２において、Ｄラッチ５５に入力される入力クロックＩＮと出力クロックＯＵＴ＿Ａとを入れ換えてもよい。このとき、他の装置部分がそのままであれば、第１可変遅延回路４１の遅延量が過度であるときに制御信号Ｓｉｎは増加し、不足であるときに減少する。このときには、例えば、図８および図９において、制御信号Ｓｉｎが大きいほど、遅延量の大きいクロックが選択されるようにセレクタ４７とインバータ４６との関係を設定するとよい。
【０１２１】
あるいは、Ｄラッチ５５と第１カウンタ５６との間の論理を調整するインバータ５８の個数（値”０”も含めて）を調整することによっても、遅延量と制御信号Ｓｉｎの変化の方向との間の関係を、自在に設定することが可能である。
【０１２２】
図１２の装置では、アナログ回路で構成され、比較的大きなレイアウト面積を占めるループフィルタ１７をも含めて、制御部４３（図７）のすべての要素がデジタル回路に置き換えられている。このため、図１２の装置では、レイアウト面積を縮小して装置を小型化することができるという利点が得られる。また、デジタル信号を処理対象とするために、電気的ノイズの影響を受けにくいという利点も同時に得られる。
【０１２３】
＜5.実施の形態５＞
図１５は、波形整形装置５０２，５０３のＳＲフリップフロップ１４への利用に適したＳＲフリップフロップの構成を示す回路図である。図１５において、６０はこの実施の形態のＳＲフリップフロップ、６１，６５，６６，６７はインバータ、６２はＮＡＮＤ回路、６３はＮＭＯＳトランジスタ、６４はＰＭＯＳトランジスタ、ＧＮはＮＭＯＳトランジスタ６３のゲート電極へ入力されるゲート電圧、そして、ＧＰはＰＭＯＳトランジスタ６４のゲート電極へ入力されるゲート電圧である。
【０１２４】
インバータ６６はＭＯＳトランジスタ６３，６４よりも駆動力が弱く（すなわち、出力抵抗が高く）設定されている。すなわち、インバータ６６の出力よりもＭＯＳトランジスタ６３，６４の出力が優先する。
【０１２５】
ＳＲフリップフロップ６０では、高電位電源線と接地電位電源線との間に直列に接続されたＭＯＳトランジスタ６３，６４のゲート電極が、インバータ６１とＮＡＮＤ回路６２とで構成されるワンショットパルス生成回路を介して、セット端子ＳＥＴおよびリセット端子ＲＳＴにそれぞれ接続されている。ＭＯＳトランジスタ６３，６４の接続部は、メモリを構成するインバータ６５，６６に接続されている。そして、メモリが保持する信号は、インバータ６７を介して非反転出力端子Ｑへと出力される。
【０１２６】
図１６は、ＳＲフリップフロップ６０がＳＲフリップフロップ１４として組み込まれた波形整形装置５０２の動作を説明するタイミングチャートである。図１６は、波形整形装置５０２に備わる第１可変遅延回路１１が安定的なロック状態にあるときの動作を示している。
【０１２７】
図１６に示すように、入力クロックＩＮのデューティ比が５０％を超えるときには、周期Ｔごとにある期間ｄにわたって、ＳＲフリップフロップ１４のセット端子ＳＥＴ、リセット端子ＲＳＴの双方が同時に値”１”となる。また、入力クロックＩＮのデューティ比が５０％未満であっても、安定的なロック状態に移行するまでの過渡的な期間では、同様に、ＳＲフリップフロップ１４の２つの端子に値”１”が同時に入力される場合がある。
【０１２８】
このような場合に出力が不定となる通常のＳＲフリップフロップは、波形整形装置５０２のＳＲフリップフロップ１４には適しない。このため、実施の形態２でのべたように、波形整形装置５０２のＳＲフリップフロップ１４には、リセット優先型のＳＲフリップフロップが使用される。これに対して、この実施の形態のＳＲフリップフロップ６０は、ワンショットパルス回路を付加することによって、２入力が同時に値”１”となることにともなう問題点を解消し、ＳＲフリップフロップ１４に適した装置としている。
【０１２９】
図１６に示すように、セット端子ＳＥＴに入力される出力クロックＯＵＴ＿Ａの立ち上がりエッジに同期して、値”０”のワンショットパルスがＰＭＯＳトランジスタ６４のゲート電極に入力される。ゲート電圧ＧＰにおけるこのワンショットパルスによって、ＰＭＯＳトランジスタ６４が瞬時の間オンする。その結果、インバータ６５，６６で構成されるメモリに保持される値が更新され、非反転出力端子Ｑに値”１”が保持される。
【０１３０】
入力クロックＩＮの立ち上がりエッジからＴ／２後に、リセット端子ＲＳＴに入力される出力クロックＯＵＴ＿Ｂが立ち上がる。この出力クロックＯＵＴ＿Ｂの立ち上がりエッジに同期して、値”１”のワンショットパルスがＮＭＯＳトランジスタ６３のゲート電極に入力される。ゲート電圧ＧＮにおけるこのワンショットパルスによって、ＮＭＯＳトランジスタ６３が瞬時の間オンする。その結果、インバータ６５，６６で構成されるメモリに保持される値が更新され、非反転出力端子Ｑに値”０”が保持される。
【０１３１】
以下、同様の動作が反復される結果、非反転出力端子Ｑには値”１”と値”０”とが、Ｔ／２ごとに交互に出力される。このように、ＳＲフリップフロップ６０では、２入力端子に値”１”が同時に入力されても、支障なく動作するので、波形整形装置５０２のＳＲフリップフロップ１４としての利用に適する。さらに、ＳＲフリップフロップ６０では、素子数が比較的少なく、しかも高速であるという利点も同時に得られる。
【０１３２】
＜6.実施の形態６＞
図１７は、波形整形装置５０２，５０３のＳＲフリップフロップ１４への利用に適した別のＳＲフリップフロップの構成を示す回路図である。図１７において、７０はこの実施の形態のＳＲフリップフロップ、７１，７６，７７，７８はインバータ、７２，７３はＮＭＯＳトランジスタ、そして、７４，７５はＰＭＯＳトランジスタである。インバータ７７はＭＯＳトランジスタ７２〜７５よりも駆動力が弱く設定されている。
【０１３３】
ＳＲフリップフロップ７０では、高電位電源線と接地電位電源線との間に、ＭＯＳトランジスタ７５〜７２がこの順に直列に接続されている。そして、セット端子ＳＥＴはインバータ７１を介してＰＭＯＳトランジスタ７５のゲート電極に接続され、リセット端子ＲＳＴはＮＭＯＳトランジスタ７２のゲート電極に接続されている。
【０１３４】
また、ＭＯＳトランジスタ７３，７４の接続部は、メモリを構成するインバータ７６，７７に接続されている。そして、メモリが保持する信号は、インバータ７８を介して非反転出力端子Ｑへと出力される。さらに、非反転出力端子Ｑの出力信号は、ＭＯＳトランジスタ７３，７４のゲート電極に共通にフィードバックされている。
【０１３５】
このＳＲフリップフロップ７０は、つぎのように動作する。はじめに非反転出力端子Ｑの値が”０”であるとする。このとき、非反転出力端子Ｑに接続されているＰＭＯＳトランジスタ７４はオンしており、ＮＭＯＳトランジスタ７３はオフしている。このときに、セット端子ＳＥＴに値”１”のパルスが入力されると、それと同時にＭＯＳトランジスタ７３，７４の接続部の信号、すなわちメモリへの入力信号は値”１”へと遷移する。その結果、非反転出力端子Ｑの値も”１”へと変化する。
【０１３６】
非反転出力端子Ｑの値が一旦”１”になると、ＰＭＯＳトランジスタ７４はオフし、ＮＭＯＳトランジスタ７３はオンするので、その後セット端子ＳＥＴに値”１”のパルスが入力されても、非反転出力端子Ｑの値に変化はない。このとき、リセット端子ＲＳＴに値”１”のパルスが入力されると、ＮＭＯＳトランジスタ７２がオンすることによって、メモリが保持する値が反転し、その結果、非反転出力端子Ｑも値”０”へと反転する。
【０１３７】
非反転出力端子Ｑ値が一旦”０”になると、ＰＭＯＳトランジスタ７４はオンし、ＮＭＯＳトランジスタ７３はオフするので、その後リセット端子ＲＳＴに値”１”のパルスが入力されても、非反転出力端子Ｑの値に変化はない。以上のように、ＳＲフリップフロップ７０は、セット端子ＳＥＴへ入力されるパルスの立ち上がりでセットされ、リセット端子ＲＳＴへの立ち上がりでリセットされるＳＲフリップフロップとして機能する。
【０１３８】
セット端子ＳＥＴとリセット端子ＲＳＴとに同時に値”１”が入力されるときには、非反転出力端子Ｑの値がメモリの入力に論理反転されて伝達されるので値”１”，”０”，”１”，”０”，・・・・と、フィードバックループに介挿される３素子分の遅延時間の約２倍の周期で発振する。このとき、ＳＲフリップフロップ７０は、あたかも一種の非同期のＴフリップフロップとして動作する。すなわち、ＳＲフリップフロップ７０は、汎用性の高い非同期ＪＫフリップフロップの一形態となっている。
【０１３９】
このＳＲフリップフロップ７０に素子を付加することによって、リセット優先のＳＲフリップフロップとすることが可能である。図１８にその一例を示す。図１８に示すＳＲフリップフロップ８０では、ＳＲフリップフロップ７０におけるインバータ７１がＮＡＮＤ回路８２に置き換えられ、さらに、リセット端子ＲＳＴがインバータ８１を介してＮＡＮＤ回路８２の２入力の一方に接続されている。また、リセット端子ＲＳＴに接続されるインバータ８１の出力とＮＭＯＳトランジスタ８３のゲート電極とが、もう一つのインバータ８１を介して接続されている。
【０１４０】
このようにＳＲフリップフロップ７０に簡単な論理回路を付加することによって、リセット優先のＳＲフリップフロップが得られる。
【０１４１】
＜7.実施の形態７＞
図１９は、実施の形態７の波形整形装置の構成を示すブロック図である。この波形整形装置５０４では、入力クロックＩＮを受信する入力端子と波形整形装置５０２との間に、ワンショットパルス回路９０が介挿されている。
【０１４２】
ワンショットパルス回路９０は、図１９に示すように、インバータ９１，９３、およびＮＡＮＤ回路９２の組合わせで構成される。すなわち、ワンショットパルス回路９０は、図１５に示したワンショットパルス回路と同様に構成される。ワンショットパルス回路９０の働きによって、第１可変遅延回路１１および位相比較器１５に入力される入力信号ＩＳは、入力クロックＩＮそのものではなく、入力クロックＩＮに同期して出力されデューティ比が十分に小さいワンショットパルスとなる。
【０１４３】
図２０は、この波形整形装置５０４の動作を説明するタイミングチャートである。入力信号ＩＳは、入力クロックＩＮのデューティ比の大きさに関わりなく、入力クロックＩＮの立ち上がりに同期して立ち上がるデューティ比の短いワンショットパルスとなる。その結果、出力クロックＯＵＴ＿Ａは、この入力信号ＩＳが遅延したものとなる。
【０１４４】
同様に、出力クロックＯＵＴ＿Ｂは、出力クロックＯＵＴ＿Ａにさらに遅延が付加されたものとなる。図２０では、安定的にロックした状態を例示しているために、出力クロックＯＵＴ＿Ａは、入力信号ＩＳに対して周期Ｔだけ遅れ、出力クロックＯＵＴ＿ＢはさらにＴ／２だけ遅れている。出力クロックＯＵＴ＿Ａ、出力クロックＯＵＴ＿Ｂともに、入力信号ＩＳと同じ波形が維持されるので、それらのデューティ比は十分に小さい。
【０１４５】
したがって、ＳＲフリップフロップ１４のセット端子ＳＥＴおよびリセット端子ＲＳＴともに値”１”となることによる弊害は除去される。すなわち、ＳＲフリップフロップ１４としてリセット優先のＳＲフリップフロップを用いることなく、安価な通常のＳＲフリップフロップを使用することが可能となる。
【０１４６】
なお、波形整形装置５０２のＳＲフリップフロップ１４の２入力が、ハイアクティブ（値”１”への立ち上がりで動作する）である代わりに、ロウアクティブである場合には、ワンショットパルス回路は、入力クロックＩＮの論理を反転したワンショットパルスを出力するように構成するとよい。それには、例えば、図１９において、インバータ９３の代わりに２段のインバータを介挿するとよい。
【０１４７】
＜8.実施の形態８＞
図２１は実施の形態８の波形整形装置の構成を示すブロック図である。この波形整形装置５０５は、デューティ比回復装置として構成されており、しかも、ＳＲフリップフロップ１４を用いることなく、５０％デューティの出力クロックＯＵＴを得るように構成されている。
【０１４８】
図２１において、９６は多出力型の第２可変遅延回路、ｎ０，ｎ１，・・・，ｎｋは第２可変遅延回路９６の複数の出力信号、そして、９７は多入力型の論理和（ＯＲ）回路である。この波形整形装置５０５は、波形整形装置５０４において、第２可変遅延回路１２が第２可変遅延回路９６に置き換えられ、しかも、ＳＲフリップフロップ１４の代わりに論理和回路９７に置き換えられている。そして、論理和回路９７の多入力端子には、第２可変遅延回路９６の多出力ｎ０，ｎ１，・・・，ｎｋが入力され、論理和回路９７の出力信号が出力クロックＯＵＴとして外部へ出力される。
【０１４９】
図２２は、第２可変遅延回路９６の構成を示す回路図である。第２可変遅延回路９６では、縦続接続された多数の単位遅延回路９８を備えている。そして、初段の単位遅延回路９８に出力クロックＯＵＴ＿Ａが入力され、この出力クロックＯＵＴ＿Ａが出力信号ｎ０として出力されるとともに、次段から最終段までの各単位遅延回路９８の出力が、出力信号ｎ１，ｎ２，・・・，ｎｋとして出力される。そして、出力クロックＯＵＴ＿Ａに対する最終段の出力ｎｋの遅延量が、第１可変遅延回路１１の遅延量の半分となるように設定されている。
【０１５０】
図２３は、単位遅延回路９８の構成を示す回路図である。単位遅延回路９８の中に、可変遅延回路２０（図５）の１つの単位遅延回路とバイアス回路部２１とが組み合わせれており、また、入力信号（例えばｎ０）と出力信号（例えばｎ１）の論理を一致させるために、出力側にインバータ９９が接続されている。
【０１５１】
図２４は、波形整形装置５０５の動作を説明するタイミングチャートである。図２４では、第１可変遅延回路１１が安定的にロック状態にあるときの各部の信号波形が描かれている。ワンショットパルス回路９０の働きによって、第１可変遅延回路１１および位相比較器１５には、入力クロックＩＮに同期して立ち上がり、しかも十分に短いパルス幅ｗをもった入力信号ＩＳが入力される。第１可変遅延回路１１はロック状態にあるために、出力クロックＯＵＴ＿Ａの位相は、入力信号ＩＳと位相と見かけ上（等価的に）一致する。
【０１５２】
そして、第２可変遅延回路９６の出力信号ｎ１，ｎ２，・・・，ｎｋは、順次一定時間ずつ遅延する。パルス幅ｗの大きさは、できるだけ狭く設定されるのが望ましいが、一段の単位遅延回路の遅延量が、ロック以前の過渡的な動作時をも含めてつねにパルス幅ｗよりも短くなる範囲に設定される。このため、出力信号ｎ１，ｎ２，・・・，ｎｋの論理和として得られる出力クロックＯＵＴは、出力クロックＯＵＴ＿Ａの立ち上がり時点から最終段の出力信号ｎｋの立ち下がり時点まで、値”１”となる。
【０１５３】
最終段の出力信号ｎｋの遅延量が、第１可変遅延回路１１の半分になるように設定されているので、第１可変遅延回路１１がロックした状態では、最終段の出力信号ｎｋの遅延量はＴ／２となる。このため、出力クロックＯＵＴは、Ｔ／２の期間にわたって値”１”となる。すなわち、出力クロックＯＵＴのデューティ比は５０％となる。
【０１５４】
なお、パルス幅ｗが周期Ｔに比べて十分に短くはない場合には、デューティ比はパルス幅ｗの大きさに応じて５０％から幾分ずれる。しかしながら、通常は、出力信号ｎ１，ｎ２，・・・，ｎｋの個数は十分に大きく設定されるので、パルス幅ｗもそれにともなって短く設定可能である。このため、通常の使用形態において、出力クロックＯＵＴのデューティ比のずれは無視できる。
【０１５５】
このわずかなずれをも補償するためには、ロック時の出力クロックＯＵＴ＿Ａに対する出力信号ｎｋの遅延量が、遅延量＝Ｔ／２−ｗ、の大きさとなるように、ワンショットパルス回路９０におけるパルス幅ｗと第２可変遅延回路９６の単位遅延回路の段数との間の関係を調整しておくとよい。
【０１５６】
＜9.実施の形態９＞
図２５は、実施の形態９の波形整形装置の構成を示すブロック図である。この波形整形装置５０６も、デューティ比回復装置として構成されている。この波形整形装置５０６では、出力クロックＯＵＴ＿Ａの代わりに、入力クロックＩＮが直接に第２可変遅延回路１２へと入力される点が、波形整形装置５０２（図１）とは特徴的に異なっている。
【０１５７】
図２６は、第１可変遅延回路１１がロックした状態を例として装置５０６の動作を説明するタイミングチャートである。第１可変遅延回路１１はロックしているので、出力クロックＯＵＴ＿Ａは入力クロックＩＮから周期Ｔだけ遅延している。そして、出力クロックＯＵＴ＿Ｂは、入力クロックＩＮから第１可変遅延回路１１の遅延時間の半分、すなわちＴ／２だけ遅延する。
【０１５８】
すなわち、ＳＲフリップフロップ１４では、セット端子ＳＥＴの値が立ち上がった後、Ｔ／２を経てからリセット端子ＲＳＴの値が立ち上がる。このため、ＳＲフリップフロップ１４の非反転出力端子Ｑからは、デューティ比が５０％のクロックが出力クロックＯＵＴとして出力される。
【０１５９】
以上のように、この装置５０６は、波形整形装置５０２と同様に、デューティ比回復装置として機能する。しかも、入力クロックＩＮから出力クロックＯＵＴまでの遅延は、ＳＲフリップフロップ１４でしか発生しないので、周期Ｔを超える遅延量を有する遅延波形整形装置５０２に比べて遅延量が小さいという利点が得られる。
【０１６０】
このことは、低消費電力化などのために、外部から供給される入力クロックＩＮが停止した場合に、装置が即座に停止できるなどの利点を生み出す。装置５０６では、制御部１３と第１可変遅延回路１１は、あたかも入力クロックＩＮの周期Ｔを測定する役割を果たしている。
【０１６１】
＜10.実施の形態１０＞
以上に説明したデューティ比回復装置としての各波形整形装置では、第２可変遅延回路の遅延量は第１可変遅延回路の遅延量の半分となるように設定されており、そのことによって、入力クロックＩＮのデューティ比によらずに、５０％のデューティ比を有するクロックが出力クロックＯＵＴとして得られていた。これらのデューティ比回復装置において、第２可変遅延回路の遅延量を、例えば、第１可変遅延回路の遅延量の６０％に設定すれば、６０％のデューティ比を有する出力クロックＯＵＴが得られる。
【０１６２】
遅延量の調整は、例えば、可変遅延回路２０（図５）における単位遅延回路の個数を調整することによって容易に可能である。また、可変遅延回路４１，４２（図８、図９）の例では、インバータ４６の個数の比率を調整することによって達成される。あるいは、可変遅延回路５１，５２（図１０、図１１）の例では、セレクタ５３の選択信号と制御信号Ｓｉｎとの関係、例えばビットシフト量を調整すればよい。
【０１６３】
対象装置５（図１）が、５０％ではないあるクロック・デューティ比で最適になるように構成された場合には、出力クロックＯＵＴのデューティ比を、その最適値に合わせ込むことによって、対象装置５の動作速度を最大限に引き上げることが可能となる。以上の各実施の形態で述べた波形整形装置は、第１可変遅延回路と第２可変遅延回路との間の遅延量の比率を、５０％以外の値にも設定することが容易であり、対象装置５の性能を最大限に引き出すことができるという利点をも有している。
【０１６４】
＜11.実施の形態１１＞
つぎに、実施の形態１１の波形整形装置について説明する。
【０１６５】
＜11-1.装置の全体＞
図２７は、実施の形態１１の波形整形装置の構成を示すブロック図である。この波形整形装置５０７も、デューティ比５０％のクロックを得るデューティ比回復装置として構成されている。図２７において、１０１は積分器、１０２は差動増幅器、１０３，１０４は抵抗素子、そして、Ｓ０は積分器の出力信号である。第２可変遅延回路１２の最大可変遅延量は入力クロックＩＮの１周期未満に設定されている。
【０１６６】
入力クロックＩＮは、可変遅延回路１２とＳＲフリップフロップ１４のセット端子ＳＥＴとに入力され、出力クロックＯＵＴ＿Ｂが、ＳＲフリップフロップ１４のリセット端子ＲＳＴに入力されている。そして、ＳＲフリップフロップ１４の非反転出力端子Ｑの信号が、出力クロックＯＵＴとして外部へ出力されるとともに、積分器１０１へも入力される。また、積分器１０１の出力信号Ｓ０は、差動増幅器１０２の非反転入力端子に入力される。
【０１６７】
差動増幅器１０２の反転入力端子には、高電位（Ｖｄｄ）電源線と接地電位電源線の間に直列に接続された、抵抗値の等しい二つの抵抗素子１０３，１０４の接続部の電位、すなわち中点電位（Ｖｄｄ／２）が基準電位として入力される。すなわち、抵抗素子１０３，１０４は、基準電位を生成する回路として機能している。差動増幅器１０２は、２つの入力信号の差に比例した大きさの電圧信号を制御信号Ｖｉｎとして出力する。この制御信号Ｖｉｎは、可変遅延回路１２へと入力される。なお、積分器１０１の時定数は、周期Ｔに比べて十分に大きく設定される。
【０１６８】
図２８は、この装置５０７の動作を説明するタイミングチャートである。図２８に示すように、出力クロックＯＵＴ＿Ｂが入力クロックＩＮに対して、周期Ｔよりもさらに時間ｔ１だけ遅れているとする。このとき、出力信号Ｓ０は、基準電位（＝Ｖｄｄ／２）よりも低い値になっている。出力クロックＯＵＴ＿Ｂが入力クロックＩＮに対して、周期Ｔよりも余分に遅れているために、出力クロックＯＵＴのデューティ比は５０％よりも高くなる。その結果、積分器１０１のはたらきで、出力信号Ｓ０は、徐々に基準電位に接近する。それにともなって、可変遅延回路１２の遅延量は小さくなってゆく。すなわち、出力クロックＯＵＴのデューティ比は５０％に近づく。
【０１６９】
逆に、出力クロックＯＵＴ＿Ｂが入力クロックＩＮに対して、周期Ｔよりもさらに時間ｔ１だけ早まっているとする。このとき、出力信号Ｓ０は、基準電位よりも高い値になっている。出力クロックＯＵＴ＿Ｂが入力クロックＩＮに対して、周期Ｔよりも早まっているために、出力クロックＯＵＴのデューティ比は５０％よりも低くなる。その結果、積分器１０１のはたらきで、出力信号Ｓ０は、徐々に基準電位に接近する。それにともなって、可変遅延回路１２の遅延量は大きくなってゆく。すなわち、出力クロックＯＵＴのデューティ比は５０％に近づく。
【０１７０】
出力クロックＯＵＴのデューティ比が５０％に達すると、出力信号Ｓ０はゼロとなるので、出力クロックＯＵＴのデューティ比はもはや変動しなくなる。すなわち、最終的には、出力クロックＯＵＴのデューティ比は５０％の値に安定する。このように装置５０７は、入力クロックＩＮのデューティ比にかかわりなく、５０％デューティ比の出力クロックＯＵＴを出力するデューティ比回復装置として機能する。
【０１７１】
また、この装置５０７では、最終的に外部へ出力される出力クロックＯＵＴをモニタすることによって、５０％のデューティ比を得るように構成されている。このために、最終段に位置するＳＲフリップフロップ１４をも含めて、値”１”を出力するときの駆動力と値”０”を出力するときの駆動力とを、厳密に一致させなくても、それらの偏りによる波形の乱れが補正され、出力クロックＯＵＴのデューティ比が精密に５０％に得られるという利点がある。すなわち、装置の製造が容易であるという利点が備わっている。
【０１７２】
さらに、装置５０７では、抵抗素子１０３、１０４の抵抗値の比率を調節するだけで、所望する任意のデューティ比を有する出力クロックＯＵＴを得ることが可能である。すなわち、この装置５０７は、デューティ比の調節が特に容易であるという利点をも同時に備えている。
【０１７３】
＜11-2.積分器＞
つぎに、装置５０７の積分器１０１としての利用に適した積分器のいくつかの例について説明する。図２９に示すように、積分器１０１には、例えば従来周知のＲＣフィルタが使用可能である。このＲＣフィルタは、構造が簡素であり、製造コストが低廉であるという利点がある。
【０１７４】
図３０に例示する積分器１０１ａでは、ＲＣフィルタの入力側に、２個のインバータ１０３が接続されている。出力クロックＯＵＴはインバータ１０３の入力端子に入力され、ＲＣフィルタに直接には入力されないので、ＲＣフィルタによる出力クロックＯＵＴの波形への影響を解消することができるという利点がある。
【０１７５】
図３１に例示する積分器１０１ｂは、電流パケットを生成するチャージポンプを応用している。図３１において、１０４，１０５はスイッチング素子、Ｃは容量素子、そして、ＩN，ＩPは電流源である。入力される出力クロックＯＵＴが値”１”のときには、電流源ＩPがオンし、電流源ＩNはオフする。逆に、値”０”であれば、電流源ＩNがオンし、電流源ＩPはオフする。したがって、出力クロックＯＵＴの値が容量Ｃによって積分され、積分値は容量Ｃが保持する電圧に反映される。
【０１７６】
図３２に例示する積分器１０１ｃは、２つの電流源ＩN，ＩPの電流の大きさを互いに同一にするのに適した積分器１０１の一形態である。図３２において、１０６，１０７，１０９はＮＭＯＳトランジスタ、１０８，１１０はＰＭＯＳトランジスタ、１１１はインバータ、そして、Ｒは抵抗素子である。
【０１７７】
ＭＯＳトランジスタ１０９，１１０は、それぞれスイッチング素子１０４，１０５に対応する。また、ＭＯＳトランジスタ１０７，１０８は、それぞれ電流源ＩN，ＩPに対応する。そして、ＭＯＳトランジスタ１０６，１０７，１０８と抵抗素子Ｒとによって、ＭＯＳトランジスタ１０７，１０８のバイアス回路が構成されている。
【０１７８】
すなわち、抵抗素子ＲとＭＯＳトランジスタ１０６との直列回路を流れる電流の大きさは、抵抗素子Ｒの抵抗値の大きさによって精密に定まる。そして、ＭＯＳトランジスタ１０６，１０７で構成されるカレントミラー回路、さらに、二つのＭＯＳトランジスタ１０８で構成されるもう一つのカレントミラー回路によって、抵抗値Ｒを流れる電流と同じ大きさの電流が、ＭＯＳトランジスタ１０７，１０８を流れる。
【０１７９】
すなわち、電流源としてのＭＯＳトランジスタ１０７，１０８の電流値が、抵抗素子Ｒの抵抗値によって精密に定まる。しかも、抵抗素子Ｒの抵抗値を高くすることによって、電流源としてのＭＯＳトランジスタ１０７，１０８の電流値をいくらでも小さく抑えることが可能である。したがって、容量素子Ｃの容量を小さくすることで、レイアウト面積を小さく保ちつつ、しかも、時定数を高く設定することができるという利点が得られる。
【０１８０】
＜12.実施の形態１２＞
図３３は、実施の形態１２の波形整形装置の構成を示すブロック図である。この波形整形装置５０８は、デューティ比５０％のクロックを得るデューティ比回復装置として構成されており、装置５０７をデジタル回路で構成したものに相当する。図３３において、１２０はデジタルフィルタである。可変遅延回路４２の最大可変遅延量は、入力クロックＩＮの１周期未満に設定されている。
【０１８１】
入力クロックＩＮは、可変遅延回路４２とＳＲフリップフロップ１４のセット端子ＳＥＴとに入力され、出力クロックＯＵＴ＿Ｂが、ＳＲフリップフロップ１４のリセット端子ＲＳＴに入力されている。そして、ＳＲフリップフロップ１４の非反転出力端子Ｑの信号が出力クロックＯＵＴとして外部へ出力されると同時に、デジタルフィルタ１２０に入力される。デジタルフィルタ１２０が出力する制御信号Ｓｉｎは、可変遅延回路４２へと入力される。
【０１８２】
図３４は、デジタルフィルタ１２０の構成を示す回路図である。図３４において、１２１はインバータ、１２２，１２３はアップダウン型の第１，第２カウンタ、ＨＣＫは入力クロックＩＮよりも周期が十分に短い高速クロックである。
【０１８３】
出力クロックＯＵＴは、前段の第１カウンタ１２２のアップ端子ＵＰに直接入力されるとともに、ダウン端子ＤＷＮにインバータ１２１を介して入力される。また、第１カウンタ１２２のオーバフロー端子ＯＶＲ、アンダーフロー端子ＵＮＤは、第２カウンタ１２３のアップ端子ＵＰ、ダウン端子ＤＷＮに、それぞれ接続されている。また、カウンタ１２２，１２３のクロック端子には、高速クロックＨＣＫが入力される。そして、後段の第２カウンタ１２３の計数値が制御信号Ｓｉｎとして出力される。
【０１８４】
したがって、出力クロックＯＵＴが値”１”であるときには、第１カウンタ１２２は、高速クロックＨＣＫの一定倍数に相当する周期をもって反復的に、オーバフロー端子ＯＶＲから値”１”を出力する。逆に、出力クロックＯＵＴが値”０”であるときには、第１カウンタ１２２は、アンダーフロー端子ＵＮＤから値”１”を反復的に出力する。
【０１８５】
その結果、出力クロックＯＵＴのデューティ比が５０％を超えているときには、制御信号Ｓｉｎの値は上昇してゆき、５０％よりも低いときには減少してゆく。また、出力クロックＯＵＴのデューティ比が５０％に一致するときには、制御信号Ｓｉｎの値は変動しなくなる。
【０１８６】
したがって、装置５０８では、出力クロックＯＵＴのデューティ比が５０％に収束するように、可変遅延回路４２の遅延量が制御される。このように装置５０８は、入力クロックＩＮのデューティ比にかかわりなく、５０％デューティ比の出力クロックＯＵＴを出力するデューティ比回復装置として機能する。
【０１８７】
また、この装置５０８では、装置５０７と同様に、最終的に外部へ出力される出力クロックＯＵＴをモニタすることによって、５０％のデューティ比を得るように構成されている。このため、最終段に位置するＳＲフリップフロップ１４も含めて、駆動力の偏りの影響が補償されて、出力クロックＯＵＴには精密に５０％のデューティ比をもつクロックが得られるという利点がある。
【０１８８】
さらに、すべての装置部分がディジタル回路で構成されるので、レイアウト面積が小さくなるという利点に加えて、標準セルを用いて容易に設計可能であるなどの利点も同時に得られる。
【０１８９】
図３５は、装置５０８に適した、別のデジタルフィルタの例を示す回路図である。図３５において、１２５，１２６は論理積（ＡＮＤ）回路、そして、１２７，１２８はアップダウン型でしかも非同期型のカウンタである。
【０１９０】
出力クロックＯＵＴと高速クロックＨＣＫとの論理積が第１カウンタ１２７のアップ端子ＵＰに入力され、ダウン端子ＤＷＮには、出力クロックＯＵＴの反転信号と高速クロックＨＣＫとの論理が入力される。また、第１カウンタ１２７のオーバフロー端子ＯＶＲ、アンダーフロー端子ＵＮＤは、第２カウンタ１２８のアップ端子ＵＰ、ダウン端子ＤＷＮに、それぞれ接続されている。そして、第２カウンタ１２８の計数値が制御信号Ｓｉｎとして出力される。
【０１９１】
したがって、出力クロックＯＵＴが値”１”であるときには、第１カウンタ１２７は、アップ端子ＵＰに入力される高速クロックＨＣＫをカウントアップし、高速クロックＨＣＫの一定倍数に相当する周期をもって反復的に、オーバフロー端子ＯＶＲから値”１”を出力する。逆に、出力クロックＯＵＴが値”０”であるときには、ダウン端子ＤＷＮに入力される高速クロックＨＣＫをカウントダウンし、アンダーフロー端子ＵＮＤから値”１”を反復的に出力する。
【０１９２】
その結果、出力クロックＯＵＴのデューティ比が５０％を超えているときには、制御信号Ｓｉｎの値は上昇してゆき、５０％よりも低いときには減少してゆく。また、出力クロックＯＵＴのデューティ比が５０％に一致するときには、制御信号Ｓｉｎの値は変動しなくなる。
【０１９３】
したがって、このデジタルフィルタ１２０ａを用いた装置５０８は、出力クロックＯＵＴのデューティ比が５０％に収束するように、可変遅延回路４２の遅延量を制御するので、５０％デューティ比の出力クロックＯＵＴを出力するデューティ比回復装置として機能する。デジタルフィルタ１２０ａでは、安価な非同期式のカウンタが用いられるので、製造コストが削減されるという利点がある。
【０１９４】
＜13.実施の形態１３＞
図３６は、実施の形態１３の波形整形装置の構成を示すブロック図である。この波形整形装置５０９は、ＰＷＭ（Pulse Width Modulation）変調装置として構成されている。
【０１９５】
図３６において、Ｖｒは外部から入力される入力信号、そして、１３０は入力信号Ｖｒが入力される入力端子である。入力端子１３０は、差動増幅器１０２の反転入力端子に接続されている。すなわち、この装置５０９は、装置５０７（図２７）において、抵抗素子１０３，１０４で構成される基準電圧発生部を除去し、差動増幅器１０２の反転入力端子に、外部から任意の大きさの電圧信号が入力可能なように構成されている。
【０１９６】
入力クロックＩＮの周期Ｔ、積分器１０１の時定数、および、入力信号Ｖｒの周期の間に、周期Ｔ＜時定数＜Ｖｒの周期、の関係が保たれれるように、積分器１０１の時定数が設定される。この場合には、入力信号Ｖｒが変動しても、可変遅延回路４２は、ロック状態を維持しつづけるので、出力クロックＯＵＴの周期は入力クロックＩＮの周期Ｔに固定されたままとなる。しかも、入力信号Ｖｒが高いときには、出力クロックＯＵＴのデューティ比は大きくなり、逆に、入力信号Ｖｒが低いときには、出力クロックＯＵＴのデューティ比は小さくなる。
【０１９７】
すなわち、入力クロックＩＮのデューティ比に依存することなく、出力クロックＯＵＴとして、入力信号Ｖｒに応答したＰＷＭ出力を得ることができる。しかも、入力信号Ｖｒの高さと出力クロックＯＵＴのデューティ比との間には線型な関係が保たれ、特性の良好なＰＷＭ変調装置が実現する。
【０１９８】
＜14.実施の形態１４＞
図３７は実施の形態１４の波形整形装置の構成を示すブロック図である。この波形整形装置５１０も、ＰＷＭ変調装置として構成されている。
【０１９９】
図３７において、１３２はオフセット生成部である。オフセット生成部１３２は、ループフィルタ１７と第２可変遅延回路１２の間に介挿されており、入力端子１３０を介して外部より入力される入力信号Ｖｒに応じた大きさのオフセット信号を、制御信号Ｖｉｎに重ね合わせる働きをなす。すなわち、この装置５１０は、装置５０６（図２５）において、第２可変遅延回路１２へと供給される制御信号Ｖｉｎに、外部から任意の大きさのオフセット信号を重畳可能なように構成されている。
【０２００】
入力信号Ｖｒが変化しても、第１可変遅延回路１１の動作には影響がなく、第１可変遅延回路１１はロック状態を維持し続ける。したがって、入力クロックＩＮの周期Ｔと入力信号Ｖｒの周期との間に、周期Ｔ＜Ｖｒの周期、の関係が保たれるように変化する入力信号Ｖｒが入力されると、出力クロックＯＵＴの周期は入力クロックＩＮの周期Ｔに固定されたままで、出力クロックＯＵＴのデューティ比のみが変化する。すなわち、装置５１０は、ＰＷＭ変調装置として機能する。
【０２０１】
オフセット生成部１３２は、２つの入力信号Ｖｉｎ、Ｖｒの和を算出して出力する加算器であり、例えば、演算増幅器を用いて容易に構成可能である。この装置５１０は、入力信号Ｖｒを、時間とともに変化しない一定の値に保つことによって、実施の形態１０で述べた装置、すなわち、所望の任意のデューティ比を有する出力クロックＯＵＴを出力するデューティ比回復装置として機能させることも可能である。
【０２０２】
また、この装置５１０は、入力信号Ｖｒの周期の大きさについて、装置の積分時定数に関する制約を受けることがなく、周波数の高い入力信号ＶｒのＰＷＭ変調も可能であるという利点がある。
【０２０３】
＜15.実施の形態１５＞
図３８は実施の形態１５の波形整形装置の構成を示すブロック図である。この波形整形装置５１１は、デューティ比回復装置と周波数逓倍装置との双方の機能を併せて実現するように構成されている。
【０２０４】
図３８において、１３４、１３５、１３６は第２、第３、第４可変遅延回路，１３７，１３８はＳＲフリップフロップ、１３９は論理和回路、１４１，１４２，１４３は出力端子、ＯＵＴ＿Ｂ１，ＯＵＴ＿Ｂ２，ＯＵＴ＿Ｂ３はそれぞれ第２、第３，第４可変遅延回路１３４，１３５，１３６の出力信号、そして、Ｐ１，Ｐ２，ＤＢＬはそれぞれＳＲフリップフロップ１３７，１３８および論理和回路１３９の出力信号である。
【０２０５】
すなわち、この装置５１１は、あたかも装置５０６（図２５）に、第３、第４可変遅延回路１３６，１３７、ＳＲフリップフロップ１３８、および論理和回路１３９を付加することによって構成されている。ただし、第２可変遅延回路１３４は、装置５０６（図２５）の第２可変遅延回路１２と同一ではなく、第２〜第４可変遅延回路１３４〜１３６の遅延量は、いずれも、同一の制御信号Ｖｉｎのもとで第１可変遅延回路１１の遅延量の１／４となるように設定されている。
【０２０６】
第３可変遅延回路１３５には入力信号として出力クロックＯＵＴ＿Ｂ１が入力され、第４可変遅延回路１３５には出力クロックＯＵＴ＿Ｂ２が入力される。すなわち、第２〜第４可変遅延回路１３４〜１３６は、縦続接続されている。そして、第２〜第４可変遅延回路１３４〜１３６のいずれにも、制御信号としてループフィルタ１７から出力される制御信号Ｖｉｎが共通に入力される。
【０２０７】
出力クロックＯＵＴ＿Ｂ２はＳＲフリップフロップ１３８のセット端子ＳＥＴに入力され、出力クロックＯＵＴ＿Ｂ３はリセット端子ＲＳＴに入力される。そして、ＳＲフリップフロップ１３７，１３８の非反転出力端子Ｑの出力Ｐ１，Ｐ２が、それぞれ出力端子１４１，１４３を通じて外部へ出力されるとともに、論理和回路１３９の２入力端子へと入力される。論理和回路１３９の出力信号ＤＢＬは、出力端子１４２を通じて外部へと出力される。
【０２０８】
図３９は、第１可変遅延回路１１がロック状態にあるときを例として装置５１１の動作を説明するタイミングチャートである。第１可変遅延回路１１がロック状態にあるために出力クロックＯＵＴ＿Ａは入力クロックＩＮから周期Ｔだけ遅延しており、見かけ上それらの位相差はゼロとなっている。このとき、出力クロックＯＵＴ＿Ｂ１〜ＯＵＴ＿Ｂ３は、入力クロックＩＮから順次Ｔ／４ずつ遅延する。
【０２０９】
ＳＲフリップフロップ１３７は、出力クロックＯＵＴ＿Ａの立ち上がりエッジでセットされ、出力クロックＯＵＴ＿Ｂ１の立ち上がりエッジでリセットされる。したがって、出力信号Ｐ１は、出力クロックＯＵＴ＿Ａと同一位相、言い替えると、入力クロックＩＮと同一位相で、しかも、１／４のデューティ比を有するクロックとして得られる。
【０２１０】
ＳＲフリップフロップ１３８は、出力クロックＯＵＴ＿Ｂ２の立ち上がりエッジでセットされ、出力クロックＯＵＴ＿Ｂ３の立ち上がりエッジでリセットされる。したがって、出力信号Ｐ２は、出力クロックＯＵＴ＿Ａ（あるいは入力クロックＩＮ）からＴ／２だけ遅延した位相で、しかも、１／４のデューティ比を有するクロックとして得られる。
【０２１１】
論理和回路１３９は、出力信号Ｐ１，Ｐ２の論理和を算出して出力する。このため、出力信号ＤＢＬは、周期がＴ／２で、しかも、デューティ比が５０％のクロック信号として得られる。
【０２１２】
このように、この装置５１１では、入力クロックＩＮと同相および逆相の２相のクロックが得られるとともに、周波数が２倍に逓倍されたクロックが得られる。しかも、これらのクロックのデューティ比は、入力クロックＩＮとは無関係の一定値となる。したがって、対象装置５（図２）が、複数相のクロックを必要としているとき、あるいは、複数周波数のクロックを必要としているときに、この装置５１１は有用である。
【０２１３】
なお、装置５１１を拡張して、可変遅延回路の遅延量の比を１／４以外の値に設定し、さらに縦続接続される可変遅延回路の個数を３個よりも多く設定することによって、さらに相数の多い多相のクロックの生成、あるいは、３倍，４倍などのクロックの逓倍も容易に可能である。
【０２１４】
すなわち、一般に、第３可変遅延回路１３５以降の段数がＮ（＝偶数）で、ＳＲフリップフロップは、第２可変遅延回路１３４を含めた一つおきに、その入力側と出力側にセット端子ＳＥＴとリセット端子ＲＳＴとがそれぞれ接続され、すべてのＳＲフリップフロップの非反転出力端子Ｑの出力の論理和を算出して出力する論理和回路１４２が備わっておればよい。そして、第２可変遅延回路１３４以降のそれぞれの遅延量は、第１可変遅延回路１１の遅延量の１／（Ｎ＋２）になるように設定されておればよい。このとき、第３可変遅延回路１３５以降に接続されるＳＲフリップフロップの個数Ｍは、Ｍ＝Ｎ／２となる。
【０２１５】
そうすることによって、論理和回路１４からは、入力クロックＩＮの周波数が（Ｎ＋２）／２倍、すなわち（Ｍ＋１）倍に逓倍され、しかも、デューティ比が５０％のクロックが出力される。図３８に示した例は、Ｎの値が最小値の例、すなわちＮ＝２に相当する。
【０２１６】
＜16.実施の形態１６＞
図４０は実施の形態１６のクロック供給装置の構成を示すブロック図である。このクロック供給装置５１２は、ＤＬＬ装置とデューティ比回復装置とが結合した装置５０１（図２）と同一の機能を果たすように構成されている。
【０２１７】
図４０において、１５１は遅延回路、１５２はセレクタ、１５３は第１選択信号生成部、１５４は第２選択信号生成部、１５５は周期測定部、ｃ１〜ｃｎは遅延回路１５１の出力信号、Ｓ１は第１選択信号、Ｓ２は第２選択信号、Ｓ３は第３選択信号、そして、ＯＵＴ＿Ｓ１，ＯＵＴ＿Ｓ２はセレクタ１５２の出力信号である。
【０２１８】
遅延回路１５１は、入力クロックＣＬを順次一定時間ずつ遅延させて、出力信号ｃ１，ｃ２，・・・，ｃｎとして出力する。遅延回路１５１の遅延量は可変ではなく、例えば、多段に縦続接続されたインバータによって構成される。
【０２１９】
セレクタ１５２は、二重セレクタとして構成されており、多数の出力信号ｃ１，ｃ２，・・・，ｃｎの中から、第１選択信号Ｓ１に応答して一つを選択し出力信号ＯＵＴ＿Ｓ１として出力するとともに、第２選択信号Ｓ２に応答して一つを選択し、出力信号ＯＵＴ＿Ｓ２として出力する。すなわち、遅延回路１５１とセレクタ１５２とによって、可変遅延回路が構成されている。選択信号Ｓ１，Ｓ２の値が大きいほど、遅延量の大きい出力信号が選択される。
【０２２０】
周期測定部１５５は、入力クロックＣＬの周期を測定して、その周期の半分に相当する値を第３選択信号Ｓ３として出力する。第１選択信号生成部１５３は、入力クロックＣＬとフィードバッククロックＦＢとの位相差に応じて第１選択信号Ｓ１を出力する。すなわち、第１選択信号生成部１５３は、入力クロックＣＬとフィードバッククロックＦＢの位相差が、等価的にゼロの値で安定するように、第１選択信号Ｓ１を出力する。さらに、第２選択信号生成部１５４は、第１選択信号Ｓ１に第３選択信号Ｓ３を加算して、第２選択信号Ｓ２として出力する。
【０２２１】
このように、遅延回路１５１、セレクタ１５２、および、第１選択信号生成部１５３によって、ＤＬＬ装置が構成されており、入力クロックＣＬとフィードバッククロックＦＢの位相差が等価的にゼロとなるように、遅延量が調整される。さらに、周期測定部１５５と第２選択信号生成部１５４とによって、入力クロックＩＮの任意のデューティ比を５０％に変換するデューティ比回復装置が構成されている。
【０２２２】
図４１は、位相差がゼロに安定している状態を例として装置５１２の動作を説明するタイミングチャートである。図４１において、Ｔは入力クロックＣＬの周期である。出力信号ＯＵＴ＿Ｓ１は、入力クロックＣＬに対して、第１選択信号Ｓ１の値に応じた一定遅延量だけ遅延している。さらに、出力信号ＯＵＴ＿Ｓ２は、第３選択信号Ｓ３に対応して、出力信号ＯＵＴ＿Ｓ１からＴ／２だけ遅延する。
【０２２３】
ＳＲフリップフロップ１４は出力信号ＯＵＴ＿Ｓ１でセットされ、出力信号ＯＵＴ＿Ｓ２でリセットされる。その結果、ＳＲフリップフロップ１４の非反転出力端子Ｑからは、出力信号ＯＵＴ＿Ｓ１に同期し、デューティ比が５０％のクロック信号Ｑが出力される。
【０２２４】
この出力信号Ｑは、フィードバッククロックＦＢとして伝達されるまでに、クロックドライバ３およびクロック配線４などによって、さらに遅延量が付加される。しかしながら、ＤＬＬ装置の働きによって、入力クロックＣＬとフィードバッククロックＦＢとの間の見かけの位相差がゼロとなるように、入力クロックＣＬから出力信号ＯＵＴ＿Ｓ１までの遅延量が調整される。
【０２２５】
このように、この装置５１２では、入力クロックＣＬとの位相差がなく、しかも入力クロックＣＬのデューティ比とは無関係に５０％のデューティ比のクロックが得られる。
【０２２６】
図４２は、第１選択信号生成部１５３の好ましい構成例を示すブロック図である。図４２に示すように、第１選択信号生成部１５３は、波形整形装置５０３の制御部４３（図７）と同一に構成することが可能である。
【０２２７】
図４３は、周期測定部１５５の好ましい構成例を示すブロック図である。図４３において、１５６は遅延回路、１５７はセレクタ、１５８は割算器、そして、Ｓ４は第４選択信号である。遅延回路１５６は、遅延回路１５１と同一に構成され、多数の出力信号の遅延量も互いに一致する。また、セレクタ１５７とセレクタ１５２との間で、選択信号とそれに応じて選択される信号との間の応答関係は同一に設定されている。
【０２２８】
また、セレクタ１５７は、ＡＤコンバータ４５が出力する第４選択信号Ｓ４に応答して、遅延回路１５６からの多数の出力信号の一つを選択し、位相比較器１５へと出力する。すなわち、遅延回路１５６とセレクタ１５７は、可変遅延回路４１（図７）を実質的に構成している。そして、周期測定部１５５は、可変遅延回路４１と制御部４３（図７）に、割算器１５８を付加することによって構成される。
【０２２９】
したがって、第３選択信号Ｓ３は、遅延回路１５６の出力信号の中から、Ｔ／２の遅延量を有する信号を選択する選択信号として生成される。このことは、言い替えると、第３選択信号Ｓ３が、遅延回路１５１の出力信号ｃ１〜ｃｎの中から、Ｔ／２の遅延量を有する信号を選択する選択信号として生成されることを意味する。
【０２３０】
図４４は第２選択信号生成部１５４の構成例を示すブロック図である。図４４に示すように、第２選択信号生成部１５４は、デジタル加算器を用いることによって、２進数としての選択信号Ｓ１，Ｓ３を互いに加算し、選択信号Ｓ３として出力することが可能である。
【０２３１】
第２選択信号Ｓ２は、第１選択信号Ｓ１に第３選択信号Ｓ３が加算されているので、出力信号ＯＵＴ＿Ｓ１からＴ／２だけ遅延した信号が選択され、出力信号ＯＵＴ＿Ｓ２として出力される。
【０２３２】
このクロック供給装置５１２では、遅延回路１５１をＤＬＬ装置とデューティ比回復装置とで共有しているので、素子の個数を削減し、装置の規模を縮小することができるという利点がある。しかも、すべての装置部分がデジタル信号のみの処理を行うデジタル回路で構成されるので、電気的ノイズの影響を受け難く、しかも、動作が安定するという利点も同時に得られる。
【０２３３】
また、周期測定部１５５は、遅延回路１５１、セレクタ１５２、第１制御信号生成部１５３と、相似した装置部分を備えており、相当部分において、同一構造とすることが可能である。このため、設計資源の共用化が可能であり、製造工程の簡略化、コストの節減がもたらされる。
【０２３４】
なお、以上の説明では、二重形式のセレクタ１５２を用いる例を示したが、通常のセレクタを２つ準備し、単一の遅延回路１５１に双方を接続してもよい。
【０２３５】
＜17.実施の形態１７＞
図４５は、実施の形態１７の波形整形装置の構成を示すブロック図である。この波形整形装置５１３は、クロックの周波数を逓倍する周波数逓倍装置として構成されている。
【０２３６】
図４５において、１６１は可変遅延回路、そして、１６２は排他的論理和回路である。可変遅延回路１６１は、可変遅延回路１３４（図３８）と同様に、同一の制御信号Ｖｉｎの下で、遅延量が第１可変遅延回路１１の１／４となるように設定されている。すなわち、この装置５１３は、あたかも、装置５１１から、可変遅延回路１３５，１３６、ＳＲフリップフロップ１３７，１３８、および論理和回路１３９を取り除き、ＳＲフリップフロップ１３７の代わりに排他的論理和回路１６２を設けることによって構成されている。この装置５１３を使用する際には、入力クロックＩＮとして、デューティ比が５０％に調整されたクロックが入力される。
【０２３７】
図４６は、第１可変遅延回路１１がロック状態にあるときを例として装置５１３の動作を説明するタイミングチャートである。第１可変遅延回路１１がロック状態にあるために、出力クロックＯＵＴ＿Ａは入力クロックＩＮから周期Ｔだけ遅延しており、見かけ上それらの位相差はゼロとなっている。このとき、可変遅延回路１６１から出力される出力クロックＯＵＴ＿Ｂは、入力クロックＩＮからＴ／４だけ遅延する。
【０２３８】
排他的論理和回路１６２は、出力クロックＯＵＴ＿Ａと出力クロックＯＵＴ＿Ｂの排他的論理和（ＥＸＯＲ）を算出して出力クロックＯＵＴとして出力する。このため、出力クロックＯＵＴは、５０％のデューティ比を有し、Ｔ／４の周期を有するクロック信号として得られる。しかも、入力クロックＩＮの立ち上がりと出力クロックＯＵＴの２周期ごとの立ち上がりとの間に遅延がない。
【０２３９】
また、出力クロックＯＵＴ＿Ｂを出力クロックとして外部に取り出すことによって、入力クロックＩＮから１／４周期遅延したクロックを得ることも可能である。このように、この装置５１３は、５０％のデューティ比を有する入力クロックＩＮを入力することによって、位相が所定量だけずれたクロック、および、周波数が逓倍されたクロックを得ることができる。
【０２４０】
さらに、装置５１１（図３８）と比較すると明確であるように、装置５１３では、簡単な構成で周波数の逓倍が実現するという利点がある。
【０２４１】
【発明の効果】
第１の発明の装置では、制御部のはたらきで、第１遅延クロックが入力クロックに１周期遅れ、それらの位相が実質的に一致する。したがって、第２可変遅延回路の出力はその入力に対して１周期未満の一定比率に相当する時間だけ遅れる。ＳＲフリップフロップは第２可変遅延回路の入力でセットされ出力でリセットされるので、ＳＲフリップフロップの出力である出力クロックは、一定比率に相当する一定のデューティ比を有する。すなわち、入力クロックのデューティ比とは無関係に、つねに一定のデューティ比をもち、しかも位相が入力クロックの位相と実質的に一致する出力クロックが得られる。
また、第１および第２可変遅延回路が、デジタル信号を処理するデジタル回路で構成されるので、ノイズの影響を受けにくい。また、制御信号に応じて、単位遅延素子の一定数ごとに得られる信号列の中から選択されるので、遅延量の精度が高く、しかも、制御信号と遅延量との間の線型性が良好である。
【０２４５】
第２の発明の装置では、第１および第２可変遅延回路に属する単位遅延素子は互いに同一で、信号列ごとの個数がそれらの間で異なることで、それらの間の遅延量を異ならせている。このため、制御信号が変化しても、第１および第２可変遅延回路の間の遅延量の比率が高い精度で維持される。
【０２４６】
第３の発明の装置では、第１および第２可変遅延回路は互いに同一に構成され、制御信号がビットシフトするように配線をずらすことで、それらの間の遅延量を異ならせている。このため、制御信号が変化しても、第１および第２可変遅延回路の間の遅延量の比率が高い精度で維持される。また、第１および第２可変遅延回路を同一に製造し得るので、製造効率が良好である。
【０２４７】
第４の発明の装置では、制御部が、位相比較器、チャージポンプ回路、ループフィルタ、および、ＡＤコンバータで構成される。このため、制御部の構成が簡単であり、製造が容易である。
【０２４８】
第５の発明の装置では、制御部がデジタル回路で構成されるので、特性が一定し、制御信号が精度よく生成されるとともに、ノイズによる影響も少なく、安定した動作が得られる。しかも、Ｄラッチおよびカウンタという周知の簡単な回路で構成されるので、製造が容易でコストも低廉である。
【０２４９】
第６及び第７の発明の装置では、第３可変遅延回路および第２ＳＲフリップフロップによって、第１ＳＲフリップフロップが出力するクロックとはデューティ比が同一で、位相の異なるクロックが得られる。したがって、多相のクロックを必要とする装置への利用に適している。
【０２５０】
第８の発明の装置では、第１ＳＲフリップフロップおよびＭ個の第２ＳＲフリップフロップからは、デューティ比がいずれも５０％で、位相が入力クロックＩＮの周期の１／（１＋Ｍ）倍ずつずれた多相クロックが得られる。しかも、論理和回路からは、デューティ比が５０％で、しかも入力クロックＩＮの周波数が（Ｍ＋１）倍に逓倍されたクロックが得られる。したがって、多相のクロックあるいは逓倍されたクロックを必要とする装置への利用に適している。
【０２５１】
第１０の発明の装置では、制御部のはたらきで、ワンショットパルスが入力クロックに１周期遅れ、それらの位相が実質的に一致する。したがって、第２可変遅延回路の最後部の出力は、その入力に対して１周期未満の一定比率に相当する時間だけ遅れる。したがって、論理和回路からは、入力クロックと位相が同一で、デューティ比が一定のクロックが出力される。すなわち、この装置を用いることによって、入力クロックのデューティ比とは無関係に、つねに一定のデューティ比をもち、しかも位相が入力クロックに一致する出力クロックが得られる。
【０２５２】
第９および第１１の発明の装置では、オフセット生成部が備わるので、第２可変遅延回路へ入力される制御信号の値を変更することによって、容易に、デューティ比を変更することが可能である。
【０２５３】
第１２の発明の装置では、オフセット信号の値が外部から入力される信号に応じて可変であるので、ＰＷＭ変調装置として利用することが可能である。
【０２５４】
第１３の発明の装置では、制御信号の初期値を、遅延量を最小にする値に設定する手段が備わるので、第１可変遅延回路の最大可変遅延量が製造誤差等によって、入力クロックの周期の２倍以上となる場合においても、第１可変遅延回路の遅延量を安定的に入力クロックの１周期とすることが可能である。
【０２５８】
第１４の発明の装置では、固定遅延回路とセレクタが、互いに結合することで可変遅延回路として機能する。そして、ＳＲフリップフロップが出力する出力クロックでは、位相が入力クロックと一致し、アクティブレベルの期間が可変遅延回路による遅延量に一致する。第１および第２カウンタによって、この出力クロックのデューティ比の５０％からの偏差を解消する方向に遅延量が変化させられるので、入力クロックとは無関係に出力クロックのデューティ比が５０％に定まる。
【０２５９】
第１５の発明の装置では、ＳＲフリップフロップが、ワンショットパルス回路を備えているので、デューティ比の大きい入力クロックが入力されても、正常に動作する。
【０２６０】
第１６の発明の装置では、ＳＲフリップフロップが、リセット優先型のＳＲフリップフロップであるので、デューティ比の大きい入力クロックが入力されても、正常に動作する。
【０２６１】
第１７の発明の装置では、ワンショットパルス回路が備わり、入力クロックがワンショットパルス回路に変換されて装置の各部に供給されるので、デューティ比の大きい入力クロックが入力されても正常に動作する。
【０２６２】
第１８の発明の装置では、第２可変遅延回路の遅延量が第１可変遅延回路の１／４に設定されており、ＳＲフリップフロップが排他的論理和回路に置き換えられているので、デューティ比が５０％の入力クロックが入力されるたときに、排他的論理和回路からは周波数が２倍に逓倍されたクロックが得られる。
【０２６３】
第１９の発明のクロック供給装置では、波形整形装置が備わるので、入力クロックとは無関係に一定のデューティ比を有するクロックが、クロック配線に供給される。しかも、波形整形装置は、ＤＬＬ装置のループ内であるクロックドライバの間に介挿されているので、波形整形装置による遅延をも含めて、ＤＬＬ装置による位相補償が行われる。
【０２６４】
このように、このクロック供給装置を用いることによって、ＤＬＬ装置による位相補償機能を損なうことなく、しかも、入力クロックとは無関係に一定のデューティ比を有する出力クロックが得られるので、クロックの供給を受ける対象装置の動作速度を高めることができる。
【０２６５】
また、第１９の発明の装置では、波形整形装置として、第１、第７、第９、第１０、または、第１４の発明の波形整形装置が用いられるので、構造が簡単であり、しかも一定のデューティ比を有する出力クロックが高い精度で得られる。
【０２６６】
第２０の発明の装置では、固定遅延回路と第１セレクタが、互いに結合することで第１の可変遅延回路として機能する。また、固定遅延回路と第２セレクタが、互いに結合することで第２の可変遅延回路として機能する。そして、第１選択信号生成部によって、入力クロックとフィードバッククロックとの位相差が解消するように第１の可変遅延回路の遅延量が制御される。さらに、周期測定部と第２選択信号生成部とによって、第２の可変遅延回路の遅延量が入力クロックの１周期の半分の時間に調節される。したがって、ＳＲフリップフロップからは、５０％のデューティ比を有するクロックが出力される。
【０２６７】
このように、このクロック供給装置を用いることによって、位相の補償がなされるとともに、入力クロックとは無関係に５０％のデューティ比が得られるので、クロックの供給を受ける対象装置の動作速度を高めることができる。
【０２６８】
第２１の発明の装置では、第２固定遅延回路と第３セレクタとが結合して第３の可変遅延回路として機能する。そして、第４選択信号生成部の働きで、第３可変遅延回路の遅延量は入力クロックの１周期に一致する。このときの、第４制御信号の値は、入力クロックの１周期分の遅延量を選択可能な値に定まっている。
【０２６９】
第２固定遅延回路の遅延量が第１固定遅延回路と同一で、しかも、第３セレクタの選択信号と選択される信号列との関係が第１および第２セレクタと同様に設定されているので、第４選択信号の値の半分に相当する第３制御信号を、第１制御信号に加算して得られる第２制御信号は、第１遅延クロックからさらに入力クロックの周期の０．５倍遅延したクロックを第２遅延クロックとして選択する。したがって、ＳＲフリップフロップが出力するクロックのデューティ比は、入力クロックとは無関係に５０％に定まる。
【０２７０】
このように、周期測定部は、第１固定遅延回路、第１および第２セレクタ、および第１選択信号生成部に、相似した構造を有しており、相当部分において同一に構成可能である。すなわち、回路パターンなど設計資源の共用化が可能であり、製造工程の簡略化、コストの節減がもたらされる。
【図面の簡単な説明】
【図１】 実施の形態２の波形整形装置のブロック図である。
【図２】 実施の形態１のクロック供給装置のブロック図である。
【図３】 実施の形態１のクロック供給装置のタイミングチャートである。
【図４】 実施の形態２の波形整形装置のタイミングチャートである。
【図５】 実施の形態２の可変遅延回路のブロック図である。
【図６】 実施の形態２の可変遅延回路の他の例のブロック図である。
【図７】 実施の形態３の波形整形装置のブロック図である。
【図８】 実施の形態３の第１可変遅延回路のブロック図である。
【図９】 実施の形態３の第２可変遅延回路のブロック図である。
【図１０】 実施の形態３の第１可変遅延回路の他例のブロック図である。
【図１１】 実施の形態３の第２可変遅延回路の他例のブロック図である。
【図１２】 実施の形態４の波形整形装置の一部のブロック図である。
【図１３】 実施の形態４の波形整形装置のタイミングチャートである。
【図１４】 実施の形態４の波形整形装置のタイミングチャートである。
【図１５】 実施の形態５のＳＲフリップフロップのブロック図である。
【図１６】 実施の形態５の波形整形装置のタイミングチャートである。
【図１７】 実施の形態６のＳＲフリップフロップのブロック図である。
【図１８】 実施の形態６のＳＲフリップフロップのブロック図である。
【図１９】 実施の形態７の波形整形装置のブロック図である。
【図２０】 実施の形態７の波形整形装置のタイミングチャートである。
【図２１】 実施の形態８の波形整形装置のブロック図である。
【図２２】 実施の形態８の第２可変遅延回路のブロック図である。
【図２３】 実施の形態８のインバータのブロック図である。
【図２４】 実施の形態８の波形整形装置のタイミングチャートである。
【図２５】 実施の形態９の波形整形装置のブロック図である。
【図２６】 実施の形態９の波形整形装置のタイミングチャートである。
【図２７】 実施の形態１１の波形整形装置のブロック図である。
【図２８】 実施の形態１１の波形整形装置のタイミングチャートである。
【図２９】 実施の形態１１の積分器のブロック図である。
【図３０】 実施の形態１１の積分器の他の例のブロック図である。
【図３１】 実施の形態１１の積分器のさらに他の例のブロック図である。
【図３２】 実施の形態１１の積分器のさらに他の例のブロック図である。
【図３３】 実施の形態１２の波形整形装置のブロック図である。
【図３４】 実施の形態１２のデジタルフィルタのブロック図である。
【図３５】 実施の形態１２のデジタルフィルタの他例のブロック図である。
【図３６】 実施の形態１３の波形整形装置のブロック図である。
【図３７】 実施の形態１４の波形整形装置のブロック図である。
【図３８】 実施の形態１５の波形整形装置のブロック図である。
【図３９】 実施の形態１５の波形整形装置のタイミングチャートである。
【図４０】 実施の形態１６の波形整形装置のブロック図である。
【図４１】 実施の形態１６の波形整形装置のタイミングチャートである。
【図４２】 実施の形態１６の第１制御信号生成部のブロック図である。
【図４３】 実施の形態１６の周期測定部のブロック図である。
【図４４】 実施の形態１６の第２制御信号生成部のブロック図である。
【図４５】 実施の形態１７の波形整形装置のブロック図である。
【図４６】 実施の形態１７の波形整形装置のタイミングチャートである。
【図４７】 従来のクロック供給装置のブロック図である。
【図４８】 従来の位相比較器のブロック図である。
【図４９】 従来の位相比較器のタイミングチャートである。
【図５０】 従来の位相比較器の状態転移図である。
【図５１】 従来のチャージポンプ回路とループフィルタのブロック図である。
【図５２】 従来の電流源のブロック図である。
【図５３】 従来の電流源のブロック図である。
【図５４】 従来の可変遅延回路のブロック図である。
【符号の説明】
１ ＤＬＬ装置、２ 波形整形装置、３ クロックドライバ、４ クロック配線、５ 対象装置、ＦＢ フィードバッククロック、１１，４１，５１ 第１可変遅延回路、１２，４２，５２，９６，１３４，１６１ 第２可変遅延回路、１３，４３ 制御部、１４ ＳＲフリップフロップ、１５ 位相比較器、１６ チャージポンプ回路、１７ ループフィルタ、２０，３０ 可変遅延回路、２１，３１ バイアス回路部、２２ 単位遅延回路、２３，２６，３３，３５ ＮＭＯＳトランジスタ、２４，２７、３４、３６ ＰＭＯＳトランジスタ、２５，４６，１２１ インバータ、３２ 抵抗素子、４５ ＡＤコンバータ、Ｓｉｎ 制御信号、４７，５３ セレクタ、５５ Ｄラッチ、５６，１２２，１２７ 第１カウンタ、５７，１２３，１２８ 第２カウンタ、６０，７０，８０，１３７，１３８ ＳＲフリップフロップ、９０ ワンショットパルス回路、９７，１３９ 論理和回路、１０１ 積分器、１０２ 差動増幅器、１２０，１２０ａ デジタルフィルタ、１２５，１２６ 論理積回路、１３２ オフセット生成部、１３５，１３６ 第３可変遅延回路、１５１ 遅延回路、１５２ セレクタ、１５３ 第１選択信号生成部、１５４ 第２選択信号生成部、１５８ 割算器、１６２ 排他的論理和回路、ＣＬ，ＩＮ 入力クロック、ＯＵＴ 出力クロック、Ｖｉｎ制御信号、５０２〜５１１，５１３ 波形整形装置、５０１，５１２ クロック供給装置。
【発明の属する技術分野】
この発明は、クロック信号のデューティ比、周波数等を変換する波形整形装置、および波形整形装置にＤＬＬ装置が組み合わされて成るクロック供給装置に関する。
【０００２】
【従来の技術】
ＤＬＬ（Delay Locked Loop）装置は、外部クロックを可変遅延回路によって１クロック周期に幾分満たない時間だけ遅延させ、クロック・ドライバなどで発生する遅延を相殺することにより、外部クロックと実質的にほぼ同位相で内部クロックを供給する装置である。１クロック周期より幾分短い遅延とクロック・ドライバなどで生じる遅延を足して、ちょうど１クロック周期になるように動作するので、あたかも、遅延なしで内部クロックが供給されているように見える。
【０００３】
図４７は、この発明の背景となる、ＤＬＬ装置を利用した従来のクロック供給装置の構成を示すブロック図である。図４７において、１はＤＬＬ装置、３はクロックドライバ、４はクロック配線、６はクロック入力端子、２０１は可変遅延回路、２０２は位相比較器、２０３はチャージポンプ回路、２０４はループフィルタ、５５１はクロック供給装置、ＣＬは入力クロック（外部クロック）、ＯＵＴ＿Ｄは出力クロック、Ｖｃは制御信号、そして、ＦＢはフィードバッククロックである。
【０００４】
クロック配線４を通じてクロックの供給を受ける装置部分は、通常において、単一の半導体チップに集積化されている。また、ＤＬＬ装置１およびクロックドライバ３も同様に、同一の半導体チップの中に作り込まれるのが通例である。
【０００５】
図４８は、位相比較器２０２の従来周知の構成例を示す回路図である。この例は、モトローラ型の位相周波数比較器である。図４８において、Ｎ１〜Ｎ９はＮＡＮＤ回路、Ｑ１〜Ｑ４はＮＡＮＤ回路Ｎ１〜Ｎ８で構成されるＳＲフリップフロップの出力信号、ＵＰ*はアップ信号、ＤＷＮ*はダウン信号、そして、ＲＥＳＥＴ*はリセット信号である。
【０００６】
図４９のタイミングチャートに、図４８の装置の動作にともなう各部の信号波形を示す。図４９に示すように、入力クロックＣＬの位相に対してフィードバッククロックＦＢの位相が遅延していると、位相差に相当する期間にわたって、アップ信号ＵＰ*がアクティブ（この場合は、値”０”）となる。逆に、入力クロックＣＬの位相に対してフィードバッククロックＦＢの位相が早まっていると、位相差に相当する期間にわたって、ダウン信号ＤＷＮ*がアクティブとなる。
【０００７】
図５０は、図４８の装置の状態遷移図である。図５０に示すように、アップ信号ＵＰ*もダウン信号ＤＷＮ*も出力されないアイドル状態から出発して、入力クロックＣＬが立ち上がると、アップ信号ＵＰ*がアクティブとなり、その後、フィードバッククロックＦＢが立ち上がるとリセットされて、アイドル状態に戻る。フィードバッククロックＦＢの方が先に立ち上がるときには、これとは逆にダウン信号ＤＷＮ*がアクティブとなる。
【０００８】
図５１は、チャージポンプ回路２０３とループフィルタ２０４の従来周知の構成例を示す回路図である。図５１において、２１１，２１２は電流源、２１３はＰＭＯＳトランジスタ、２１４はＮＭＯＳトランジスタ、２１５はインバータ、２１６は抵抗素子、２１７は容量素子、Ｉｃｐ１は電流源２１１が供給する電流、そして、Ｉｃｐ２は電流源２１２が供給する電流である。
【０００９】
図５２は、電流源２１１の構成を示す回路図である。図５２において、２２１はＰＭＯＳトランジスタ、そして、２２２はＰＭＯＳトランジスタ２２１にバイアス電圧を供給するバイアス源である。
【００１０】
図５３は、電流源２１２の構成を示す回路図である。図５３において、２２３はＮＭＯＳトランジスタ、そして、２２４はＮＭＯＳトランジスタ２２３にバイアス電圧を供給するバイアス源である。バイアス源２２２，２２４によるバイアス電圧の供給は、電流Ｉｃｐ１，Ｉｃｐ２が互いに等しくなるように行われる。
【００１１】
図５１に戻って、アップ信号ＵＰ*がアクティブであるときには、ＰＭＯＳトランジスタ２１３がオンし、電流源２１１が供給する電流Ｉｃｐ１がループフィルタ２０４へ供給され、容量素子２１６が充電される。逆に、ダウン信号ＤＷＮ*がアクティブであるときには、ＮＭＯＳトランジスタ２１４がオンし、電流源２１２が供給する電流Ｉｃｐ２によって、容量素子２１６が放電される。
【００１２】
すなわち、チャージポンプ回路２０３は、電流源２１１，２１２で設定される電流Ｉｃｐ１，Ｉｃｐ２を、アップ信号ＵＰ*およびダウン信号ＤＷＮ*がアクティブである期間だけ、互いに逆方向にループフィルタ２０４へと供給する。これを電流パケットと称する。これらの正負の電流パケットは、ループフィルタ２０４に備わる容量素子２１６によって蓄積される。
【００１３】
図５４は、可変遅延回路２０１の従来周知の構成例を示す回路図である。図５４において、２３２は抵抗素子、２３３，２３５，２４３はＮＭＯＳトランジスタ、２３４，２３６，２４４はＰＭＯＳトランジスタ、そして、２４５はインバータである。縦続接続されたインバータ２４５の初段に入力クロックＣＬが入力され、最終段から出力クロックＯＵＴ＿Ｄが出力される。入力クロックＣＬは、インバータ２４５を１段ずつ伝播するたびに、遅延時間が蓄積されてゆく。
【００１４】
そして、制御信号Ｖｃによって抵抗素子２３２を流れる電流が調整され、この電流の大きさが、ＰＭＯＳトランジスタ２３４，２３６、およびＮＭＯＳトランジスタ２３５，２４３でそれぞれ構成されるカレントミラー回路によって、ＭＯＳトランジスタ２４３，２４４を流れる電流の大きさに反映される。これらのＭＯＳトランジスタ２４３，２４４は、インバータ２４５の電流源として機能する。
【００１５】
すなわち、制御信号Ｖｃによって、各インバータ２４５の電源電流が調整される。制御信号Ｖｃの電圧が高いほど、電源電流は大きくなる。そして、インバータ２４５に供給される電流が高いほど、インバータ２４５を通過するクロックの遅延時間は短くなる。すなわち、制御信号Ｖｃの電圧が高いほど、入力クロックＣＬに対する出力クロックＯＵＴ＿Ｄの遅延量は短くなる。
【００１６】
図４７に戻って、クロック入力端子６を通じて入力された入力クロックＣＬは、ＤＬＬ装置１で遅延されて出力クロックＯＵＴ＿Ｄとして出力される。この出力クロックＯＵＴ＿Ｄは、クロックドライバ３で増幅された後、クロック配線４へと送出される。
【００１７】
クロック配線４は、通常において、クロックツリーの形態をなしている。そして、クロックツリーの中間的なスキューのポイントのクロックが、フィードバッククロックＦＢとして拾い上げられ、ＤＬＬ装置１の位相比較器２０２へとフィードバックされる。
【００１８】
フィードバッククロックＦＢの位相が入力クロックＣＬの位相よりも遅れると、位相比較器２０２は、入力クロックＣＬの１周期ごとに位相差に相当する期間にわたってアップ信号ＵＰ*を出力する。それに応じて、チャージポンプ回路２０３は、正の電流パケットをループフィルタ２０４へ送り込む。その結果、ループフィルタ２０４が出力する制御信号Ｖｃは上昇する。すると、可変遅延回路２０１では、遅延量が減少し、出力クロックＯＵＴ＿Ｄの位相が早まり、フィードバッククロックＦＢの位相は入力クロックＣＬの位相に接近する。
【００１９】
逆に、フィードバッククロックＦＢの位相が入力クロックＣＬの位相よりも早まると、位相比較器２０２は、入力クロックＣＬの１周期ごとに位相差に相当する期間にわたってダウン信号ＤＷＮ*を出力する。それに応じて、チャージポンプ回路２０３は負の電流パケットをループフィルタ２０４へ送り込む。その結果、ループフィルタ２０４が出力する制御信号Ｖｃは下降する。すると、可変遅延回路２０１では、遅延量が増加し、出力クロックＯＵＴ＿Ｄの位相が遅れ、フィードバッククロックＦＢの位相は入力クロックＣＬの位相に接近する。
【００２０】
フィードバッククロックＦＢの位相が入力クロックＣＬの位相に一致すると、位相比較器２０２は、アップ信号ＵＰ*もダウン信号ＤＷＮ*も出力せず、ループフィルタ２０４への電流パケットの供給は停止するので、制御信号Ｖｃは変化しない。したがって、フィードバッククロックＦＢの位相は、入力クロックＣＬの位相に収束してゆき、位相差がゼロの状態で安定する。この位相の一致は見かけ上の一致であって、正しくは、入力クロックＣＬの１周期分遅れている。しかしながら、実用上は位相差がゼロであることと等価である。
【００２１】
【発明が解決しようとする課題】
以上のように、ＤＬＬ装置を備えた従来のクロック供給装置は、クロックの遅延時間を補償する機能を果たすものであって、クロックの波形に関連するデューティ比は、入力クロックＣＬの値がそのままクロック配線４へと伝えられる。
【００２２】
ところで、クロック配線４を通じてクロックの供給を受ける様々な装置部分の間で、クロックの立ち上がりで動作するものと、立ち下がりで動作するものとが混在する場合がある。この場合には、クロックのデューティ比は５０％であることが好ましい。これに該当する一例として、エッジ・トリガのフリップフロップと、ＲＡＭなどのマクロブロック（例えば、ＲＡＭ、ＦＩＦＯ、ＡＬＵなど、ハードウェア規模が相当に大きく特定の機能を実現する回路ブロック）とが混在する場合が挙げられる。
【００２３】
クロックの立ち上がりから開始された演算が、クロックの立ち下がりでラッチされる装置部分と、その逆の動作をする装置部分とが混在するときに、例えば、供給されるクロックのデューティ比が３０％であると仮定する。すると、前者の装置部分では、クロック周期の３０％の時間で演算を終わらなければならないのに対して、後者の装置部分では、クロック周期の７０％の時間で悠々と演算すればよいことになる。
【００２４】
両者の演算量が同じであれば、装置全体の最高動作速度はクロックが値”１”（ハイレベル）である期間の長さ、すなわち周期の３０％の長さによって律速されることになる。これに対して、クロックのデューティ比が５０％であれば、３０％である場合に比べて高いクロック周波数を採用することが可能となる。すなわち、装置全体をより高い速度で動作させることが可能となる。したがって、ＤＬＬ装置を有するクロック供給装置には、クロックのデューティ比を５０％に変換する波形整形機能が兼ね備わることが望ましい。
【００２５】
装置部分ごとに、クロックが値”１”である期間の演算と、値”０”（ロウレベル）である期間の演算とを意識して、積極的にこれを設計に反映させるのは、容易でないために、通常においては、上記したようにデューティ比５０％のクロックを採用することで、もっとも設計上のマージンが得られることになる。しかしながら、もしも、クロックのデューティ比が５０％以外の特定の値にあるときに最高速の動作が可能となるように回路を構成し得たとすると、回路の外部から供給されるクロックのデューティ比によらずに、所望のデューティ比が得られるクロック供給装置があれば、回路の動作速度を潜在能力一杯にまで最大限に高めることが可能となる。
【００２６】
また、装置部分ごとに位相の異なるクロックを必要とする装置、さらに、周波数の異なるクロックを必要とする装置も存在する。しかしながら、位相のずれを補償する機能を有する従来のクロック供給装置において、外部から供給されるクロックのデューティ比、周波数、位相の数などを変換する波形整形機能を備えたクロック供給装置は、従来において知られていなかった。
【００２７】
この発明は、従来の装置における上記した問題点を解消するためになされたもので、クロックの位相のずれを補償する機能とともに波形整形機能を備え、そのことによって、クロックの供給を受ける装置の動作速度を高めることのできるクロック供給装置、および、このクロック供給装置に適した波形整形装置を提供することを目的とする。
【００２８】
【課題を解決するための手段】
第１の発明の装置は、外部から入力される入力クロックの波形を変換し、出力クロックとして出力する波形整形装置において、前記入力クロックを入力し、制御信号とともに単調に変化する遅延量をもって遅延させて第１遅延クロックとして出力し、しかも、遅延量の上限が前記入力クロックの１周期を超え２周期未満に設定されている第１可変遅延回路と、前記入力クロックまたは前記第１遅延クロックのいずれか一方を入力し、前記制御信号に応じて、前記第１可変遅延回路の遅延量に対して１未満の一定比率を保ちつつ変化する遅延量をもって遅延させて、第２遅延クロックとして出力する第２可変遅延回路と、前記入力クロックと前記第１遅延クロックとの位相を比較して、その結果に応じて前記制御信号を生成して送出する制御部と、前記第２可変遅延回路の入力側と出力側に、セット端子とリセット端子がそれぞれ接続され、出力信号を前記出力クロックとして出力するＳＲフリップフロップと、を備え、前記制御部は、前記第１遅延クロックの位相の方が遅れているときには、前記第１可変遅延回路の遅延量が減少する方向に前記制御信号を変化させ、前記第１遅延クロックの位相の方が早まっているときには、前記第１可変遅延回路の遅延量が増加する方向に前記制御信号を変化させ、前記第１可変遅延回路が、縦続接続された第１単位遅延素子の群を有し、当該第１単位遅延素子の第１一定数ごとに取り出される出力信号の列を第１信号列として出力する第１固定遅延回路と、前記第１固定遅延回路に接続され、前記第１信号列の中から、二進数に対応するデジタル形式の選択信号に応じて、前記二進数の昇順または降順に遅延量が増加する順序で一つを選択し、前記第１遅延クロックとして出力する第１セレクタとを備え、前記第２可変遅延回路が、縦続接続された第２単位遅延素子の群を有し、当該第２単位遅延素子の第２一定数ごとに取り出される出力信号の列を第２信号列として出力する第２固定遅延回路と、前記第２固定遅延回路に接続され、前記第２信号列の中から、前記選択信号に応答して、前記第１可変遅延回路が選択する信号の遅延量に対して前記一定比率の遅延量を有する一つを選択し、前記第２遅延クロックとして出力する第２セレクタとを備え、前記制御部は、前記制御信号として前記選択信号を送出することを特徴とする。
【００３２】
第２の発明の装置は、第１の発明の波形整形装置において、前記第１および第２セレクタは、互いに同一に構成されており、しかも、前記第１セレクタの前記第１固定遅延回路への接続関係と、前記第２セレクタの前記第２固定遅延回路への接続関係とは、互いに同一に設定されており、前記第１および第２単位遅延素子は互いに同一に構成されており、前記第１一定数が前記第２一定数よりも大きく設定されていることを特徴とする。
【００３３】
第３の発明の装置は、第１の発明の波形整形装置において、前記第１および第２セレクタは、互いに同一に構成されており、前記第１および第２固定遅延回路は、互いに同一に構成されており、前記制御部は、二進数に対応する前記選択信号を、並列信号として送出し、前記第１セレクタの前記第１固定遅延回路への接続関係および前記第２セレクタの前記第２固定遅延回路への接続関係は、互いに同一に設定されており、前記第１または第２固定遅延回路の一方と前記制御部との間の配線が、前記制御信号がビットシフトするようにずらして結線されていることを特徴とする。
【００３４】
第４の発明の装置は、第１ないし第３のいずれかの発明の波形整形装置において、前記制御部が、前記入力クロックと前記第１遅延クロックとの位相を比較して、一方が他方に遅延しているか早まっているかに応じて、アップ信号とダウン信号のいずれかを選択して、前記入力クロックの一周期ごとに位相差に相当する期間にわたって出力する位相比較器と、前記アップ信号および前記ダウン信号が出力される期間にわたって、それぞれ、正および負の電流の一方と他方とを選択的に出力するチャージポンプ回路と、容量素子を有し、前記チャージポンプが出力する電流を前記容量素子に蓄積して、当該容量素子の電圧を出力するループフィルタと、前記電圧を二進数に対応したデジタル形式の信号に変換して、前記選択信号として出力するＡＤコンバータと、を備えていることを特徴とする。
【００３５】
第５の発明の装置は、第１ないし第３のいずれかの発明の波形整形装置において、前記制御部が、前記第１遅延クロックと前記入力クロックの一方と他方とが、それぞれデータ入力端子とクロック入力端子とに入力され、前記クロック入力端子の信号のアクティブレベルへの立ち上がりごとに、前記データ入力端子の信号のレベルに応じて更新して出力するＤラッチと、前記Ｄラッチの出力のレベルに応じて、前記入力クロックの周期で、カウントアップとカウントダウンとを選択的に実行する第１カウンタと、前記第１カウンタがオーバフローおよびアンダーフローするたびに、前記入力クロックに同期してカウント値をそれぞれ増加および減少させて、前記選択信号として送出する第２カウンタと、を備えていることを特徴とする。
【００３６】
第６の発明の装置は、第１の発明の波形整形装置において、前記第２可変遅延回路の後に順次縦続接続され、しかも前記第２可変遅延回路と同一に構成され、遅延量を制御する信号として前記制御信号が入力される、Ｎ（≧１）個の第３可変遅延回路と、前記ＳＲフリップフロップを第１ＳＲフリップフロップとし、前記Ｎ個の第３可変遅延回路の中のＭ（１≦Ｍ≦Ｎ）個の入力側と出力側とに、セット端子とリセット端子がそれぞれ接続されたＭ個の第２ＳＲフリップフロップと、をさらに備えることを特徴とする。
第７の発明の装置は、外部から入力される入力クロックの波形を変換し、出力クロックとして出力する波形整形装置において、前記入力クロックを入力し、制御信号とともに単調に変化する遅延量をもって遅延させて第１遅延クロックとして出力し、しかも、遅延量の上限が前記入力クロックの１周期を超え２周期未満に設定されている第１可変遅延回路と、前記入力クロックまたは前記第１遅延クロックのいずれか一方を入力し、前記制御信号に応じて、前記第１可変遅延回路の遅延量に対して１未満の一定比率を保ちつつ変化する遅延量をもって遅延させて、第２遅延クロックとして出力する第２可変遅延回路と、前記入力クロックと前記第１遅延クロックとの位相を比較して、その結果に応じて前記制御信号を生成して送出する制御部と、前記第２可変遅延回路の入力側と出力側に、セット端子とリセット端子がそれぞれ接続され、出力信号を前記出力クロックとして出力する第１ＳＲフリップフロップと、前記第２可変遅延回路の後に順次縦続接続され、しかも前記第２可変遅延回路と同一に構成され、遅延量を制御する信号として前記制御信号が入力される、Ｎ（≧１）個の第３可変遅延回路と、前記Ｎ個の第３可変遅延回路の中のＭ（１≦Ｍ≦Ｎ）個の入力側と出力側とに、セット端子とリセット端子がそれぞれ接続されたＭ個の第２ＳＲフリップフロップとを備え、前記制御部は、前記第１遅延クロックの位相の方が遅れているときには、前記第１可変遅延回路の遅延量が減少する方向に前記制御信号を変化させ、前記第１遅延クロックの位相の方が早まっているときには、前記第１可変遅延回路の遅延量が増加する方向に前記制御信号を変化させることを特徴とする。
【００３７】
第８の発明の装置は、第６または第７の発明の波形整形装置において、前記Ｎ個が偶数個であり、しかも、前記Ｍ個がＮ／２個であり、前記第１ＳＲフリップフロップおよび前記Ｍ個の第２ＳＲフリップフロップは、第２可変遅延回路と前記Ｎ個の第３可変遅延回路とで構成される縦続接続された可変遅延回路の群の中の一つおきに接続されており、前記一定比率は、１／（Ｎ＋２）に設定されており、前記波形整形装置は、前記第１ＳＲフリップフロップおよび前記Ｍ個の第２ＳＲフリップフロップの出力信号の論理和を算出して出力する論理和回路を、さらに備えることを特徴とする。
第９の発明の装置は、外部から入力される入力クロックの波形を変換し、出力クロックとして出力する波形整形装置において、前記入力クロックを入力し、制御信号とともに単調に変化する遅延量をもって遅延させて第１遅延クロックとして出力し、しかも、遅延量の上限が前記入力クロックの１周期を超え２周期未満に設定されている第１可変遅延回路と、前記入力クロックまたは前記第１遅延クロックのいずれか一方を入力し、前記制御信号に応じて、前記第１可変遅延回路の遅延量に対して１未満の一定比率を保ちつつ変化する遅延量をもって遅延させて、第２遅延クロックとして出力する第２可変遅延回路と、前記入力クロックと前記第１遅延クロックとの位相を比較して、その結果に応じて前記制御信号を生成して送出する制御部と、前記第２可変遅延回路の入力側と出力側に、セット端子とリセット端子がそれぞれ接続され、出力信号を前記出力クロックとして出力するＳＲフリップフロップと、前記制御部と前記第２可変遅延回路の間に介挿され、前記制御部が送出する前記制御信号にオフセット信号を重畳して、前記第２可変遅延回路へと送出するオフセット生成部とを備え、前記制御部は、前記第１遅延クロックの位相の方が遅れているときには、前記第１可変遅延回路の遅延量が減少する方向に前記制御信号を変化させ、前記第１遅延クロックの位相の方が早まっているときには、前記第１可変遅延回路の遅延量が増加する方向に前記制御信号を変化させることを特徴とする。
【００３８】
第１０の発明の装置は、外部から入力される入力クロックの波形を変換し、出力クロックとして出力する波形整形装置において、前記入力クロックのアクティブレベルへの立ち上がりに同期してワンショットパルスを出力するワンショットパルス回路と、前記ワンショットパルスを入力し、制御信号とともに単調に変化する遅延量をもって遅延させて第１遅延クロックとして出力し、しかも、遅延量の上限が前記入力クロックの１周期を超え２周期未満に設定されている第１可変遅延回路と、前記ワンショットパルスまたは前記遅延クロックのいずれか一方を入力し、最後部の信号の遅延量が前記第１可変遅延回路の遅延量に対して１未満の一定比率を保つように、前記制御信号に応じて変化する遅延幅で、順次遅延する遅延信号列を出力する第２可変遅延回路と、前記ワンショットパルスと前記遅延クロックとの位相を比較して、その結果に応じて前記制御信号を生成して送出する制御部と、前記第２可変遅延回路に入力されるクロックおよび前記遅延信号列の論理和を算出し、前記出力クロックとして出力する論理和回路と、を備え、前記制御部は、前記遅延クロックの位相の方が遅れているときには、前記第１可変遅延回路の遅延量が減少する方向に前記制御信号を変化させ、前記遅延クロックの位相の方が早まっているときには、前記第１可変遅延回路の遅延量が増加する方向に前記制御信号を変化させることを特徴とする。
【００３９】
第１１の発明の装置は、第１または第１０の発明の波形整形装置において、前記制御部と前記第２可変遅延回路の間に介挿され、前記制御部が送出する前記制御信号にオフセット信号を重畳して、前記第２可変遅延回路へと送出するオフセット生成部を、さらに備えることを特徴とする。
【００４０】
第１２の発明の装置は、第９または１１の発明の波形整形装置において、前記オフセット信号の値は、外部から入力される信号に応じて可変であることを特徴とする。
【００４１】
第１３の発明の装置は、第１２の発明の波形整形装置において、前記第１可変遅延回路の遅延量の上限に対する、前記入力クロックの２周期未満という制限を外し、前記制御信号の初期値を、前記遅延量を最小にする値に設定する手段を、さらに備えることを特徴とする。
【００４４】
第１４の発明の装置は、外部から入力される入力クロックの波形を変換し、出力クロックとして出力する波形整形装置において、縦続接続された単位遅延素子の群を有し、前記入力クロックを前記単位遅延素子の一定数ごとに順次遅延させて得られる信号列を出力する固定遅延回路と、前記固定遅延回路に接続され、二進数で表現されたデジタル形式の選択信号に応答して、遅延量が前記二進数と単調な関係をもつように、前記信号列の中から一つを選択し、遅延クロックとして出力するセレクタと、を備え、前記入力クロックと前記遅延クロックが、それぞれセット端子とリセット端子へ入力され、出力信号を前記出力クロックとして出力するＳＲフリップフロップと、前記出力クロックのレベルに応じて、前記入力クロックよりも短い周期で、カウントアップとカウントダウンとを選択的に実行する第１カウンタと、前記第１カウンタがオーバフローおよびアンダーフローするたびに、前記出力クロックのデューティ比における５０％からの偏差を解消する方向に、カウント値の増加と減少の一方と他方とを選択的に行い、当該カウント値を前記選択信号として送出する第２カウンタと、を備えたことを特徴とする。
【００４５】
第１５の発明の装置は、第１または第１４の発明の波形整形装置において、前記ＳＲフリップフロップが、前記セット端子および前記リセット端子のそれぞれに入力されるクロックのアクティブレベルへの立ち上がりに同期してワンショットパルスを生成する２個のワンショットパルス回路を、備えることを特徴とする。
【００４６】
第１６の発明の装置は、第１または第１４の発明の波形整形装置において、前記ＳＲフリップフロップが、リセット優先型のＳＲフリップフロップであることを特徴とする。
【００４７】
第１７の発明の装置は、第１または第１４の発明の波形整形装置において、外部から入力された前記入力クロックのアクティブレベルへの立ち上がりに同期してワンショットパルスを出力するワンショットパルス回路をさらに備え、前記入力クロックの代わりに、前記ワンショットパルスが、前記ワンショットパルス回路を除く前記波形整形装置の各部へ供給されることを特徴とする。
【００４８】
第１８の発明の装置は、第１の発明の波形整形装置において、前記一定比率が１／４に設定されており、前記ＳＲフリップフロップが、２入力端子に入力された信号の排他的論理和を算出して前記出力信号として出力する排他的論理和回路に置き換えられ、前記セット端子と前記リセット端子が前記２入力端子に置き換えられたことを特徴とする。
【００４９】
第１９の発明の装置は、外部から供給された入力クロックがクロックドライバで増幅され、さらにクロック配線を通じて伝播する過程で生じる遅延を補償するクロック供給装置において、前記入力クロックが一方入力へ入力され、前記クロック配線の一点からフィードバックされたクロックが他方入力へ入力され、前記一方入力に対して前記他方入力のクロックの位相が早いか遅いかに応じて、前記入力クロックの位相を遅れる方向または早める方向に、それぞれずらして出力するＤＬＬ装置と、前記ＤＬＬ装置が出力するクロックのデューティ比を一定値に変換して、前記クロックドライバへと出力する波形整形装置と、を備え、前記波形整形装置が、請求項１、請求項７、請求項９、請求項１０、または、請求項１４に記載の波形整形装置であることを特徴とする。
【００５１】
第２０の発明の装置は、外部から供給された入力クロックがクロックドライバで増幅され、さらにクロック配線を通じて伝播する過程で生じる遅延を補償するクロック供給装置において、縦続接続された単位遅延素子の群を有し、前記入力クロックを前記単位遅延素子の一定数ごとに順次遅延させて得られる信号列を出力する固定遅延回路と、二進数で表現されたデジタル形式の第１選択信号に応答して、遅延量が前記二進数とともに線型に増加するように、前記信号列の中から一つを選択し、第１遅延クロックとして出力する第１セレクタと、二進数で表現されたデジタル形式の第２選択信号に応答して、しかも前記第１選択信号と同一の関係をもって、前記信号列の中から一つを選択し、第２遅延クロックとして出力する第２セレクタと、前記入力クロックが一方入力へ入力され、前記クロック配線の一点からフィードバックされたクロックが他方入力へ入力され、前記一方入力に対して前記他方入力のクロックの位相が早いか遅いかに応じて、前記第１選択信号をそれぞれ増加または減少させる第１選択信号生成部と、前記入力クロックの周期を測定し、前記信号列の中から前記周期の半分の遅延量をもつ一つを選択可能な選択信号を生成し、第３選択信号として出力する周期測定部と、前記第１選択信号に前記第３選択信号を加算し、前記第２選択信号として出力する第２選択信号生成部と、前記第１および第２遅延クロックが、それぞれセット端子およびリセット端子へ入力され、出力信号を前記クロックドライバへと出力するＳＲフリップフロップと、を備えることを特徴とする。
【００５２】
第２１の発明の装置は、第２０の発明のクロック供給装置において、前記周期測定部が、前記固定遅延回路を第１固定遅延回路とし、縦続接続された単位遅延素子の群を有し、前記入力クロックを前記単位遅延素子の一定数ごとに順次遅延させて得られる信号列を出力し、しかも、当該信号列の遅延量が前記第１固定遅延回路の信号列の遅延量と同一の第２固定遅延回路と、二進数で表現されたデジタル形式の第４選択信号に応答して、しかも前記第１選択信号と同一の関係をもって、前記信号列の中から一つを選択し、第３遅延クロックとして出力する第３セレクタと、前記入力クロックが一方入力へ入力され、前記第３遅延クロックが他方入力へ入力され、前記一方入力に対して前記他方入力のクロックの位相が早いか遅いかに応じて、前記第４選択信号をそれぞれ増加または減少させる第４選択信号生成部と、前記第４選択信号を、二進数としての半分の値に変換し、前記第３選択信号として出力する割算器と、を備えることを特徴とする。
【００５３】
【発明の実施の形態】
＜1.実施の形態１＞
図２は、実施の形態１のクロック供給装置の構成を示すブロック図である。なお、以下の図において、図４７〜図５４に示した従来装置と同一部分には、同一の符号を付して、その詳細な説明を略する。
【００５４】
図２において、１はＤＬＬ装置、２は波形整形装置、３はクロックドライバ、４はクロック配線、６はクロック入力端子、７はフィードバック配線、８はＤＬＬ装置出力配線、９はクロックドライバ入力配線、ＣＬは外部から入力される入力クロック（外部クロック）、ＦＢはフィードバッククロック、ＩＮは波形整形装置２へ入力される入力クロック、ＯＵＴは波形整形装置２から出力される出力クロック、そして、５０１はクロック供給装置である。
【００５５】
また、５はクロック供給装置５０１に接続され、クロック供給装置５０１から供給されるクロックに同期して動作する対象装置（システム）である。対象装置５は、例えば図１に示すように、クロックに同期して動作する多数のラッチＬを備えている。ＬＳＩ等の規模の大きい素子では、ラッチＬの個数は、通常数千ないしそれ以上である。このため、クロック配線４は、通常においてクロックツリーの形態をなしている。
【００５６】
ＤＬＬ装置１およびクロックドライバ３は、図４７に示したように、いずれも従来周知の装置である。また、波形整形装置２は、任意のデューティ比を有する入力クロックＩＮを、５０％のデューティ比をもつクロックに変換するデューティ比回復装置として構成されている。したがって、クロック供給装置５０１から対象装置５へは、５０％のデューティ比を有するクロックが供給される。
【００５７】
さらに、クロック配線４内の一点からクロック信号がフィードバッククロックＦＢとして、ＤＬＬ装置１の２入力の一つへと戻されている。すなわち、クロック供給装置５０１では、ＤＬＬ装置１とクロックドライバ３との間に波形整形装置２が介挿されている点が、従来のクロック供給装置５５１とは、特徴的に異なっている。
【００５８】
このクロック供給装置５０１の各部の信号波形を、図３のタイミングチャートに示す。図３において、Ｔは入力クロックＣＬの周期である。波形整形装置２の働きによって、デューティ比が５０％となるように入力クロックＩＮが波形整形された上で、出力クロックＯＵＴとして出力される。その結果、フィードバッククロックＦＢ、すなわち、クロック配線４の一点におけるクロックのデューティ比も５０％に変換されている。
【００５９】
しかも、ＤＬＬ装置１の働きによって、フィードバッククロックＦＢの位相は、入力クロックＣＬの位相と等価的に一致する。図３の例では、フィードバッククロックＦＢは、入力クロックＣＬに２周期分遅れることで、等価的な位相差が解消されている。
【００６０】
以上のように、クロック供給装置５０１では、あたかもＤＬＬ装置１のループの中に、波形整形装置２が挿入されたように構成されているために、ＤＬＬ装置１による遅延補償機能を損なうことなく、クロックのデューティ比が５０％へと回復される。しかも、波形整形装置２によって生じるクロックの遅延をも含めて、入力クロックＣＬとフィードバッククロックＦＢとの間の遅延が等価的に解消されるという利点がある。
【００６１】
クロック供給装置５０１を用いることによって、デューティ比が５０％でしかも遅延補償がなされたクロックが対象装置５へと供給されるので、遅延補償を必要とする対象装置５がクロックの立ち上がりに同期する装置部分と立ち下がりに同期する装置部分とを有する場合に、その動作速度を高めることができる。
【００６２】
＜2.実施の形態２＞
つぎに、実施の形態２の波形整形装置について説明する。
【００６３】
＜2-1.装置の全体＞
図１は、実施の形態２の波形整形装置の構成を示すブロック図である。この波形整形装置５０２は、入力クロックのデューティ比を５０％に変換して出力するデューティ比回復装置として構成されており、上述したクロック供給装置５０１の波形整形装置２としての利用に適している。
【００６４】
図１に示すように、装置５０２は、主としてアナログ回路によって構成されている。図１において、１０はクロック入力端子、１１は第１可変遅延回路、１２は第２可変遅延回路、１３は制御部、１４はＳＲフリップフロップ、１５は位相比較器、１６はチャージポンプ回路、１７はループフィルタ、１８は制御信号線、１９はクロック出力端子、Ｖｉｎは制御信号、ＯＵＴ＿Ａは第１遅延回路１１の出力クロック、そして、ＯＵＴ＿Ｂは第２遅延回路１２の出力クロックである。
【００６５】
ループフィルタ１７が出力する制御信号Ｖｉｎは、第１可変遅延回路１１と第２可変遅延回路１２の双方に共通に入力される。そして、第１可変遅延回路１１は、クロック入力端子１０より入力される入力クロックＩＮを、制御信号Ｖｉｎに応じた遅延量をもって遅延させ、出力クロックＯＵＴ＿Ａとして出力する。同様に、第２可変遅延回路１２は、入力される出力クロックＯＵＴ＿Ａを、制御信号Ｖｉｎに応じた遅延量をもってさらに遅延させ、出力クロックＯＵＴ＿Ｂとして出力する。
【００６６】
しかも、これら第１可変遅延回路１１と第２可変遅延回路１２は、同一大きさの制御信号Ｖｉｎの下で、第２可変遅延回路１２の遅延量がつねに第１可変遅延回路１１の遅延量の半分となるように構成されている。すなわち、第１可変遅延回路１１の遅延量delay(A)と、第２可変遅延回路１２の遅延量delay(B)との間には、つねに、｛delay(A)＝２・delay(B)｝・・・・（数式１）、の関係が維持される。さらに、第１可変遅延回路１１の最大可変遅延量は、入力クロックＩＮのクロック周期（例えば、１００ＭＨｚクロックなら１０ｎｓｅｃ）よりも大きく、しかも周期の２倍未満となるように設定される。
【００６７】
制御部１３に備わる位相比較器１５、チャージポンプ回路１６、ループフィルタ１７は、それぞれ、従来装置５５１における位相比較器２０２、チャージポンプ回路２０３、ループフィルタ２０４と同様に動作する装置部分である。位相比較器１５は、入力クロックＩＮと出力クロックＯＵＴ＿Ａとの間で位相の比較を行い、その結果に応じて、アップ信号ＵＰまたはダウン信号ＤＷＮを送出する。
【００６８】
チャージポンプ回路１６は、これらのアップ信号ＵＰ、ダウン信号ＤＷＮを、電流パケットに変換して、ループフィルタ１７へと出力する。ループフィルタ１７は、入力された電流パケットの積算量に対応した電圧信号を制御信号Ｖｉｎとして出力する。
【００６９】
ＳＲフリップフロップ１４のセット端子ＳＥＴには出力クロックＯＵＴ＿Ａが入力され、リセット端子ＲＳＴには、出力クロックＯＵＴ＿Ｂが入力される。そして、ＳＲフリップフロップ１４の非反転出力端子Ｑの出力が、クロック出力端子１９を通じて、出力クロックＯＵＴとして外部へ出力される。なお、ＳＲフリップフロップ１４には、リセット優先のＳＲフリップフロップが用いられる。
【００７０】
図４は波形整形装置５０２の各部の信号波形を示すタイミングチャートである。図４において、Ｔは入力クロックＩＮの周期である。入力クロックＩＮとして、一般には、必ずしも５０％ではないデューティ比を有するクロックが入力される。
【００７１】
制御部１３には、入力クロックＩＮと出力クロックＯＵＴ＿Ａとが入力され、制御部１３が出力する制御信号Ｖｉｎは、第１可変遅延回路１１に出力されるので、第１可変遅延回路１１と制御部１３とは一種のＤＬＬ装置を構成する。このため、出力クロックＯＵＴ＿Ａと入力クロックＩＮとの間で位相が見かけ上一致する。
【００７２】
第１可変遅延回路１１の最大可変遅延量は入力クロックＩＮの２周期分未満に設定されているために、出力クロックＯＵＴ＿Ａは入力クロックＩＮから１周期分（＝Ｔ）遅延することで、位相の等価的な一致が得られる。そして、第２可変遅延回路１２の遅延量は、数式１の関係にしたがって、周期Ｔの半分（＝Ｔ／２）となる。
【００７３】
ＳＲフリップフロップ１４は、出力クロックＯＵＴ＿Ａの立ち上がり（０から１への遷移）に同期してセットされ、出力クロックＯＵＴ＿Ｂの立ち上がりに同期してリセットされる。このため、非反転出力端子Ｑの出力すなわち出力クロックＯＵＴは、出力クロックＯＵＴ＿Ａの立ち上がりに同期して立ち上がり、出力クロックＯＵＴ＿Ｂの立ち上がりに同期して立ち下がる（１から０へ遷移する）。その結果、出力クロックＯＵＴの立ち上がり期間（１である期間）は、周期Ｔの半分となる。すなわち、出力クロックＯＵＴのデューティ比は５０％となる。
【００７４】
以上のように、波形整形装置５０２は、入力クロックＩＮの任意のデューティ比を５０％に変換して出力するデューティ比回復装置として機能する。
【００７５】
なお、第１可変遅延回路１１の遅延量の初期値としては、最小の遅延量に設定するのが望ましい。言い替えると、制御信号Ｖｉｎの初期値は、最も高い値に設定するのが望ましい。これは、安全を考慮したものであり、第１可変遅延回路１１の最大遅延量が正しく周期Ｔの２倍未満であれば必要でない。製造誤差などの関係で、もしも、可変遅延回路１１の最大遅延量が周期Ｔの２倍以上になることがあると、位相が安定にロックするポイント（遅延量）が単一ではなくなる。その結果、所望の動作をしなくなる恐れが生じる。この場合においても、もしも、遅延量の少ない方から動作が開始するようになっておれば、周期Ｔを超える遅延量でロックすることはなく、周期Ｔの遅延量で安定的にロックされるという利点が生まれる。
【００７６】
この目的のためには、例えば、パワーオンリセット回路を追加的に設け、このパワーオンリセット回路が発生するパルスを利用して、電源投入時に制御信号Ｖｉｎが高電位側電源線の電位にまで達するように、ループフィルタ１７を予備的にチャージアップするようにするとよい。あるいは、パワーオンリセット回路を設ける代わりに、外部から与えられるリセット信号を利用して、同様にループフィルタ１７を予備的にチャージアップするように構成してもよい。
【００７７】
＜2-2.可変遅延回路：その１＞
図５は、波形整形装置５０２の可変遅延回路１１，１２に好適な、可変遅延回路の構成を示す回路図である。
【００７８】
可変遅延回路２０は、バイアス回路部２１、第１可変遅延回路１１、および第２可変遅延回路１２を備えている。すなわち、可変遅延回路２０では、第１可変遅延回路１１と第２可変遅延回路１２とが単一の装置の中に組み込まれている。
【００７９】
バイアス回路部２１は、高電位電源線と接地電位電源線との間に直列に接続されたＮＭＯＳトランジスタ２６とＰＭＯＳトランジスタ２７とを備えている。そして、ＰＭＯＳトランジスタ２７のゲート電極とドレイン電極とは互いに短絡されている。また、制御信号ＶｉｎがＮＭＯＳトランジスタ２６のゲート電極へと入力されている。
【００８０】
可変遅延回路２０は、さらに、互いに縦続接続された複数の単位遅延回路を備えており、しかも、その初段からある段までの前半部分によって第１可変遅延回路１１が構成され、前半部分の半分の単位遅延回路を有する後半部分によって第２可変遅延回路１２が構成されている。出力クロックＯＵＴ＿Ａは、前半部分と後半部分の接続部から得られ、出力クロックＯＵＴ＿Ｂは最終段から得られる。
【００８１】
各単位遅延回路は、インバータ２５を備えている。このインバータ２５は、ドレイン電極が互いに接続されるとともに、ゲート電極が互いに接続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタとで構成されている。そして、インバータ２５を構成するＰＭＯＳトランジスタのソース電極と高電位電源線の間にもう一つのＰＭＯＳトランジスタ２４が介挿され、同じくＮＭＯＳトランジスタのソース電極と接地電位電源線との間にもう一つのＮＭＯＳトランジスタ２３が介挿されている。
【００８２】
インバータ２５の初段のゲート電極には入力クロックＩＮが入力される。そして、各インバータ２５は、前段のドレイン電極が次段のゲート電極に接続される形態で、互いに縦続接続されている。また、バイアス配線２９を通じて、すべてのＰＭＯＳトランジスタ２４およびＰＭＯＳトランジスタ２７のゲートは、互いに接続されている。同様に、バイアス配線２８を通じて、すべてのＮＭＯＳトランジスタ２３およびＮＭＯＳトランジスタ２６のゲート電極は、互いに接続されている。
【００８３】
可変遅延回路２０はつぎのように動作する。すなわち、バイアス回路部２１には、電圧信号である制御信号Ｖｉｎの大きさに応じた大きさの電流が、高電位電源線から接地電位電源線へと流れる。ＰＭＯＳトランジスタ２７のゲート電極はドレイン電極と短絡されているために、バイアス回路部２１を流れる電流によって、制御信号Ｖｉｎに相当するバイアス電圧がＰＭＯＳトランジスタ２７のゲート電極に印加される。
【００８４】
これらの制御信号Ｖｉｎおよびバイアス電圧が、すべてのＮＭＯＳトランジスタ２３およびＰＭＯＳトランジスタ２４のゲート電極に、それぞれ共通に供給されるために、バイアス回路部２１を流れる電流と同じ大きさの電流が各単位遅延回路を流れる。すなわち、制御信号Ｖｉｎによって、すべての単位遅延回路を流れる電流の大きさが共通に調整される。単位遅延回路を流れる電流は、インバータ２５の電源電流として寄与する。
【００８５】
電源電流が大きいほどインバータ２５の伝搬遅延時間は短縮される。したがって、制御信号Ｖｉｎが大きいほど、単位遅延回路における遅延量は短縮される。遅延量は、すべての単位遅延回路の間で制御信号Ｖｉｎによらずに常に互いに共通であるために、第２可変遅延回路１２の遅延量はつねに第１可変遅延回路１１の半分となる。すなわち、可変遅延回路２０は、数式１の関係を保ちつつ、制御信号Ｖｉｎに応じた遅延量を得ることができる。
【００８６】
このように、可変遅延回路２０では、第１可変遅延回路１１と第２可変遅延回路１２とに、同一構造の単位遅延回路が２：１の個数で備わり、しかも、すべての単位遅延回路の間で遅延時間が共通となるように、共通の大きさの電源電流が供給されるために、数式１の関係がつねに精密に実現する。また、第１可変遅延回路１１と第２可変遅延回路１２との間で、バイアス回路部２１が共有されるので、素子の個数が削減されるという利点も、同時に得られる。
【００８７】
また、図５の回路図をあたかもレイアウト図とみたてて、可変遅延回路２０を構成する各素子および配線を、図５の通りにレイアウトすることが、さらに望ましい。このようにレイアウトを行うことによって、バイアス配線２８，２９も一直線に配設され、レイアウトのコンパクト化が実現すると同時に、信号同士のカップリングなどのノイズの要因も解消ないし緩和される。
【００８８】
＜2-3.可変遅延回路：その２＞
図６は、波形整形装置５０２への利用に適したもう一つの可変遅延回路の構成を示す回路図である。この可変遅延回路３０では、バイアス回路部３１の構成が、可変遅延回路２０とは特徴的に異なっている。すなわち、バイアス回路部３１は、高電位電源線と接地電位電源線との間に介挿される２段の直列回路を有している。
【００８９】
前段の直列回路では、ＰＭＯＳトランジスタ３４、ＮＭＯＳトランジスタ３３、および抵抗素子３２が、この順序で直列に接続されている。そして、制御信号ＶｉｎがＮＭＯＳトランジスタ３３のゲート電極に入力されており、ＰＭＯＳトランジスタ３４のゲート電極とドレイン電極は短絡されている。
【００９０】
後段の直列回路では、ＰＭＯＳトランジスタ３６とＮＭＯＳトランジスタ３５とが、直列に接続されている。そして、ＰＭＯＳトランジスタ３６のゲート電極はＰＭＯＳトランジスタ３４のゲート電極に接続されており、ＮＭＯＳトランジスタ３５のゲート電極とドレイン電極とは短絡されている。
【００９１】
ＰＭＯＳトランジスタ３６のゲート電極はバイアス配線２９を通じてすべてのＰＭＯＳトランジスタ２４のゲート電極に接続され、同様に、ＮＭＯＳトランジスタ３５のゲート電極はバイアス配線２８を通じてすべてのＮＭＯＳトランジスタ２３のゲート電極に接続されている。
【００９２】
バイアス回路部３１では、制御信号Ｖｉｎが入力されるＮＭＯＳトランジスタ３３と接地電位電源線との間に、ソース抵抗としての抵抗素子３２が介挿されているために、制御信号Ｖｉｎと線型な関係をなす電流が抵抗素子３２を流れる。ＰＭＯＳトランジスタ３４とＰＭＯＳトランジスタ３６とで構成されるカレントミラー回路によって、前段の電流が後段の直列回路に反映される。さらに、ＮＭＯＳトランジスタ３５とＮＭＯＳトランジスタ２３とで構成されるカレントミラー回路によって、後段の直列回路を流れる電流が、各単位遅延回路へと反映される。
【００９３】
このようにして、可変遅延回路３０では、制御信号Ｖｉｎで調整された電流と同じ大きさの電流が各単位遅延回路へと流れるように構成されている。しかも、制御信号Ｖｉｎと電流との間の関係が、主として抵抗素子３２によって規定されるので、各単位遅延回路に供給される電流と制御信号Ｖｉｎとの間の線型性が良好であるという利点がある。
【００９４】
なお、以上の第１可変遅延回路１１および第２可変遅延回路１２の例では、制御信号Ｖｉｎが増加するのにともなって、遅延量が減少するように構成されていたが、その逆の関係であってもよい。このとき、制御部１３は、位相差に応じて制御信号Ｖｉｎを、上記した例とは逆方向に変化させるように構成すればよい。すなわち、一般に、第１可変遅延回路１１および第２可変遅延回路１２は、それらの遅延量が、制御信号Ｖｉｎとともに単調に変化し、しかも、同一の制御信号Ｖｉｎの下で後者の遅延量が前者の１未満の一定の比率を保つように設定されておればよい。
【００９５】
＜3.実施の形態３＞
つぎに、実施の形態３の波形整形装置について説明する。
【００９６】
＜3-1.装置の全体＞
図７は、この実施の形態の波形整形装置の構成を示すブロック図である。この波形整形装置５０３も、入力クロックのデューティ比を５０％に変換して出力するデューティ比回復装置として構成されており、上述したクロック供給装置５０１の波形整形装置２としての利用に適している。図７において、４１は第１可変遅延回路、４２は第２可変遅延回路、４３は制御部、４５はＡＤコンバータ、４８は制御信号線、そして、Ｓｉｎは制御信号である。
【００９７】
波形整形装置５０３では、ループフィルタ１７の出力であるアナログ形式の制御信号Ｖｉｎが、ＡＤコンバータ４５によってデジタル形式の制御信号Ｓｉｎに変換され、この制御信号Ｓｉｎが、第１可変遅延回路４１と第２可変遅延回路４２とに共通に供給されている。そして、第１可変遅延回路４１と第２可変遅延回路４２は、ともに、デジタル信号のみを処理するデジタル回路として構成されている。第１可変遅延回路４１と第２可変遅延回路４２とが、それらの遅延量の間に数式１の関係が維持されるように構成されている点は、波形整形装置５０２と同様である。
【００９８】
＜3-2.可変遅延回路：その１＞
図８は第１可変遅延回路４１の構成を示す回路図である。図８に示すように、第１可変遅延回路４１は、セレクタ４７とインバータ４６の組合わせで構成されている。入力クロックＩＮは、縦続接続されたインバータ（単位遅延素子；この例ではＣＭＯＳインバータ回路）４６の初段に入力され、インバータ４６を通過するごとに、インバータ４６の伝搬遅延時間分だけ遅延量が加算されて行く。
【００９９】
インバータ４６の伝搬遅延時間については、近年の微細化プロセスの下で、０．１〜０．２ｎｓｅｃという小さな値が実現されているために、波形整形装置５０２に用いられる第１可変遅延回路４１として、十分な分解能が得られる。
【０１００】
縦続接続された多数のインバータ４６の一定個数（ただし偶数：図８の例では４個）ごとに、出力が引き出され、信号列としてセレクタ４７の多入力端子へと導かれる。図８の例では、これらの出力が、入力クロックＩＮと同一論理（正負が非反転）で第１可変遅延回路４１へと導かれるように、一個のインバータ４６を介してセレクタ４７へと入力されている。
【０１０１】
セレクタ４７は、多入力端子に入力された一定時間ずつ遅延量の異なる多数のクロックの中から、選択信号として入力される制御信号Ｓｉｎによって指定された一つを選択して、出力クロックＯＵＴ＿Ａとして出力する。例えば、制御信号Ｓｉｎの数値が高くなるほど、遅延量の少ないクロックを選択して出力するように構成される。このように、第１可変遅延回路４１は、インバータ４６で構成される固定遅延回路とセレクタ４７とを備えている。
【０１０２】
図９は、第２可変遅延回路４２の構成を示す回路図である。第２可変遅延回路４２も、第１可変遅延回路４１と同様に、インバータ４６で構成される固定遅延回路とセレクタ４７とを備えている。ただし、第１可変遅延回路４１に比べて半数（ただし偶数；図９の例では２個）のインバータ４６ごとに、出力がセレクタ４７へと引き出されている。
【０１０３】
すなわち、第２可変遅延回路４２では、セレクタ４７の多入力端子へ入力されるクロックの遅延量はは、第１可変遅延回路４１の半分となるように構成されている。したがって、同一の制御信号Ｓｉｎの値に対して、第１可変遅延回路４１と第２可変遅延回路４２との遅延量は、つねに数式１の関係を満たす。
【０１０４】
以上のように、波形整形装置５０３では、第１可変遅延回路４１および第２可変遅延回路４２が、デジタル信号のみを処理するデジタル回路で構成されるので、数式１の関係が精密に成り立つとともに、遅延量と制御信号Ｖｉｎとの間の線型性も良好であるという利点が得られる。また、デジタル信号が処理対象とされるので、バイアス配線に電気的ノイズが重畳することによってジッタが生じるなどの問題点が解消ないし緩和され、電気的雑音の影響を受けにくい装置が実現する。
【０１０５】
また、製造工程において、ディジタル回路のために通常準備されるスタンダードセル・ライブラリが有効に利用でき、製造工程が容易化されるという利点も同時に得られる。
【０１０６】
＜3-3.可変遅延回路：その２＞
図１０および図１１は、それぞれ第１および第２可変遅延回路の別の構成例を示す回路図である。これらの第１，第２可変遅延回路５１、５２も、インバータ４６とセレクタ５３の組合わせで構成されている。ただし、第１，第２可変遅延回路５１、５２の間で、縦続接続されたインバータ４６とセレクタ５３との間の関係が全く同一に構成されている点が、第１および第２可変遅延回路４１，４２とは特徴的に異なっている。
【０１０７】
そして、一方の第１可変遅延回路５１のセレクタ５３には、選択信号として制御信号Ｓｉｎを構成する全てのビット信号が入力される。これに対し、他方の第２可変遅延回路５２のセレクタ５３には、制御信号Ｓｉｎの最上位ビットは与えられずに、残りが１ビットだけシフトして与えられ、最下位ビットは用いることなく捨てられる。
【０１０８】
これらの第１，第２可変遅延回路５１、５２では、制御信号ＳｉｎがＡＤコンバータ４５によって、２進数に則って与えられ、しかも並列（パラレル）信号として送出されることを条件としている。したがって、第２可変遅延回路４２のセレクタ５３に入力される選択信号は、第１可変遅延回路５１のセレクタ５３に入力される選択信号の１ビットシフトした値、すなわち２で割った値に相当する。したがって、第２可変遅延回路５２では、第１可変遅延回路５１の半分の遅延量がつねに得られる。
【０１０９】
第１，第２可変遅延回路５１、５２は、選択信号端子と制御信号Ｓｉｎを伝送する制御信号線４８（図７）との間の接続関係を除いて、互いに全く同一に構成されるので、装置の製造工程がさらに簡略化されるという利点が得られる。特に、製造工程の中の設計段階の効率、すなわち設計効率が高められるという利点がある。
【０１１０】
＜4.実施の形態４＞
図１２は、波形整形装置５０３の制御部４３を、デジタル信号処理のみを実行するデジタル回路で構成した例を示すブロック図である。図１２において、５５はＤラッチ、５６は第１カウンタ、５７は第２カウンタ、そして、５８はインバータである。
【０１１１】
波形整形装置５１４では、波形整形装置５０２における位相比較器１５の代わりに、単純なＤラッチ５５が用いられている。Ｄラッチ５５は、データ入力端子に入力される出力クロックＯＵＴ＿Ａの値を、クロック入力端子に入力される入力クロックＩＮに同期してラッチする。
【０１１２】
図１３および図１４は、Ｄラッチ５５の動作を説明するタイミングチャートである。図１３に示すように、出力クロックＯＵＴ＿Ａの入力クロックＩＮに対する遅延量が、周期Ｔよりもある時間ｔ４だけ短いとき、すなわち周期Ｔ未満であるときには、Ｄラッチ５５の非反転出力端子Ｑの出力は、それまでの値とは無関係に、入力クロックＩＮの立ち上がりに同期して値”１”の値に定まる。いうまでもなく、反転出力端子Ｑ*の出力も、それと同時に値”０”に定まる。
【０１１３】
一方、図１４に示すように、遅延量が、周期Ｔよりもある時間時間ｔ４だけ長いとき、すなわち周期Ｔを超えるときには、非反転出力端子Ｑの出力は、それまでの値とは無関係に、入力クロックＩＮの立ち上がりに同期して値”０”の値に定まる。すなわち、遅延量が周期Ｔに満たないときには、非反転出力端子Ｑは値”１”を出力し続け、逆に、周期Ｔを超えるときには、値”０”を出力し続ける。
【０１１４】
図１２に戻って、第１，第２カウンタ５６，５７は、いずれもアップダウン型のカウンタとして構成されている。第１カウンタ５６は、Ｄラッチ５５の非反転出力端子Ｑおよび反転出力端子Ｑ*がそれぞれアクティブ（前者では値”１”、後者では値”０”）であるときに、アップ端子ＵＰおよびダウン端子ＤＷＮがアクティブとなるように、論理の調整を行うインバータ５８を介してＤラッチ５５に結合している。
【０１１５】
そして、第１カウンタ５６では、アップ端子ＵＰがアクティブである期間では、クロック端子に入力される入力クロックＩＮに同期したカウントアップが継続的に行われる。そして、オーバフローするたびに、オーバフロー端子ＯＶＲからアクティブの値（例えば値”１”）が出力される。
【０１１６】
逆に、ダウン端子ＤＷＮがアクティブである期間では、クロック端子に入力される入力クロックＩＮに同期したカウントダウンが継続的に行われる。そして、アンダーフローするたびに、アンダーフロー端子ＵＮＤからアクティブの値が出力される。すなわち、第１可変遅延回路４１における遅延量が周期Ｔ未満であるときには、第１カウンタ５６はカウントアップをしつづけ、逆に周期Ｔを超えるときには、カウントダウンをつづける。そして、周期Ｔの一定倍数に対応する一定期間ごとに、オーバフロー端子ＯＶＲまたはアンダーフロー端子ＵＮＤからアクティブ信号が出力される。
【０１１７】
第２カウンタ５７は、インバータ５８のオーバフロー端子ＯＶＲおよびアンダーフロー端子ＵＮＤがそれぞれアクティブであるときに、アップ端子ＵＰおよびダウン端子ＤＷＮがアクティブとなるように、論理の調整を行うインバータ５８を介してＤラッチ５５に結合している。また、第２カウンタ５７のクロック端子には、入力クロックＩＮが入力されている。そして、カウントされた数値は制御信号Ｓｉｎとして第１可変遅延回路４１および第２可変遅延回路４２（図７）へと送出される。
【０１１８】
したがって、第１カウンタ５６がオーバフローするたびに、入力クロックＩＮに同期して制御信号Ｓｉｎの値は”１”ずつ増加し、アンダーフローするたびに、”１”ずつ減少する。すなわち、第１可変遅延回路４１の遅延量が周期Ｔに足りない期間では、制御信号Ｓｉｎは一定期間ごとに値”１”ずつ増加をつづけ、逆に、遅延量が周期Ｔを超えて過度である期間では、制御信号Ｓｉｎは一定期間ごとに値”１”ずつ減少をつづける。以上のように、図１２に示した装置は、波形整形装置５０３（図７）の制御部４３と同一の機能を果たす。
【０１１９】
この装置を制御部４３として用いる際には、第１可変遅延回路４１および第２可変遅延回路４２は、制御信号Ｓｉｎが大きいほど遅延量が大きくなるように、構成される。このことは、例えば、図８および図９において、制御信号Ｓｉｎが大きいほど、遅延量の小さいクロックが選択されるようにセレクタ４７とインバータ４６との関係を設定することによって容易に達成される。
【０１２０】
図１２において、Ｄラッチ５５に入力される入力クロックＩＮと出力クロックＯＵＴ＿Ａとを入れ換えてもよい。このとき、他の装置部分がそのままであれば、第１可変遅延回路４１の遅延量が過度であるときに制御信号Ｓｉｎは増加し、不足であるときに減少する。このときには、例えば、図８および図９において、制御信号Ｓｉｎが大きいほど、遅延量の大きいクロックが選択されるようにセレクタ４７とインバータ４６との関係を設定するとよい。
【０１２１】
あるいは、Ｄラッチ５５と第１カウンタ５６との間の論理を調整するインバータ５８の個数（値”０”も含めて）を調整することによっても、遅延量と制御信号Ｓｉｎの変化の方向との間の関係を、自在に設定することが可能である。
【０１２２】
図１２の装置では、アナログ回路で構成され、比較的大きなレイアウト面積を占めるループフィルタ１７をも含めて、制御部４３（図７）のすべての要素がデジタル回路に置き換えられている。このため、図１２の装置では、レイアウト面積を縮小して装置を小型化することができるという利点が得られる。また、デジタル信号を処理対象とするために、電気的ノイズの影響を受けにくいという利点も同時に得られる。
【０１２３】
＜5.実施の形態５＞
図１５は、波形整形装置５０２，５０３のＳＲフリップフロップ１４への利用に適したＳＲフリップフロップの構成を示す回路図である。図１５において、６０はこの実施の形態のＳＲフリップフロップ、６１，６５，６６，６７はインバータ、６２はＮＡＮＤ回路、６３はＮＭＯＳトランジスタ、６４はＰＭＯＳトランジスタ、ＧＮはＮＭＯＳトランジスタ６３のゲート電極へ入力されるゲート電圧、そして、ＧＰはＰＭＯＳトランジスタ６４のゲート電極へ入力されるゲート電圧である。
【０１２４】
インバータ６６はＭＯＳトランジスタ６３，６４よりも駆動力が弱く（すなわち、出力抵抗が高く）設定されている。すなわち、インバータ６６の出力よりもＭＯＳトランジスタ６３，６４の出力が優先する。
【０１２５】
ＳＲフリップフロップ６０では、高電位電源線と接地電位電源線との間に直列に接続されたＭＯＳトランジスタ６３，６４のゲート電極が、インバータ６１とＮＡＮＤ回路６２とで構成されるワンショットパルス生成回路を介して、セット端子ＳＥＴおよびリセット端子ＲＳＴにそれぞれ接続されている。ＭＯＳトランジスタ６３，６４の接続部は、メモリを構成するインバータ６５，６６に接続されている。そして、メモリが保持する信号は、インバータ６７を介して非反転出力端子Ｑへと出力される。
【０１２６】
図１６は、ＳＲフリップフロップ６０がＳＲフリップフロップ１４として組み込まれた波形整形装置５０２の動作を説明するタイミングチャートである。図１６は、波形整形装置５０２に備わる第１可変遅延回路１１が安定的なロック状態にあるときの動作を示している。
【０１２７】
図１６に示すように、入力クロックＩＮのデューティ比が５０％を超えるときには、周期Ｔごとにある期間ｄにわたって、ＳＲフリップフロップ１４のセット端子ＳＥＴ、リセット端子ＲＳＴの双方が同時に値”１”となる。また、入力クロックＩＮのデューティ比が５０％未満であっても、安定的なロック状態に移行するまでの過渡的な期間では、同様に、ＳＲフリップフロップ１４の２つの端子に値”１”が同時に入力される場合がある。
【０１２８】
このような場合に出力が不定となる通常のＳＲフリップフロップは、波形整形装置５０２のＳＲフリップフロップ１４には適しない。このため、実施の形態２でのべたように、波形整形装置５０２のＳＲフリップフロップ１４には、リセット優先型のＳＲフリップフロップが使用される。これに対して、この実施の形態のＳＲフリップフロップ６０は、ワンショットパルス回路を付加することによって、２入力が同時に値”１”となることにともなう問題点を解消し、ＳＲフリップフロップ１４に適した装置としている。
【０１２９】
図１６に示すように、セット端子ＳＥＴに入力される出力クロックＯＵＴ＿Ａの立ち上がりエッジに同期して、値”０”のワンショットパルスがＰＭＯＳトランジスタ６４のゲート電極に入力される。ゲート電圧ＧＰにおけるこのワンショットパルスによって、ＰＭＯＳトランジスタ６４が瞬時の間オンする。その結果、インバータ６５，６６で構成されるメモリに保持される値が更新され、非反転出力端子Ｑに値”１”が保持される。
【０１３０】
入力クロックＩＮの立ち上がりエッジからＴ／２後に、リセット端子ＲＳＴに入力される出力クロックＯＵＴ＿Ｂが立ち上がる。この出力クロックＯＵＴ＿Ｂの立ち上がりエッジに同期して、値”１”のワンショットパルスがＮＭＯＳトランジスタ６３のゲート電極に入力される。ゲート電圧ＧＮにおけるこのワンショットパルスによって、ＮＭＯＳトランジスタ６３が瞬時の間オンする。その結果、インバータ６５，６６で構成されるメモリに保持される値が更新され、非反転出力端子Ｑに値”０”が保持される。
【０１３１】
以下、同様の動作が反復される結果、非反転出力端子Ｑには値”１”と値”０”とが、Ｔ／２ごとに交互に出力される。このように、ＳＲフリップフロップ６０では、２入力端子に値”１”が同時に入力されても、支障なく動作するので、波形整形装置５０２のＳＲフリップフロップ１４としての利用に適する。さらに、ＳＲフリップフロップ６０では、素子数が比較的少なく、しかも高速であるという利点も同時に得られる。
【０１３２】
＜6.実施の形態６＞
図１７は、波形整形装置５０２，５０３のＳＲフリップフロップ１４への利用に適した別のＳＲフリップフロップの構成を示す回路図である。図１７において、７０はこの実施の形態のＳＲフリップフロップ、７１，７６，７７，７８はインバータ、７２，７３はＮＭＯＳトランジスタ、そして、７４，７５はＰＭＯＳトランジスタである。インバータ７７はＭＯＳトランジスタ７２〜７５よりも駆動力が弱く設定されている。
【０１３３】
ＳＲフリップフロップ７０では、高電位電源線と接地電位電源線との間に、ＭＯＳトランジスタ７５〜７２がこの順に直列に接続されている。そして、セット端子ＳＥＴはインバータ７１を介してＰＭＯＳトランジスタ７５のゲート電極に接続され、リセット端子ＲＳＴはＮＭＯＳトランジスタ７２のゲート電極に接続されている。
【０１３４】
また、ＭＯＳトランジスタ７３，７４の接続部は、メモリを構成するインバータ７６，７７に接続されている。そして、メモリが保持する信号は、インバータ７８を介して非反転出力端子Ｑへと出力される。さらに、非反転出力端子Ｑの出力信号は、ＭＯＳトランジスタ７３，７４のゲート電極に共通にフィードバックされている。
【０１３５】
このＳＲフリップフロップ７０は、つぎのように動作する。はじめに非反転出力端子Ｑの値が”０”であるとする。このとき、非反転出力端子Ｑに接続されているＰＭＯＳトランジスタ７４はオンしており、ＮＭＯＳトランジスタ７３はオフしている。このときに、セット端子ＳＥＴに値”１”のパルスが入力されると、それと同時にＭＯＳトランジスタ７３，７４の接続部の信号、すなわちメモリへの入力信号は値”１”へと遷移する。その結果、非反転出力端子Ｑの値も”１”へと変化する。
【０１３６】
非反転出力端子Ｑの値が一旦”１”になると、ＰＭＯＳトランジスタ７４はオフし、ＮＭＯＳトランジスタ７３はオンするので、その後セット端子ＳＥＴに値”１”のパルスが入力されても、非反転出力端子Ｑの値に変化はない。このとき、リセット端子ＲＳＴに値”１”のパルスが入力されると、ＮＭＯＳトランジスタ７２がオンすることによって、メモリが保持する値が反転し、その結果、非反転出力端子Ｑも値”０”へと反転する。
【０１３７】
非反転出力端子Ｑ値が一旦”０”になると、ＰＭＯＳトランジスタ７４はオンし、ＮＭＯＳトランジスタ７３はオフするので、その後リセット端子ＲＳＴに値”１”のパルスが入力されても、非反転出力端子Ｑの値に変化はない。以上のように、ＳＲフリップフロップ７０は、セット端子ＳＥＴへ入力されるパルスの立ち上がりでセットされ、リセット端子ＲＳＴへの立ち上がりでリセットされるＳＲフリップフロップとして機能する。
【０１３８】
セット端子ＳＥＴとリセット端子ＲＳＴとに同時に値”１”が入力されるときには、非反転出力端子Ｑの値がメモリの入力に論理反転されて伝達されるので値”１”，”０”，”１”，”０”，・・・・と、フィードバックループに介挿される３素子分の遅延時間の約２倍の周期で発振する。このとき、ＳＲフリップフロップ７０は、あたかも一種の非同期のＴフリップフロップとして動作する。すなわち、ＳＲフリップフロップ７０は、汎用性の高い非同期ＪＫフリップフロップの一形態となっている。
【０１３９】
このＳＲフリップフロップ７０に素子を付加することによって、リセット優先のＳＲフリップフロップとすることが可能である。図１８にその一例を示す。図１８に示すＳＲフリップフロップ８０では、ＳＲフリップフロップ７０におけるインバータ７１がＮＡＮＤ回路８２に置き換えられ、さらに、リセット端子ＲＳＴがインバータ８１を介してＮＡＮＤ回路８２の２入力の一方に接続されている。また、リセット端子ＲＳＴに接続されるインバータ８１の出力とＮＭＯＳトランジスタ８３のゲート電極とが、もう一つのインバータ８１を介して接続されている。
【０１４０】
このようにＳＲフリップフロップ７０に簡単な論理回路を付加することによって、リセット優先のＳＲフリップフロップが得られる。
【０１４１】
＜7.実施の形態７＞
図１９は、実施の形態７の波形整形装置の構成を示すブロック図である。この波形整形装置５０４では、入力クロックＩＮを受信する入力端子と波形整形装置５０２との間に、ワンショットパルス回路９０が介挿されている。
【０１４２】
ワンショットパルス回路９０は、図１９に示すように、インバータ９１，９３、およびＮＡＮＤ回路９２の組合わせで構成される。すなわち、ワンショットパルス回路９０は、図１５に示したワンショットパルス回路と同様に構成される。ワンショットパルス回路９０の働きによって、第１可変遅延回路１１および位相比較器１５に入力される入力信号ＩＳは、入力クロックＩＮそのものではなく、入力クロックＩＮに同期して出力されデューティ比が十分に小さいワンショットパルスとなる。
【０１４３】
図２０は、この波形整形装置５０４の動作を説明するタイミングチャートである。入力信号ＩＳは、入力クロックＩＮのデューティ比の大きさに関わりなく、入力クロックＩＮの立ち上がりに同期して立ち上がるデューティ比の短いワンショットパルスとなる。その結果、出力クロックＯＵＴ＿Ａは、この入力信号ＩＳが遅延したものとなる。
【０１４４】
同様に、出力クロックＯＵＴ＿Ｂは、出力クロックＯＵＴ＿Ａにさらに遅延が付加されたものとなる。図２０では、安定的にロックした状態を例示しているために、出力クロックＯＵＴ＿Ａは、入力信号ＩＳに対して周期Ｔだけ遅れ、出力クロックＯＵＴ＿ＢはさらにＴ／２だけ遅れている。出力クロックＯＵＴ＿Ａ、出力クロックＯＵＴ＿Ｂともに、入力信号ＩＳと同じ波形が維持されるので、それらのデューティ比は十分に小さい。
【０１４５】
したがって、ＳＲフリップフロップ１４のセット端子ＳＥＴおよびリセット端子ＲＳＴともに値”１”となることによる弊害は除去される。すなわち、ＳＲフリップフロップ１４としてリセット優先のＳＲフリップフロップを用いることなく、安価な通常のＳＲフリップフロップを使用することが可能となる。
【０１４６】
なお、波形整形装置５０２のＳＲフリップフロップ１４の２入力が、ハイアクティブ（値”１”への立ち上がりで動作する）である代わりに、ロウアクティブである場合には、ワンショットパルス回路は、入力クロックＩＮの論理を反転したワンショットパルスを出力するように構成するとよい。それには、例えば、図１９において、インバータ９３の代わりに２段のインバータを介挿するとよい。
【０１４７】
＜8.実施の形態８＞
図２１は実施の形態８の波形整形装置の構成を示すブロック図である。この波形整形装置５０５は、デューティ比回復装置として構成されており、しかも、ＳＲフリップフロップ１４を用いることなく、５０％デューティの出力クロックＯＵＴを得るように構成されている。
【０１４８】
図２１において、９６は多出力型の第２可変遅延回路、ｎ０，ｎ１，・・・，ｎｋは第２可変遅延回路９６の複数の出力信号、そして、９７は多入力型の論理和（ＯＲ）回路である。この波形整形装置５０５は、波形整形装置５０４において、第２可変遅延回路１２が第２可変遅延回路９６に置き換えられ、しかも、ＳＲフリップフロップ１４の代わりに論理和回路９７に置き換えられている。そして、論理和回路９７の多入力端子には、第２可変遅延回路９６の多出力ｎ０，ｎ１，・・・，ｎｋが入力され、論理和回路９７の出力信号が出力クロックＯＵＴとして外部へ出力される。
【０１４９】
図２２は、第２可変遅延回路９６の構成を示す回路図である。第２可変遅延回路９６では、縦続接続された多数の単位遅延回路９８を備えている。そして、初段の単位遅延回路９８に出力クロックＯＵＴ＿Ａが入力され、この出力クロックＯＵＴ＿Ａが出力信号ｎ０として出力されるとともに、次段から最終段までの各単位遅延回路９８の出力が、出力信号ｎ１，ｎ２，・・・，ｎｋとして出力される。そして、出力クロックＯＵＴ＿Ａに対する最終段の出力ｎｋの遅延量が、第１可変遅延回路１１の遅延量の半分となるように設定されている。
【０１５０】
図２３は、単位遅延回路９８の構成を示す回路図である。単位遅延回路９８の中に、可変遅延回路２０（図５）の１つの単位遅延回路とバイアス回路部２１とが組み合わせれており、また、入力信号（例えばｎ０）と出力信号（例えばｎ１）の論理を一致させるために、出力側にインバータ９９が接続されている。
【０１５１】
図２４は、波形整形装置５０５の動作を説明するタイミングチャートである。図２４では、第１可変遅延回路１１が安定的にロック状態にあるときの各部の信号波形が描かれている。ワンショットパルス回路９０の働きによって、第１可変遅延回路１１および位相比較器１５には、入力クロックＩＮに同期して立ち上がり、しかも十分に短いパルス幅ｗをもった入力信号ＩＳが入力される。第１可変遅延回路１１はロック状態にあるために、出力クロックＯＵＴ＿Ａの位相は、入力信号ＩＳと位相と見かけ上（等価的に）一致する。
【０１５２】
そして、第２可変遅延回路９６の出力信号ｎ１，ｎ２，・・・，ｎｋは、順次一定時間ずつ遅延する。パルス幅ｗの大きさは、できるだけ狭く設定されるのが望ましいが、一段の単位遅延回路の遅延量が、ロック以前の過渡的な動作時をも含めてつねにパルス幅ｗよりも短くなる範囲に設定される。このため、出力信号ｎ１，ｎ２，・・・，ｎｋの論理和として得られる出力クロックＯＵＴは、出力クロックＯＵＴ＿Ａの立ち上がり時点から最終段の出力信号ｎｋの立ち下がり時点まで、値”１”となる。
【０１５３】
最終段の出力信号ｎｋの遅延量が、第１可変遅延回路１１の半分になるように設定されているので、第１可変遅延回路１１がロックした状態では、最終段の出力信号ｎｋの遅延量はＴ／２となる。このため、出力クロックＯＵＴは、Ｔ／２の期間にわたって値”１”となる。すなわち、出力クロックＯＵＴのデューティ比は５０％となる。
【０１５４】
なお、パルス幅ｗが周期Ｔに比べて十分に短くはない場合には、デューティ比はパルス幅ｗの大きさに応じて５０％から幾分ずれる。しかしながら、通常は、出力信号ｎ１，ｎ２，・・・，ｎｋの個数は十分に大きく設定されるので、パルス幅ｗもそれにともなって短く設定可能である。このため、通常の使用形態において、出力クロックＯＵＴのデューティ比のずれは無視できる。
【０１５５】
このわずかなずれをも補償するためには、ロック時の出力クロックＯＵＴ＿Ａに対する出力信号ｎｋの遅延量が、遅延量＝Ｔ／２−ｗ、の大きさとなるように、ワンショットパルス回路９０におけるパルス幅ｗと第２可変遅延回路９６の単位遅延回路の段数との間の関係を調整しておくとよい。
【０１５６】
＜9.実施の形態９＞
図２５は、実施の形態９の波形整形装置の構成を示すブロック図である。この波形整形装置５０６も、デューティ比回復装置として構成されている。この波形整形装置５０６では、出力クロックＯＵＴ＿Ａの代わりに、入力クロックＩＮが直接に第２可変遅延回路１２へと入力される点が、波形整形装置５０２（図１）とは特徴的に異なっている。
【０１５７】
図２６は、第１可変遅延回路１１がロックした状態を例として装置５０６の動作を説明するタイミングチャートである。第１可変遅延回路１１はロックしているので、出力クロックＯＵＴ＿Ａは入力クロックＩＮから周期Ｔだけ遅延している。そして、出力クロックＯＵＴ＿Ｂは、入力クロックＩＮから第１可変遅延回路１１の遅延時間の半分、すなわちＴ／２だけ遅延する。
【０１５８】
すなわち、ＳＲフリップフロップ１４では、セット端子ＳＥＴの値が立ち上がった後、Ｔ／２を経てからリセット端子ＲＳＴの値が立ち上がる。このため、ＳＲフリップフロップ１４の非反転出力端子Ｑからは、デューティ比が５０％のクロックが出力クロックＯＵＴとして出力される。
【０１５９】
以上のように、この装置５０６は、波形整形装置５０２と同様に、デューティ比回復装置として機能する。しかも、入力クロックＩＮから出力クロックＯＵＴまでの遅延は、ＳＲフリップフロップ１４でしか発生しないので、周期Ｔを超える遅延量を有する遅延波形整形装置５０２に比べて遅延量が小さいという利点が得られる。
【０１６０】
このことは、低消費電力化などのために、外部から供給される入力クロックＩＮが停止した場合に、装置が即座に停止できるなどの利点を生み出す。装置５０６では、制御部１３と第１可変遅延回路１１は、あたかも入力クロックＩＮの周期Ｔを測定する役割を果たしている。
【０１６１】
＜10.実施の形態１０＞
以上に説明したデューティ比回復装置としての各波形整形装置では、第２可変遅延回路の遅延量は第１可変遅延回路の遅延量の半分となるように設定されており、そのことによって、入力クロックＩＮのデューティ比によらずに、５０％のデューティ比を有するクロックが出力クロックＯＵＴとして得られていた。これらのデューティ比回復装置において、第２可変遅延回路の遅延量を、例えば、第１可変遅延回路の遅延量の６０％に設定すれば、６０％のデューティ比を有する出力クロックＯＵＴが得られる。
【０１６２】
遅延量の調整は、例えば、可変遅延回路２０（図５）における単位遅延回路の個数を調整することによって容易に可能である。また、可変遅延回路４１，４２（図８、図９）の例では、インバータ４６の個数の比率を調整することによって達成される。あるいは、可変遅延回路５１，５２（図１０、図１１）の例では、セレクタ５３の選択信号と制御信号Ｓｉｎとの関係、例えばビットシフト量を調整すればよい。
【０１６３】
対象装置５（図１）が、５０％ではないあるクロック・デューティ比で最適になるように構成された場合には、出力クロックＯＵＴのデューティ比を、その最適値に合わせ込むことによって、対象装置５の動作速度を最大限に引き上げることが可能となる。以上の各実施の形態で述べた波形整形装置は、第１可変遅延回路と第２可変遅延回路との間の遅延量の比率を、５０％以外の値にも設定することが容易であり、対象装置５の性能を最大限に引き出すことができるという利点をも有している。
【０１６４】
＜11.実施の形態１１＞
つぎに、実施の形態１１の波形整形装置について説明する。
【０１６５】
＜11-1.装置の全体＞
図２７は、実施の形態１１の波形整形装置の構成を示すブロック図である。この波形整形装置５０７も、デューティ比５０％のクロックを得るデューティ比回復装置として構成されている。図２７において、１０１は積分器、１０２は差動増幅器、１０３，１０４は抵抗素子、そして、Ｓ０は積分器の出力信号である。第２可変遅延回路１２の最大可変遅延量は入力クロックＩＮの１周期未満に設定されている。
【０１６６】
入力クロックＩＮは、可変遅延回路１２とＳＲフリップフロップ１４のセット端子ＳＥＴとに入力され、出力クロックＯＵＴ＿Ｂが、ＳＲフリップフロップ１４のリセット端子ＲＳＴに入力されている。そして、ＳＲフリップフロップ１４の非反転出力端子Ｑの信号が、出力クロックＯＵＴとして外部へ出力されるとともに、積分器１０１へも入力される。また、積分器１０１の出力信号Ｓ０は、差動増幅器１０２の非反転入力端子に入力される。
【０１６７】
差動増幅器１０２の反転入力端子には、高電位（Ｖｄｄ）電源線と接地電位電源線の間に直列に接続された、抵抗値の等しい二つの抵抗素子１０３，１０４の接続部の電位、すなわち中点電位（Ｖｄｄ／２）が基準電位として入力される。すなわち、抵抗素子１０３，１０４は、基準電位を生成する回路として機能している。差動増幅器１０２は、２つの入力信号の差に比例した大きさの電圧信号を制御信号Ｖｉｎとして出力する。この制御信号Ｖｉｎは、可変遅延回路１２へと入力される。なお、積分器１０１の時定数は、周期Ｔに比べて十分に大きく設定される。
【０１６８】
図２８は、この装置５０７の動作を説明するタイミングチャートである。図２８に示すように、出力クロックＯＵＴ＿Ｂが入力クロックＩＮに対して、周期Ｔよりもさらに時間ｔ１だけ遅れているとする。このとき、出力信号Ｓ０は、基準電位（＝Ｖｄｄ／２）よりも低い値になっている。出力クロックＯＵＴ＿Ｂが入力クロックＩＮに対して、周期Ｔよりも余分に遅れているために、出力クロックＯＵＴのデューティ比は５０％よりも高くなる。その結果、積分器１０１のはたらきで、出力信号Ｓ０は、徐々に基準電位に接近する。それにともなって、可変遅延回路１２の遅延量は小さくなってゆく。すなわち、出力クロックＯＵＴのデューティ比は５０％に近づく。
【０１６９】
逆に、出力クロックＯＵＴ＿Ｂが入力クロックＩＮに対して、周期Ｔよりもさらに時間ｔ１だけ早まっているとする。このとき、出力信号Ｓ０は、基準電位よりも高い値になっている。出力クロックＯＵＴ＿Ｂが入力クロックＩＮに対して、周期Ｔよりも早まっているために、出力クロックＯＵＴのデューティ比は５０％よりも低くなる。その結果、積分器１０１のはたらきで、出力信号Ｓ０は、徐々に基準電位に接近する。それにともなって、可変遅延回路１２の遅延量は大きくなってゆく。すなわち、出力クロックＯＵＴのデューティ比は５０％に近づく。
【０１７０】
出力クロックＯＵＴのデューティ比が５０％に達すると、出力信号Ｓ０はゼロとなるので、出力クロックＯＵＴのデューティ比はもはや変動しなくなる。すなわち、最終的には、出力クロックＯＵＴのデューティ比は５０％の値に安定する。このように装置５０７は、入力クロックＩＮのデューティ比にかかわりなく、５０％デューティ比の出力クロックＯＵＴを出力するデューティ比回復装置として機能する。
【０１７１】
また、この装置５０７では、最終的に外部へ出力される出力クロックＯＵＴをモニタすることによって、５０％のデューティ比を得るように構成されている。このために、最終段に位置するＳＲフリップフロップ１４をも含めて、値”１”を出力するときの駆動力と値”０”を出力するときの駆動力とを、厳密に一致させなくても、それらの偏りによる波形の乱れが補正され、出力クロックＯＵＴのデューティ比が精密に５０％に得られるという利点がある。すなわち、装置の製造が容易であるという利点が備わっている。
【０１７２】
さらに、装置５０７では、抵抗素子１０３、１０４の抵抗値の比率を調節するだけで、所望する任意のデューティ比を有する出力クロックＯＵＴを得ることが可能である。すなわち、この装置５０７は、デューティ比の調節が特に容易であるという利点をも同時に備えている。
【０１７３】
＜11-2.積分器＞
つぎに、装置５０７の積分器１０１としての利用に適した積分器のいくつかの例について説明する。図２９に示すように、積分器１０１には、例えば従来周知のＲＣフィルタが使用可能である。このＲＣフィルタは、構造が簡素であり、製造コストが低廉であるという利点がある。
【０１７４】
図３０に例示する積分器１０１ａでは、ＲＣフィルタの入力側に、２個のインバータ１０３が接続されている。出力クロックＯＵＴはインバータ１０３の入力端子に入力され、ＲＣフィルタに直接には入力されないので、ＲＣフィルタによる出力クロックＯＵＴの波形への影響を解消することができるという利点がある。
【０１７５】
図３１に例示する積分器１０１ｂは、電流パケットを生成するチャージポンプを応用している。図３１において、１０４，１０５はスイッチング素子、Ｃは容量素子、そして、ＩN，ＩPは電流源である。入力される出力クロックＯＵＴが値”１”のときには、電流源ＩPがオンし、電流源ＩNはオフする。逆に、値”０”であれば、電流源ＩNがオンし、電流源ＩPはオフする。したがって、出力クロックＯＵＴの値が容量Ｃによって積分され、積分値は容量Ｃが保持する電圧に反映される。
【０１７６】
図３２に例示する積分器１０１ｃは、２つの電流源ＩN，ＩPの電流の大きさを互いに同一にするのに適した積分器１０１の一形態である。図３２において、１０６，１０７，１０９はＮＭＯＳトランジスタ、１０８，１１０はＰＭＯＳトランジスタ、１１１はインバータ、そして、Ｒは抵抗素子である。
【０１７７】
ＭＯＳトランジスタ１０９，１１０は、それぞれスイッチング素子１０４，１０５に対応する。また、ＭＯＳトランジスタ１０７，１０８は、それぞれ電流源ＩN，ＩPに対応する。そして、ＭＯＳトランジスタ１０６，１０７，１０８と抵抗素子Ｒとによって、ＭＯＳトランジスタ１０７，１０８のバイアス回路が構成されている。
【０１７８】
すなわち、抵抗素子ＲとＭＯＳトランジスタ１０６との直列回路を流れる電流の大きさは、抵抗素子Ｒの抵抗値の大きさによって精密に定まる。そして、ＭＯＳトランジスタ１０６，１０７で構成されるカレントミラー回路、さらに、二つのＭＯＳトランジスタ１０８で構成されるもう一つのカレントミラー回路によって、抵抗値Ｒを流れる電流と同じ大きさの電流が、ＭＯＳトランジスタ１０７，１０８を流れる。
【０１７９】
すなわち、電流源としてのＭＯＳトランジスタ１０７，１０８の電流値が、抵抗素子Ｒの抵抗値によって精密に定まる。しかも、抵抗素子Ｒの抵抗値を高くすることによって、電流源としてのＭＯＳトランジスタ１０７，１０８の電流値をいくらでも小さく抑えることが可能である。したがって、容量素子Ｃの容量を小さくすることで、レイアウト面積を小さく保ちつつ、しかも、時定数を高く設定することができるという利点が得られる。
【０１８０】
＜12.実施の形態１２＞
図３３は、実施の形態１２の波形整形装置の構成を示すブロック図である。この波形整形装置５０８は、デューティ比５０％のクロックを得るデューティ比回復装置として構成されており、装置５０７をデジタル回路で構成したものに相当する。図３３において、１２０はデジタルフィルタである。可変遅延回路４２の最大可変遅延量は、入力クロックＩＮの１周期未満に設定されている。
【０１８１】
入力クロックＩＮは、可変遅延回路４２とＳＲフリップフロップ１４のセット端子ＳＥＴとに入力され、出力クロックＯＵＴ＿Ｂが、ＳＲフリップフロップ１４のリセット端子ＲＳＴに入力されている。そして、ＳＲフリップフロップ１４の非反転出力端子Ｑの信号が出力クロックＯＵＴとして外部へ出力されると同時に、デジタルフィルタ１２０に入力される。デジタルフィルタ１２０が出力する制御信号Ｓｉｎは、可変遅延回路４２へと入力される。
【０１８２】
図３４は、デジタルフィルタ１２０の構成を示す回路図である。図３４において、１２１はインバータ、１２２，１２３はアップダウン型の第１，第２カウンタ、ＨＣＫは入力クロックＩＮよりも周期が十分に短い高速クロックである。
【０１８３】
出力クロックＯＵＴは、前段の第１カウンタ１２２のアップ端子ＵＰに直接入力されるとともに、ダウン端子ＤＷＮにインバータ１２１を介して入力される。また、第１カウンタ１２２のオーバフロー端子ＯＶＲ、アンダーフロー端子ＵＮＤは、第２カウンタ１２３のアップ端子ＵＰ、ダウン端子ＤＷＮに、それぞれ接続されている。また、カウンタ１２２，１２３のクロック端子には、高速クロックＨＣＫが入力される。そして、後段の第２カウンタ１２３の計数値が制御信号Ｓｉｎとして出力される。
【０１８４】
したがって、出力クロックＯＵＴが値”１”であるときには、第１カウンタ１２２は、高速クロックＨＣＫの一定倍数に相当する周期をもって反復的に、オーバフロー端子ＯＶＲから値”１”を出力する。逆に、出力クロックＯＵＴが値”０”であるときには、第１カウンタ１２２は、アンダーフロー端子ＵＮＤから値”１”を反復的に出力する。
【０１８５】
その結果、出力クロックＯＵＴのデューティ比が５０％を超えているときには、制御信号Ｓｉｎの値は上昇してゆき、５０％よりも低いときには減少してゆく。また、出力クロックＯＵＴのデューティ比が５０％に一致するときには、制御信号Ｓｉｎの値は変動しなくなる。
【０１８６】
したがって、装置５０８では、出力クロックＯＵＴのデューティ比が５０％に収束するように、可変遅延回路４２の遅延量が制御される。このように装置５０８は、入力クロックＩＮのデューティ比にかかわりなく、５０％デューティ比の出力クロックＯＵＴを出力するデューティ比回復装置として機能する。
【０１８７】
また、この装置５０８では、装置５０７と同様に、最終的に外部へ出力される出力クロックＯＵＴをモニタすることによって、５０％のデューティ比を得るように構成されている。このため、最終段に位置するＳＲフリップフロップ１４も含めて、駆動力の偏りの影響が補償されて、出力クロックＯＵＴには精密に５０％のデューティ比をもつクロックが得られるという利点がある。
【０１８８】
さらに、すべての装置部分がディジタル回路で構成されるので、レイアウト面積が小さくなるという利点に加えて、標準セルを用いて容易に設計可能であるなどの利点も同時に得られる。
【０１８９】
図３５は、装置５０８に適した、別のデジタルフィルタの例を示す回路図である。図３５において、１２５，１２６は論理積（ＡＮＤ）回路、そして、１２７，１２８はアップダウン型でしかも非同期型のカウンタである。
【０１９０】
出力クロックＯＵＴと高速クロックＨＣＫとの論理積が第１カウンタ１２７のアップ端子ＵＰに入力され、ダウン端子ＤＷＮには、出力クロックＯＵＴの反転信号と高速クロックＨＣＫとの論理が入力される。また、第１カウンタ１２７のオーバフロー端子ＯＶＲ、アンダーフロー端子ＵＮＤは、第２カウンタ１２８のアップ端子ＵＰ、ダウン端子ＤＷＮに、それぞれ接続されている。そして、第２カウンタ１２８の計数値が制御信号Ｓｉｎとして出力される。
【０１９１】
したがって、出力クロックＯＵＴが値”１”であるときには、第１カウンタ１２７は、アップ端子ＵＰに入力される高速クロックＨＣＫをカウントアップし、高速クロックＨＣＫの一定倍数に相当する周期をもって反復的に、オーバフロー端子ＯＶＲから値”１”を出力する。逆に、出力クロックＯＵＴが値”０”であるときには、ダウン端子ＤＷＮに入力される高速クロックＨＣＫをカウントダウンし、アンダーフロー端子ＵＮＤから値”１”を反復的に出力する。
【０１９２】
その結果、出力クロックＯＵＴのデューティ比が５０％を超えているときには、制御信号Ｓｉｎの値は上昇してゆき、５０％よりも低いときには減少してゆく。また、出力クロックＯＵＴのデューティ比が５０％に一致するときには、制御信号Ｓｉｎの値は変動しなくなる。
【０１９３】
したがって、このデジタルフィルタ１２０ａを用いた装置５０８は、出力クロックＯＵＴのデューティ比が５０％に収束するように、可変遅延回路４２の遅延量を制御するので、５０％デューティ比の出力クロックＯＵＴを出力するデューティ比回復装置として機能する。デジタルフィルタ１２０ａでは、安価な非同期式のカウンタが用いられるので、製造コストが削減されるという利点がある。
【０１９４】
＜13.実施の形態１３＞
図３６は、実施の形態１３の波形整形装置の構成を示すブロック図である。この波形整形装置５０９は、ＰＷＭ（Pulse Width Modulation）変調装置として構成されている。
【０１９５】
図３６において、Ｖｒは外部から入力される入力信号、そして、１３０は入力信号Ｖｒが入力される入力端子である。入力端子１３０は、差動増幅器１０２の反転入力端子に接続されている。すなわち、この装置５０９は、装置５０７（図２７）において、抵抗素子１０３，１０４で構成される基準電圧発生部を除去し、差動増幅器１０２の反転入力端子に、外部から任意の大きさの電圧信号が入力可能なように構成されている。
【０１９６】
入力クロックＩＮの周期Ｔ、積分器１０１の時定数、および、入力信号Ｖｒの周期の間に、周期Ｔ＜時定数＜Ｖｒの周期、の関係が保たれれるように、積分器１０１の時定数が設定される。この場合には、入力信号Ｖｒが変動しても、可変遅延回路４２は、ロック状態を維持しつづけるので、出力クロックＯＵＴの周期は入力クロックＩＮの周期Ｔに固定されたままとなる。しかも、入力信号Ｖｒが高いときには、出力クロックＯＵＴのデューティ比は大きくなり、逆に、入力信号Ｖｒが低いときには、出力クロックＯＵＴのデューティ比は小さくなる。
【０１９７】
すなわち、入力クロックＩＮのデューティ比に依存することなく、出力クロックＯＵＴとして、入力信号Ｖｒに応答したＰＷＭ出力を得ることができる。しかも、入力信号Ｖｒの高さと出力クロックＯＵＴのデューティ比との間には線型な関係が保たれ、特性の良好なＰＷＭ変調装置が実現する。
【０１９８】
＜14.実施の形態１４＞
図３７は実施の形態１４の波形整形装置の構成を示すブロック図である。この波形整形装置５１０も、ＰＷＭ変調装置として構成されている。
【０１９９】
図３７において、１３２はオフセット生成部である。オフセット生成部１３２は、ループフィルタ１７と第２可変遅延回路１２の間に介挿されており、入力端子１３０を介して外部より入力される入力信号Ｖｒに応じた大きさのオフセット信号を、制御信号Ｖｉｎに重ね合わせる働きをなす。すなわち、この装置５１０は、装置５０６（図２５）において、第２可変遅延回路１２へと供給される制御信号Ｖｉｎに、外部から任意の大きさのオフセット信号を重畳可能なように構成されている。
【０２００】
入力信号Ｖｒが変化しても、第１可変遅延回路１１の動作には影響がなく、第１可変遅延回路１１はロック状態を維持し続ける。したがって、入力クロックＩＮの周期Ｔと入力信号Ｖｒの周期との間に、周期Ｔ＜Ｖｒの周期、の関係が保たれるように変化する入力信号Ｖｒが入力されると、出力クロックＯＵＴの周期は入力クロックＩＮの周期Ｔに固定されたままで、出力クロックＯＵＴのデューティ比のみが変化する。すなわち、装置５１０は、ＰＷＭ変調装置として機能する。
【０２０１】
オフセット生成部１３２は、２つの入力信号Ｖｉｎ、Ｖｒの和を算出して出力する加算器であり、例えば、演算増幅器を用いて容易に構成可能である。この装置５１０は、入力信号Ｖｒを、時間とともに変化しない一定の値に保つことによって、実施の形態１０で述べた装置、すなわち、所望の任意のデューティ比を有する出力クロックＯＵＴを出力するデューティ比回復装置として機能させることも可能である。
【０２０２】
また、この装置５１０は、入力信号Ｖｒの周期の大きさについて、装置の積分時定数に関する制約を受けることがなく、周波数の高い入力信号ＶｒのＰＷＭ変調も可能であるという利点がある。
【０２０３】
＜15.実施の形態１５＞
図３８は実施の形態１５の波形整形装置の構成を示すブロック図である。この波形整形装置５１１は、デューティ比回復装置と周波数逓倍装置との双方の機能を併せて実現するように構成されている。
【０２０４】
図３８において、１３４、１３５、１３６は第２、第３、第４可変遅延回路，１３７，１３８はＳＲフリップフロップ、１３９は論理和回路、１４１，１４２，１４３は出力端子、ＯＵＴ＿Ｂ１，ＯＵＴ＿Ｂ２，ＯＵＴ＿Ｂ３はそれぞれ第２、第３，第４可変遅延回路１３４，１３５，１３６の出力信号、そして、Ｐ１，Ｐ２，ＤＢＬはそれぞれＳＲフリップフロップ１３７，１３８および論理和回路１３９の出力信号である。
【０２０５】
すなわち、この装置５１１は、あたかも装置５０６（図２５）に、第３、第４可変遅延回路１３６，１３７、ＳＲフリップフロップ１３８、および論理和回路１３９を付加することによって構成されている。ただし、第２可変遅延回路１３４は、装置５０６（図２５）の第２可変遅延回路１２と同一ではなく、第２〜第４可変遅延回路１３４〜１３６の遅延量は、いずれも、同一の制御信号Ｖｉｎのもとで第１可変遅延回路１１の遅延量の１／４となるように設定されている。
【０２０６】
第３可変遅延回路１３５には入力信号として出力クロックＯＵＴ＿Ｂ１が入力され、第４可変遅延回路１３５には出力クロックＯＵＴ＿Ｂ２が入力される。すなわち、第２〜第４可変遅延回路１３４〜１３６は、縦続接続されている。そして、第２〜第４可変遅延回路１３４〜１３６のいずれにも、制御信号としてループフィルタ１７から出力される制御信号Ｖｉｎが共通に入力される。
【０２０７】
出力クロックＯＵＴ＿Ｂ２はＳＲフリップフロップ１３８のセット端子ＳＥＴに入力され、出力クロックＯＵＴ＿Ｂ３はリセット端子ＲＳＴに入力される。そして、ＳＲフリップフロップ１３７，１３８の非反転出力端子Ｑの出力Ｐ１，Ｐ２が、それぞれ出力端子１４１，１４３を通じて外部へ出力されるとともに、論理和回路１３９の２入力端子へと入力される。論理和回路１３９の出力信号ＤＢＬは、出力端子１４２を通じて外部へと出力される。
【０２０８】
図３９は、第１可変遅延回路１１がロック状態にあるときを例として装置５１１の動作を説明するタイミングチャートである。第１可変遅延回路１１がロック状態にあるために出力クロックＯＵＴ＿Ａは入力クロックＩＮから周期Ｔだけ遅延しており、見かけ上それらの位相差はゼロとなっている。このとき、出力クロックＯＵＴ＿Ｂ１〜ＯＵＴ＿Ｂ３は、入力クロックＩＮから順次Ｔ／４ずつ遅延する。
【０２０９】
ＳＲフリップフロップ１３７は、出力クロックＯＵＴ＿Ａの立ち上がりエッジでセットされ、出力クロックＯＵＴ＿Ｂ１の立ち上がりエッジでリセットされる。したがって、出力信号Ｐ１は、出力クロックＯＵＴ＿Ａと同一位相、言い替えると、入力クロックＩＮと同一位相で、しかも、１／４のデューティ比を有するクロックとして得られる。
【０２１０】
ＳＲフリップフロップ１３８は、出力クロックＯＵＴ＿Ｂ２の立ち上がりエッジでセットされ、出力クロックＯＵＴ＿Ｂ３の立ち上がりエッジでリセットされる。したがって、出力信号Ｐ２は、出力クロックＯＵＴ＿Ａ（あるいは入力クロックＩＮ）からＴ／２だけ遅延した位相で、しかも、１／４のデューティ比を有するクロックとして得られる。
【０２１１】
論理和回路１３９は、出力信号Ｐ１，Ｐ２の論理和を算出して出力する。このため、出力信号ＤＢＬは、周期がＴ／２で、しかも、デューティ比が５０％のクロック信号として得られる。
【０２１２】
このように、この装置５１１では、入力クロックＩＮと同相および逆相の２相のクロックが得られるとともに、周波数が２倍に逓倍されたクロックが得られる。しかも、これらのクロックのデューティ比は、入力クロックＩＮとは無関係の一定値となる。したがって、対象装置５（図２）が、複数相のクロックを必要としているとき、あるいは、複数周波数のクロックを必要としているときに、この装置５１１は有用である。
【０２１３】
なお、装置５１１を拡張して、可変遅延回路の遅延量の比を１／４以外の値に設定し、さらに縦続接続される可変遅延回路の個数を３個よりも多く設定することによって、さらに相数の多い多相のクロックの生成、あるいは、３倍，４倍などのクロックの逓倍も容易に可能である。
【０２１４】
すなわち、一般に、第３可変遅延回路１３５以降の段数がＮ（＝偶数）で、ＳＲフリップフロップは、第２可変遅延回路１３４を含めた一つおきに、その入力側と出力側にセット端子ＳＥＴとリセット端子ＲＳＴとがそれぞれ接続され、すべてのＳＲフリップフロップの非反転出力端子Ｑの出力の論理和を算出して出力する論理和回路１４２が備わっておればよい。そして、第２可変遅延回路１３４以降のそれぞれの遅延量は、第１可変遅延回路１１の遅延量の１／（Ｎ＋２）になるように設定されておればよい。このとき、第３可変遅延回路１３５以降に接続されるＳＲフリップフロップの個数Ｍは、Ｍ＝Ｎ／２となる。
【０２１５】
そうすることによって、論理和回路１４からは、入力クロックＩＮの周波数が（Ｎ＋２）／２倍、すなわち（Ｍ＋１）倍に逓倍され、しかも、デューティ比が５０％のクロックが出力される。図３８に示した例は、Ｎの値が最小値の例、すなわちＮ＝２に相当する。
【０２１６】
＜16.実施の形態１６＞
図４０は実施の形態１６のクロック供給装置の構成を示すブロック図である。このクロック供給装置５１２は、ＤＬＬ装置とデューティ比回復装置とが結合した装置５０１（図２）と同一の機能を果たすように構成されている。
【０２１７】
図４０において、１５１は遅延回路、１５２はセレクタ、１５３は第１選択信号生成部、１５４は第２選択信号生成部、１５５は周期測定部、ｃ１〜ｃｎは遅延回路１５１の出力信号、Ｓ１は第１選択信号、Ｓ２は第２選択信号、Ｓ３は第３選択信号、そして、ＯＵＴ＿Ｓ１，ＯＵＴ＿Ｓ２はセレクタ１５２の出力信号である。
【０２１８】
遅延回路１５１は、入力クロックＣＬを順次一定時間ずつ遅延させて、出力信号ｃ１，ｃ２，・・・，ｃｎとして出力する。遅延回路１５１の遅延量は可変ではなく、例えば、多段に縦続接続されたインバータによって構成される。
【０２１９】
セレクタ１５２は、二重セレクタとして構成されており、多数の出力信号ｃ１，ｃ２，・・・，ｃｎの中から、第１選択信号Ｓ１に応答して一つを選択し出力信号ＯＵＴ＿Ｓ１として出力するとともに、第２選択信号Ｓ２に応答して一つを選択し、出力信号ＯＵＴ＿Ｓ２として出力する。すなわち、遅延回路１５１とセレクタ１５２とによって、可変遅延回路が構成されている。選択信号Ｓ１，Ｓ２の値が大きいほど、遅延量の大きい出力信号が選択される。
【０２２０】
周期測定部１５５は、入力クロックＣＬの周期を測定して、その周期の半分に相当する値を第３選択信号Ｓ３として出力する。第１選択信号生成部１５３は、入力クロックＣＬとフィードバッククロックＦＢとの位相差に応じて第１選択信号Ｓ１を出力する。すなわち、第１選択信号生成部１５３は、入力クロックＣＬとフィードバッククロックＦＢの位相差が、等価的にゼロの値で安定するように、第１選択信号Ｓ１を出力する。さらに、第２選択信号生成部１５４は、第１選択信号Ｓ１に第３選択信号Ｓ３を加算して、第２選択信号Ｓ２として出力する。
【０２２１】
このように、遅延回路１５１、セレクタ１５２、および、第１選択信号生成部１５３によって、ＤＬＬ装置が構成されており、入力クロックＣＬとフィードバッククロックＦＢの位相差が等価的にゼロとなるように、遅延量が調整される。さらに、周期測定部１５５と第２選択信号生成部１５４とによって、入力クロックＩＮの任意のデューティ比を５０％に変換するデューティ比回復装置が構成されている。
【０２２２】
図４１は、位相差がゼロに安定している状態を例として装置５１２の動作を説明するタイミングチャートである。図４１において、Ｔは入力クロックＣＬの周期である。出力信号ＯＵＴ＿Ｓ１は、入力クロックＣＬに対して、第１選択信号Ｓ１の値に応じた一定遅延量だけ遅延している。さらに、出力信号ＯＵＴ＿Ｓ２は、第３選択信号Ｓ３に対応して、出力信号ＯＵＴ＿Ｓ１からＴ／２だけ遅延する。
【０２２３】
ＳＲフリップフロップ１４は出力信号ＯＵＴ＿Ｓ１でセットされ、出力信号ＯＵＴ＿Ｓ２でリセットされる。その結果、ＳＲフリップフロップ１４の非反転出力端子Ｑからは、出力信号ＯＵＴ＿Ｓ１に同期し、デューティ比が５０％のクロック信号Ｑが出力される。
【０２２４】
この出力信号Ｑは、フィードバッククロックＦＢとして伝達されるまでに、クロックドライバ３およびクロック配線４などによって、さらに遅延量が付加される。しかしながら、ＤＬＬ装置の働きによって、入力クロックＣＬとフィードバッククロックＦＢとの間の見かけの位相差がゼロとなるように、入力クロックＣＬから出力信号ＯＵＴ＿Ｓ１までの遅延量が調整される。
【０２２５】
このように、この装置５１２では、入力クロックＣＬとの位相差がなく、しかも入力クロックＣＬのデューティ比とは無関係に５０％のデューティ比のクロックが得られる。
【０２２６】
図４２は、第１選択信号生成部１５３の好ましい構成例を示すブロック図である。図４２に示すように、第１選択信号生成部１５３は、波形整形装置５０３の制御部４３（図７）と同一に構成することが可能である。
【０２２７】
図４３は、周期測定部１５５の好ましい構成例を示すブロック図である。図４３において、１５６は遅延回路、１５７はセレクタ、１５８は割算器、そして、Ｓ４は第４選択信号である。遅延回路１５６は、遅延回路１５１と同一に構成され、多数の出力信号の遅延量も互いに一致する。また、セレクタ１５７とセレクタ１５２との間で、選択信号とそれに応じて選択される信号との間の応答関係は同一に設定されている。
【０２２８】
また、セレクタ１５７は、ＡＤコンバータ４５が出力する第４選択信号Ｓ４に応答して、遅延回路１５６からの多数の出力信号の一つを選択し、位相比較器１５へと出力する。すなわち、遅延回路１５６とセレクタ１５７は、可変遅延回路４１（図７）を実質的に構成している。そして、周期測定部１５５は、可変遅延回路４１と制御部４３（図７）に、割算器１５８を付加することによって構成される。
【０２２９】
したがって、第３選択信号Ｓ３は、遅延回路１５６の出力信号の中から、Ｔ／２の遅延量を有する信号を選択する選択信号として生成される。このことは、言い替えると、第３選択信号Ｓ３が、遅延回路１５１の出力信号ｃ１〜ｃｎの中から、Ｔ／２の遅延量を有する信号を選択する選択信号として生成されることを意味する。
【０２３０】
図４４は第２選択信号生成部１５４の構成例を示すブロック図である。図４４に示すように、第２選択信号生成部１５４は、デジタル加算器を用いることによって、２進数としての選択信号Ｓ１，Ｓ３を互いに加算し、選択信号Ｓ３として出力することが可能である。
【０２３１】
第２選択信号Ｓ２は、第１選択信号Ｓ１に第３選択信号Ｓ３が加算されているので、出力信号ＯＵＴ＿Ｓ１からＴ／２だけ遅延した信号が選択され、出力信号ＯＵＴ＿Ｓ２として出力される。
【０２３２】
このクロック供給装置５１２では、遅延回路１５１をＤＬＬ装置とデューティ比回復装置とで共有しているので、素子の個数を削減し、装置の規模を縮小することができるという利点がある。しかも、すべての装置部分がデジタル信号のみの処理を行うデジタル回路で構成されるので、電気的ノイズの影響を受け難く、しかも、動作が安定するという利点も同時に得られる。
【０２３３】
また、周期測定部１５５は、遅延回路１５１、セレクタ１５２、第１制御信号生成部１５３と、相似した装置部分を備えており、相当部分において、同一構造とすることが可能である。このため、設計資源の共用化が可能であり、製造工程の簡略化、コストの節減がもたらされる。
【０２３４】
なお、以上の説明では、二重形式のセレクタ１５２を用いる例を示したが、通常のセレクタを２つ準備し、単一の遅延回路１５１に双方を接続してもよい。
【０２３５】
＜17.実施の形態１７＞
図４５は、実施の形態１７の波形整形装置の構成を示すブロック図である。この波形整形装置５１３は、クロックの周波数を逓倍する周波数逓倍装置として構成されている。
【０２３６】
図４５において、１６１は可変遅延回路、そして、１６２は排他的論理和回路である。可変遅延回路１６１は、可変遅延回路１３４（図３８）と同様に、同一の制御信号Ｖｉｎの下で、遅延量が第１可変遅延回路１１の１／４となるように設定されている。すなわち、この装置５１３は、あたかも、装置５１１から、可変遅延回路１３５，１３６、ＳＲフリップフロップ１３７，１３８、および論理和回路１３９を取り除き、ＳＲフリップフロップ１３７の代わりに排他的論理和回路１６２を設けることによって構成されている。この装置５１３を使用する際には、入力クロックＩＮとして、デューティ比が５０％に調整されたクロックが入力される。
【０２３７】
図４６は、第１可変遅延回路１１がロック状態にあるときを例として装置５１３の動作を説明するタイミングチャートである。第１可変遅延回路１１がロック状態にあるために、出力クロックＯＵＴ＿Ａは入力クロックＩＮから周期Ｔだけ遅延しており、見かけ上それらの位相差はゼロとなっている。このとき、可変遅延回路１６１から出力される出力クロックＯＵＴ＿Ｂは、入力クロックＩＮからＴ／４だけ遅延する。
【０２３８】
排他的論理和回路１６２は、出力クロックＯＵＴ＿Ａと出力クロックＯＵＴ＿Ｂの排他的論理和（ＥＸＯＲ）を算出して出力クロックＯＵＴとして出力する。このため、出力クロックＯＵＴは、５０％のデューティ比を有し、Ｔ／４の周期を有するクロック信号として得られる。しかも、入力クロックＩＮの立ち上がりと出力クロックＯＵＴの２周期ごとの立ち上がりとの間に遅延がない。
【０２３９】
また、出力クロックＯＵＴ＿Ｂを出力クロックとして外部に取り出すことによって、入力クロックＩＮから１／４周期遅延したクロックを得ることも可能である。このように、この装置５１３は、５０％のデューティ比を有する入力クロックＩＮを入力することによって、位相が所定量だけずれたクロック、および、周波数が逓倍されたクロックを得ることができる。
【０２４０】
さらに、装置５１１（図３８）と比較すると明確であるように、装置５１３では、簡単な構成で周波数の逓倍が実現するという利点がある。
【０２４１】
【発明の効果】
第１の発明の装置では、制御部のはたらきで、第１遅延クロックが入力クロックに１周期遅れ、それらの位相が実質的に一致する。したがって、第２可変遅延回路の出力はその入力に対して１周期未満の一定比率に相当する時間だけ遅れる。ＳＲフリップフロップは第２可変遅延回路の入力でセットされ出力でリセットされるので、ＳＲフリップフロップの出力である出力クロックは、一定比率に相当する一定のデューティ比を有する。すなわち、入力クロックのデューティ比とは無関係に、つねに一定のデューティ比をもち、しかも位相が入力クロックの位相と実質的に一致する出力クロックが得られる。
また、第１および第２可変遅延回路が、デジタル信号を処理するデジタル回路で構成されるので、ノイズの影響を受けにくい。また、制御信号に応じて、単位遅延素子の一定数ごとに得られる信号列の中から選択されるので、遅延量の精度が高く、しかも、制御信号と遅延量との間の線型性が良好である。
【０２４５】
第２の発明の装置では、第１および第２可変遅延回路に属する単位遅延素子は互いに同一で、信号列ごとの個数がそれらの間で異なることで、それらの間の遅延量を異ならせている。このため、制御信号が変化しても、第１および第２可変遅延回路の間の遅延量の比率が高い精度で維持される。
【０２４６】
第３の発明の装置では、第１および第２可変遅延回路は互いに同一に構成され、制御信号がビットシフトするように配線をずらすことで、それらの間の遅延量を異ならせている。このため、制御信号が変化しても、第１および第２可変遅延回路の間の遅延量の比率が高い精度で維持される。また、第１および第２可変遅延回路を同一に製造し得るので、製造効率が良好である。
【０２４７】
第４の発明の装置では、制御部が、位相比較器、チャージポンプ回路、ループフィルタ、および、ＡＤコンバータで構成される。このため、制御部の構成が簡単であり、製造が容易である。
【０２４８】
第５の発明の装置では、制御部がデジタル回路で構成されるので、特性が一定し、制御信号が精度よく生成されるとともに、ノイズによる影響も少なく、安定した動作が得られる。しかも、Ｄラッチおよびカウンタという周知の簡単な回路で構成されるので、製造が容易でコストも低廉である。
【０２４９】
第６及び第７の発明の装置では、第３可変遅延回路および第２ＳＲフリップフロップによって、第１ＳＲフリップフロップが出力するクロックとはデューティ比が同一で、位相の異なるクロックが得られる。したがって、多相のクロックを必要とする装置への利用に適している。
【０２５０】
第８の発明の装置では、第１ＳＲフリップフロップおよびＭ個の第２ＳＲフリップフロップからは、デューティ比がいずれも５０％で、位相が入力クロックＩＮの周期の１／（１＋Ｍ）倍ずつずれた多相クロックが得られる。しかも、論理和回路からは、デューティ比が５０％で、しかも入力クロックＩＮの周波数が（Ｍ＋１）倍に逓倍されたクロックが得られる。したがって、多相のクロックあるいは逓倍されたクロックを必要とする装置への利用に適している。
【０２５１】
第１０の発明の装置では、制御部のはたらきで、ワンショットパルスが入力クロックに１周期遅れ、それらの位相が実質的に一致する。したがって、第２可変遅延回路の最後部の出力は、その入力に対して１周期未満の一定比率に相当する時間だけ遅れる。したがって、論理和回路からは、入力クロックと位相が同一で、デューティ比が一定のクロックが出力される。すなわち、この装置を用いることによって、入力クロックのデューティ比とは無関係に、つねに一定のデューティ比をもち、しかも位相が入力クロックに一致する出力クロックが得られる。
【０２５２】
第９および第１１の発明の装置では、オフセット生成部が備わるので、第２可変遅延回路へ入力される制御信号の値を変更することによって、容易に、デューティ比を変更することが可能である。
【０２５３】
第１２の発明の装置では、オフセット信号の値が外部から入力される信号に応じて可変であるので、ＰＷＭ変調装置として利用することが可能である。
【０２５４】
第１３の発明の装置では、制御信号の初期値を、遅延量を最小にする値に設定する手段が備わるので、第１可変遅延回路の最大可変遅延量が製造誤差等によって、入力クロックの周期の２倍以上となる場合においても、第１可変遅延回路の遅延量を安定的に入力クロックの１周期とすることが可能である。
【０２５８】
第１４の発明の装置では、固定遅延回路とセレクタが、互いに結合することで可変遅延回路として機能する。そして、ＳＲフリップフロップが出力する出力クロックでは、位相が入力クロックと一致し、アクティブレベルの期間が可変遅延回路による遅延量に一致する。第１および第２カウンタによって、この出力クロックのデューティ比の５０％からの偏差を解消する方向に遅延量が変化させられるので、入力クロックとは無関係に出力クロックのデューティ比が５０％に定まる。
【０２５９】
第１５の発明の装置では、ＳＲフリップフロップが、ワンショットパルス回路を備えているので、デューティ比の大きい入力クロックが入力されても、正常に動作する。
【０２６０】
第１６の発明の装置では、ＳＲフリップフロップが、リセット優先型のＳＲフリップフロップであるので、デューティ比の大きい入力クロックが入力されても、正常に動作する。
【０２６１】
第１７の発明の装置では、ワンショットパルス回路が備わり、入力クロックがワンショットパルス回路に変換されて装置の各部に供給されるので、デューティ比の大きい入力クロックが入力されても正常に動作する。
【０２６２】
第１８の発明の装置では、第２可変遅延回路の遅延量が第１可変遅延回路の１／４に設定されており、ＳＲフリップフロップが排他的論理和回路に置き換えられているので、デューティ比が５０％の入力クロックが入力されるたときに、排他的論理和回路からは周波数が２倍に逓倍されたクロックが得られる。
【０２６３】
第１９の発明のクロック供給装置では、波形整形装置が備わるので、入力クロックとは無関係に一定のデューティ比を有するクロックが、クロック配線に供給される。しかも、波形整形装置は、ＤＬＬ装置のループ内であるクロックドライバの間に介挿されているので、波形整形装置による遅延をも含めて、ＤＬＬ装置による位相補償が行われる。
【０２６４】
このように、このクロック供給装置を用いることによって、ＤＬＬ装置による位相補償機能を損なうことなく、しかも、入力クロックとは無関係に一定のデューティ比を有する出力クロックが得られるので、クロックの供給を受ける対象装置の動作速度を高めることができる。
【０２６５】
また、第１９の発明の装置では、波形整形装置として、第１、第７、第９、第１０、または、第１４の発明の波形整形装置が用いられるので、構造が簡単であり、しかも一定のデューティ比を有する出力クロックが高い精度で得られる。
【０２６６】
第２０の発明の装置では、固定遅延回路と第１セレクタが、互いに結合することで第１の可変遅延回路として機能する。また、固定遅延回路と第２セレクタが、互いに結合することで第２の可変遅延回路として機能する。そして、第１選択信号生成部によって、入力クロックとフィードバッククロックとの位相差が解消するように第１の可変遅延回路の遅延量が制御される。さらに、周期測定部と第２選択信号生成部とによって、第２の可変遅延回路の遅延量が入力クロックの１周期の半分の時間に調節される。したがって、ＳＲフリップフロップからは、５０％のデューティ比を有するクロックが出力される。
【０２６７】
このように、このクロック供給装置を用いることによって、位相の補償がなされるとともに、入力クロックとは無関係に５０％のデューティ比が得られるので、クロックの供給を受ける対象装置の動作速度を高めることができる。
【０２６８】
第２１の発明の装置では、第２固定遅延回路と第３セレクタとが結合して第３の可変遅延回路として機能する。そして、第４選択信号生成部の働きで、第３可変遅延回路の遅延量は入力クロックの１周期に一致する。このときの、第４制御信号の値は、入力クロックの１周期分の遅延量を選択可能な値に定まっている。
【０２６９】
第２固定遅延回路の遅延量が第１固定遅延回路と同一で、しかも、第３セレクタの選択信号と選択される信号列との関係が第１および第２セレクタと同様に設定されているので、第４選択信号の値の半分に相当する第３制御信号を、第１制御信号に加算して得られる第２制御信号は、第１遅延クロックからさらに入力クロックの周期の０．５倍遅延したクロックを第２遅延クロックとして選択する。したがって、ＳＲフリップフロップが出力するクロックのデューティ比は、入力クロックとは無関係に５０％に定まる。
【０２７０】
このように、周期測定部は、第１固定遅延回路、第１および第２セレクタ、および第１選択信号生成部に、相似した構造を有しており、相当部分において同一に構成可能である。すなわち、回路パターンなど設計資源の共用化が可能であり、製造工程の簡略化、コストの節減がもたらされる。
【図面の簡単な説明】
【図１】 実施の形態２の波形整形装置のブロック図である。
【図２】 実施の形態１のクロック供給装置のブロック図である。
【図３】 実施の形態１のクロック供給装置のタイミングチャートである。
【図４】 実施の形態２の波形整形装置のタイミングチャートである。
【図５】 実施の形態２の可変遅延回路のブロック図である。
【図６】 実施の形態２の可変遅延回路の他の例のブロック図である。
【図７】 実施の形態３の波形整形装置のブロック図である。
【図８】 実施の形態３の第１可変遅延回路のブロック図である。
【図９】 実施の形態３の第２可変遅延回路のブロック図である。
【図１０】 実施の形態３の第１可変遅延回路の他例のブロック図である。
【図１１】 実施の形態３の第２可変遅延回路の他例のブロック図である。
【図１２】 実施の形態４の波形整形装置の一部のブロック図である。
【図１３】 実施の形態４の波形整形装置のタイミングチャートである。
【図１４】 実施の形態４の波形整形装置のタイミングチャートである。
【図１５】 実施の形態５のＳＲフリップフロップのブロック図である。
【図１６】 実施の形態５の波形整形装置のタイミングチャートである。
【図１７】 実施の形態６のＳＲフリップフロップのブロック図である。
【図１８】 実施の形態６のＳＲフリップフロップのブロック図である。
【図１９】 実施の形態７の波形整形装置のブロック図である。
【図２０】 実施の形態７の波形整形装置のタイミングチャートである。
【図２１】 実施の形態８の波形整形装置のブロック図である。
【図２２】 実施の形態８の第２可変遅延回路のブロック図である。
【図２３】 実施の形態８のインバータのブロック図である。
【図２４】 実施の形態８の波形整形装置のタイミングチャートである。
【図２５】 実施の形態９の波形整形装置のブロック図である。
【図２６】 実施の形態９の波形整形装置のタイミングチャートである。
【図２７】 実施の形態１１の波形整形装置のブロック図である。
【図２８】 実施の形態１１の波形整形装置のタイミングチャートである。
【図２９】 実施の形態１１の積分器のブロック図である。
【図３０】 実施の形態１１の積分器の他の例のブロック図である。
【図３１】 実施の形態１１の積分器のさらに他の例のブロック図である。
【図３２】 実施の形態１１の積分器のさらに他の例のブロック図である。
【図３３】 実施の形態１２の波形整形装置のブロック図である。
【図３４】 実施の形態１２のデジタルフィルタのブロック図である。
【図３５】 実施の形態１２のデジタルフィルタの他例のブロック図である。
【図３６】 実施の形態１３の波形整形装置のブロック図である。
【図３７】 実施の形態１４の波形整形装置のブロック図である。
【図３８】 実施の形態１５の波形整形装置のブロック図である。
【図３９】 実施の形態１５の波形整形装置のタイミングチャートである。
【図４０】 実施の形態１６の波形整形装置のブロック図である。
【図４１】 実施の形態１６の波形整形装置のタイミングチャートである。
【図４２】 実施の形態１６の第１制御信号生成部のブロック図である。
【図４３】 実施の形態１６の周期測定部のブロック図である。
【図４４】 実施の形態１６の第２制御信号生成部のブロック図である。
【図４５】 実施の形態１７の波形整形装置のブロック図である。
【図４６】 実施の形態１７の波形整形装置のタイミングチャートである。
【図４７】 従来のクロック供給装置のブロック図である。
【図４８】 従来の位相比較器のブロック図である。
【図４９】 従来の位相比較器のタイミングチャートである。
【図５０】 従来の位相比較器の状態転移図である。
【図５１】 従来のチャージポンプ回路とループフィルタのブロック図である。
【図５２】 従来の電流源のブロック図である。
【図５３】 従来の電流源のブロック図である。
【図５４】 従来の可変遅延回路のブロック図である。
【符号の説明】
１ ＤＬＬ装置、２ 波形整形装置、３ クロックドライバ、４ クロック配線、５ 対象装置、ＦＢ フィードバッククロック、１１，４１，５１ 第１可変遅延回路、１２，４２，５２，９６，１３４，１６１ 第２可変遅延回路、１３，４３ 制御部、１４ ＳＲフリップフロップ、１５ 位相比較器、１６ チャージポンプ回路、１７ ループフィルタ、２０，３０ 可変遅延回路、２１，３１ バイアス回路部、２２ 単位遅延回路、２３，２６，３３，３５ ＮＭＯＳトランジスタ、２４，２７、３４、３６ ＰＭＯＳトランジスタ、２５，４６，１２１ インバータ、３２ 抵抗素子、４５ ＡＤコンバータ、Ｓｉｎ 制御信号、４７，５３ セレクタ、５５ Ｄラッチ、５６，１２２，１２７ 第１カウンタ、５７，１２３，１２８ 第２カウンタ、６０，７０，８０，１３７，１３８ ＳＲフリップフロップ、９０ ワンショットパルス回路、９７，１３９ 論理和回路、１０１ 積分器、１０２ 差動増幅器、１２０，１２０ａ デジタルフィルタ、１２５，１２６ 論理積回路、１３２ オフセット生成部、１３５，１３６ 第３可変遅延回路、１５１ 遅延回路、１５２ セレクタ、１５３ 第１選択信号生成部、１５４ 第２選択信号生成部、１５８ 割算器、１６２ 排他的論理和回路、ＣＬ，ＩＮ 入力クロック、ＯＵＴ 出力クロック、Ｖｉｎ制御信号、５０２〜５１１，５１３ 波形整形装置、５０１，５１２ クロック供給装置。
Claims (21)
- 外部から入力される入力クロックの波形を変換し、出力クロックとして出力する波形整形装置において、
前記入力クロックを入力し、制御信号とともに単調に変化する遅延量をもって遅延させて第１遅延クロックとして出力し、しかも、遅延量の上限が前記入力クロックの１周期を超え２周期未満に設定されている第１可変遅延回路と、
前記入力クロックまたは前記第１遅延クロックのいずれか一方を入力し、前記制御信号に応じて、前記第１可変遅延回路の遅延量に対して１未満の一定比率を保ちつつ変化する遅延量をもって遅延させて、第２遅延クロックとして出力する第２可変遅延回路と、
前記入力クロックと前記第１遅延クロックとの位相を比較して、その結果に応じて前記制御信号を生成して送出する制御部と、
前記第２可変遅延回路の入力側と出力側に、セット端子とリセット端子がそれぞれ接続され、出力信号を前記出力クロックとして出力するＳＲフリップフロップと、を備え、
前記制御部は、前記第１遅延クロックの位相の方が遅れているときには、前記第１可変遅延回路の遅延量が減少する方向に前記制御信号を変化させ、前記第１遅延クロックの位相の方が早まっているときには、前記第１可変遅延回路の遅延量が増加する方向に前記制御信号を変化させ、
前記第１可変遅延回路が、
縦続接続された第１単位遅延素子の群を有し、当該第１単位遅延素子の第１一定数ごとに取り出される出力信号の列を第１信号列として出力する第１固定遅延回路と、
前記第１固定遅延回路に接続され、前記第１信号列の中から、二進数に対応するデジタル形式の選択信号に応じて、前記二進数の昇順または降順に遅延量が増加する順序で一つを選択し、前記第１遅延クロックとして出力する第１セレクタと
を備え、
前記第２可変遅延回路が、
縦続接続された第２単位遅延素子の群を有し、当該第２単位遅延素子の第２一定数ごとに取り出される出力信号の列を第２信号列として出力する第２固定遅延回路と、
前記第２固定遅延回路に接続され、前記第２信号列の中から、前記選択信号に応答して、前記第１可変遅延回路が選択する信号の遅延量に対して前記一定比率の遅延量を有する一つを選択し、前記第２遅延クロックとして出力する第２セレクタと
を備え、
前記制御部は、前記制御信号として前記選択信号を送出する
ことを特徴とする波形整形装置。 - 請求項１に記載の波形整形装置において、
前記第１および第２セレクタは、互いに同一に構成されており、しかも、前記第１セレクタの前記第１固定遅延回路への接続関係と、前記第２セレクタの前記第２固定遅延回路への接続関係とは、互いに同一に設定されており、
前記第１および第２単位遅延素子は互いに同一に構成されており、
前記第１一定数が前記第２一定数よりも大きく設定されていることを特徴とする波形整形装置。 - 請求項１に記載の波形整形装置において、
前記第１および第２セレクタは、互いに同一に構成されており、
前記第１および第２固定遅延回路は、互いに同一に構成されており、
前記制御部は、二進数に対応する前記選択信号を、並列信号として送出し、
前記第１セレクタの前記第１固定遅延回路への接続関係および前記第２セレクタの前記第２固定遅延回路への接続関係は、互いに同一に設定されており、
前記第１または第２固定遅延回路の一方と前記制御部との間の配線が、前記制御信号がビットシフトするようにずらして結線されていることを特徴とする波形整形装置。 - 請求項１ないし請求項３のいずれかに記載の波形整形装置において、
前記制御部が、
前記入力クロックと前記第１遅延クロックとの位相を比較して、一方が他方に遅延しているか早まっているかに応じて、アップ信号とダウン信号のいずれかを選択して、前記入力クロックの一周期ごとに位相差に相当する期間にわたって出力する位相比較器と、
前記アップ信号および前記ダウン信号が出力される期間にわたって、それぞれ、正および負の電流の一方と他方とを選択的に出力するチャージポンプ回路と、
容量素子を有し、前記チャージポンプが出力する電流を前記容量素子に蓄積して、当該容量素子の電圧を出力するループフィルタと、
前記電圧を二進数に対応したデジタル形式の信号に変換して、前記選択信号として出力するＡＤコンバータと
を備えることを特徴とする波形整形装置。 - 請求項１ないし請求項３のいずれかに記載の波形整形装置において、
前記制御部が、
前記第１遅延クロックと前記入力クロックの一方と他方とが、それぞれデータ入力端子とクロック入力端子とに入力され、前記クロック入力端子の信号のアクティブレベルへの立ち上がりごとに、前記データ入力端子の信号のレベルに応じて更新して出力するＤラッチと、
前記Ｄラッチの出力のレベルに応じて、前記入力クロックの周期で、カウントアップとカウントダウンとを選択的に実行する第１カウンタと、
前記第１カウンタがオーバフローおよびアンダーフローするたびに、前記入力クロックに同期してカウント値をそれぞれ増加および減少させて、前記選択信号として送出する第２カウンタと
を備えることを特徴とする波形整形装置。 - 請求項１に記載の波形整形装置において、
前記第２可変遅延回路の後に順次縦続接続され、しかも前記第２可変遅延回路と同一に構成され、遅延量を制御する信号として前記制御信号が入力される、Ｎ（≧１）個の第３可変遅延回路と、
前記ＳＲフリップフロップを第１ＳＲフリップフロップとし、前記Ｎ個の第３可変遅延回路の中のＭ（１≦Ｍ≦Ｎ）個の入力側と出力側とに、セット端子とリセット端子がそれぞれ接続されたＭ個の第２ＳＲフリップフロップと
をさらに備えることを特徴とする波形整形装置。 - 外部から入力される入力クロックの波形を変換し、出力クロックとして出力する波形整形装置において、
前記入力クロックを入力し、制御信号とともに単調に変化する遅延量をもって遅延させて第１遅延クロックとして出力し、しかも、遅延量の上限が前記入力クロックの１周期を超え２周期未満に設定されている第１可変遅延回路と、
前記入力クロックまたは前記第１遅延クロックのいずれか一方を入力し、前記制御信号に応じて、前記第１可変遅延回路の遅延量に対して１未満の一定比率を保ちつつ変化する遅延量をもって遅延させて、第２遅延クロックとして出力する第２可変遅延回路と、
前記入力クロックと前記第１遅延クロックとの位相を比較して、その結果に応じて前記制御信号を生成して送出する制御部と、
前記第２可変遅延回路の入力側と出力側に、セット端子とリセット端子がそれぞれ接続され、出力信号を前記出力クロックとして出力する第１ＳＲフリップフロップと、
前記第２可変遅延回路の後に順次縦続接続され、しかも前記第２可変遅延回路と同一に構成され、遅延量を制御する信号として前記制御信号が入力される、Ｎ（≧１）個の第３可変遅延回路と、
前記Ｎ個の第３可変遅延回路の中のＭ（１≦Ｍ≦Ｎ）個の入力側と出力側とに、セット端子とリセット端子がそれぞれ接続されたＭ個の第２ＳＲフリップフロップと
を備え、
前記制御部は、前記第１遅延クロックの位相の方が遅れているときには、前記第１可変遅延回路の遅延量が減少する方向に前記制御信号を変化させ、前記第１遅延クロックの位 相の方が早まっているときには、前記第１可変遅延回路の遅延量が増加する方向に前記制御信号を変化させることを特徴とする波形整形装置。 - 請求項６または請求項７に記載の波形整形装置において、
前記Ｎ個が偶数個であり、しかも、前記Ｍ個がＮ／２個であり、
前記第１ＳＲフリップフロップおよび前記Ｍ個の第２ＳＲフリップフロップは、第２可変遅延回路と前記Ｎ個の第３可変遅延回路とで構成される縦続接続された可変遅延回路の群の中の一つおきに接続されており、
前記一定比率は、１／（Ｎ＋２）に設定されており、
前記波形整形装置は、
前記第１ＳＲフリップフロップおよび前記Ｍ個の第２ＳＲフリップフロップの出力信号の論理和を算出して出力する論理和回路
をさらに備えることを特徴とする波形整形装置。 - 外部から入力される入力クロックの波形を変換し、出力クロックとして出力する波形整形装置において、
前記入力クロックを入力し、制御信号とともに単調に変化する遅延量をもって遅延させて第１遅延クロックとして出力し、しかも、遅延量の上限が前記入力クロックの１周期を超え２周期未満に設定されている第１可変遅延回路と、
前記入力クロックまたは前記第１遅延クロックのいずれか一方を入力し、前記制御信号に応じて、前記第１可変遅延回路の遅延量に対して１未満の一定比率を保ちつつ変化する遅延量をもって遅延させて、第２遅延クロックとして出力する第２可変遅延回路と、
前記入力クロックと前記第１遅延クロックとの位相を比較して、その結果に応じて前記制御信号を生成して送出する制御部と、
前記第２可変遅延回路の入力側と出力側に、セット端子とリセット端子がそれぞれ接続され、出力信号を前記出力クロックとして出力するＳＲフリップフロップと、
前記制御部と前記第２可変遅延回路の間に介挿され、前記制御部が送出する前記制御信号にオフセット信号を重畳して、前記第２可変遅延回路へと送出するオフセット生成部とを備え、
前記制御部は、前記第１遅延クロックの位相の方が遅れているときには、前記第１可変遅延回路の遅延量が減少する方向に前記制御信号を変化させ、前記第１遅延クロックの位相の方が早まっているときには、前記第１可変遅延回路の遅延量が増加する方向に前記制御信号を変化させることを特徴とする波形整形装置。 - 外部から入力される入力クロックの波形を変換し、出力クロックとして出力する波形整形装置において、
前記入力クロックのアクティブレベルへの立ち上がりに同期してワンショットパルスを出力するワンショットパルス回路と、
前記ワンショットパルスを入力し、制御信号とともに単調に変化する遅延量をもって遅延させて第１遅延クロックとして出力し、しかも、遅延量の上限が前記入力クロックの１周期を超え２周期未満に設定されている第１可変遅延回路と、
前記ワンショットパルスまたは前記遅延クロックのいずれか一方を入力し、最後部の信号の遅延量が前記第１可変遅延回路の遅延量に対して１未満の一定比率を保つように、前記制御信号に応じて変化する遅延幅で、順次遅延する遅延信号列を出力する第２可変遅延回路と、
前記ワンショットパルスと前記遅延クロックとの位相を比較して、その結果に応じて前記制御信号を生成して送出する制御部と、
前記第２可変遅延回路に入力されるクロックおよび前記遅延信号列の論理和を算出し、前記出力クロックとして出力する論理和回路と
を備え、
前記制御部は、前記遅延クロックの位相の方が遅れているときには、前記第１可変遅延回路の遅延量が減少する方向に前記制御信号を変化させ、前記遅延クロックの位相の方が早まっているときには、前記第１可変遅延回路の遅延量が増加する方向に前記制御信号を 変化させることを特徴とする波形整形装置。 - 請求項１または請求項１０に記載の波形整形装置において、
前記制御部と前記第２可変遅延回路の間に介挿され、前記制御部が送出する前記制御信号にオフセット信号を重畳して、前記第２可変遅延回路へと送出するオフセット生成部をさらに備えることを特徴とする波形整形装置。 - 請求項９または請求項１１に記載の波形整形装置において、
前記オフセット信号の値は、外部から入力される信号に応じて可変であることを特徴とする波形整形装置。 - 請求項１２に記載の波形整形装置において、
前記第１可変遅延回路の遅延量の上限に対する、前記入力クロックの２周期未満という制限を外し、
前記波形整形装置は、
前記制御信号の初期値を、前記遅延量を最小にする値に設定する手段
をさらに備えることを特徴とする波形整形装置。 - 外部から入力される入力クロックの波形を変換し、出力クロックとして出力する波形整形装置において、
縦続接続された単位遅延素子の群を有し、前記入力クロックを前記単位遅延素子の一定数ごとに順次遅延させて得られる信号列を出力する固定遅延回路と、
前記固定遅延回路に接続され、二進数で表現されたデジタル形式の選択信号に応答して、遅延量が前記二進数と単調な関係をもつように、前記信号列の中から一つを選択し、遅延クロックとして出力するセレクタと、
前記入力クロックと前記遅延クロックが、それぞれセット端子とリセット端子へ入力され、出力信号を前記出力クロックとして出力するＳＲフリップフロップと、
前記出力クロックのレベルに応じて、前記入力クロックよりも短い周期で、カウントアップとカウントダウンとを選択的に実行する第１カウンタと、
前記第１カウンタがオーバフローおよびアンダーフローするたびに、前記出力クロックのデューティ比における５０％からの偏差を解消する方向に、カウント値の増加と減少の一方と他方とを選択的に行い、当該カウント値を前記選択信号として送出する第２カウンタと
を備えることを特徴とする波形整形装置。 - 請求項１または請求項１４に記載の波形整形装置において、
前記ＳＲフリップフロップが、前記セット端子および前記リセット端子のそれぞれに入力されるクロックのアクティブレベルへの立ち上がりに同期してワンショットパルスを生成する２個のワンショットパルス回路を、備えることを特徴とする波形整形装置。 - 請求項１または請求項１４に記載の波形整形装置において、
前記ＳＲフリップフロップが、リセット優先型のＳＲフリップフロップであることを特徴とする波形整形装置。 - 請求項１または請求項１４に記載の波形整形装置において、
外部から入力された前記入力クロックのアクティブレベルへの立ち上がりに同期してワンショットパルスを出力するワンショットパルス回路
をさらに備え、
前記入力クロックの代わりに、前記ワンショットパルスが、前記ワンショットパルス回路を除く前記波形整形装置の各部へ供給されることを特徴とする波形整形装置。 - 請求項１に記載の波形整形装置において、
前記一定比率が１／４に設定されており、
前記ＳＲフリップフロップが、２入力端子に入力された信号の排他的論理和を算出して前記出力信号として出力する排他的論理和回路に置き換えられ、
前記セット端子と前記リセット端子が前記２入力端子に置き換えられたことを特徴とする波形整形装置。 - 外部から供給された入力クロックがクロックドライバで増幅され、 さらにクロック配線を通じて伝播する過程で生じる遅延を補償するクロック供給装置において、
前記入力クロックが一方入力へ入力され、前記クロック配線の一点からフィードバックされたクロックが他方入力へ入力され、前記一方入力に対して前記他方入力のクロックの位相が早いか遅いかに応じて、前記入力クロックの位相を遅れる方向または早める方向に、それぞれずらして出力するＤＬＬ装置と、
前記ＤＬＬ装置が出力するクロックのデューティ比を一定値に変換して、前記クロックドライバへと出力する波形整形装置と
を備え、
前記波形整形装置が、請求項１、請求項７、請求項９、請求項１０、または、請求項１４に記載の波形整形装置であることを特徴とするクロック供給装置。 - 外部から供給された入力クロックがクロックドライバで増幅され、さらにクロック配線を通じて伝播する過程で生じる遅延を補償するクロック供給装置において、
縦続接続された単位遅延素子の群を有し、前記入力クロックを前記単位遅延素子の一定数ごとに順次遅延させて得られる信号列を出力する固定遅延回路と、
二進数で表現されたデジタル形式の第１選択信号に応答して、遅延量が前記二進数とともに線型に増加するように、前記信号列の中から一つを選択し、第１遅延クロックとして出力する第１セレクタと、
二進数で表現されたデジタル形式の第２選択信号に応答して、しかも前記第１選択信号と同一の関係をもって、前記信号列の中から一つを選択し、第２遅延クロックとして出力する第２セレクタと、
前記入力クロックが一方入力へ入力され、前記クロック配線の一点からフィードバックされたクロックが他方入力へ入力され、前記一方入力に対して前記他方入力のクロックの位相が早いか遅いかに応じて、前記第１選択信号をそれぞれ増加または減少させる第１選択信号生成部と、
前記入力クロックの周期を測定し、前記信号列の中から前記周期の半分の遅延量をもつ一つを選択可能な選択信号を生成し、第３選択信号として出力する周期測定部と、
前記第１選択信号に前記第３選択信号を加算し、前記第２選択信号として出力する第２選択信号生成部と、
前記第１および第２遅延クロックが、それぞれセット端子およびリセット端子へ入力され、出力信号を前記クロックドライバへと出力するＳＲフリップフロップと
を備えることを特徴とするクロック供給装置。 - 請求項２０に記載のクロック供給装置において、
前記周期測定部が、
前記固定遅延回路を第１固定遅延回路とし、縦続接続された単位遅延素子の群を有し、前記入力クロックを前記単位遅延素子の一定数ごとに順次遅延させて得られる信号列を出力し、しかも、当該信号列の遅延量が前記第１固定遅延回路の信号列の遅延量と同一の第２固定遅延回路と、
二進数で表現されたデジタル形式の第４選択信号に応答して、しかも前記第１選択信号と同一の関係をもって、前記信号列の中から一つを選択し、第３遅延クロックとして出力する第３セレクタと、
前記入力クロックが一方入力へ入力され、前記第３遅延クロックが他方入力へ入力され、前記一方入力に対して前記他方入力のクロックの位相が早いか遅いかに応じて、前記第４選択信号をそれぞれ増加または減少させる第４選択信号生成部と、
前記第４選択信号を、二進数としての半分の値に変換し、前記第３選択信号として出力する割算器と
を備えることを特徴とするクロック供給装置。
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