JP3333430B2 - クロック同期遅延制御回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は外部クロックからそ
れに同期した内部クロックを生成するクロック同期遅延
制御回路に関する。

【０００２】

【従来の技術】近年、より高性能な情報機器の要求に伴
い、高速なマイクロプロセッサやメモリＬＳＩが開発さ
れている。マイクロプロセッサは外部からのクロック信
号の立ち上がり、または立ち下がりに応じて、命令の取
り込み、演算処理、データの入出力等を行う。また、シ
ンクロナスＤＲＡＭなどに代表される同期型メモリも同
様に、外部からのクロック信号の立ち上がり、または立
ち下がりに応じて、データの書き込み、読み出しを行
う。

【０００３】このような同期型ＬＳＩにおいては、内部
回路を駆動するための内部クロックが外部クロックから
生成されるが、その動作の高速化に伴い、内部クロック
と外部クロックとのわずかな遅延によっても回路が誤動
作するといった問題が生じる。このような問題は同期型
ＬＳＩ内にクロック同期遅延制御回路を組込むことによ
り解決される。

【０００４】図８は遅延のずれを調整するクロック同期
遅延制御回路として従来用いられてきたフェーズ・ロッ
クド・ループ（以下ＰＬＬと称する）回路の構成を示す
ブロック図である。図８に示す回路は入力端子８１、位
相比較器８２、チャージポンプ回路８３、ローパスフィ
ルタ回路８４、電圧制御発振回路８５、出力端子８６か
ら構成される。

【０００５】位相比較器８２とチャージポンプ回路８３
とローパスフィルタ回路８４と電圧制御発振回路８５は
直列に接続されており、さらに電圧制御発振回路８５の
出力端子は位相比較器８２の入力端子に接続され、これ
によってフィードバックループを構成している。

【０００６】位相比較器８２では入力端子８１から入力
された外部クロックと電圧制御発振回路８５から出力さ
れる内部クロックの位相を比較し、外部クロックに対し
内部クロックの位相が遅れている場合にはアップ信号Ｕ
Ｐを出力し、進んでいる場合にはダウン信号ＤＷを発生
する。アップ信号ＵＰ、ダウン信号ＤＷのパルス幅は共
に位相差に応じて変化する。

【０００７】図９にＰＬＬの動作波形を示す。図９の例
では０≦ｔ≦ｔ１では外部クロックに対し内部クロック
が遅れているためアップ信号ＵＰが発生する。ｔの増加
と共に位相差が減少されていくため、それに伴ってアッ
プ信号ＵＰのパルス幅も減少する。また、この０≦ｔ≦
ｔ１の期間ではダウン信号ＤＷは発生しない。

【０００８】位相比較器８２からの出力信号ＵＰ，ＤＷ
はチャージポンプ回路８３に入力される。チャージポン
プ回路８３は入力される信号がアップ信号ＵＰの時には
正、ダウン信号ＤＷの場合には負の、パルスの幅に応じ
た電荷をローパスフィルタ８４へ供給する。

【０００９】ローパスフィルタ８４は抵抗および容量に
より構成されており、チャージポンプ回路８３から供給
される電荷を積分して電圧情報に変換する。図９の例で
は正の電荷が供給され、制御電圧が上昇する。ローパス
フィルタ回路８４の出力する制御電圧は電圧制御発振回
路８５に入力される。電圧制御発振回路８５は制御電圧
が高くなるほど発振周波数が高くなるように設計されて
いる。図９の例のように外部クロックに対し内部クロッ
クの位相が遅れている場合は電圧制御発振回路８５の発
振周波数が高くなるため内部クロックの位相が進む。逆
に、外部クロックに対し内部クロックの位相が進んでい
る場合には電圧制御発振回路８５の発振周波数が低くな
るので内部クロックの位相は遅れる。このような処理は
外部クロックと内部クロックの同期がとれるまで繰り返
えされる。

【００１０】従来のＰＬＬでは安定な動作を行うために
１回のサイクルで変化する制御電圧を小さくする必要が
あり、内部クロックを外部クロックに同期させるまでに
数百サイクルという長い時間を要する。またアナログ回
路を含むのでデジタル回路のみで構成される集積回路内
に集積することが困難である。

【００１１】

【発明が解決しようとする課題】このように、ＰＬＬを
用いた従来のクロック同期遅延制御回路では、内部クロ
ックを外部クロックに同期させるまでに長い時間を要す
るため、高速動作が要求される同期型ＬＳＩには向かな
いという問題があった。また、ＰＬＬはアナログ回路を
含むために、デジタル回路のみで構成される集積回路内
に集積することは困難であった。

【００１２】本発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、デジタル回路のみ
で構成でき、且つ同期確立までの時間を短くして高速動
作に寄与し得るクロック同期遅延制御回路を提供するこ
とにある。

【００１３】

【課題を解決するための手段】本発明の請求項１に係る
クロック同期遅延制御回路は、外部から入力される第１
のクロック信号からそれに同期した第２のクロック信号
を生成するクロック同期遅延制御回路において、前記第
１のクロック信号を受信する受信回路と、この受信回路
からの出力に基づいて、前記第１のクロック信号と同周
期で且つそのデューティよりも狭いパルス幅を有する第
１のパルス信号を生成するパルス生成回路と、このパル
ス生成回路によって生成された前記第１のパルス信号
を、前記第１および第２のクロック信号の入出力に伴う
第１の遅延時間だけ遅延して出力する遅延回路と、縦続
接続された複数の単位遅延素子から構成された第１の遅
延線回路であって、前記遅延回路で遅延された前記第１
のパルス信号を、前記受信回路から前記第１のクロック
信号の次のパルスに対応する出力が発生されるまでの期
間だけ伝搬し、その伝搬した単位遅延素子の個数を測定
する第１の遅延線回路と、縦続接続された複数の単位遅
延素子から構成された第２の遅延線回路であって、前記
第１の遅延線回路を伝搬したパルス信号を、前記第１の
遅延線回路で測定された単位遅延素子の個数分だけ遅延
して出力する第２の遅延線回路と、前記第２の遅延線回
路から出力されるパルス信号のパルス幅を前記第２のク
ロック信号のパルス幅に復元するパルス幅復元回路とを
具備することを特徴とする。

【００１４】このクロック同期遅延制御回路によれば、
第１のクロック信号のデューティよりも狭いパルス幅を
有するパルス信号がパルス生成回路にて生成され、その
パルス信号が遅延回路を介して第１および第２の遅延線
回路に伝達される。この場合、遅延回路の遅延時間は、
第１および第２のクロック信号の同期を確立するために
それらの入出力に伴う第１の遅延時間に設定されている
ので、クロック信号の入出力に伴う遅延時間がそれら遅
延回路と第１および第２の遅延線回路とによって補償さ
れる。そして、第１および第２の遅延線回路を伝達して
出力されたパルス信号のパルス幅がパルス幅復元回路に
よって第２のクロック信号のパルス幅に復元される。こ
のような遅延制御により、アナログ回路を用いることな
く、例えば第１のクロック信号からそれよりもその半周
期の整数倍程度の遅れを持つ第２のクロック信号を高速
に生成でき、同期に要する時間を短縮することができ
る。

【００１５】また、請求項２に係るクロック同期遅延制
御回路においては、前記第１の遅延線回路と前記第２の
遅延線回路とを、クロックドインバータを縦続接続した
同一回路構成の単位遅延素子列から構成したことを特徴
とする。

【００１６】第１の遅延線回路では、第１のパルス信号
は、第１のクロック信号の次のパルスに対応する出力が
前記受信回路から出力されるまでの期間だけ遅延線を伝
搬するので、その期間内に第１のパルス信号が伝搬した
単位遅延素子列内の単位遅延素子の個数を検出すること
により、時間から単位遅延素子の個数への変換が行わ
れ、また、第２の遅延線回路では、これと逆の動作によ
って、個数から時間への変換が行われる。時間−個数変
換を行う第１の遅延線回路の単位遅延素子列と、個数−
時間変換を行う第２の遅延線回路の単位遅延素子列と
を、クロックドインバータを縦続接続した同一回路構成
の単位遅延素子列で構成することにより、パルス信号の
伝達遅延時間を第１の遅延線回路と第２の遅延線回路と
で均一に設定できる。よって、クロック信号の同期の精
度を高めることが可能となる。

【００１７】また、請求項３に係るクロック同期遅延制
御回路においては、第１の遅延線回路の単位遅延素子列
と前記第２の遅延線回路の単位遅延素子列とを、半導体
チップ上に互いに隣接して設けたことを特徴とする。こ
れにより、プロセスのばらつきなどによらず、第１の遅
延線回路と第２の遅延線回路との間で伝達遅延時間のペ
ア性を良好に保持できるようになる。隣接の程度は同一
ＬＳＩ上の他の回路や配線レイアウトなどを考慮して決
める必要があるが、少なくとも、第１の遅延線回路と第
２の遅延線回路との間には他の回路が介在されないよう
にするのが好ましい。

【００１８】また、請求項４に係るクロック同期遅延制
御回路においては、配線の簡単化のために、前記第１の
遅延線回路の単位遅延素子列と前記第２の遅延線回路の
単位遅延素子列とを、信号伝達方向が互いに逆向きにな
るように配置したことを特徴とする。第１の遅延線回路
の単位遅延素子列を構成する各単位遅延素子の出力は、
第２の遅延線回路の単位遅延素子列内の対応する単位遅
延素子の入力に結合されるので、もしこれら２つの単位
遅延素子列を同一の向きに配置するとその間の配線が複
雑となる。

【００１９】また、請求項５に係るクロック同期遅延制
御回路においては、前記パルス発生回路は、前記受信回
路から出力されるクロック信号の立ち下がり同期して立
ち下り、且つ前記受信回路から出力されるクロック信号
のデューティよりも狭いパルス幅を有するパルス信号を
生成することを特徴とする。このようにクロック信号と
パルス信号の立ち下りを同期させることにより、周期測
定などの回路を用いることなく簡単な構成でパルス幅の
復元が可能となる。

【００２０】さらに、請求項６に係るクロック同期遅延
制御回路においては、互いに逆相の第１および第２の信
号を前記第１および第２の遅延線回路にそれらの動作制
御信号として供給することにより、前記第１の遅延線回
路のクロックドインバータ列と前記前記第１の遅延線回
路のクロックドインバータ列とを交互に動作させること
を特徴とする。これにより、第１および第２の遅延線回
路のクロックドインバータがラッチ回路として動作する
ことを防止でき、動作の信頼性を高めることができる。

【００２１】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。図１には本発明の一実施形態に係る
クロック同期遅延制御回路の構成が示されている。この
クロック同期遅延制御回路は同期型ＬＳＩ内に設けられ
るものであり、外部クロックからそれに同期した内部ク
ロックを生成する。このクロック同期遅延制御回路は、
図示のように、入力端子１、レシーバ２、パルス生成回
路３、制御信号生成回路４、ディレイモニタ５、Ｔｉｍ
ｅ−ｔｏ−Ｄｉｇｉｔａｌコンバータ６、Ｄｉｇｉｔａ
ｌ−ｔｏ−Ｔｉｍｅコンバータ７、パルス幅復元回路
８、クロックデリバラ９、および出力端子１０から構成
される。

【００２２】入力端子１を通しレシーバ２に外部クロッ
クＥＸＴＣＬＫが入力される。レシーバ２の出力端子は
パルス生成回路３の入力端子と、制御信号生成回路４の
入力端子と、Ｄｉｇｉｔａｌ−ｔｏ−Ｔｉｍｅコンバー
タ７の制御信号入力端子に接続されていて、レシーバ２
の出力信号ＣＬＫがそれら各入力端子に入力される。

【００２３】パルス生成回路３は、レシーバ２の出力信
号ＣＬＫからそれと同周期で、且つ出力信号ＣＬＫのデ
ューティよりも狭いパルス幅を有するパルス信号を生成
する。このパルス生成回路３は、入力信号の立ち下がり
に同期して立ち下がるパルス信号を発生する回路から構
成されている。パルス生成回路３の出力端子はディレイ
モニタ５の入力端子に接続され、このディレイモニタ５
にはパルス生成回路３から出力されるパルス信号Ａが入
力される。ディレイモニタ５はレシーバ２の遅延時間と
クロックデリバラ９の遅延時間の和に等しい遅延を生じ
る回路である。ディレイモニタ５から出力されるパルス
信号ＳＴＡＲＴがＴｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌコン
バータ６の入力端子に入力される。また、制御信号生成
回路４の出力端子はＴｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌコ
ンバータ６の制御信号入力端子に接続されており、制御
信号生成回路４の出力信号ＳＴＯＰがＴｉｍｅ−ｔｏ−
Ｄｉｇｉｔａｌコンバータ６の動作をイネーブル／ディ
スエーブル制御するための制御信号として入力される。

【００２４】Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌコンバー
タ６は、図示のように縦続接続された複数の単位遅延素
子１１からなる遅延線回路であり、入力パルス信号ＳＴ
ＡＲＴが入力してから制御信号ＳＴＯＰに動作を止めら
れるまでの時間Δｔｆを、制御信号ＳＴＯＰで動作を止
められるまでに入力信号ＳＴＡＲＴが伝播した単位遅延
素子１１の個数として測定する働きを持つ。

【００２５】Ｄｉｇｉｔａｌ−ｔｏ−Ｔｉｍｅコンバー
タ７もＴｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌコンバータ６と
同様に、縦続接続された複数の単位遅延素子１２からな
る遅延線回路である。単位遅延素子１２は、Ｔｉｍｅ−
ｔｏ−Ｄｉｇｉｔａｌコンバータ６の単位遅延素子１１
と同一回路構成にて構成されている。このＤｉｇｉｔａ
ｌ−ｔｏ−Ｔｉｍｅコンバータ７の各単位遅延素子１２
の入力には、Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌコンバー
タ６の対応する単位遅延素子１１の出力が接続されてい
る。また、Ｄｉｇｉｔａｌ−ｔｏ−Ｔｉｍｅコンバータ
７の動作をイネーブル／ディスエーブル制御するための
制御信号としてＣＬＫが入力される。

【００２６】Ｄｉｇｉｔａｌ−ｔｏ−Ｔｉｍｅコンバー
タ７は、入力信号をＴｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌコ
ンバター６でＳＴＡＲＴを伝播した単位遅延素子１１と
同じ数の単位遅延素子１２を通して出力する回路であ
り、Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌコンバター６で測
定された単位遅延素子１１の個数を時間に変換する働き
をする。

【００２７】また、Ｄｉｇｉｔａｌ−ｔｏ−Ｔｉｍｅコ
ンバータ７の単位遅延素子列は、Ｔｉｍｅ−ｔｏ−Ｄｉ
ｇｉｔａｌコンバター６の単位遅延素子列と信号伝達方
向が逆向きになるように配置されている。これは、Ｔｉ
ｍｅ−ｔｏ−Ｄｉｇｉｔａｌコンバター６とＤｉｇｉｔ
ａｌ−ｔｏ−Ｔｉｍｅコンバータ７との間の配線を簡単
化するためである。

【００２８】Ｄｉｇｉｔａｌ−ｔｏ−Ｔｉｍｅコンバー
タ７の出力はパルス幅復元回路８に接続されている。パ
ルス幅復元回路８はＤｉｇｉｔａｌ−ｔｏ−Ｔｉｍｅコ
ンバータ７から出力されるパルス信号のデューティを５
０％に戻す働きをする回路である。パルス幅復元回路８
の出力には同期型ＬＳＩの内部回路を駆動するにだけの
力が無いのでクロックデリバラ９を通して出力した信号
が内部回路を駆動するための内部クロックＩＮＴＣＬＫ
として用いられる。

【００２９】図２に図１のクロック同期遅延制御回路の
動作波形を示す。以下、この図２の動作波形に従い、各
回路の動作を説明する。まず、図２（ａ）に示すような
デューティ５０％、周期τの外部クロックＥＸＴＣＬＫ
が入力される。入力された外部クロックＥＸＴＣＬＫは
レシーバ２によって波形整形され、増幅される。レシー
バ２の出力信号ＣＬＫは図２（ｂ）に示すように外部ク
ロックＥＸＴＣＬＫに比べレシーバ２の遅延時間Δｔｒ
ｅｃだけ遅延する。また、このＣＬＫを基に制御信号生
成回路４によってＴｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌコン
バータ６の制御信号ＳＴＯＰが生成される。制御信号生
成回路４は入力された信号を反転して出力する働きを持
つため図２（ｃ）に示すように、Ｔｉｍｅ−ｔｏ−Ｄｉ
ｇｉｔａｌコンバータ６の制御信号ＳＴＯＰとＤｉｇｉ
ｔａｌ−ｔｏ−Ｔｉｍｅコンバータの制御信号ＣＬＫは
互いに反転された関係になる。

【００３０】次に図２（ｄ）のようにパルス生成回路４
ではＣＬＫが入力されてからτｄ遅れてパルス幅α α＝τ／２−τｄ、 α ＜ τ／２ …（１） を持つパルス信号Ａを生成する。パルス信号Ａはディレ
イモニタ５を通過しディレイモニタ５の遅延時間Δｔｍ
ｏｎだけ遅れて、図２（ｅ）に示すＴｉｍｅ−ｔｏ−ｄ
ｉｇｉｔａｌコンバータ６の入力信号ＳＴＡＲＴにな
る。ここでクロックデリバラ９の遅延をΔｔｄｅｌｉと
すると、 Δｔｍｏｎ＝Δｔｒｅｃ＋Δｔｄｅｌｉ …（２） となる。Δｔｍｏｎ＝Δｔｒｅｃ＋Δｔｄｅｌｉとする
のは、内部クロックと外部クロックとの同期を確立する
ためである。

【００３１】次に図２（ｅ）に示す入力信号ＳＴＡＲＴ
が、ＣＬＫの次のパルスの立ち上がり、つまり制御信号
ＳＴＯＰがＬｏｗになるまでの期間、Ｔｉｍｅ−ｔｏ−
ｄｉｇｉｔａｌコンバータ６を伝搬する。これにより、
図２（ｅ）に示す入力信号ＳＴＡＲＴが発生されてか
ら、それが図２（ｃ）に示す制御信号ＳＴＯＰがＬｏｗ
となってＴｉｍｅ−ｔｏ−ｄｉｇｉｔａｌコンバータ６
の単位遅延素子列を伝搬しなくなるまでの時間Δｔｆ
が、Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌコンバータ６によ
って単位遅延素子の数として測定される。

【００３２】図２（ｅ）より、Δｔｆは、 Δｔｆ＝τ／２−（Δｔｍｏｎ−α） …（３） となる。すなわち、Δｔｆは、外部クロックの半周期分
の時間τ／２とパルス信号Ａのパルス幅に相当する時間
との総和からクロック入出力に要する遅延時間Δｔｍｏ
ｎを差し引いた時間を示し、この時間が単位遅延素子１
１の数として測定されることになる。

【００３３】次にＴｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌコン
バータ６の制御信号ＳＴＯＰが立ち下がると同時に図２
（ｂ）に示すようにＤｉｇｉｔａｌ−ｔｏ−Ｔｉｍｅコ
ンバータ７の制御信号ＣＬＫが立ち上がり、Ｄｉｇｉｔ
ａｌ−ｔｏ−Ｔｉｍｅコンバータ７が動作を始める。Ｔ
ｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌコンバータ６からの出力
パルスは、Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌコンバータ
６で入力信号ＳＴＡＲＴが伝播した単位遅延素子１１と
同じ個数のＤｉｇｉｔａｌ−ｔｏ−Ｔｉｍｅコンバータ
７の単位遅延素子１２を伝播することにより、Δｔｂだ
け遅延して出力信号ＯＵＴとなる。Ｔｉｍｅ−ｔｏ−Ｄ
ｉｇｉｔａｌコンバータ６とＤｉｇｉｔａｌ−ｔｏ−Ｔ
ｉｍｅコンバータ７の単位遅延素子は遅延時間が同じに
なるように設計されているので、 Δｔｂ＝Δｔｆ …（４） となる。

【００３４】出力信号ＯＵＴのパルス幅は、α＜τ／２
であるのでパルス幅復元回路８を通しパルス幅をτ／２
とする必要がある。図２（ｇ）に示すようにパルス幅復
元回路でパルス幅をτ／２にした出力信号Ｃを出力す
る。図２（ｇ）の波形をクロックデリバラ９の遅延だけ
遅らせると外部クロックに対して半周期ずれた信号にな
ってしまう（図２（ｈ））。そのため図２（ｇ）の反転
信号図２（ｉ）を内部クロックとして用いる。

【００３５】外部クロックＥＸＴＣＬＫに対する内部ク
ロックＩＮＴＣＬＫの遅れ時間Ｄｔｉｍｅは、 Ｄｔｉｍｅ ＝Δｔｒｅｃ＋τｄ＋Δｔｍｏｎ＋Δｔｆ＋（Δｔｂ−α）＋Δｔｄｅｌｉ ＝３τ／２ …（５） となるので、結果的に内部クロックＩＮＴＣＬＫと外部
クロックＥＸＴＣＬＫは同期する。

【００３６】以下、式（５）の導出過程について説明す
る。式（３）、（４）を用いて、式（５）からΔｔｆと
Δｔｂを消去すると、 Ｄｔｉｍｅ ＝Δｔｒｅｃ＋τｄ＋Δｔｍｏｎ＋τ／２−（Δｔｍｏｎ−α） ＋｛τ／２−（Δｔｍｏｎ−α）−α｝＋Δｔｄｅｌｉ ＝Δｔｒｅｃ＋τｄ＋Δｔｍｏｎ＋τ／２−Δｔｍｏｎ＋α＋τ／２ −Δｔｍｏｎ＋Δｔｄｅｌｉ ＝Δｔｒｅｃ＋τｄ＋τ／２＋α＋τ／２−Δｔｍｏｎ＋Δｔｄｅｌｉ となる。ここで、式（２）のようにΔｔｍｏｎ＝Δｔｒ
ｅｃ＋Δｔｄｅｌｉであるので、 Ｄｔｉｍｅ＝τｄ＋τ／２＋α＋τ／２ となる。式（１）からα＝τ／２−τｄであるので、 Ｄｔｉｍｅ＝３τ／２ を得る。

【００３７】なお、以上の導出過程ではパルス生成回路
３、パルス幅復元回路８の遅延時間については特に考慮
してないが、これはパルス生成回路３による遅延をレシ
ーバ２の遅延時間に、パルス幅復元回路８の遅延をクロ
ックデリバラ９の遅延時間に含めて考えることができる
からである。

【００３８】次に、図１の回路を構成する主なブロック
についてのその具体的な回路構成を説明する。図３はＴ
ｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌコンバータ６とＤｉｇｉ
ｔａｌ−ｔｏ−Ｔｉｍｅコンバータ７の構成例を示し、
また図４は制御信号生成回路４、図５はパルス生成回路
３、図６はパルス生成回路３で用いられる遅延回路、図
７はパルス幅復元回路８の構成例を示している。

【００３９】図３に示されているように、Ｔｉｍｅ−ｔ
ｏ−Ｄｉｇｉｔａｌコンバータ６とＤｉｇｉｔａｌ−ｔ
ｏ−Ｔｉｍｅコンバータ７の単位遅延素子は、クロック
ドインバータ３１を用いて構成されている。Ｔｉｍｅ−
ｔｏ−Ｄｉｇｉｔａｌコンバータ６の入力信号ＳＴＡＲ
Ｔは入力端子３４、制御信号ＳＴＯＰは制御信号入力端
子３５に入力される。Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ
コンバータ６の各クロックドインバータ３１の出力は、
Ｄｉｇｉｔａｌ−ｔｏ−Ｔｉｍｅコンバータ７の単位遅
延素子として使用されている対応するクロックドインバ
ータ３１の入力に接続される。Ｄｉｇｉｔａｌ−ｔｏ−
Ｔｉｍｅコンバータ７の制御信号ＣＬＫは制御信号入力
端子３６に入力され、出力信号ＯＵＴは出力端子３７か
ら出力される。

【００４０】図３に示すようにコンバータ６，７の単位
遅延素子を共にクロックドインバータ３１で構成する利
点について説明する。外部クロックと内部クロックの同
期の精度はＴｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌコンバータ
６で計測される補償遅延Δｔｆの測定の精度に依存す
る。Δｔｆは入力信号ＳＴＡＲＴが伝搬する単位遅延素
子の個数として計測されるので、Δｔｆの測定精度をあ
げるには単位遅延素子の遅延時間を短くする必要があ
る。クロックドインバータを単位遅延素子に用いること
で単位遅延時間を短くできるため同期の精度をあげるこ
とができる。また、クロックドインバータを用いると単
位遅延素子を制御するための回路を小さく構成でき素子
数を少なくすることができるという利点もある。

【００４１】なお、クロックドインバータとしては、通
常のＣＭＯＳインバータの出力段にトランスファーゲー
トを設けた構成のものも使用することができる。また、
Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌコンバータ６のクロッ
クドインバータ列とＤｉｇｉｔａｌ−ｔｏ−Ｔｉｍｅコ
ンバータ７のクロックドインバータ列とは本クロック同
期遅延制御回路を搭載した同期型ＬＳＩの半導体チップ
上に互いに隣接して設けられる。これにより、プロセス
のばらつきなどによらず、Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔ
ａｌコンバータ６とＤｉｇｉｔａｌ−ｔｏ−Ｔｉｍｅコ
ンバータ７との間で伝達遅延時間のペア性を良好に保持
できるようになる。隣接の程度は同期型ＬＳＩ上の他の
回路や配線レイアウトなどを考慮して決める必要がある
が、少なくとも、Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌコン
バータ６とＤｉｇｉｔａｌ−ｔｏ−Ｔｉｍｅコンバータ
７との間には他の回路は介在されないようにすることが
好ましい。

【００４２】図４にＴｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌコ
ンバータ６とＤｉｇｉｔａｌ−ｔｏ−Ｔｉｍｅコンバー
タ７を交互に動かすための制御信号を発生する制御信号
生成回路４の構成例を示す。

【００４３】制御信号生成回路４は入力信号を反転して
出力する働きをする回路であり、図示のように、入力端
子４１と、インバータ４２と、出力端子４３とで構成で
きる。Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌコンバータ６と
Ｄｉｇｉｔａｌ−ｔｏ−Ｔｉｍｅコンバータ７を同時に
動作させないためにそれぞれの制御信号を互いに逆相に
する必要があるため制御信号生成回路４はＣＬＫの反転
信号を生成できればよい。図４に示す制御信号生成回路
４で反転させた信号を用いれば容易にＴｉｍｅ−ｔｏ−
Ｄｉｇｉｔａｌコンバータ６とＤｉｇｉｔａｌ−ｔｏ−
Ｔｉｍｅコンバータ７の制御信号を互いに逆相にするこ
とができ、両コンバータを交互に動作させることができ
るようになる。

【００４４】図４に示す制御信号生成回路４を用いず、
Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌコンバータ６とＤｉｇ
ｉｔａｌ−ｔｏ−Ｔｉｍｅコンバータ７を同相の信号で
制御しようとした場合、以下の問題が生じる。

【００４５】クロックドインバータを単位遅延素子とし
て用いた場合図３のような二つのコンバータ６，７を接
続すると、Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌコンバータ
６のクロックドインバータ３１の出力Ｄ（ｎ）とＤｉｇ
ｉｔａｌ−ｔｏ−Ｔｉｍｅコンバータ７の対応するクロ
ックドインバータの入力、Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔ
ａｌコンバータ６のクロックドインバータ３１の出力Ｄ
（ｎ＋１）とＤｉｇｉｔａｌ−ｔｏ−Ｔｉｍｅコンバー
タ７の対応するクロックドインバータの入力を結ぶラッ
チ回路が形成される。その結果Ｔｉｍｅ−ｔｏ−Ｄｉｇ
ｉｔａｌコンバータ６の制御信号ＳＴＯＰと、Ｄｉｇｉ
ｔａｌ−ｔｏ−Ｔｉｍｅコンバータ７の制御信号ＣＬＫ
とが同相であるとき、両コンバータを構成するクロック
ドインバータが同時にＯＮ状態になりラッチ状態になっ
てしまう。この状態で入力信号ＳＴＡＲＴのパルスが入
力されるとＳＴＡＲＴのパルスはラッチを反転しながら
伝播する必要がある。しかし、単位遅延素子を構成する
クロックドインバータは単位遅延時間を同じにするため
同じ駆動能力を持つように設計されるので、ラッチされ
たデータが反転できないので、ＳＴＡＲＴの信号がＤｉ
ｇｉｔａｌ−ｔｏ−Ｔｉｍｅコンバータ６の出力まで伝
播しなくなってしまう。こうした問題を図４の制御信号
生成回路４を用いることで解決している。

【００４６】図５にパルス生成回路３の構成例を示す。
図５のパルス生成回路３は、図示のように、入力端子５
１と、遅延回路５２と、ＡＮＤ回路５３と、出力端子５
４で構成される。周期τでデューティ５０％の信号が入
力端子５１に入力されるとする。入力された信号は遅延
回路５２でτｄだけ遅延した信号を生成し、この信号と
入力端子５１から入力された信号のＡＮＤをとることで
入力信号の立ち上がりからτｄ遅延して立ち上がり、入
力信号の立ち下がりに同期して立ち下がるパルス幅α＝
τ／２−τｄの信号を出力する。

【００４７】τｄの遅延を生成する遅延回路５２は例え
ば図６（Ａ）に示すようなインバータ６２の多段接続や
図６（Ｂ）に示すように抵抗６６とキャパシタ６５を用
いて構成することができる。遅延回路５２はτｄの遅延
を生成できれば図６以外の他の回路構成でも良い。

【００４８】パルス生成回路３の出力は、Ｔｉｍｅ−ｔ
ｏ−Ｄｉｇｉｔａｌコンバータ６とＤｉｇｉｔａｌ−ｔ
ｏ−Ｔｉｍｅコンバータ７を伝搬する入力信号として用
いられる。Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌコンバータ
６に入力される信号のパルス幅は制御信号ＳＴＯＰのパ
ルス幅より狭く、これがディレイモニタ５を通過してΔ
ｔｍｏｎだけ遅延したあとにＴｉｍｅ−ｔｏ−Ｄｉｇｉ
ｔａｌコンバータ６に入力されるので、ＳＴＯＰがＨｉ
ｇｈの期間にパルス信号の立ち下がりも伝搬できる。こ
の場合、Ｄｉｇｉｔａｌ−ｔｏ−Ｔｉｍｅコンバータ７
の出力信号のパルス幅もα＝τ／２−τｄになる。この
ためデューティ比５０％の内部クロックを生成するには
Ｄｉｇｉｔａｌ−ｔｏ−Ｔｉｍｅコンバータ７のパルス
幅がτ／２になるように調整する必要があるが、これは
パルス幅復元回路８によって容易に復元できる。

【００４９】一般のパルス生成回路は入力信号の立ち上
がりに同期して立ち上がるパルスを生成するが、このパ
ルスを用いてデューティ５０％の内部クロックを生成す
るためにはτ／２−τｄのように外部クロックの周期に
依存する遅延時間を持つ遅延路が必要であるが、このよ
うな回路には新たに周期を測定する回路と周期の半分の
遅延の生成する回路が必要であり、回路規模が大きくな
ってしまう。

【００５０】次に図７にパルス幅復元回路８の具体例を
示す。図７に示す回路は、入力端子７１、遅延回路７
２、ＯＲ回路７３、インバータ回路７４、ｎＭＯＳトラ
ンジスタ７５、インバータ回路７６、ｎＭＯＳトランジ
スタ７７、ＯＲ回路７８、出力端子７９から構成されて
いる。遅延回路７２はパルス生成回路で用いた遅延回路
と同じ遅延時間を持つ。パルス幅復元回路８は、パルス
生成回路３によりパルス幅がαになっているＤｉｇｉｔ
ａｌ−ｔｏ−Ｔｉｍｅコンバータ７の出力信号のパルス
幅をτ／２に戻す働きをする。

【００５１】入力端子７１に周囲τ、パルス幅αの信号
ＯＵＴが入力されるとする。ＯＵＴは遅延回路７２を通
過しＯＵＴからτｄ遅れた信号ＯＵＴτｄを生成する。
ＯＵＴはｎＭＯＳトランジスタ７７のゲートを制御し、
ＯＵＴτｄはｎＭＯＳトランジスタ７７のゲートを制御
する。ＯＵＴがＨｉｇｈになるとｎＭＯＳトランジスタ
７７が導通しインバータ７６の入力がＬｏｗになるので
インバータ７６の出力はＨｉｇｈとなり、ＯＵＴがＬｏ
ｗになったらインバータ７４とインバータ７６がラッチ
回路を形成するのでインバータ７６はＨｉｇｈを出力し
続ける。次にＯＵＴからτｄだけ遅れてＯＵＴτｄがＨ
ｉｇｈとなり、これによりｎＭＯＳトランジスタ７５が
導通状態になってインバータ７６の入力がＨｉｇｈにな
るので、インバータ７６はＬｏｗを出力する。インバー
タ７６は、ＯＵＴのパルスが立ち上がってからＯＵＴτ
ｄが立ち上がるまでのτｄの間Ｈｉｇｈを出力するた
め、ＯＵＴのパルスの立ち上がりに同期して立ち上がる
パルス幅τｄの信号が得られる。従ってＯＵＴとＯＵＴ
τｄとインバータ７６の出力のＯＲをＯＲ回路７３，７
８でとることにより、パルス幅がτｄ＋α＝τ／２、即
ちデューティ５０％の信号が出力端子７９から得られ
る。

【００５２】なお、パルス生成回路３とパルス幅復元回
路８を用いないと、Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌコ
ンバータ６とＤｉｇｉｔａｌ−ｔｏ−Ｔｉｍｅコンバー
タ７の制御信号ＳＴＯＰ，ＣＬＫと、Ｔｉｍｅ−ｔｏ−
Ｄｉｇｉｔａｌコンバータ６の入力信号ＳＴＡＲＴのパ
ルス幅が全てτ／２となるが、このとき以下の問題が生
じる。

【００５３】すなわち、Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａ
ｌコンバータ６への入力信号ＳＴＡＲＴはＴｉｍｅ−ｔ
ｏ−Ｄｉｇｉｔａｌコンバータ６の制御信号ＳＴＯＰと
パルス幅が等しく、かつＳＴＯＰよりディレイモニタ３
の遅延時間Δｔｍｏｎだけ遅れることになる。そのため
ＳＴＡＲＴパルスの立ち下がりがＴｉｍｅ−ｔｏ−Ｄｉ
ｇｉｔａｌコンバータ６に入力される前に制御信号ＳＴ
ＯＰがＬｏｗになるので、ＳＴＡＲＴのパルスの立ち下
がりが伝搬されずパルスの幅が変わるためデューティ５
０％の内部クロックを生成することができなくなる。こ
れに対しパルス生成回路３、パルス幅生成回路８を用い
ることで内部クロックのデューティを容易に５０％にす
ることが可能になる。

【００５４】以上のように、本実施形態のクロック同期
遅延制御回路によれば、外部クロック信号のデューティ
よりも狭いパルス幅αを有するパルス信号がパルス生成
回路３によって生成され、それがディレイモニタ５で遅
延した後にＴｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌコンバータ
６、およびＤｉｇｉｔａｌ−ｔｏ−Ｔｉｍｅコンバータ
７に伝達される。この場合、ディレイモニタ５の遅延時
間は、外部クロックと内部クロック信号の同期を確立す
るためにそれらの入出力に伴う遅延時間（Δｔｒｅｃ＋
Δｔｄｅｌｉ）に設定されているので、クロック信号の
入出力に伴う遅延時間がそれらディレイモニタ５とＴｉ
ｍｅ−ｔｏ−Ｄｉｇｉｔａｌコンバータ６、およびＤｉ
ｇｉｔａｌ−ｔｏ−Ｔｉｍｅコンバータ７とによって補
償される。そして、Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌコ
ンバータ６、およびＤｉｇｉｔａｌ−ｔｏ−Ｔｉｍｅコ
ンバータ７を伝達して出力されたパルス信号のパルス幅
αがパルス幅復元回路８によって内部クロックのパルス
幅に復元される。このような遅延制御により、３τ／２
という非常に短い遅れで外部クロックに同期した内部ク
ロックを得ることができ、ＰＬＬを用いた場合に比し同
期に要する時間を大幅に短縮することができる。

【００５５】

【発明の効果】以上説明したように、本発明によれば、
アナログ回路を用いることなく、例えば第１のクロック
信号からそれよりもその半周期の整数倍程度の遅れを持
つ第２のクロック信号を高速に生成でき、同期に要する
時間を短縮することができる。よって、同期型ＬＳＩな
どの動作の高速化に寄与することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係るクロック同期遅延制
御回路の構成を示すブロック図。

【図２】同実施形態のクロック同期遅延制御回路の動作
を説明するタイミングチャート。

【図３】同実施形態のクロック同期遅延制御回路で使用
されるＴｉｍｅ−ｔｏ−ＤｉｇｉｔａｌコンバータとＤ
ｉｇｉｔａｌ−ｔｏ−Ｔｉｍｅコンバータの構成例を示
す図。

【図４】同実施形態のクロック同期遅延制御回路で使用
される制御信号生成回路の構成例を示す図。

【図５】同実施形態のクロック同期遅延制御回路で使用
されるパルス生成回路の構成例を示す図。

【図６】図５のパルス生成回路に用いられる遅延回路の
構成例を示す図。

【図７】同実施形態のクロック同期遅延制御回路で使用
されるパルス幅復元回路の構成例を示す図。

【図８】従来のＰＬＬ回路の構成を示す図。

【図９】図８のＰＬＬ回路の動作を説明するタイミング
チャート。

【符号の説明】

１…入力端子 ２…レシーバ ３…パルス生成回路 ４…制御信号生成回路、 ５…ディレイモニタ ６…Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌコンバータ ７…Ｄｉｇｉｔａｌ−ｔｏ−ｔｉｍｅコンバータ ８…パルス幅復元回路 ９…クロックデリバラ １０…出力端子 １１…単位遅延素子 １２…単位遅延素子 ３１…クロックドインバータ

フロントページの続き (56)参考文献 特開 平８−237091（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 5/13 H03K 5/04

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 外部から入力される第１のクロック信号
   からそれに同期した第２のクロック信号を生成するクロ
   ック同期遅延制御回路において、 前記第１のクロック信号を受信する受信回路と、 この受信回路からの出力に基づいて、前記第１のクロッ
   ク信号と同周期で且つそのデューティよりも狭いパルス
   幅を有する第１のパルス信号を生成するパルス生成回路
   と、 このパルス生成回路によって生成された前記第１のパル
   ス信号を、前記第１および第２のクロック信号の入出力
   に伴う第１の遅延時間だけ遅延して出力する遅延回路
   と、 縦続接続された複数の単位遅延素子から構成された第１
   の遅延線回路であって、前記遅延回路で遅延された前記
   第１のパルス信号を、前記受信回路から前記第１のクロ
   ック信号の次のパルスに対応する出力が発生されるまで
   の期間だけ伝搬し、その伝搬した単位遅延素子の個数を
   測定する第１の遅延線回路と、 縦続接続された複数の単位遅延素子から構成された第２
   の遅延線回路であって、前記第１の遅延線回路を伝搬し
   たパルス信号を、前記第１の遅延線回路で測定された単
   位遅延素子の個数分だけ遅延して出力する第２の遅延線
   回路と、 前記第２の遅延線回路から出力されるパルス信号のパル
   ス幅を前記第２のクロック信号のパルス幅に復元するパ
   ルス幅復元回路とを具備することを特徴とするクロック
   同期遅延制御回路。
2. 【請求項２】 前記第１の遅延線回路と前記第２の遅延
   線回路は、クロックドインバータを縦続接続した同一回
   路構成の単位遅延素子列から構成されていることを特徴
   とする請求項１記載のクロック同期遅延制御回路。
3. 【請求項３】 前記クロック同期遅延制御回路は半導体
   チップ上に集積形成されており、 前記第１の遅延線回路の単位遅延素子列と前記第２の遅
   延線回路の単位遅延素子列は、前記半導体チップ上に互
   いに隣接して設けられていることを特徴とする請求項２
   記載のクロック同期遅延制御回路。
4. 【請求項４】 前記第１の遅延線回路の単位遅延素子列
   を構成する各単位遅延素子の出力は、前記第２の遅延線
   回路の単位遅延素子列内の対応する単位遅延素子の入力
   に接続されており、 前記第１の遅延線回路の単位遅延素子列と前記第２の遅
   延線回路の単位遅延素子列は、信号伝達方向が互いに逆
   向きになるように配置されていることを特徴とする請求
   項２または３記載のクロック同期遅延制御回路。
5. 【請求項５】 前記パルス発生回路は、 前記受信回路から出力されるクロック信号の立ち下がり
   同期して立ち下り、且つ前記受信回路から出力されるク
   ロック信号のデューティよりも狭いパルス幅を有するパ
   ルス信号を生成することを特徴とする請求項１記載のク
   ロック同期遅延制御回路。
6. 【請求項６】 互いに逆相の第１および第２の信号を前
   記第１および第２の遅延線回路にそれらの動作制御信号
   として供給し、前記第１の遅延線回路のクロックドイン
   バータ列と前記前記第１の遅延線回路のクロックドイン
   バータ列とを交互に動作させる制御回路をさらに具備す
   ることを特徴とする請求項１記載のクロック同期遅延制
   御回路。