JP3576382B2 - インターフェース回路及び液晶駆動回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、複数の低振幅のデジタル入力信号をコンパレータでインターフェースし、入力されたデジタル信号を該コンパレータにてレベルシフトさせて増幅出力させるインターフェース回路に係るものであり、特に、液晶駆動回路に内蔵し、ＥＭＩ（Ｅｌｅｃｔｏｒｏ Ｍａｇｅｎｅｔｉｃ Ｉｎｔｅｒｆａｒｅｎｃｅ ：外部に対する電磁的な妨害・干渉などの放出現象の総称）ノイズの低減化を目的とするインターフェース回路及び液晶駆動回路に関するものである。
【０００２】
【従来の技術】
従来のＴＦＴ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）−ＬＣＤ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ）モジュールについて、図４０を参照しながら以下に説明する。ここで、モジュール（Ｍｏｄｕｌｅ）とは、それらを組み合わせるだけで、例えばテレビなりパソコンなり大きなシステムを作り上げることができる必要条件を満たしている独立単位を示す。
【０００３】
上記ＴＦＴ−ＬＣＤモジュール５０１は、図４０に示すように、コントローラ５１０、液晶駆動電源回路５２０、ゲートドライバ群（ゲート電極駆動回路）５３０、ソースドライバ群（ソース電極駆動回路）５４０、液晶パネル５５０により構成される。
【０００４】
コントローラ５１０は、外部（ホストシステム）からの同期信号を基準として、ゲートドライバ群５３０での走査パルスの発生とソースドライバ群５４０でのＮｂｉｔ表示データ信号及び駆動制御信号のタイミング制御を行う。液晶駆動電源回路５２０は外部からの電源を受けて、ゲートドライバ群５３０及びソースドライバ群５４０と共通電極（コモン電極）に電源供給を行う。
【０００５】
ゲートドライバ群５３０は、ｍ個のゲートドライバ１〜ｍで構成されている。ゲートドライバ１〜ｍは、液晶パネル５５０のゲートバスライン（水平方向：図４１参照）を駆動する多出力数のドライバで通常ゲートドライバと呼ばれている。そして、このゲートドライバは、ＬＳＩチップの各入出力端子と他の構成部品の電極を接続するため、絶縁フィルム上に微細間隔でレイアウトされた銅箔配線からなるテープキャリアと呼ばれるフィルム及び、ＬＳＩチップの固定と防湿を目的とした封止樹脂からなる（図示せず）。
【０００６】
また、同様に、ソースドライバ群５４０もｎ個のソースドライバ１〜ｎで構成されている。ソースドライバ１〜ｎは、液晶パネル５５０のソースバスライン（垂直方向：図４１参照）を駆動する多出力数のドライバで通常ソースドライバと呼ばれている。そして、このソースドライバは、ＬＳＩチップの各入出力端子と他の構成部品の電極を接続するため、絶縁フイルム上に微細間隔でレイアウトされた銅箔配線からなるテープキャリアと呼ばれるフイルム及び、チップの固定と防湿を目的とした封止樹脂からなる（図示せず）。
【０００７】
上記液晶パネル５５０は、図４１に示すように、ＴＦＴ液晶パネルの等価回路で示される。上記液晶パネル５５０は、ＴＦＴに接続された電極を表示電極とし、この表示電極に対向する電極を共通電極（コモン電極）とした複数の画素で構成され、該共通電極は全ドットに共通した電極となっている。
【０００８】
ＴＦＴのゲート電極に正電圧を印加すると（通常、ゲートドライバより信号を供給）ＴＦＴがオンとなり、ソースバスラインに印加された電圧で表示電極と共通電極間に形成した液晶負荷容量を充電する。
【０００９】
ゲート電極に負電圧を印加すると、ＴＦＴがオフとなり、その時点、印加されていた電圧を表示電極−共通電極間に保持する。
【００１０】
書き込みたい電圧をソース電極に与えて（通常、ソースドライバより信号を供給）ゲート電圧を制御することで、画素に任意の電圧を保持させておくことができる。この保持電圧に応じて液晶の透過率を変化させ、画像を表示する。すなわち、図４２に示すように、透過率が変化した液晶の背面側からバックライト光が照射されることで、該液晶を透過した光がカラー・フィルタに照射され、画像表示を行うようになっている。
【００１１】
上記ゲートドライバ群５３０を構成するゲートドライバ１〜ｍについて、図４３を参照しながら以下に説明する。なお、ゲートドライバ１〜ｍは、いずれの構成も同じであるので、図４３は、１つのゲートドライバＬＳＩチップに構成される回路ブロック図を示している。
【００１２】
上記ゲートドライバＬＳＩチップは、シフトレジスタ回路５６１、レベルシフタ回路５６２、出力回路５６３より構成される。各ブロックの機能を以下に説明する。
【００１３】
シフトレジスタ回路５６１は、垂直同期信号ＣＬＤを基に水平同期信号ＳＰＤによってシフト動作を行い、ソースドライバ群５４０より出力された電圧により駆動されるべき液晶パネル５５０での画素を選択するための選択パルスを出力する。
【００１４】
レベルシフタ回路５６２は、上記選択パルスのレベルをＴＦＴのＯＮ／ＯＦＦに必要な電圧レベルに変換を行い出力回路５６３に送る。そして、出力回路５６３は、上記信号を内蔵された出力バッファ回路で増幅し、出力端子より出力する。この出力回路５６３からの出力１〜ｎは、パルス状の信号であり、ゲートパルスと称する。
【００１５】
上記垂直同期信号ＣＬＤ、水平同期信号ＳＰＤ、出力１〜ｎの信号タイミングを、本発明の説明図である図４４に示す。
【００１６】
続いて、上記ソースドライバ群５４０を構成するソースドライバ１〜ｎについて図４５を参照しながら以下に説明する。図４５は、ソースドライバ１〜ｎの内、その中の一つのソースドライバＬＳＩチップに構成される回路ブロック図を示している。ここでは６４階調表示を行うためのブロック図を示す。
【００１７】
上記ソースドライバＬＳＩチップは、シフトレジスタ回路５７１、入力ラッチ回路５７２、サンプリングメモリ回路５７３、ホールドメモリ回路５７４、基準電圧発生回路５７５、ＤＡコンバータ回路５７６、出力回路５７７より構成される。各ブロックの機能を以下に説明する。
【００１８】
シフトレジスタ回路５７１は、ソースドライバのスタートパルス信号ＳＰＩを基に入力クロック信号ＣＫによってシフト動作を行い、データをサンプリングするビットを選択する。この時、上記シフトレジスタ回路５７１の最終段より次段のＬＳＩチップのスタートパルス信号ＳＰＯ（カスケード出力信号）を発生させる。
【００１９】
よって、スタートパルス信号ＳＰＩは、液晶パネル５５０に装着したソースドライバ１〜ｎの内うち、最初のソースドライバ１のみ外部から入力され、他のソースドライバは前段のシフトレジスタ回路５７１の最終段より取り出したカスケード出力信号ＳＰＯが順次、次段のＬＳＩチップのスタートパルス信号となる。図４６は、液晶パネル５５０にソースドライバ４個を装着した一例を示している。
【００２０】
入力ラッチ回路５７２は、入力表示データ信号ＤＡＴＡ（Ｒ，Ｇ，Ｂ各６ビット）を一時的にラッチし、サンプリングメモリ回路５７３に送る。
【００２１】
サンプリングメモリ回路５７３は、時分割で入力されるデータをサンプリングし記憶する。
【００２２】
ホールドメモリ回路５７４は、入力ＬＳにより、サンプリングメモリのデータ（表示データ信号）を一括してラッチする。
【００２３】
基準電圧発生回路５７５は、Ｖｒｅｆよりの基準電圧を基に抵抗分割により６４レベルの電圧を発生する。
【００２４】
ＤＡコンバータ回路５７６は、表示データ信号に応じたアナログ信号を発生し、出力回路５７７に送る、そして、出力回路５７７は、６４レベルのアナログ信号を出力バッファ回路で増幅し、出力端子より出力する。
【００２５】
以上が各々６４階調ソースドライバについての説明である。
【００２６】
図４６に示す液晶パネル５５０にソースドライバ４個を装着した一例において、各々６４階調ソースドライバにおける各信号のタイミングチャートを、図４７に示す。
【００２７】
ところで、近年、液晶パネルの高精細化（縦横方向ドット数の増大）、多階調化に伴い、液晶ドライバ（この場合、ソースドライバ）もより高速でのデータ転送スピードが要求されている。
【００２８】
上記、液晶ドライバのデータ転送スピード（ｆｘｃｋ）は下式によって求められる。
【００２９】
ｆｘｃｋ＝Ｙ×Ｘ×Ｎ×ｆＦＲ／Ｄ／ｎ（Ｈｚ）
Ｙ：横方向ドット数［横方向画素数×３（ＲＧＢ）］
Ｘ：縦方向ドット数［縦方向画素数］
Ｎ：階調用ビット数［２^Ｎ 階調］
ｆＦＲ：フレーム周波数［一般的に７０Ｈｚ程度］
Ｄ：データ入力数［Ｎ×３（ＲＧＢ）］
ｎ：上下駆動パラメータ［上下駆動ｎ＝２、片側駆動ｎ＝１］
一例として、ＸＧＡ用の１０２４×７６８サイズの液晶カラーパネルを想定し、６４階調（Ｎ＝６）、フレーム周波数７０Ｈｚ、１８ｂｉｔデータ入力、片側駆動とした場合、ソースドライバに要求されるデータ転送周波数は（１０２４×３×７６８×６×７０）÷１８＝５５ＭＨｚとなる。
【００３０】
下記に各画素サイズ仕様によるソースドライバのデータ転送スピードの関係を示す。（上記一例で示した条件により算出）
【００３１】
【表１】

【００３２】
しかし、上記仕様に伴う高速なデータ転送スピードはＴＦＴ−ＬＣＤモジュール内においてＥＭＩノイズの問題が非常に大きな課題となることは同業者なら周知であり、それを打破するために各社に於いて色々な方式が検討されている。
【００３３】
そこで、従来よりＥＭＩノイズ低減化の為に、液晶表示装置の駆動回路においては、例えば低振幅差動信号伝送方式が用いられている。
【００３４】
上記低振幅差動信号伝送方式は、図４８に示すように、ＴＦＴ−ＬＣＤモジュール５０２において、コントローラ５１０からの信号を低振幅でソーストドライバ群５４０側へ送信し、上記ソーストドライバ群５４０側へ送信された信号を一旦差動増幅器型タイプのコンパレータ回路群にて受信させ、該信号を次段の回路等に伝送させる方式である。つまり、ＥＭＩノイズの放射レベルは、一般的に信号線の電圧を２乗した数値と、信号線の数に比例すると言われ、上記低振幅差動信号伝送方式は非常に小さい低振幅差動信号を用いることから、ＥＭＩの低減化に効果がある方式の一つとされている。
【００３５】
ここで、低振幅差動信号伝送方式について、以下に説明する。
図４８に、低振幅差動信号伝送方式のＴＦＴ−ＬＣＤモジュール５０２のブロック図の一例を示す。このＴＦＴ−ＬＣＤモジュール５０２は、上記図４０で示したＴＦＴ−ＬＣＤモジュール５０１に対して、コントローラ５１０よりの表示データ信号ＤＡＴＡ（Ｒ，Ｇ，Ｂ×Ｎｂｉｔ）と入力クロック信号ＣＫの入力本数が２倍に増えている点で異なる。
【００３６】
これは、下記において詳細に説明を行うが、各々ソースドライバに内蔵されたインターフェース回路６００（図４９）に低振幅のツイスト信号が供給され、非反転入力（＋）、反転入力（−）の２本の入力端子を持つ差動増幅器型のコンパレータ回路によって比較後、高振幅の信号にレベル変換され、該信号は次段の内部回路等に供給するよう構成されているためである。なお、上記低振幅差動信号伝送方式は入力信号の振幅レベルが非常に小さい信号でも差動増幅器によってレベル変換させることができるが、一出力回路当たり少なくとも２本の入力端子増加と上記差動増幅器を高速信号で応答させるために差動増幅器の定電流源に多くの電流を流すことによって応答速度を上げてやる必要があるため、消費電力がアップすると言う欠点を有する。一般のコンパレータ回路に比べ、差動増幅器の定電流源に１オーダー高い数十μＡの電流を流す必要が有る。
【００３７】
図４９に、上記ＴＦＴ−ＬＣＤモジュール５０２のソースドライバ群５４０を構成するソースドライバのブロック図を示す。ここでは、ソースドライバ１〜ｎのうち、一つのソースドライバＬＳＩチップに構成される回路ブロック図を示す。
【００３８】
上記ソースドライバＬＳＩチップと、図４５で示したソースドライバＬＳＩチップの回路ブロック図と大きく異なる点は、入力クロック信号並びに入力表示データ信号を一旦インターフェース回路６００を介し構成している点である。但し、図４５で示したソースドライバＬＳＩチップの回路ブロック図に対しては上記でも述べた通り、表示データ信号と入力クロック信号の入力本数がそれぞれ２倍にアップしている。
【００３９】
図５０（ｂ）に、上記インターフェース回路６００による構成例を示す。インターフェース回路６００は、非反転入力（＋）、反転入力（−）２本の入力端子と１本の出力端子を持つ差動増幅器型の複数のコンパレータ６０１…で構成されている。すなわち、インターフェース回路６００は、図５０（ａ）に示すように、クロック信号および表示データ信号の非反転入力（＋）、反転入力（−）の入力端子ＣＫ，ＤＡＴＡに電圧１．０Ｖ−１．４Ｖの低振幅レベルを持つパルス信号がツイスト状態で入力されると該コンパレータ６０１によって比較後レベルシフトされ、図５０（ｃ）に示すように、例えば上記コンパレータ６０１の電源電圧ＶＣＣをソースドライバＬＳＩチップと同じ３Ｖに設定することで、出力には０Ｖ−３Ｖのパルス信号を出力する。
【００４０】
上記コンパレータ６０１は、例えば図５１に示すように、比較回路６０１ａとソースホロワ回路６０１ｂとで構成されている。また、上記構成のコンパレータ６０１に用いられているＰｃｈ−ＴｒとＮｃｈ−Ｔｒとを入れ換えた場合、図５２に示すような、比較回路６０２ａとソースホロワ回路６０２ｂとで構成されるコンパレータ６０２となる。
【００４１】
【発明が解決しようとする課題】
ところで、近年、液晶モジュールを狭額縁にするため、液晶ドライバ（ソースバスライン側を駆動するためのドライバ）を液晶パネルの上下に装着し両側から駆動する方式から片側のみに装着し駆動する方式に変化し、液晶ドライバの転送スピードも２倍の性能が要求されるようになった。
【００４２】
また、画素数もＶＧＡからＳＶＧＡへと急速にかわり、一部ＸＧＡ、ＳＸＧＡへの移行も始まり、それに伴って必要とする駆動周波数も急速に上がっている。
【００４３】
しかしながら、従来技術でも述べたように高速なパルス信号を扱う場合、ＥＭＩノイズが問題となる。このようなＥＭＩノイズを低減化する方式としては、従来技術に示したような低振幅差動信号伝送方式が代表的な一方式とよく知られている。
【００４４】
ところが、従来から行われている低振幅差動信号伝送方式では、１ビット当たり２本の差動入力端子が必要となる。例えば、６４階調ソースドライバにおいては、従来１８本（６ｂｉｔ×３（ＲＧＢ））のデータ入力本数を要したが、該方式においては、２倍の３６本（６ｂｉｔ×３（ＲＧＢ）×２）の表示データ入力本数が必要となり、更に、２５６階調においては４８本（８ｂｉｔ×３（ＲＧＢ）×２）もの表示データの入力本数が必要となる。
【００４５】
このような、表示データの入力本数の増加は、製造メーカー並びにセットメーカーにおいて非常に多くの問題点が発生する。
【００４６】
したがって、表示データの入力本数が増加すれば、以下に示すような問題が生じる。
【００４７】
主な問題点として、例えば、ＬＳＩチップ面積の増加とこれに伴うコストアップ、ＬＳＩチップの歩留りの低下、入力端子増加に伴う信頼性の低下、ＴＣＰ外形サイズの大型化とそれに伴うコストアップ、ＴＣＰアセンブリ工程による歩留りの低下、ＴＦＴ−ＬＣＤモジュールの入力配線基板の大型化とこれに伴う額縁の大型化等が挙げられる。
【００４８】
本発明は、上記の問題点を解決するためになされたもので、その目的は、表示データ入力本数を増加させないで、低振幅差動信号伝送方式を採用することにより、ＥＭＩノイズの低減化を図り、且つ表示データの入力本数の増加に伴う種々の問題点を生じさせないようなインタフェース回路および液晶駆動回路を提供することにある。
【００４９】
【課題を解決するための手段】
請求項１のインターフェース回路は、上記の課題を解決するために、複数のコンパレータを有し、これら各コンパレータによって、入力された低振幅のデジタル信号に対して、レベル変換を実行し、上記入力されたデジタル信号よりも高振幅のデジタル信号を出力するインターフェース回路において、上記各コンパレータの非反転入力には、低振幅のデジタル信号がそれぞれ供給される一方、各反転入力には、上記非反転入力に供給されるデジタル信号のうち所定のデジタル信号をローパスフィルタに通すことによって得られる基準電圧信号が共通に供給されることを特徴としている。
【００５０】
上記の構成によれば、各コンパレータの反転入力には、ローパスフィルタにて生成された信号が共通に供給されることから、それぞれのコンパレータの非反転入力のみ外部からのデジタル信号を供給すればよいので、インターフェース回路における入力端子数を減らすことができる。
【００５１】
これにより、入力端子数が増大することにより生じる各種問題を解決することができる。すなわち、例えば、このインターフェース回路を液晶駆動回路に用いた場合、液晶駆動回路を構成するＬＳＩチップ面積の増大とこれに伴うコストアップ、ＬＳＩチップの歩留りの低下、入力端子増加に伴う信頼性の低下、ＴＣＰ外形サイズの大型化とそれに伴うコストアップ、ＴＣＰアセンブリ工程による歩留りの低下、ＴＦＴ−ＬＣＤモジュールの入力配線基板の大型化とこれに伴う額縁の大型化等の問題点を解消することができる。
【００５２】
しかも、上記構成のインターフェース回路を液晶駆動回路に用いた場合、入力端子数の抑制を図りつつ、液晶駆動回路外部のクロック系並びに表示データ系のデジタル信号を低振幅化することによって、該クロック系並びに表示データ系のデジタル系信号で駆動される諭理回路部の充放電電流によって発生する電源系高周波成分を抑制することができるため、液晶駆動回路外部の周辺回路（機器）が放射する高周波成分を押さえることが可能となる。
【００５３】
請求項２のインターフェース回路は、上記の課題を解決するために、請求項１の構成に加えて、コンパレータ内部の電流経路に、外部より供給される制御信号によって導通・遮断が制御されるスイッチング素子が設けられていることを特徴としている。
【００５４】
上記の構成によれば、請求項１の作用に加えて、コンパレータ内部の電流経路に外部より供給される制御信号によって導通・遮断が制御されるスイッチング素子が設けられていることで、上記制御信号によってスイッチング素子を選択的に導通・遮断することができる。すなわち、動作の必要のないスイッチング素子を遮断することができるので、インターフェース回路のパワーセーブを行うことができる。
【００５５】
これにより、例えば請求項３のように、外部より供給されるスタートパルス信号とカスケード出力信号とによって、上記スイッチング素子の導通・遮断を制御する制御信号を生成する制御信号生成回路がインターフェース回路に設けられることにより、複数の液晶駆動回路素子からなる液晶駆動回路において、上述のようなパワーセーブ機能付のインターフェース回路を用いること、すなわち、液晶駆動回路素子であるソースドライバの入力部にパワーセーブ機能によるインターフェース回路を設けることによって、カスケード接続されている複数のソースドライバのうち、動作を必要とするソースドライバのコンパレータ回路のみ動作状態とし、他の、ソースドライバのインターフェース回路に設けられた多ｂｉｔの表示データ用コンパレータ回路を動作停止状態とすることができるため、無駄な消費電力を防止することができる。
【００５６】
上記制御信号生成回路の具体例は、請求項４に記載のように、ＲＳフリップフロップで構成されていることを特徴としている。
【００５７】
また、上記コンパレータの具体例は、請求項５に記載のように、コンパレータは、比較回路部とソースホロワ回路とで構成され、上記比較回路部の電流経路に、ＭＯＳトランジスタからなるスイッチング素子が設けられると共に、上記ソースホロワ回路に、該ソースホロワ回路の入力ゲートがフローティング状態になることを防止するためのＭＯＳトランジスタからなるスイッチング素子が設けられ、上記各スイッチング素子は、外部から供給される制御信号により導通・遮断が制御されることを特徴としている。
【００５８】
請求項６のインターフェース回路は、上記の課題を解決するために、請求項１ないし５の何れかの構成に加えて、ローパスフィルタの出力端子とコンパレータの反転入力端子との間に、ボルテージホロワ回路が設けられていることを特徴としている。
【００５９】
上記の構成によれば、請求項１ないし５の何れかの構成による作用に加えて、ローパスフィルタの出力端子とコンパレータの反転入力端子との間に、ボルテージホロワ回路が設けられていることで、コンパレータの段数が増えた場合のコンパレータ間の負荷の差をなくすことができる。
【００６０】
請求項７の液晶駆動回路は、上記の課題を解決するために、クロック信号および表示データ信号等のデジタル信号が入力される入力端子と、上記入力端子より入力されたデジタル信号に基づいて液晶表示装置を駆動するための駆動信号を生成する駆動信号生成部とを少なくとも備えた液晶駆動回路素子を複数有し、上記液晶駆動回路素子の上記入力端子と駆動信号生成部との間に、請求項１ないし６の何れかに記載のインターフェース回路が設けられていることを特徴としている。
【００６１】
上記の構成によれば、液晶駆動回路素子の上記入力端子と駆動信号生成部との間に、請求項１ないし６の何れかに記載のインターフェース回路が設けられていることで、低振幅のデジタル信号（クロック信号、表示データ信号）の形で信号伝送を行い、液晶駆動回路の入力部に於いて、該インターフェース回路により、コンパレータを用いて、高振幅のデジタル信号（クロック信号、表示データ信号）に変換して、次段回路に供給することができる。
【００６２】
これにより、液晶表示装置を高速で駆動させる場合に問題となっているＥＭＩノイズ、すなわち液晶駆動回路の外部におけるＥＭＩノイズの低減化を図ることが可能となるものである。
【００６３】
請求項８の液晶駆動回路は、上記の課題を解決するために、請求項７の構成に加えて、インターフェース回路に設けられたローパスフィルタを、上記液晶駆動回路素子の外部に設けたことを特徴としている。
【００６４】
上記の構成によれば、請求項７の構成による作用に加えて、ローパスフィルタを、液晶駆動回路素子の外部に設けたことにより、ローパスフィルタで生成される基準電圧信号の微調整を行うことができる。
【００６５】
これにより、ローパスフィルタを構成する抵抗素子や容量素子の製造上によるバラツキを考慮して、ローパスフィルタを設計することができる。
【００６６】
さらに、ローパスフィルタの微調整を容易にできることから、基準電圧信号を、コンパレータを構成するトランジスタのＶｔｈの値に応じて容易に対応させることができる。
【００６７】
請求項９の液晶駆動回路は、上記の課題を解決するために、請求項８の構成に加えて、１つのローパスフィルタが該液晶駆動回路素子の外部に設けられ、該ローパスフィルタで作成される基準電圧信号が各液晶駆動回路素子に共通に供給されるように構成されたことを特徴としている。
【００６８】
上記の構成によれば、請求項８の構成による作用に加えて、１つのローパスフィルタが該液晶駆動回路素子の外部に設けられ、該ローパスフィルタで作成される基準電圧信号が各液晶駆動回路素子に共通に供給されるように構成されたことで、ローパスフィルタが１個ですむため、液晶駆動回路素子の回路基板面積、例えばソースドライバのチップ面積を縮小することが可能となる。
【００６９】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について図１ないし図１６に基づいて説明すれば、以下の通りである。なお、本実施の形態では、本発明のインターフェース回路を液晶駆動回路に適用した場合について説明する。
【００７０】
本実施の形態に係る液晶駆動回路を備えたＴＦＴ−ＬＣＤモジュール１は、図２に示すように、コントローラ１０、液晶駆動電源回路２０、ゲートドライバ群（ゲート電極駆動回路）３０、ソースドライバ群（ソース電極駆動回路）４０、液晶パネル５０により構成されている。
【００７１】
上記コントローラ１０は、外部（ホストシステム）からの同期信号を基準として、ゲートドライバ群３０での走査パルスの発生とソースドライバ群４０でのＮｂｉｔ表示データ信号及び駆動制御信号のタイミング制御を行う。
【００７２】
上記液晶駆動電源回路２０は、外部からの電源を受けて、ゲートドライバ群３０及びソースドライバ群４０と共通電極（コモン電極）に電源供給を行う。
【００７３】
ゲートドライバ群３０は、ｍ個のゲートドライバ１〜ｍで構成されている。ゲートドライバ１〜ｍは、液晶パネル５０のゲートバスライン（水平方向：図３参照）を駆動する多出力数のドライバで通常ゲートドライバと呼ばれている。そして、このゲートドライバは、ＬＳＩチップの各入出力端子と他の構成部品の電極を接続するため、絶縁フィルム上に微細間隔でレイアウトされた銅箔配線からなるテープキャリアと呼ばれるフィルム及び、ＬＳＩチップの固定と防湿を目的とした封止樹脂からなる（図示せず）。
【００７４】
また、同様に、ソースドライバ群４０もｎ個のソースドライバ１〜ｎで構成されている。ソースドライバ１〜ｎは、液晶パネル５０のソースバスライン（垂直方向：図３参照）を駆動する多出力数のドライバで通常ソースドライバと呼ばれている。そして、このソースドライバは、ＬＳＩチップの各入出力端子と他の構成部品の電極を接続するため、絶縁フイルム上に微細間隔でレイアウトされた銅箔配線からなるテープキャリアと呼ばれるフイルム及び、チップの固定と防湿を目的とした封止樹脂からなる（図示せず）。
【００７５】
上記液晶パネル５０は、図３に示すように、ＴＦＴ液晶パネルの等価回路で示される。ＴＦＴに接続した電極を表示電極、反対側を共通電極（コモン電極）で構成され、該共通電極は全ドットに共通した電極となっている。
【００７６】
すなわち、ＴＦＴのゲート電極に正電圧を印加すると（通常、ゲートドライバより信号を供給）ＴＦＴがオンとなり、ソースバスラインに印加された電圧で表示電極と共通電極間に形成した液晶負荷容量が充電される。そして、ゲート電極に負電圧を印加すると、ＴＦＴがオフとなり、その時点、印加されていた電圧が表示電極−共通電極間に保持される。続いて、書き込みたい電圧をソース電極に与えて（通常、ソースドライバより信号を供給）ゲート電圧を制御することで、画素に任意の電圧を保持させておくことができる。この保持電圧に応じて液晶の透過率を変化させ、画像を表示する。
【００７７】
つまり、図４に示すように、透過率が変化した液晶の背面側からバックライト光が照射されることで、該液晶を透過した光がカラー・フィルタに照射され、画像表示を行うようになっている。
【００７８】
ここで、上記ゲートドライバ群３０を構成するゲートドライバ１〜ｍについて図５および図６を参照しながら以下に説明する。なお、ゲートドライバ１〜ｍは、いずれの構成も同じであるので、図５は、１つのゲートドライバを構成するＬＳＩチップ（以下、ゲートドライバＬＳＩチップと称する）の回路ブロック図を示している。すなわち、上記ゲートドライバＬＳＩチップは、シフトレジスタ回路６１、レベルシフタ回路６２、出力回路６３より構成される。各ブロックの機能を以下に説明する。
【００７９】
シフトレジスタ回路６１は、垂直同期信号ＣＬＤを基に水平同期信号ＳＰＤによってシフト動作を行い、ソースドライバ群４０より出力された電圧により駆動されるべき液晶パネル５０での画素を選択するための選択パルスを出力するようになっている。。
【００８０】
レベルシフタ回路６２は、上記シフトレジスタ回路６１からの選択パルスのレベルをＴＦＴのＯＮ／ＯＦＦに必要な電圧レベルに変換を行い出力回路６３に送るようになっている。
【００８１】
出力回路６３は、上記レベルシフタ回路６２からの信号を内蔵された出力バッファ回路で増幅し、出力端子より出力するようになっている。この出力回路６３からの出力１〜ｎは、パルス状の信号であり、ゲートパルスと称する。
【００８２】
上記垂直同期信号ＣＬＤ、水平同期信号ＳＰＤ、出力１〜ｎの信号のタイミングチャートを、図６に示す。図６のタイミングチャートから、出力１〜ｎで表されているゲートパルスは、時系列で出力回路６３から出力されていることが分かる。
【００８３】
続いて、上記ソースドライバ群４０を構成するソースドライバ１〜ｎについて図７ないし図９を参照しながら以下に説明する。なお、ソースドライバ１〜ｎは、６４階調ソースドライバであり、いずれの構成も同じであるので、図７は、１つのソースドライバを構成するＬＳＩチップ（以下、ソースドライバＬＳＩチップと称する）の回路ブロック図を示している。
【００８４】
すなわち、上記ソースドライバＬＳＩチップは、駆動信号生成部を構成するシフトレジスタ回路７１、入力ラッチ回路７２、サンプリングメモリ回路７３、ホールドメモリ回路７４、基準電圧発生回路７５、ＤＡコンバータ回路７６、出力回路７７からなっている。
【００８５】
さらに、上記入力ラッチ回路７２の入力側には、インターフェース回路１００が設けられている。すなわち、ソースドライバＬＳＩチップの信号入力端子と駆動信号生成部との間に、インターフェース回路１００が設けられている。
【００８６】
各ブロックの機能を以下に説明する。
シフトレジスタ回路７１は、ソースドライバのスタートパルス信号となるスタートパルス信号ＳＰＩを基にインターフェース回路１００を介して入力されるクロック信号によってシフト動作を行い、データをサンプリングするビットを選択し、該シフトレジスタ回路７１の最終段より次段のソースドライバＬＳＩチップのスタートパルス信号（カスケード出力信号ＳＰＯ）を発生させるようになっている。
【００８７】
よって、スタートパルス信号ＳＰＩは、液晶パネル５０に装着したソースドライバ１〜ｎの内うち、最初のソースドライバ１のみ外部から入力され、他のソースドライバは前段のシフトレジスタ回路７１の最終段より取り出したカスケード出力信号ＳＰＯが順次、次段のソースドライバＬＳＩチップのスタートパルス信号となっている。例えば、図８に示すように、液晶パネル５０にソースドライバ４個を装着した場合、初段のソースドライバ１のスタートパルス信号は、スタートパルス信号ＳＰＩであるが、それ以外のソースドライバ２〜４は、前段のソースドライバ１〜３の出力信号ＳＰＯがスタートパルス信号となっている。
【００８８】
入力ラッチ回路７２は、入力される表示データ信号ＤＡＴＡ（Ｒ，Ｇ，Ｂ各６ビット）を一時的にラッチし、サンプリングメモリ回路７３に転送するようになっている。すなわち、サンプリングメモリ回路７３では、入力表示データ信号ＤＡＴＡが時分割で入力されることになる。なお、入力ラッチ回路７２に入力される表示データ信号ＤＡＴＡは、インターフェース回路１００にてレベル変換された信号である。このインターフェース回路１００の詳細については後述する。
【００８９】
そして、サンプリングメモリ回路７３は、時分割で入力されるデータをサンプリングし記憶するようになっている。
【００９０】
ホールドメモリ回路７４は、入力されるＬＳにより、サンプリングメモリ回路７３に記憶されたデータ（表示データ信号）を一括してラッチするようになっている。
【００９１】
基準電圧発生回路７５は、Ｖｒｅｆからの基準電圧を基に抵抗分割し、６４レベルの電圧を発生するようになっている。
【００９２】
ＤＡコンバータ回路７６は、表示データ信号に応じたアナログ信号を発生し、出力回路７７に転送するようになっている。
【００９３】
出力回路７７は、ＤＡコンバータ回路７６からの６４レベルのアナログ信号を出力バッファ回路で増幅し、出力端子より出力するようになっている。
【００９４】
以上が６４階調ソースドライバについての説明であり、この場合の各信号のタイミングチャートを、図９に示す。
【００９５】
ここで、上記ソースドライバＬＳＩチップに含まれるインターフェース回路１００について以下に説明する。
【００９６】
上記インターフェース回路１００は、図１に示すように、ローパスフィルタからなるフィルタ回路１０１と、複数のコンパレータ１０２ａ…からなるコンパレータ回路１０２とで構成されている。
【００９７】
図１に於いて、ＣＫ、Ａ、Ｂ、Ｃ、…、Ｎは、低振幅のデジタル信号の入力端子であり、具体的には、ＣＫはクロック信号入力端子、Ａ、…、Ｎはデータ信号入力端子である。各コンパレータ１０２ａの非反転入力（＋）には、上記各入力端子ＣＫ、…、Ｎより入力された低振幅のクロック信号、データ信号が供給されている。一方、各コンパレータ１０２ａの反転入力（−）には、クロック信号をフィルタ回路１０１を介して得られた基準電圧信号ＶＢが共通に供給されている。
【００９８】
したがって、インターフェース回路１００は、上記複数の低振幅のデータ信号の入力により、上記コンパレータ１０２ａ…において比較、レベル変換が実行されて、該複数のコンパレータ１０２ａより、高振幅のデジタル信号（クロック信号、データ信号）が出力される。ＣＫ’、Ａ’、Ｂ’、Ｃ’、…、Ｎ’は、該高振幅のデジタル信号の出力端子であり、具体的には、ＣＫ’はクロック信号出力端子、Ａ’、…、Ｎ’はデータ信号出力端子である。
【００９９】
上記フィルタ回路１０１は、図１０に示すように、通常の構成であり、抵抗素子Ｒと容量素子Ｃとにより構成されている。すなわち、クロック信号入力端子ＣＫに抵抗素子Ｒの一端が接続され、抵抗素子Ｒの他端は、容量素子Ｃの一方の電極と、出力（基準電圧信号ＶＢ）とに接続されている。また、容量素子Ｃの他方の電極は接地されている。
【０１００】
したがって、入力端子ＣＫから入力されるクロック信号の周波数が、抵抗素子Ｒと容量素子Ｃとで構成す、るローパスフィルタの遮断周波数より十分に高くなるように設定しておけば、出力には、クロック信号の振幅電圧の１／２のレベルの基準電圧信号ＶＢが出力される。なお、この場合、クロック信号のデューティ比は１：１に設定しておく必要がある。例えば、入力端子ＣＫに、“Ｌｏｗ”レベルが１Ｖ、“Ｈｉｇｈ”レベルが２Ｖの振幅電圧のクロック信号が入力されると、出力電圧（基準電圧信号）は１．５Ｖの信号となる。
【０１０１】
また、コンパレータ回路１０２として、本実施の形態では、一例として、演算増幅型の構成例を示し、図１１に一つのコンパレータ１０２ａの回路構成を示す。なお、図１１は、コンパレータ１０２ａの回路構成を示しているが、他のコンパレータ１０２ａ…の回路構成も同一の構成となっているので、それらの説明は省略する。
【０１０２】
図１１に示す演算増幅型のコンパレータ１０２ａは、従来より良く知られているＮｃｈ型の差動増幅器を用いたコンパレータの一例であり、その反転入力側にはローパスフィルタ１００よりの基準電圧信号ＶＢが入力され、非反転入力側には入力端子ＣＫから入力された低振幅のクロック信号が入力される。
【０１０３】
動作としては、入力端子ＣＫより入力されたクロック信号の電圧レベルが基準電圧信号ＶＢのレベルよりも高いか低いかによって、出力ＣＫ’が“Ｈｉｇｈ”レベル又は“Ｌｏｗ”レベルになる。また、電源電圧Ｖｄを入力の振幅電圧より高く設定することで、レベルシフト（増幅）された電圧が出力されることになる。
【０１０４】
図１２に、上記入力ＣＫと出力ＣＫ’の関係を示した波形図を示す。この波形図から、出力ＣＫ’の振幅は、入力ＣＫの振幅よりも高くなっていることがわかる。
【０１０５】
上記の説明では、主に、フィルタ回路１０１からコンパレータ回路１０２による出力ＣＫ’までの説明を行ったが、他のコンパレータ１０２ａ…についても、反転入力側には、フィルタ回路１０１よりの出力が共通に入力され、非反転入力側には、入力端子ＣＫより入力されるクロック信号と同じ振幅のデータ信号が、それぞれ、入力されて同様の動作を行う。
【０１０６】
したがって、図１に示すように、入力端子Ａ、Ｂ、Ｃ、…、Ｎより入力されるデータ信号も、クロック信号と同様に低振幅の電圧が可能となり、コンパレータ回路１０２の各コンパレータ１０２ａによりレベルシフトされ、例えば、液晶駆動回路の動作電圧に増幅出力させることが可能となるものである。
【０１０７】
以上のことから、上記インターフェース回路１００は、低振幅のクロック信号及び表示データ信号をレベル変換して、高振幅のクロック信号及び表示テータ信号に変換し、それぞれ、シフトレジスタ回路７１及び入力ラッチ回路７２に供給する構成となっている。
【０１０８】
これにより、上記構成のインターフェース回路１００を、図２で示すようなＴＦＴ−ＬＣＤモジュール１のソースドライバ群４０に適用した場合、その液晶駆動回路において、高周波で変化する入力信号を低振幅で入力させることが可能となり、その結果、ＥＭＩノイズを低減することができる。
【０１０９】
すなわち、上記構成のインターフェース回路１００を液晶駆動回路に用いたＴＦＴ−ＬＣＤモジュール１では、表示データ入力本数を増加させないで、低振幅差動信号伝送方式を採用することにより、ＥＭＩノイズの低減化を図り、且つ表示データの入力本数の増加に伴う種々の問題点を生じさせないようになる。
【０１１０】
ところで、上記インターフェース回路１００では、コンパレータ回路１０２のコンパレータ１０２ａの反転入力（−）に入力クロック信号をフィルタ回路１０１に通すことによって得られた信号が各コンパレータ１０２ａに共通に入力され、非反転入力（＋）には入力クロック信号ＣＫや表示データ信号等が入力される構成としたが、これに限定されるものではなく、この逆、例えば入力クロック信号ＣＫをフィルタ回路１０１に通すことによって得られる信号を、コンパレータ１０２ａの非反転入力（＋）に入力し、入力クロック信号や表示データ信号をコンパレータ１０２ａの反転入力（−）に入力する構成としても良い。
【０１１１】
例えば図１３（ｂ）に示すようなインターフェース回路２００が考えられる。このインターフェース回路２００は、低振幅のデジタル信号である入力クロック信号および表示データ信号が入力される入力端子としてＣＫ、ＤＡＴＡ（Ｒ，Ｇ，Ｂ各６ビット）を有し、ローパスフィルタからなるフィルタ回路２０１および複数のコンパレータ２０２ａ…からなるコンパレータ回路２０２からなっている。
【０１１２】
上記フィルタ回路２０１は、図１０に示すフィルタ回路１０１と同じ構成である。すなわち、フィルタ回路２０１は、通常用いられているローパスフィルタからなり、抵抗素子Ｒと容量素子Ｃとにより構成されている。つまり、クロック入力信号の入力端子ＣＫに抵抗素子Ｒの一端が接続され、抵抗素子Ｒの他端は、容量素子Ｃの一方の電極と、出力（基準電圧信号ＶＢ）とに接続さている。また、容量素子Ｃの他方の電極は接地されている。
【０１１３】
動作としては、入力端子ＣＫから入力されるクロック信号の周波数が抵抗素子Ｒと容量素子Ｃとで構成するローパスフィルタの遮断周波数より十分に高くなるように設定しておけば、出力には、クロック信号の振幅電圧の１／２のレベルの基準電圧信号ＶＢが出力される。なお、この場合、クロック信号のデューティ比を１：１に設定しておく必要がある。
【０１１４】
例えば、図１３（ａ）に示すように、入力電圧ＣＫに“Ｌｏｗ”レベルが１．０Ｖ、“Ｈｉｇｈ”レベルが１．４Ｖの振幅電圧のクロック信号が入力されると、出力電圧（基準電圧信号ＶＢ）は、１．２Ｖレベルの信号となる。
【０１１５】
上記コンパレータ回路２０２は、その反転入力（−）には、上記各入力端子ＣＫ，ＤＡＴＡ（Ｒ，Ｇ，Ｂ各６ビット）より入力された低振幅のクロック信号、表示データ信号が供給され、一方非反転入力（＋）にはクロック信号ＣＫをフィルタ回路２０１に通して得られた基準電圧信号ＶＢが共通に供給されている。なお、説明の便宜上、入力される信号として、クロック信号と、ＲＧＢの表示データ信号との４種類の信号について考える。このため、コンパレータ回路２０２におけるコンパレータ２０２ａは４個とする。以下の説明においても同様とする。
【０１１６】
上記コンパレータ２０２ａの具体的な構成は、例えば図１４に示すように、差動増幅器による比較回路２０２ｂと、出力インピーダンスが非常に小さいソースホロワ回路２０２ｃとで構成されている。
【０１１７】
すなわち、上記コンパレータ２０２ａは、上記クロック信号、表示データ信号に対して、比較、レベル変換を実行し、高振幅のデジタル信号（クロック信号、表示データ信号）として出力するようになっている。図１４において、ＣＫ’、ＤＡＴＡ（Ｒ’，Ｇ’，Ｂ’各６ビット）は、該高振幅のデジタル信号の出力端子であり、具体的には、ＣＫ’はクロック信号出力端子、ＤＡＴＡ（Ｒ’、Ｇ’、Ｂ’各６ビット）は表示データ信号出力端子である。
【０１１８】
なお、上記構成のコンパレータ２０２ａは、非反転入力および反転入力にＰｃｈ型のトランジスタが用いられたＰｃｈ型差動増幅器による比較回路２０２ｂとソースホロワ回路２０２ｃとで構成されているが、これに限定するものではなく、例えば図１５に示すように、Ｎｃｈ型差動増幅器による比較回路２０２ｂ’とソースホロワ回路２０２ｃ’とで構成してもよい。
【０１１９】
上記インターフェース回路２００の動作について、図１３（ａ）ないし（ｃ）を参照しながら説明すれば以下の通りである。
【０１２０】
すなわち、図１３（ｂ）に示すインターフェース回路２００の動作としては、各入力端子より入力されるクロック信号および表示データ信号の電圧レベルが基準電圧信号ＶＢのレベルよりも高いか低いかによって、前記コンパレータ２０２ａの電源電圧ＶＣＣを入力の振幅電圧より高く設定することでコンパレータ２０２ａの出力端子ＣＫ’、ＤＡＴＡ（Ｒ’、Ｇ’、Ｂ’各６ビット）へは、“Ｈｉｇｈ”レベルまたは“Ｌｏｗ”レベルとレベルシフトした電圧が増幅され、更にソースホロワ回路（図示せず）によって低インピーダンスとなった信号が出力される。
【０１２１】
例えば、図１３（ａ）に示すように、入力端子より入力されたクロック信号および表示データ信号の電圧が“Ｌｏｗ”レベルが１．０Ｖ、“Ｈｉｇｈ”レベルが１．４Ｖの振幅を持つ電圧が入力されると基準電圧信号ＶＢはローパスフィルタ２０１によって１．２Ｖの出力電圧に変換され、該出力電圧（基準電圧信号ＶＢ）１．２Ｖを基準として、前記入力端子より入力されるクロック信号および表示データ信号の電圧レベルとを前記コンパレータ２０２ａによって高いか低いかを比較させ、前記コンパレータ２０２ａの電源電圧ＶＣＣをソースドライバＬＳＩと同じ３Ｖに設定することで、図１３（ｃ）に示すように、前記コンパレータの出力端子ＣＫ’、ＤＡＴＡ（Ｒ’、Ｇ’、Ｂ’各６ビット）へは、“Ｌｏｗ”レベルが０Ｖ、“Ｈｉｇｈ”レベルが３Ｖの振幅電圧に増幅出力された信号が出力される。
【０１２２】
以上、インターフェース回路２００は、低振幅のクロック信号および表示データ信号に変換して、高振幅のクロック信号および表示データ信号に変換し、それぞれ、データ信号の入力によりシフトレジスタ回路７１及び入力ラッチ回路７２に供給する構成となっている。本構成により、前述したインターフェース回路１００を用いた場合と同様、ＴＦＴ−ＬＣＤモジュール１において、高周波で変化する入力信号を低振幅で入力させることが可能となり、その結果、ＥＭＩノイズを低減することができる。
【０１２３】
なお、コンパレータ２０２ａの段数が増えれば、それぞれのコンパレータ２０２ａの非反転入力（＋）に共通に供給される信号が、ローパスフィルタ２０１に近いコンパレータと遠いコンパレータとでは、その負荷が異なる。そこで、この負荷をなくすために、例えば、図１６に示すように、フィルタ回路２０１とコンパレータ回路２０２との間にボルテージホロワ回路を設けることが考えられる。
【０１２４】
また、本実施の形態では、従来の低振幅差動信号伝送方式に対してクロック信号ＣＫ及び表示データ信号ＤＡＴＡの入力端子数を半減させることができるものの、通常のコンパレータ回路に対し非常に高速な信号でも差動増幅器が追随するよう差動増幅器の定電流源に多くの電流を流すことで応答速度を上げてやる必要があり、その結果、消費電力がアップする。そこで、消費電力を削減するための構成について、以下の実施の形態２において説明する。
【０１２５】
〔実施の形態２〕
本発明の他の実施の形態について、図１７ないし図３９に基づいて説明すれば以下の通りである。なお、説明の便宜上、前記実施の形態１で用いた同一機能を有する部材には同一符号を付記し、その説明は省略する。
【０１２６】
本実施の形態に係るソースドライバは、基本的に前記実施の形態１で説明した図７と同じであるが、図１７に示すように、図７で示したインターフェース回路１００と若干構成の異なるインターフェース回路３００が用いられている点で異なる。
【０１２７】
上記インターフェース回路３００は、ローパスフィルタからなるフィルタ回路３０１と、コンパレータ回路３０２とで構成されており、上記コンパレータ回路３０２には外部からの制御信号ＰＳが入力されるようになっている。
【０１２８】
すなわち、図１７に示すインターフェース回路３００では、制御信号ＰＳがコンパレータ回路３０２に入力されることで、コンパレータ回路３０２が選択的に導通・遮断され、動作不要事における無駄な電力消費を防止できるようになっている。つまり、上記コンパレータ回路３０２は、パワーセーブ機能を有する回路構成となっている。なお、このパワーセーブ機能付のコンパレータ回路３０２の具体的な説明は、後述する。
【０１２９】
図１８は、パワーセーブ機能付のコンパレータ回路３０２を用いて構成したインターフェース回路３００の構成を示すブロック図を示している。
【０１３０】
図１８において、ＣＫ，Ａ，Ｂ，Ｃ、…、Ｎは、低振幅のデジタル信号の入力端子であり、具体的には、ＣＫはクロック信号入力端子、Ａ、…、Ｎはデータ信号入力端子である。
【０１３１】
また、コンパレータ回路３０２は、パワーセーブ機能付の複数のコンパレータ３０２ａ…を有している。そして、各コンパレータ３０２ａの非反転入力（＋）には、上記各入力端子ＣＫ、…、Ｎより入力された低振幅のクロック信号、データ信号が供給されており、反転入力（−）には、クロック信号をフィルタ回路３０１に通して得られる基準電圧信号ＶＢが共通に供給されている。さらに、各コンパレータ３０２ａ…には、パワーセーブ制御信号入力端子ＰＳからのパワーセーブ制御信号が供給されている。
【０１３２】
上記コンパレータ３０２ａは、低振幅のデータ信号の入力により、比較、レベル変換を実行し、高振幅のデジタル信号（クロック信号・データ信号）を出力するようになっている。
【０１３３】
図１８において、ＣＫ’、Ａ’、Ｂ’、Ｃ’、…、Ｎ’は、該高振幅のデジタル信号の出力端子であり、具体的には、ＣＫ’はクロック信号出力端子、Ａ’、…、Ｎ’はテータ信号出力端子である。
【０１３４】
ここで、上記コンパレータ回路３０２について具体的に説明する。なお、コンパレータ回路３０２を構成する複数のコンパレータ３０２ａは、いずれの構成も同じであるので、ここでは、ＣＫが入力されＣＫ’を出力するコンパレータ３０２ａについて説明する。
【０１３５】
上記コンパレータ３０２ａは、図１９に示すように、ＭＯＳトランジスタから成るスイッチング素子ＳＷを挿入し、該スイッチング素子ＳＷを、外部より入力される制御信号ＰＳにより、導通・遮断制御できる構成として、動作不要時に於ける無駄な電力消費を防止できる構成となっている。
【０１３６】
すなわち、上記構成のコンパレータ３０２ａは、制御信号入力端子ＰＳに、“Ｈｉｇｈ”レベルの制御信号が入力されると、スイッチング素子ＳＷが導通状態となり、コンパレータ３０２ａは所定の比較・レベル変換動作を実行する。一方、制御信号入力端子ＰＳに、“Ｌｏｗ”レベルの制御信号が入力されると、スイッチング素子ＳＷが遮断状態となり、コンパレータ３０２ａは動作停止状態となる。
【０１３７】
したがって、動作不要時には、上記制御信号入力端子ＰＳに、“Ｌｏｗ”レベルの制御信号を入力することにより、動作不要時に於ける無駄な電力消費を防止することが可能となる。
【０１３８】
以上、本発明に係るパワーセーブ機能付コンパレータを有するインターフェース回路を、その信号入力部（クロック信号、及び表示テータ信号の入力部）に付加した液晶駆動回路の場合、以下のような効果を奏する。なお、ここでは、６４階調表示を行う液晶駆動回路について述べる。
【０１３９】
上記パワーセーブ機能付コンパレータを有するインターフェース回路を備えた液晶駆動回路では、該インターフェース回路３００により、低振幅のクロック信号及び表示データ信号をレベル変換して、高振幅のクロック信号及び表示データ信号に変換し、それぞれ、シフトレジスタ回路７１及び入力ラッチ回路７２に供給する構成としている。本構成により、液晶駆動回路において、高周波で変化する入力信号を低振幅で入力させることが可能となり、その結果、ＥＭＩノイズを低減することができる。
【０１４０】
さらに、インターフェース回路３００に、パワーセーブ機能付のコンパレータ３０２ａが用いられているため、カスケード接続されている複数の液晶駆動回路のうち、データ入力動作を行っている液晶駆動回路のインターフェース回路３００にのみ、“Ｈｉｇｈ”レベルのパワーセーブ制御信号を供給し、それ以外の液晶駆動回路のインターフェース回路３００には、“Ｌｏｗ”レベルのパワーセーブ制御信号を供給する構成とすることにより、データ入力動作を行っている液晶駆動回路のインターフエース回路３００を構成するコンパレータ３０２ａのみ、動作状態とし、他の液晶駆動回路のインターフェース回路３００のコンパレータ３０２ａは、動作停止状態とすることができるため、無駄な電力消費を防止することができる。
【０１４１】
なお、本実施の形態では、パワーセーブ制御信号がインターフェース回路３００の外部で生成された場合について説明しているが、これに限定されるものではく、インターフェース回路内部に上記パワーセーブ制御信号を生成する手段を設けても良い。
【０１４２】
このようなソースドライバは、図２０において、図１７に示したソースドライバと同様に６４階調表示を行うブロック図を示し、シフトレジスタ回路７１、入力ラッチ回路７２、サンプリングメモリ回路７３、ホールドメモリ回路７４、基準電圧発生回路７５、ＤＡコンバータ回路７６、出力回路７７を有するのに加えて、クロック信号ＣＫおよび表示データ信号ＤＡＴＡ（Ｒ，Ｇ，Ｂ各６ビット）の入力部にインターフェース回路４００を設けた構成となっている。
【０１４３】
上記インターフェース回路４００は、例えば図２１（ｂ）に示すように、低振幅のデジタル信号の入力端子であるＣＫ、ＤＡＴＡ（Ｒ，Ｇ，Ｂ各６ビット）を有し、ローパスフィルタからなるフィルタ回路４０１、通常のコンパレータ４０２ａからなる第１コンパレータ回路４０２、パワーセーブ機能付の複数のコンパレータ４０３ａ…からなる第２コンパレータ回路４０３、およびパワーセーブ制御回路４０４からなっている。
【０１４４】
上記第１コンパレータ回路４０２を構成するコンパレータ４０２ａの反転入力（−）には、入力端子ＣＫから図２１（ａ）に示すような低振幅のクロック信号が供給される。
【０１４５】
上記第２コンパレータ回路４０３を構成するコンパレータ４０３ａの反転入力（−）には、入力端子ＤＡＴＡ（Ｒ，Ｇ，Ｂ各６ビット）より入力された表示データ信号が供給されている。
【０１４６】
そして、上記のコンパレータ４０２ａ・４０３ａの非反転入力（＋）には、入力端子ＣＫからのクロック信号をフィルタ回路４０１に通して得られた信号が共通に供給されている。
【０１４７】
さらに、パワーセーブ機能付きのコンパレータ４０３ａには、パワーセーブ制御回路４０４の出力端子ＰＳより出力されるパワーセーブ制御信号が供給されている。
【０１４８】
上記パワーセーブ制御回路４０４の入力端子ＳＰＩ、ＳＰＯには、スタートパルス信号、カスケード出力信号がそれぞれ供給されている。
【０１４９】
前記クロック信号、表示データ信号は上記コンパレータ４０２ａ，４０３ａにおいて比較、レベル変換が実行されて、高振幅のデジタル信号（クロック信号、表示データ信号）となって出力される。
【０１５０】
図２１（ｂ）において、ＣＫ’、ＤＡＴＡ（Ｒ９，Ｇ９，Ｂ’各６ビット）は、該高振幅のデジタル信号の出力端子であり、具体的には、ＣＫ’はクロック信号出力端子、ＤＡＴＡ（Ｒ’、Ｇ’、Ｂ’各６ビット）は表示データ信号出力端子である。
【０１５１】
例えば、図２１（ａ）に示すように、入力端子より入力されたクロック信号および表示データ信号の電圧が“Ｌｏｗ”レベルが１．０Ｖ、“Ｈｉｇｈ”レベルが１．４Ｖの振幅を持つ電圧が入力されると基準電圧信号ＶＢはフィルタ回路４０１のローパスフィルタによって１．２Ｖの出力電圧に変換され、該出力電圧（基準電圧信号ＶＢ）１．２Ｖを基準として、前記入力端子ＣＫ、ＤＡＴＡより入力されるクロック信号および表示データ信号の電圧レベルとを前記コンパレータ４０２ａ、４０３ａによって高いか低いかを比較させ、図２１（ｃ）に示すように、前記第１および第２コンパレータ回路４０２、４０３の電源電圧ＶＣＣをソースドライバＬＳＩチップと同じ３Ｖに設定することで、前記第１コンパレータ回路４０２の出力端子ＣＫ’、第２コンパレータ回路４０３の出力端子ＤＡＴＡ（Ｒ’、Ｇ’、Ｂ’各６ビット）から出力される信号は、“Ｌｏｗ”レベルが０Ｖ、“Ｈｉｇｈ”レベルが３Ｖの振幅電圧に増幅された信号となる。
【０１５２】
上記第１コンパレータ回路４０２および第２コンパレータ回路４０３の具体的な構成について、図２２を参照しながら以下に説明する。
【０１５３】
第１コンパレータ回路４０２は、コンパレータ４０２ａを有し、このコンパレータ４０２ａは、前述した図１４に示すコンパレータ２０２ａと同様に差動増幅器による比較回路４０２ｂと出力インピーダンスが非常に小さいソースホロワ回路４０２ｃとによって構成されている。
【０１５４】
また、第２コンパレータ回路４０３を構成する各コンパレータ４０３ａは、前述した図１４に示すコンパレータ２０２ａと同様に差動増幅器による比較回路４０３ｂと、出力インピーダンスが非常に小さいソースホロワ回路４０３ｃとで構成されている。
【０１５５】
上記比較回路４０３ｂは、電流経路にＭＯＳトランジスタからなるスイッチング素子ＳＷが挿入されており、該スイッチング素子ＳＷを、ＮＯＲゲートＲＳフリップフロップ（ラッチ回路）で構成されたパワーセーブ制御回路４０４の出力端子ＰＳより出力されるパワーセーブ制御信号により、導通・遮断できる構成となっている。
【０１５６】
また、上記スイッチング素子ＳＷ遮断時におけるソースホロワ回路４０３ｃの入力ゲートがフローティング状態になることを防止するためのＭＯＳトランジスタからなるスイッチング素子ＳＷ１を比較回路４０３ｂの出力とソースホロワ回路４０３ｃの入力とが接続された一端に挿入し、動作不要時に於ける無駄な消費電力を防止できるよう構成している。
【０１５７】
また、パワーセーブ制御回路４０４は、図２３に示すように、スタートパルス信号が供給される入力端子ＳＰＩとカスケード出力信号が供給される入力端子ＳＰＯが共に“Ｌｏｗ”レベルの状態から入力端子ＳＰＩに“Ｈｉｇｈ”レベルの信号が供給されると出力端子ＰＳには“Ｌｏｗ”レベルの制御信号が出力される。そして、入力端子ＳＰＩと入力端子ＳＰＯとに供給される信号が共に“Ｌｏｗ”レベルの状態から入力端子ＳＰＯに“Ｈｉｇｈ”レベルの信号が供給されると出力端子ＰＳには“Ｈｉｇｈ”レベルの制御信号が出力される。
【０１５８】
したがって、パワーセーブ制御回路４０４において、入力端子ＳＰＩと入力端子ＳＰＯとに供給される信号が共に“Ｌｏｗ”レベルの状態から入力端子ＳＰＩに“Ｈｉｇｈ”レベルの信号が供給される時点から入力端子ＳＰＯに“Ｈｉｇｈ”レベルの信号が供給されるまでが、ＤＡＴＡ動作期間となる。
【０１５９】
つまり、上記構成のパワーセーブ制御回路４０４の出力端子ＰＳから出力される制御信号によって、各比較回路４０３ｂのスイッチング素子ＳＷが導通状態、また、各ソースホロワ回路４０３ｃのスイッチング素子ＳＷ１は遮断状態となり、比較回路４０３ｂ並びにソースホロワ回路４０３ｃは所定の比較・レベル変換後、低インピーダンスの信号を出力する動作を実行する。尚、入力端子ＳＰＩに供給される信号が前記“Ｈｉｇｈ”レベルより“Ｌｏｗ”レベルに変化してもこの状態は保持される。
【０１６０】
次に、この状態において入力端子ＳＰＯに“Ｈｉｇｈ”レベルの信号が入力されると出力端子ＰＳには“Ｈｉｇｈ”レベルの制御信号が出力され、比較回路４０３ｂのスイッチング素子ＳＷが遮断状態、また、ソースホロワ回路４０３ｃのスイッチング素子ＳＷ１は導通状態となり、比較回路４０３ｂ並びにソースホロワ回路４０３ｃは動作停止状態となる。
【０１６１】
さらに、比較回路４０３ｂのスイッチング素子ＳＷ遮断時に伴ってソースホロワ回路４０３ｃの入力ゲートの浮きを防止するためにスイッチング素子ＳＷ１が導通状態となり、確実にソースホロワ回路４０３ｃが動作停止状態となるよう動作を行う。
【０１６２】
また、上記パワーセーブ制御回路４０４は、上述のように、ＮＯＲゲートＲＳフリップフロップからなっているが、これに限定するものではなく、例えば図２４に示すように、ＮＡＮＤゲートＲＳフリップフロップで構成されたパワーセーブ制御回路４０４’を用いてもよい。
【０１６３】
この場合、図２４に示すように入力端子ＳＰＩバーにはスタートパルス信号の反転信号が入力されると共に、入力端子ＳＰＯバーにはカスケード出力信号の反転信号が入力されるようになっている。
【０１６４】
したがって、上記パワーセーブ制御回路４０４’は、図２５に示すように、スタートパルス信号の反転信号が供給される入力端子ＳＰＩバーとカスケード出力の反転信号が供給される入力端子ＳＰＯバーが共に“Ｈｉｇｈ”レベルの状態から入力端子ＳＰＩバーに“Ｌｏｗ”レベルの信号が供給されると出力端子ＰＳには“Ｌｏｗ”レベルの制御信号が出力される。そして、入力端子ＳＰＩバーと入力端子ＳＰＯバーとに供給される信号が共に“Ｈｉｇｈ”レベルの状態から入力端子ＳＰＯバーに“Ｌｏｗ”レベルの信号が供給されると出力端子ＰＳには“Ｈｉｇｈ”レベルの制御信号が出力される。
【０１６５】
したがって、パワーセーブ制御回路４０４’において、入力端子ＳＰＩバーと入力端子ＳＰＯバーとに供給される信号が共に“Ｈｉｇｈ”レベルの状態から入力端子ＳＰＩバーに“Ｌｏｗ”レベルの信号が供給される時点から入力端子ＳＰＯバーに“Ｌｏｗ”レベルの信号が供給されるまでが、ＤＡＴＡ動作期間となる。
【０１６６】
図２４で示した第１コンパレータ回路４０２のコンパレータ４０２ａは、非反転入力および反転入力にＰｃｈ型のトランジスタが用いられたＰｃｈ型差動増幅器による比較回路４０２ｂとソースホロワ回路４０２ｃとで構成されている。また、第２コンパレータ回路４０３のコンパレータ４０３ａは、非反転入力および反転入力にＰｃｈ型のトランジスタが用いられたＰｃｈ型差動増幅器による比較回路４０３ｂとソースホロワ回路４０３ｃとで構成されている。しかしながら、上記差動増幅器の形式としてＰｃｈ型に限定されるものではなく、例えば図２６に示すように、Ｎｃｈ型差動増幅器による比較回路４０２ｂ’、４０３ｂ’とソースホロワ回路４０２ｃ’、４０３ｃ’とで構成してもよい。
【０１６７】
この場合、図２７に示す各出力端子から出力される信号のタイミングチャートにおいて、図２３のタイミングチャートと同様に、第２コンパレータ回路４０３における各コンパレータ４０３ａには、パワーセーブ制御回路４０４からの制御信号の反転信号を供給する必要がある。このため、図２６に示すように、パワーセーブ制御回路４０４の出力端子ＰＳの下流側にバッファ４０５を配設し、このバッファ４０５の出力端子ＰＳバーから制御信号の反転信号を出力するようにすればよい。
【０１６８】
また、パワーセーブ制御回路４０４の入力端子ＳＰＩ、ＳＰＯにそれぞれ反転信号を入力するようなインターフェース回路４００にしても良い（図２８）。この場合、パワーセーブ制御回路４０４は、図２９に示すようなタイミングで制御信号を出力するようになっている。
【０１６９】
以上、本実施の形態におけるソースドライバは、パワーセーブ機能付インターフェース回路を備えているため、カスケード接続されている複数のソースドライバのうちデータ入力動作を行っているインターフェース回路を構成するコンパレータのみ動作状態とし、他のソースドライバのインターフェース回路を構成するコンパレータは、動作停止状態とすることができるため、無駄な消費電力を防止することができる。
【０１７０】
本実施の形態にかかるソースドライバを液晶駆動回路に適用した場合、図３０に示すように、液晶パネル５０に４個のソースドライバ１〜４を装着した場合について、各信号のタイミングチャートを図３１に示す。
【０１７１】
すなわち、本実施の形態のソースドライバを用いた場合、図３１に示すように、ソースドライバ４個の内、１／４個のみソースドライバのインターフェース回路が動作状態となり、残り３／４個のソースドライバのインターフェース回路（表示データＤＡＴＡ：ＲＧＢ）は動作停止状態とすることができるため、無駄な消費電力を防止することができる。
【０１７２】
なお、上記の実施の形態１および２において、いずれのフィルタ回路も、ソースドライバＬＳＩチップ内部で入力端子ＣＫに接続された構成であったが、フィルタ回路を構成するローパスフィルタの抵抗素子Ｒと容量素子Ｃとの製造上によるバラツキを考慮し、図３２および図３３に示すように、フィルタ回路１０１’４０１’を外部に設け、外部で調整するようにしてもよい。
【０１７３】
図３２に示すソースドライバは、前記実施の形態１の図７に示すソースドライバＬＳＩチップに対応するものであって、パワーセーブ機能はついていないものを示しており、図３３に示すソースドライバは、前記実施の形態２の図２０に示すソースドライバＬＳＩチップに対応するものである。
【０１７４】
上記のように、フィルタ回路１０１’および４０１’をＬＳＩチップに外付けすることにより、微調整が容易になるのと、例えば、ローパスフィルタ１個を外部に設け、該ローパスフィルタで作成した基準電圧信号ＶＢを各々のソースドライバに共通に供給するよう構成することでローパスフィルタが１個ですむため、ソースドライバのチップ面積を縮小することが可能となるという効果を奏する。
【０１７５】
また、前記実施の形態１および２において、いずれもコンパレータを構成する比較回路、すなわち差動増幅器の差動入力をエンハンスメント型トランジスタで構成しているが、これに限定するものではなく、例えば上記差動入力をディプレッション型トランジスタで構成しても良い。この例を、図３４〜３９に示す。
【０１７６】
図３４は、前記実施の形態１の図１４に示すインターフェース回路２００に対応するインターフェース回路を示しており、差動入力のトランジスタ以外の構成は同じであるので、詳細な説明は省略する。なお、差動入力のトランジスタは、Ｐｃｈ型である。
【０１７７】
図３５は、前記実施の形態１の図１５に示すインターフェース回路２００に対応するインターフェース回路を示しており、差動入力のトランジスタ以外の構成は同じであるので、詳細な説明は省略する。なお、差動入力のトランジスタは、Ｎｃｈ型である。
【０１７８】
図３６および３７は、前記実施の形態２の図２２および２３に示すインターフェース回路４００に対応するインターフェース回路を示しており、差動入力のトランジスタ以外の構成は同じであるので、詳細な説明は省略する。
【０１７９】
図３８および３９は、前記実施の形態２の図２６および２７に示すインターフェース回路４００に対応するインターフェース回路を示しており、差動入力のトランジスタ以外の構成は同じであるので、詳細な説明は省略する。
【０１８０】
以上のように、差動増幅器である比較回路の差動入力に使用するトランジスタをディプレッション型とした場合、入力電圧の範囲を広げることができ、動作マージンの低下を防止することができる。
【０１８１】
つまり、エンハンスメント型のトランジスタを差動入力に使用した場合、該トランジスタが有するＶｔｈによって遮断されるので入力電圧の範囲が制御され、その結果、動作マージンが低下する。
【０１８２】
しかしながら、エンハンスメント型でかつＰｃｈ型のトランジスタを差動入力に使用した場合、差動入力トランジスタの一方に供給されるクロックパルス信号“Ｈｉｇｈ”側が差動入力が持つＶｔｈによって遮断されても、他方の基準電圧ＶＢをそれ以下の電圧に調整できれば動作可能となる。
【０１８３】
このため、図３２および図３３に示すように、ローパスフィルタからなるフィルタ回路を外付けにした場合、外部から上記の基準電圧ＶＢの調整が容易であるので、上記の差動入力トランジスタにエンハスメント型を用いて動作マージンの低下を防止することができる。
【０１８４】
ところが、フィルタ回路をソースドライバＬＳＩチップに内蔵した場合、基準電圧ＶＢの調整が困難となり、動作マージンの低下を招く。
【０１８５】
そこで、差動入力をディプレッション型のトランジスタによって構成することにより、Ｖｔｈおよび基準電圧ＶＢに影響されることがなくなるので、入力電圧の範囲を広げることが可能となり、結果として、差動増幅器である比較回路の動作マージンを広げることが可能となる。
【０１８６】
【発明の効果】
請求項１の発明のインターフェース回路は、以上のように、複数のコンパレータを有し、これら各コンパレータによって、入力された低振幅のデジタル信号に対して、レベル変換を実行し、上記入力されたデジタル信号よりも高振幅のデジタル信号を出力するインターフェース回路において、上記各コンパレータの非反転入力には、低振幅のデジタル信号がそれぞれ供給される一方、各反転入力には、上記非反転入力に供給されるデジタル信号のうち所定のデジタル信号をローパスフィルタに通すことによって得られる基準電圧信号が共通に供給される構成である。
【０１８７】
それゆえ、各コンパレータの反転入力には、ローパスフィルタにて生成された信号が共通に供給されることから、それぞれのコンパレータの非反転入力のみ外部からのデジタル信号を供給すればよいので、インターフェース回路における入力端子数を減らすことができる。
【０１８８】
これにより、入力端子数が増大することにより生じる各種問題を解決することができる。すなわち、例えば、このインターフェース回路を液晶駆動回路に用いた場合、液晶駆動回路を構成するＬＳＩチップ面積の増大とこれに伴うコストアップ、ＬＳＩチップの歩留りの低下、入力端子増加に伴う信頼性の低下、ＴＣＰ外形サイズの大型化とそれに伴うコストアップ、ＴＣＰアセンブリ工程による歩留りの低下、ＴＦＴ−ＬＣＤモジュールの入力配線基板の大型化とこれに伴う額縁の大型化等の問題点を解消することができる。
【０１８９】
しかも、上記構成のインターフェース回路を液晶駆動回路に用いた場合、入力端子数の抑制を図りつつ、液晶駆動回路外部のクロック系並びに表示データ系のデジタル信号を低振幅化することによって、該クロック系並びに表示データ系のデジタル系信号で駆動される諭理回路部の充放電電流によって発生する電源系高周波成分を抑制することができるため、液晶駆動回路外部の周辺回路（機器）が放射する高周波成分を押さえることができるという効果を奏する。
【０１９０】
請求項２の発明のインターフェース回路は、以上のように、請求項１の構成に加えて、コンパレータ内部の電流経路に、外部より供給される制御信号によって導通・遮断が制御されるスイッチング素子が設けられている構成である。
【０１９１】
それゆえ、請求項１の構成による効果に加えて、コンパレータ内部の電流経路に外部より供給される制御信号によって導通・遮断が制御されるスイッチング素子が設けられていることで、上記制御信号によってスイッチング素子を選択的に導通・遮断することができる。すなわち、動作の必要のないスイッチング素子を遮断することができるので、インターフェース回路のパワーセーブを行うことができるという効果を奏する。
【０１９２】
また、請求項３の発明のインターフェース回路は、以上のように、外部より供給されるスタートパルス信号とカスケード出力信号とによって、上記スイッチング素子の導通・遮断を制御する制御信号を生成する制御信号生成回路がインターフェース回路に設けられた構成である。
【０１９３】
これにより、複数の液晶駆動回路素子からなる液晶駆動回路において、上述のようなパワーセーブ機能付のインターフェース回路を用いること、すなわち、液晶駆動回路素子であるソースドライバの入力部にパワーセーブ機能によるインターフェース回路を設けることによって、カスケード接続されている複数のソースドライバのうち、動作を必要とするソースドライバのコンパレータ回路のみ動作状態とし、他の、ソースドライバのインターフェース回路に設けられた多ｂｉｔの表示データ用コンパレータ回路を動作停止状態とすることができるため、無駄な消費電力を防止することができるという効果を奏する。
【０１９４】
上記制御信号生成回路の具体例として、請求項４の発明のインターフェース回路がある。すなわち、請求項４の発明のインターフェース回路は、請求項３の構成に加えて、ＲＳフリップフロップで構成されている。
【０１９５】
また、上記コンパレータの具体例として、請求項５の発明のインターフェース回路がある。すなわち、請求項５の発明のインターフェース回路は、請求項１ないし４の何れかの構成に加えて、コンパレータは、比較回路部とソースホロワ回路とで構成され、上記比較回路部の電流経路に、ＭＯＳトランジスタからなるスイッチング素子が設けられると共に、上記ソースホロワ回路に、該ソースホロワ回路の入力ゲートがフローティング状態になることを防止するためのＭＯＳトランジスタからなるスイッチング素子が設けられ、上記各スイッチング素子は、外部から供給される制御信号により導通・遮断が制御される構成である。
【０１９６】
請求項６の発明のインターフェース回路は、以上のように、請求項１ないし５の何れかの構成に加えて、ローパスフィルタの出力端子とコンパレータの反転入力端子との間に、ボルテージホロワ回路が設けられている構成である。
【０１９７】
それゆえ、請求項１ないし５の何れかの構成による効果に加えて、ローパスフィルタの出力端子とコンパレータの反転入力端子との間に、ボルテージホロワ回路が設けられていることで、コンパレータの段数が増えた場合のコンパレータ間の負荷の差をなくすことができるという効果を奏する。
【０１９８】
請求項７の発明の液晶駆動回路は、以上のように、クロック信号および表示データ信号等のデジタル信号が入力される入力端子と、上記入力端子より入力されたデジタル信号に基づいて液晶表示装置を駆動するための駆動信号を生成する駆動信号生成部とを少なくとも備えた液晶駆動回路素子を複数有し、上記液晶駆動回路素子の上記入力端子と駆動信号生成部との間に、請求項１ないし６の何れかに記載のインターフェース回路が設けられている構成である。
【０１９９】
それゆえ、液晶駆動回路素子の上記入力端子と駆動信号生成部との間に、請求項１ないし６の何れかに記載のインターフェース回路が設けられていることで、低振幅のデジタル信号（クロック信号、表示データ信号）の形で信号伝送を行い、液晶駆動回路の入力部に於いて、該インターフェース回路により、コンパレータを用いて、高振幅のデジタル信号（クロック信号、表示データ信号）に変換して、次段回路に供給することができる。
【０２００】
これにより、液晶表示装置を高速で駆動させる場合に問題となっているＥＭＩノイズ、すなわち液晶駆動回路の外部におけるＥＭＩノイズの低減化を図ることができるという効果を奏する。
【０２０１】
請求項８の発明の液晶駆動回路は、以上のように、請求項７の構成に加えて、インターフェース回路に設けられたローパスフィルタを、上記液晶駆動回路素子の外部に設けた構成である。
【０２０２】
それゆえ、請求項７の構成による効果に加えて、ローパスフィルタを、液晶駆動回路素子の外部に設けたことにより、ローパスフィルタで生成される基準電圧信号の微調整を行うことができる。
【０２０３】
これにより、ローパスフィルタを構成する抵抗素子や容量素子の製造上によるバラツキを考慮して、ローパスフィルタを設計することができる。
【０２０４】
さらに、ローパスフィルタの微調整を容易にできることから、基準電圧信号を、コンパレータを構成するトランジスタのＶｔｈの値に応じて容易に対応させることができるという効果を奏する。
【０２０５】
請求項９の発明の液晶駆動回路は、以上のように、請求項８の構成に加えて、１つのローパスフィルタが該液晶駆動回路素子の外部に設けられ、該ローパスフィルタで作成される基準電圧信号が各液晶駆動回路素子に共通に供給されるように構成されている。
【０２０６】
それゆえ、請求項８の構成による効果に加えて、１つのローパスフィルタが該液晶駆動回路素子の外部に設けられ、該ローパスフィルタで作成される基準電圧信号が各液晶駆動回路素子に共通に供給されるように構成されたことで、ローパスフィルタが１個ですむため、液晶駆動回路素子の回路基板面積、例えばソースドライバのチップ面積を縮小することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施の形態にかかるインターフェース回路の概略ブロック図である。
【図２】図１に示すインターフェース回路を搭載した液晶駆動回路を備えたＴＦＴ−ＬＣＤモジュールの概略ブロック図である。
【図３】図２に示すＴＦＴ−ＬＣＤモジュールに備えられた液晶パネルの等価回路図である。
【図４】図２に示すＴＦＴ−ＬＣＤモジュールに備えられた液晶パネルの画像表示動作の説明図である。
【図５】図２に示すＴＦＴ−ＬＣＤモジュールに備えられたゲートドライバＬＳＩチップの回路ブロック図である。
【図６】図５に示すゲートドライバＬＳＩチップにおけるタイミングチャートである。
【図７】図２に示すＴＦＴ−ＬＣＤモジュールに備えられたソースドライバＬＳＩチップの回路ブロック図である。
【図８】図２に示すＴＦＴ−ＬＣＤモジュールに備えられた液晶パネルに４個のソースドライバが接続された状態を示す説明図である。
【図９】図８に示す液晶パネルに接続された６４階調のソースドライバのタイミングチャートである。
【図１０】図１に示すインターフェース回路に備えられたローパスフィルタの回路図である。
【図１１】図１に示すインターフェース回路に備えられたコンパレータの回路図である。
【図１２】図１に示すインターフェース回路における入力ＣＫと出力ＣＫ’との関係を示す波形図である。
【図１３】本発明の一実施の形態にかかる他のインターフェース回路を示し、（ａ）は入力信号の波形図、（ｂ）は概略ブロック図、（ｃ）は出力信号の波形図である。
【図１４】図１３（ｂ）に示すインターフェース回路に備えられたコンパレータの回路図である。
【図１５】図１３（ｂ）に示すインターフェース回路に備えられた他のコンパレータの回路図である。
【図１６】図１３（ｂ）に示すインターフェース回路の他の概略ブロック図である。
【図１７】本発明の他の実施の形態にかかるソースドライバＬＳＩチップの回路ブロック図である。
【図１８】図１７に示すソースドライバＬＳＩチップを備えたインターフェース回路の概略ブロック図である。
【図１９】図１７に示すソースドライバＬＳＩチップに備えられたパワーセーブ機能付のコンパレータの回路図である。
【図２０】本発明の他の実施の形態に係る他のソースドライバＬＳＩチップの回路ブロック図である。
【図２１】図２０に示すソースドライバＬＳＩチップに備えられたインターフェース回路を示し、（ａ）は入力信号の波形図、（ｂ）は概略ブロック図、（ｃ）は出力信号の波形図である。
【図２２】図２１（ｂ）に示すインターフェース回路に備えられたコンパレータの回路図である。
【図２３】図２２に示すコンパレータの制御信号の波形図である。
【図２４】図２１（ｂ）に示すインターフェース回路に備えられた他のコンパレータの回路図である。
【図２５】図２４に示すコンパレータの制御信号の波形図である。
【図２６】図２１（ｂ）に示すインターフェース回路に備えられた他のコンパレータの回路図である。
【図２７】図２６に示すコンパレータの制御信号の波形図である。
【図２８】図２１（ｂ）に示すインターフェース回路に備えられた他のコンパレータの回路図である。
【図２９】図２８に示すコンパレータの制御信号の波形図である。
【図３０】図２に示すＴＦＴ−ＬＣＤモジュールに備えられた液晶パネルに４個のソースドライバが接続された状態を示す説明図である。
【図３１】図３０に示す液晶パネルに接続された６４階調のソースドライバのタイミングチャートである。
【図３２】本発明に係る他のソースドライバＬＳＩチップの回路ブロック図である。
【図３３】本発明に係るさらに他のソースドライバＬＳＩチップの回路ブロック図である。
【図３４】本発明に係る他のインターフェース回路の回路図である。
【図３５】本発明に係るさらに他のインターフェース回路の回路図である。
【図３６】本発明に係る他のコンパレータの回路図である。
【図３７】図３６に示すコンパレータの制御信号の波形図である。
【図３８】本発明に係るさらに他のコンパレータの回路図である。
【図３９】図３８に示すコンパレータの制御信号の波形図である。
【図４０】従来のＴＦＴ−ＬＣＤモジュールの概略ブロック図である。
【図４１】図４０に示すＴＦＴ−ＬＣＤモジュールに備えられた液晶パネルの等価回路図である。
【図４２】図４０に示すＴＦＴ−ＬＣＤモジュールに備えられた液晶パネルの画像表示動作の説明図である。
【図４３】図４０に示すＴＦＴ−ＬＣＤモジュールに備えられたゲートドライバＬＳＩチップの回路ブロック図である。
【図４４】図４３に示すゲートドライバＬＳＩチップにおけるタイミングチャートである。
【図４５】図４０に示すＴＦＴ−ＬＣＤモジュールに備えられたソースドライバＬＳＩチップの回路ブロック図である。
【図４６】図４０に示すＴＦＴ−ＬＣＤモジュールに備えられた液晶パネルに４個のソースドライバが接続された状態を示す説明図である。
【図４７】図４６に示す液晶パネルに接続された６４階調のソースドライバのタイミングチャートである。
【図４８】従来の他のＴＦＴ−ＬＣＤモジュールの概略ブロック図である。
【図４９】図４８に示すＴＦＴ−ＬＣＤモジュールに備えられたソースドライバＬＳＩチップの回路ブロック図である。
【図５０】図４９に示すソースドライバＬＳＩチップに備えられたインターフェース回路を示し、（ａ）は入力信号の波形図、（ｂ）は概略ブロック図、（ｃ）は出力信号の波形図である。
【図５１】図５０（ｂ）に示すインターフェース回路に備えられたコンパレータの回路図である。
【図５２】図５０（ｂ）に示すインターフェース回路に備えられたコンパレータの回路図である。
【符号の説明】
１００ インターフェース回路
１０１ フィルタ回路
１０２ コンパレータ回路
１０２ａ コンパレータ
２００ インターフェース回路
２０１ フィルタ回路
２０２ コンパレータ回路
２０２ａ コンパレータ
２０２ｂ 比較回路（比較回路部）
２０２ｃ ソースホロワ回路
３００ インターフェース回路
３０１ フィルタ回路
３０２ コンパレータ回路
３０２ａ コンパレータ
４００ インターフェース回路
４０１ フィルタ回路
４０２ 第１コンパレータ回路
４０２ａ コンパレータ
４０２ｂ 比較回路（比較回路部）
４０２ｃ ソースホロワ回路
４０３ 第２コンパレータ回路
４０３ａ コンパレータ
４０４ パワーセーブ制御回路（制御信号生成回路）
ＳＷ スイッチング素子
ＳＷ１ スイッチング素子
ＶＢ 基準電圧信号

Claims (10)

1. 複数のコンパレータを有し、これら各コンパレータによって、入力された低振幅のデジタル信号に対して、レベル変換を実行し、上記入力されたデジタル信号よりも高振幅のデジタル信号を出力するインターフェース回路において、
   上記各コンパレータの非反転入力には、低振幅のデジタル信号がそれぞれ供給される一方、各反転入力には、クロック信号をローパスフィルタに通すことによって得られる基準電圧信号が共通に供給されることを特徴とするインターフェース回路。
2. 上記コンパレータ内部の電流経路に、外部より供給される制御信号によって導通・遮断が制御されるスイッチング素子が設けられていることを特徴とする請求項１記載のインターフェース回路。
3. 外部より供給されるスタートパルス信号とカスケード出力信号とによって、上記スイッチング素子の導通・遮断を制御する制御信号を生成する制御信号生成回路が設けられている請求項２記載のインターフェース回路。
4. 上記制御信号生成回路は、ＲＳフリップフロップで構成されていることを特徴とする請求項３記載のインターフェース回路。
5. 上記コンパレータは、比較回路部とソースホロワ回路とで構成され、
   上記比較回路部の電流経路に、ＭＯＳトランジスタからなるスイッチング素子が設けられると共に、上記ソースホロワ回路に、該ソースホロワ回路の入力ゲートがフローティング状態になることを防止するためのＭＯＳトランジスタからなるスイッチング素子が設けられ、
   上記各スイッチング素子は、外部から供給される制御信号により導通・遮断が制御されることを特徴とする請求項１ないし４の何れかに記載のインターフェース回路。
6. 上記ローパスフィルタの出力端子とコンパレータの反転入力端子との間に、ボルテージホロア回路が設けられていることを特徴とする請求項１ないし５の何れかに記載のインターフェース回路。
7. 複数のコンパレータを有し、これら各コンパレータによって、入力された低振幅のデジタル信号に対して、レベル変換を実行し、上記入力されたデジタル信号よりも高振幅のデジタル信号を出力するインターフェース回路において、
   上記各コンパレータの反転入力には、低振幅のデジタル信号がそれぞれ供給される一方、各非反転入力には、クロック信号をローパスフィルタに通すことによって得られる基準電圧信号が共通に供給されることを特徴とするインターフェース回路。
8. クロック信号および表示データ信号等のデジタル信号が入力される入力端子と、
   上記入力端子より入力されたデジタル信号に基づいて液晶表示装置を駆動するための駆動信号を生成する駆動信号生成部とを少なくとも備えた液晶駆動回路素子を複数有し、
   上記液晶駆動回路素子の上記入力端子と駆動信号生成部との間に、請求項１ないし７の何れかに記載のインターフェース回路が設けられていることを特徴とする液晶駆動回路。
9. 上記インターフェース回路に設けられたローパスフィルタを、上記液晶駆動回路素子の外部に設けたことを特徴とする請求項８記載の液晶駆動回路。
10. １つのローパスフィルタのみが上記液晶駆動回路素子の外部に設けられ、該ローパスフィルタで作成される基準電圧信号が各液晶駆動回路素子に共通に供給されるように構成さ れたことを特徴とする請求項９記載の液晶駆動回路。

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