JP3553292B2 - サーマルアスペリティ除去方法及び磁気ディスク装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はサーマルアスペリティ検出方法及び除去方法、磁気ディスク装置並びにそのリトライ方法に関し、特に磁気ディスク装置においてサーマルアスペリティを検出する方法及び除去する方法、サーマルアスペリティを検出したり除去する手段を有する磁気ディスク装置、並びに磁気ディスク装置においてサーマルアスペリティを検出してリトライを行うリトライ方法に関する。
【０００２】
近年、磁気抵抗素子（ＭＲ素子）を用いた磁気抵抗効果型ヘッド（ＭＲヘッド）を用いた磁気ディスク装置が提案されている。又、高密度化に伴って、ＭＲヘッドの磁気ディスクからの浮上量が少なくなってきている。このため、ＭＲヘッドが磁気ディスク上に不可避的に存在する欠陥である突起物に衝突して、その際に生じる摩擦熱によってＭＲヘッドにより磁気ディスクから再生される信号波形が変動する現象、即ち、サーマルアスペリティが問題となっている。
【０００３】
【従来の技術】
磁気ディスク装置の記憶容量は、最近増大する傾向にあるが、記憶容量の増加は主に磁気ディスクの記録密度の増加によるものである。磁気ディスクの記録密度を増加させるには、磁気ディスクの半径方向のデータトラックの本数を増加させる方法と、磁気ディスクの円周方向の記録密度を増加させる方法とがある。
【０００４】
ＭＲヘッドは、後者の、磁気ディスクの円周方向の記録密度を増加させるのに適している。又、記録密度を更に増加させるために、ＭＲヘッドの磁気ディスク表面からの浮上量を少なくして、ＭＲヘッドの出力のＳ／Ｎ比を大きくすることが行われている。
【０００５】
ＭＲ素子は、外部からの磁場変動に応じて電気抵抗が変化する特性を有する。このため、ＭＲヘッドは、このＭＲ素子の特性を利用してＭＲ素子に一定電流を流すことにより、磁気ディスク上の磁化を電圧信号として取り出す。又、ＭＲヘッドは、インダクティブヘッドと異なり、磁気ディスクが低速回転している間でも容易に信号を取り出すことが可能であり、磁気ディスク装置を大容量化及び小型化するのに適している。
【０００６】
ところが、磁気ディスク上に高密度記録を行うためにＭＲヘッドの磁気ディスク表面からの浮上量を少なくすると、ＭＲヘッドが磁気ディスク上に不可避的に存在する欠陥、即ち、突起物に衝突する。このような衝突が生じると、衝突による摩擦熱によってＭＲ素子の熱抵抗が変化、即ち、増加してしまう。ＭＲ素子の熱抵抗が増加すると、ＭＲヘッドにより磁気ディスクから再生される信号波形が変動する現象、即ち、サーマルアスペリティが発生してしまう。具体的には、サーマルアスペリティが発生すると、磁気ディスクから再生される信号波形の直流成分に急激な変化が生じるので、磁気ディスク上に記録されたデータを正しく再生することができなくなる。
【０００７】
従来、上記サーマルアスペリティに対しては、サーマルアスペリティを検出し、データ読み取り部のアナログ／デジタル変換器の入力ダイナミックレンジを拡大し、データ読み取り部の自動利得制御（ＡＧＣ）ループ及び位相ロックループ（ＰＬＬ）の動作をホールドし、データ読み取り部の入力の交流結合（ＡＣカップリング）のカットオフ周波数を上げる等といった対策が取られている。このような対策は、例えば特開平６−２８７８５号公報にて提案されている。
【０００８】
【発明が解決しようとする課題】
しかし、サーマルアスペリティに対する従来の対策では、磁気ディスクから再生される信号波形の直流（ＤＣ）成分の急激な変化を完全に除去することはできないという問題があった。又、サーマルアスペリティの検出後にリードのリトライを行う際、ＡＧＣループ及びＰＬＬの動作をホールドし、アナログ／デジタル変換器の入力ダイナミックレンジを拡大し、データ読み取り部の入力のＡＣカップリングのカットオフ周波数を上げるといった３つの操作を行う必要があり、煩雑な制御が必要となるという問題もあった。
【０００９】
ところが、ＡＧＣループ及びＰＬＬの動作をホールドすると、ホールド期間中はデータへの追従が行われず、信号レベルの目標値とのずれ及びサンプリングの位相にずれが生じてデータエラーの原因となるため、ホールド時間は極力短くする必要があった。又、アナログ／デジタル変換器の入力ダイナミックレンジを拡大すると、分解能が低下するという問題もあった。更に、データ読み取り部の入力のＡＣカップリングのカットオフ周波数を上げる際の切り替え等に使用されるアナログ回路は、一般的にノイズに弱いため、ノイズ対策が必要になるという問題もあった。
【００１０】
そこで、本発明は、確実にサーマルアスペリティを検出して除去することのできるサーマルアスペリティ検出方法及び除去方法、磁気ディスク装置並びにそのリトライ方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記の課題は、請求項１記載の、磁気記録媒体から再生されたアナログ信号をアナログ／デジタル変換器を用いてデジタル信号に変換する変換ステップと、該デジタル信号に基づいてサーマルアスペリティを検出する検出ステップと、該検出ステップにより検出されたサーマルアスペリティの有無を示す情報を外部から参照可能なレジスタにセットするセットステップと、該検出ステップにより前記サーマルアスペリティが検出されたことを、ファームウェアにより前記レジスタを参照することにより自動的に認識して管理するステップと、該アナログ信号に含まれるサーマルアスペリティによる直流成分を、該変換ステップの後にディジタルフィルタを用いて除去する除去ステップと、該ディジタルフィルタにより検出した該直流成分に基づいて、該アナログ／デジタル変換器に対して負帰還を行い該アナログ／デジタル変換器の入力から該直流成分に対応する信号を減算してオフセット補正を行う補正ステップを含み、該除去ステップは、前記レジスタにセットされている情報に基づいて、該検出ステップが前記サーマルアスペリティを検出した場合にのみ前記直流成分を除去するサーマルアスペリティ除去方法によって達成できる。
【００１４】
上記の課題は、請求項２記載の、磁気ディスクから再生されたアナログ信号をデジタル信号に変換するアナログ／デジタル変換手段と、該デジタル信号に基づいてサーマルアスペリティを検出する第１の検出手段と、該第１の検出手段により検出されたサーマルアスペリティの有無を示す情報を外部から参照可能にセットされるレジスタと、該アナログ信号に含まれるサーマルアスペリティによる直流成分を、該アナログ／デジタル変換手段の出力から除去するディジタルフィルタと、該ディジタルフィルタにより検出した前記直流成分に基づいて、該アナログ／デジタル変換手段に対して負帰還を行い該アナログ／デジタル変換手段の入力から該直流成分に対応する信号を減算してオフセット補正を行う補正手段とを備え、前記デジタルフィルタは、該レジスタにセットされている情報に基づいて、該第１の検出手段が該サーマルアスペリティを検出した場合にのみ前記直流成分を除去する磁気ディスク装置によっても達成できる。
【００１５】
請求項３記載の発明では、請求項２において、ｎを整数とすると、前記デジタルフィルタは、前記デジタル信号を入力されるｎ段のシフトレジスタと、該シフトレジスタと該デジタル信号との差分を求める減算手段と、該減算手段より出力される差分を積算するアキュムレータと、該アキュムレータからの積算結果をｎで除算して該デジタルフィルタの出力を生成する１／ｎ除算手段とを有する。
【００１６】
請求項４記載の発明では、請求項３において、前記シフトレジスタの段数ｎ及び前記除算手段の除算値１／ｎを可変設定する手段を更に備える。
【００１７】
請求項５記載の発明では、請求項２〜４のいずれかにおいて、前記デジタルフィルタの出力に基づいて自動利得制御を行う自動利得制御ループと、前記デジタルフィルタの出力に基づいて位相ロック制御を行う位相ロックループと、前記デジタルフィルタの出力に基づいてイコライジング処理を行うデジタルイコライザと、該自動利得制御ループと、該位相ロックループと、該デジタルイコライザとの出力に基づいて、前記デジタル信号をデコードするデコード手段とを更に備える。
【００１８】
請求項６記載の発明では、請求項５において、前記デジタルフィルタは、少なくとも一部が前記デジタルイコライザと兼用されるシフトレジスタを有する。
【００１９】
請求項７記載の発明では、請求項２〜６のいずれかにおいて、前記デジタル信号に基づいてデータエラーを検出する第２の検出手段を更に備え、前記デジタルフィルタは、該第２の検出手段がデータエラーを検出し、且つ、前記第１の検出手段が前記サーマルアスペリティを検出した場合にのみ前記直流成分を除去する。
【００２０】
請求項８記載の発明では、請求項７において、前記第２の検出手段がデータエラーを検出すると、前記第１の検出手段がサーマルアスペリティを検出したか否かに基づいてリードのリトライ処理を行うリトライ手段を更に備える。
【００２１】
請求項１記載の発明によれば、確実にサーマルアスペリティを検出することができる。
【００２２】
請求項１及び２記載の発明によれば、確実にサーマルアスペリティを検出して除去することができ、デジタル処理を行うために、ノイズによる悪影響を低減可能である。又、オフセット補正を行うことにより、アナログ／デジタル変換器又は変換手段の入力ダイナミックレンジ内に入るデータが増えるため、生成できるデータ範囲が広くなる。更に、アナログ／デジタル変換器又は変換手段の入力ダイナミックレンジを拡大する必要がないので、分解能の劣化を防ぐことができる。
【００２３】
請求項３、４及び６記載の発明によれば、比較的簡単な回路でサーマルアスペリティを除去することができる。
【００２４】
請求項５記載の発明によれば、自動利得制御ループ及び位相ロックループの動作をホールドする時間を大幅に減少させることができるので、再生データの信頼性を向上させることが可能である。
請求項７及び８記載の発明によれば、サーマルアスペリティの除去とリトライ処理とを両立することができる。
【００２５】
従って、本発明によれば、確実にサーマルアスペリティを検出して除去することができる。
【００２６】
【発明の実施の形態】
本発明になるサーマルアスペリティ検出方法は、磁気記録媒体から再生されたアナログ信号をアナログ／デジタル変換器を用いてデジタル信号に変換し、デジタル信号に基づいてサーマルアスペリティを検出し、前記サーマルアスペリティが検出されたことをファームウェアにより自動的に認識して管理する。
【００２７】
本発明になるサーマルアスペリティ除去方法は、磁気記録媒体から再生されたアナログ信号をアナログ／デジタル変換器を用いてデジタル信号に変換し、アナログ信号に含まれるサーマルアスペリティによる直流成分を前記、該変換後にディジタルフィルタを用いて除去する。
【００２８】
又、本発明になる磁気ディスク装置は、磁気ディスクから再生されたアナログ信号をデジタル信号に変換するアナログ／デジタル変換手段と、アナログ信号に含まれるサーマルアスペリティによる直流成分をアナログ／デジタル変換手段の出力から除去するディジタルフィルタとを含むように構成する。
【００２９】
更に、本発明になるリトライ方法は、磁気記録媒体から再生されたアナログ信号をデジタル信号に変換するアナログ／デジタル変換手段と、アナログ信号に含まれるサーマルアスペリティによる直流成分をアナログ／デジタル変換手段の出力から除去するディジタルフィルタとを有する装置において、前記デジタル信号に基づいてデータエラーを検出し、前記デジタル信号に基づいて前記サーマルアスペリティを検出し、前記データエラーが検出されるとサーマルアスペリティが検出されたか否かに基づいてリードのリトライ処理を行う。
【００３０】
従って、本発明によれば、確実にサーマルアスペリティを検出して除去することができる。
【００３１】
【実施例】
本発明になる磁気ディスク装置の一実施例を説明する。磁気ディスク装置の本実施例では、本発明になるサーマルアスペリティ検出方法、本発明になるサーマルアスペリティ除去方法及びリトライ方法の各実施例を採用する。
【００３２】
図１は、磁気ディスク装置の本実施例の概略構成を示す図である。同図中、磁気ディスク装置は、大略図示の如く接続されたディスク機構部３０、前置増幅回路３１、ホストマイクロプロセッサ（ＭＰＵ）３２、読み出し／書き込み制御部３３、インタフェース回路３４、変復調回路３５及び駆動回路３６からなる。ディスク機構部３０は、大略スピンドルモータ（図示せず）により回転されるスピンドル１１に固定された複数の磁気ディスク（本実施例では、説明の便宜上３つの磁気ディスク）１と、ヘッドアクチュエータ２０に指示されたヘッド２と、ボイスコイルモータ（ＶＣＭ）を含むキャリッジ部２２とからなる。
【００３３】
図１に示す磁気ディスク装置自体の基本構成は周知であるため、各部の内部構成の図示及びその説明は本明細書では省略する。
複数の磁気ディスク１のうち、例えば１つの磁気ディスク１の１つの表面１０にサーボ情報が記録され、他の磁気ディスク１の表面１０にはデータが記録される。
【００３４】
ホストＭＰＵ３２は、磁気ディスク装置内の各部を制御すると共に、上位装置（図示せず）との間のコマンドやデータの制御等を行う。読み出し／書き込み制御部３３は、ホストＭＰＵ３２からの指示に基づいて前置増幅回路３１を介してディスク機構部３０に対するデータの読み出し／書き込み（リード／ライト）制御等を行う。読み出し／書き込み制御部３３の出力する再生信号は、変復調回路３５及びインタフェース回路３４を介してホストＭＰＵ３２に供給される。
【００３５】
駆動回路３６は、ホストＭＰＵ３２からのシーク命令を受けてキャリッジ部２２を駆動制御し、ディスク機構部３０内のヘッド２の位置決め制御等を行う。
図２は、磁気ディスク装置の本実施例の要部を示すブロック図である。同図は、図１における前置増幅回路３１と、読み出し／書き込み制御部３３と、変復調回路３５とからなる回路部分中、本発明に直接関係のある再生系のみを示す。尚、この再生系は、パーシャルレスポンス最尤（ＰＲＭＬ）方式を採用する。
【００３６】
再生系は、大略図２に示す如く接続された電圧制御増幅器４１、アナログフィルタ４２、アナログ／デジタル（Ａ／Ｄ）変換器４３、デジタルハイパスフィルタ４４、オフセット補正回路４５、タイミング制御回路４６、デジタルイコライザ４７、ゲイン制御回路４８、電圧制御発振器４９、最尤復号（ビタビ復号）回路５１、９／８デコーダ５２、サーマルアスペリティ（ＴＡ）検出回路５５、ＴＡ検出ビットレジスタ５６、段数設定レジスタ５８及びイネーブルレジスタ５９からなる。
【００３７】
ヘッド２により磁気ディスク１から再生されたアナログ信号は、電圧制御増幅器４１により最適な振幅に増幅される。この電圧制御増幅器４１の利得は、ゲイン制御回路４８からのフィードバックにより最適化されている。アナログフィルタ４２は、電圧制御増幅器４１の出力するアナログ信号に対してパーシャルレスポンス波形等化を施す。Ａ／Ｄ変換器４３は、タイミング制御回路４６及び電圧制御発振器４９により最適化されたサンプリング周期で、アナログフィルタ４２の出力するアナログ信号をデジタル信号に変換する。
【００３８】
デジタルハイパスフィルタ４４は、Ａ／Ｄ変換器４３の出力するデジタル信号から直流（ＤＣ）成分を取り出して、ＤＣ成分をオフセット補正回路４５に供給すると共に、ＤＣ成分を除去したデジタル信号を出力する。このＤＣ成分は、サーマルアスペリティに対応する。オフセット補正回路４５は、上記ＤＣ成分を電圧に変換する。Ａ／Ｄ変換器４３は、アナログフィルタ４２からのアナログ信号入力から、オフセット補正回路４５からの電圧入力を減算して、減算結果に対してＡ／Ｄ変換を行うので、Ａ／Ｄ変換器の入力が入力ダイナミックレンジを越えて飽和してしまうことを防止できる。例えば、Ａ／Ｄ変換器４３の入力ダイナミックレンジは４００ｍＶｐｐであり、６ビットの２補数を出力する。
【００３９】
デジタルハイパスフィルタ４４の出力デジタル信号は、上記タイミング制御回路４６と、ゲイン制御回路４８と、デジタルイコライザ４７とに供給される。デジタルイコライザ４７は、波形等化の微調整を行うために設けられている。デジタルイコライザ４７の出力するデジタル信号は、タイミング制御回路４６と、ゲイン制御回路４８と、最尤復号回路５１とに供給される。タイミング制御回路４６は、デジタルハイパスフィルタ４４の出力デジタル信号及びデジタルイコライザ４７の出力デジタル信号に基づいて、電圧制御発振器４９を介してＡ／Ｄ変換器４３のサンプリング周期、即ち、サンプリングのタイミングを制御する信号を生成出力する。ゲイン制御回路４８は、デジタルハイパスフィルタ４４の出力デジタル信号及びデジタルイコライザ４７の出力デジタル信号に基づいて、電圧制御増幅器４１の利得を制御する信号を生成出力する。ゲイン制御回路４８を用いて行うゲイン調整方法は、例えば特開平６−１１１４７８号公報にて提案されている方法であっても良い。
【００４０】
最尤復号回路５１は、デジタルイコライザ４７の出力デジタル信号を復号してシリアルデータを生成出力する。又、９／８デコーダ５２は、最尤復号回路５１からのシリアルデータをデコードすると共に、パラレルデータに変換して再生データとして図１に示すインタフェース回路３４を介してホストＭＰＵ３２に供給する。
【００４１】
ＴＡ検出回路５５は、Ａ／Ｄ変換器４３の出力デジタル信号から同極性の異常振幅を検出することによりサーマルアスペリティを検出する。このＴＡ検出回路５５には、周知の構成の回路を用いることができ、例えば特開平６−２８７８５号公報にて提案されている回路を使用可能である。ＴＡ検出回路５５は、サーマルアスペリティを検出すると、ＴＡ検出ビットレジスタ５６にＴＡ検出ビットをセットする。このＴＡ検出ビットレジスタ５６は、図１に示すホストＭＰＵ３２及び上位装置により参照可能であり、ファームウェアがＴＡ検出ビットレジスタ５６をチェックすることでサーマルアスペリティの発生の有無を確認することができる。
【００４２】
イネーブルレジスタ５９は、デジタルハイパスフィルタ４４をイネーブルする場合にセットされる１ビットのイネーブル情報を格納する。イネーブルレジスタ５９は、ホストＭＰＵ３２及び上位装置からセット／リセット可能である。イネーブルレジスタ５９は、通常はリセットされているので、デジタルハイパスフィルタ４４はディセーブル状態にあり、デジタルハイパスフィルタ４４が動作することによるＳ／Ｎ比の劣化を防ぐ。他方、後述する如く、リードエラーが発生し、サーマルアスペリティがＴＡ検出ビットレジスタ５６から検出されると、イネーブルレジスタ５９はセットされるので、デジタルハイパスフィルタ４４はイネーブル状態となりＤＣ成分の除去を行うことができる。
【００４３】
段数設定レジスタ５８は、デジタルハイパスフィルタ４４を構成するシフトレジスタの段数を設定する３ビットの段数設定情報を格納する。段数設定レジスタ５８は、ホストＭＰＵ３２及び上位装置から設定可能である。本実施例では、段数設定レジスタ５８は３ビットの段数設定情報で３通りの段数設定を行うことができ、段数を変更設定することによりデジタルハイパスフィルタ４４のカットオフ周波数を変更可能である。データエラーが発生し、サーマルアスペリティがＴＡ検出ビットレジスタ５６から検出されると、リードのリトライが行われるが、この際に再びデータエラーが発生する場合にはファームウェアにより段数設定レジスタ５８内の段数設定情報を変更設定する。
【００４４】
図３は、デジタルハイパスフィルタ４４の一実施例を示すブロック図である。デジタルハイパスフィルタ４４は同図に示す如く接続されたシフトレジスタ６１、セレクタ６２、減算器６３、加算器６４、フリップフロップ６５、１／ｎ割算器６６及び減算器６７からなる。
【００４５】
図３において、入力端子６０には、Ａ／Ｄ変換器４３の出力する６ビットのデジタル信号が入力され、３２段のシフトレジスタ６１で順次シフトされる。セレクタ６２には、シフトレジスタ６１で夫々８段、１６段及び３２段遅らせた３種類の信号が入力される。又、セレクタ６２には、図２に示す段数設定レジスタ５８からの３ビットのセレクト信号も供給される。これにより、シフトレジスタ６１で８段、１６段及び３２段遅らせた３種類の信号のうち、セレクト信号により選択された信号がセレクタ６２から出力され、減算器６３に入力される。減算器６３は、入力端子６０から直接得られるＡ／Ｄ変換器４３の出力デジタル信号から、セレクタ６２から得られるデジタル信号を減算して、これらのデジタル信号の差分を求める。
【００４６】
図３に示す如く接続された加算器６４及びフリップフロップ６５は、減算器６３で求めた差分を積算するアキュムレータを構成する。フリップフロップ６５は、図２に示すイネーブルレジスタ５９からのイネーブル信号によりイネーブル状態とされる。アキュムレータで積算された積算結果は、１／ｎ割算器６６に入力される。
【００４７】
１／ｎ割算器６６には、図２に示す段数設定レジスタ５８からの３ビットのセレクト信号も供給される。これにより、セレクタ６２でｎ＝８が選択されている場合は、アキュムレータからの１２ビットの積算結果のうち、３ビット桁を落として、即ち、ビットシフトを行い、１／８倍した６ビットの信号を１／ｎ割算器６６内部のセレクタ（図示せず）で切り替えて出力する。この６ビットの信号は、出力端子６８よりサーマルアスペリティのＤＣ成分として出力されて図２に示すオフセット補正回路４５に供給される。尚、セレクタ６２でｎ＝１６が選択されている場合は、アキュムレータからの１２ビットの積算結果のうち、４ビット桁を落として、１／１６倍した６ビットの信号が１／ｎ割算器６６より出力される。同様にして、セレクタ６２でｎ＝３２が選択されている場合は、アキュムレータからの１２ビットの積算結果のうち、５ビット桁を落として、１／３２倍した６ビットの信号が１／ｎ割算器６６より出力される。
【００４８】
１／ｎ割算器６６より出力される６ビットの信号は、減算器６７にも供給される。この減算器６７には、入力端子６０から直接得られるＡ／Ｄ変換器４３の出力デジタル信号も供給されている。従って、減算器６７は、Ａ／Ｄ変換器４３の出力デジタル信号からサーマルアスペリティのＤＣ成分を減算することにより、ＤＣ成分を除去されたデジタル信号を出力する。減算器６７の出力デジタル信号は、出力端子６９から出力されて図２に示すタイミング制御回路４６、デジタルイコライザ４７及びゲイン制御回路４８に供給される。
【００４９】
フリップフロップ６５に供給されるイネーブル信号は、フリップフロップ６５のクリア端子に入力される。従って、イネーブル信号がオフの場合には、フリップフロップ６５はクリアされ、出力端子６８から出力されるＤＣ成分はゼロとなる。この場合、デジタルハイパスフィルタ４４はディセーブル状態となり、出力端子６９からＡ／Ｄ変換器４３の出力デジタル信号のみを出力する。
【００５０】
図４は、オフセット補正回路４５及びＡ／Ｄ変換器４３の一実施例を示すブロック図である。同図中、オフセット補正回路４５は、同図に示す如く接続されたデジタル／アナログ（Ｄ／Ａ）変換回路４５１と、０．８のループゲインを有するループゲイン回路４５２とからなる。他方、Ａ／Ｄ変換器４３は、同図に示す如く接続されたアナログ減算器４３１と、Ａ／Ｄ変換回路４３２とからなる。尚、ループゲイン回路４５２のループゲインは０．８に限定されず、例えばシミュレーション等により求められた最適な値に設定すれば良い。
【００５１】
デジタルハイパスフィルタ４４の出力端子から得られるＤＣ成分は、入力端子４５０を介してＤ／Ａ変換回路４５１に入力され、アナログ電圧に変換される。このアナログ電圧は、ループゲイン回路４５２を介してＡ／Ｄ変換器４３のアナログ減算器４３１に入力される。アナログ減算器４３１には、図２に示すアナログフィルタ４２からのアナログ信号も入力端子４３０を介して入力されている。従って、アナログ減算器４３１は、アナログフィルタ４２からのアナログ信号からループゲイン回路４５２からのアナログ電圧を減算して、減算結果をＡ／Ｄ変換回路４３２に入力する。Ａ／Ｄ変換回路４３２の出力する６ビットのデジタル信号は、出力端子４３３を介して図２に示すデジタルハイパスフィルタ４４に出力される。
【００５２】
本実施例では、Ａ／Ｄ変換回路４３２の入力ダイナミックレンジは４００ｍＶｐｐであり、１ビットの重みが６．２５ｍＶである６ビットの出力を生成する。又、Ｄ／Ａ変換回路４５１も、Ａ／Ｄ変換回路４３２と同じ重みで±２００ｍＶ（４００ｍＶｐｐ）の出力を生成する。次の表１は、Ｄ／Ａ変換回路４５１の入力と出力との関係の一例を示す。
【００５３】
【表１】
【００５４】
図５は、図２においてヘッド２により再生されて電圧制御増幅器４１に入力されるアナログ信号を示す図である。図５中、縦軸は振幅を任意単位で示し、横軸は時間を示す。図５は、サーマルアスペリティが１０００ｎｓ付近から発生している場合を示す。
【００５５】
図６は、サーマルアスペリティに対する対策を取らず、図２に示すデジタルハイパスフィルタ４４やオフセット補正回路４５等が設けられていない場合のＡ／Ｄ変換器４３の出力信号を示す図である。図６中、縦軸は振幅を任意単位で示し、横軸は時間を示す。この場合、図６からわかるように、期間ＡではＡ／Ｄ変換が飽和し、期間Ｂではサーマルアスペリティが発生する前である期間Ａに比べて振幅が減少し、期間Ｃでは位相のずれが生じている。
【００５６】
他方、本実施例のように、図２に示すデジタルハイパスフィルタ４４やオフセット補正回路４５等が設けられていると、上記の場合と同じ図５に示すアナログ信号に対して、Ａ／Ｄ変換器４３の出力信号は図７に示すようになり、デジタルハイパスフィルタ４４により取り出されるＤＣ成分は図８に示すようになり、デジタルハイパスフィルタ４４によりＤＣ成分を除去された信号は図８に示すようになることが確認された。図７中、期間ＤではＡ／Ｄ変換が飽和しており、図９における期間Ｄではデータの再生ができないと考えられるが、期間Ｄ以降では振幅の低下や位相のずれが見られず、本実施例がサーマルアスペリティに対して非常に効果的であることが確認された。
【００５７】
図１０は、図２に示すＴＡ検出回路５５の一実施例を示すブロック図である。ＴＡ検出回路５５は、同図に示す如く接続されたアンド回路５５１、絶対値回路５５２、レベルコンパレータ５５３、ラッチ回路５５４，５５５、排他的論理和（ＥＯＲ）回路５５６、Ｎビットシフトレジスタ５５７及びラッチ回路５５８からなる。
【００５８】
入力端子５６０には、図２に示すＡ／Ｄ変換器４３の出力デジタル信号が入力され、入力端子５６１には、ＴＡ検出回路５５の動作をイネーブル／ディセーブルする信号が制御入力される。この制御信号は、上位装置又はホストＭＰＵ３２から供給されても、上位装置及びホストＭＰＵ３２からセット可能なレジスタ（図示せず）から供給されても良い。アンド回路５５１は、入力端子５６０，５６１からの信号のアンドを求め、出力を絶対値回路５５２及びラッチ回路５５４に供給する。絶対値回路５５２は、アンド回路５５１の出力信号の絶対値を求め、レベルコンパレータ５５３に供給する。レベルコンパレータ５５３は、入力端子５６２に入力されるＴＡスライスレベルと、絶対値回路５５２の出力信号とを比較する。ＴＡスライスレベルは、上位装置又はホストＭＰＵ３２から供給されても、上位装置及びホストＭＰＵ３２からセット可能なレジスタ（図示せず）から供給されても良い。レベルコンパレータ５５３の出力信号は、Ｎビットシフトレジスタ５５７及びラッチ回路５５４，５５５のクロック入力端子ＣＬＫに供給される。
【００５９】
ラッチ回路５５４，５５５及びＥＯＲ回路５５６は、極性チェック部を構成する。ラッチ回路５５４の出力信号は、ラッチ回路５５５及びＥＯＲ回路５５６に供給され、ＥＯＲ回路５５６には、ラッチ回路５５５の出力信号も供給される。ＥＯＲ回路５５６の出力信号は、リセットパルスとしてＮビットシフトレジスタ５５７のリセット端子に供給され、Ｎビットシフトレジスタ５５７は、このリセットパルスがハイレベル（論理値「１」）の場合にリセットされる。
【００６０】
他方、Ｎビットシフトレジスタ５５７のクリア端子には、入力端子５６３からのＮビット設定信号が供給される。このＮビット設定信号は、上位装置又はホストＭＰＵ３２から供給されても、上位装置及びホストＭＰＵ３２からセット可能なレジスタ（図示せず）から供給されても良い。Ｎビットシフトレジスタ５５７の出力信号は、ラッチ回路５５８のセット端子に供給される。ラッチ回路５５８の出力信号は、ＴＡ検出ビットとして、図２に示すＴＡ検出ビットレジスタ５６に供給される。このラッチ回路５５８のリセット端子には、入力端子５６４かろＴＡ検出ビットクリア信号が供給される。このＴＡ検出ビットクリア信号は、上位装置又はホストＭＰＵ３２から供給されても、上位装置及びホストＭＰＵ３２からセット可能なレジスタ（図示せず）から供給されても良い。
【００６１】
図１１は、デジタルイコライザ４７の一実施例をその周辺部分と共に示すブロック図である。同図中、図２と同一部分には同一符号を付し、その説明は省略する。本実施例では、説明の便宜上、Ａ／Ｄ変換器４３が６ビットの場合について説明する。
【００６２】
デジタルイコライザ４７は、図１１に示す如く接続されたＤフリップフロップ４７１〜４７４と、係数乗算器４８１〜４８４と、加算器４９１とからなる。加算器４９１の出力信号は、図２に示す最尤復号回路５１に供給される。尚、太線で示す信号線は、バスを示す。
【００６３】
ところで、Ｄフリップフロップ４７１〜４７４はシフトレジスタを構成するので、デジタルハイパスフィルタ４４内のシフトレジスタの少なくとも一部と兼用できれば好都合である。そこで、デジタルハイパスフィルタ４４内のシフトレジスタの少なくとも一部をデジタルイコライザ４７と兼用する実施例を以下に説明する。
【００６４】
図１２は、デジタルハイパスフィルタ４４及びデジタルイコライザ４７の一部を兼用する実施例を示すブロック図である。同図中、図１１と同一部分には同一符号を付し、その説明は省略する。本実施例では、デジタルハイパスフィルタ４４のシフトレジスタの一部を、デジタルイコライザ４７のシフトレジスタと兼用することで、回路規模及び帰還ループの段数を減少させている。又、本実施例でも、説明の便宜上、Ａ／Ｄ変換器４３が６ビットの場合について説明する。
【００６５】
図１２において、デジタルハイパスフィルタ４４のシフトレジスタを構成するフリップフロップ４７１〜４７５のうち、フリップフロップ４７１〜４７４は、デジタルイコライザ４７のシフトレジスタと兼用される。このため、本実施例ではＡ／Ｄ変換器４３が６ビットであるので、デジタルハイパスフィルタ４４のシフトレジスタとデジタルイコライザ４７のシフトレジスタとを独立して設ける場合と比較すると、６×４個のフリップフロップを節約することが可能である。
【００６６】
尚、上記の如きフリップフロップの兼用による回路規模の減少は、デジタルイコライザ４７のタップ数やデジタルハイパスフィルタ４４内のシフトレジスタの段数によっても変わる。
次に、リトライ方法の実施例を図１３及び図１４と共に説明する。図１３は、図１に示すホストＭＰＵ３２のリードリトライ時の動作を説明するフローチャートである。又、図１４は、図１３中のＴＡリトライ処理を説明する図である。
【００６７】
図１３において、ステップＳ１０１は、図１に示す磁気ディスク装置の動作を開始する。この開始状態では、ステップＳ１１４により、図２に示すデジタルハイパスフィルタ４４がイネーブルレジスタ５９によりディセーブル状態とされ、リード／ライト（Ｒ／Ｗ）パラメータはデフォルト値又は調整値に設定されている。ステップＳ１０２は、ヘッド２により再生されたデータを読む。ステップＳ１０３は、データエラーが発生しているか否かを判定する。ステップＳ１０３の判定結果がＮＯであれば、ステップＳ１０５はデータ読み込みが正常終了したと判断し、ステップＳ１０６で処理が終了する。
【００６８】
他方、ステップＳ１０３の判定結果がＹＥＳであると、ステップＳ１０４はデータエラーが誤り訂正コード（ＥＣＣ）により訂正可能であるか否かを判定する。ステップＳ１０４の判定結果がＹＥＳであると、ステップＳ１０７はコレクタブルエラーを上位装置へ報告し、ステップＳ１０６で処理が終了する。
【００６９】
ステップＳ１０４の判定結果がＮＯの場合、ステップＳ１０８はリトライステップが終了したか否かを判定する。ステップＳ１０８の判定結果がＹＥＳであると、ステップＳ１０９はアンコレクタブルエラーを上位装置へ報告し、ステップＳ１０６で処理が終了する。
【００７０】
ステップＳ１０８の判定結果がＮＯの場合、ステップＳ１１０は図２に示すＴＡ検出ビットレジスタ５６を参照して、ＴＡ検出ビットがオン、即ち、セットされているか否かを判定する。ステップＳ１１０の判定結果がＮＯであると、ステップＳ１１１は通常のリードリトライ処理を行う。具体的には、ステップＳ１１１は図１４に示すヘッド２のセンス電流等のＲ／Ｗパラメータのみを振り、デジタルハイパスフィルタ４４をイネーブルレジスタ５９の内容に基づいてディセーブル状態とする。通常のリードリトライ処理では、デジタルハイパスフィルタ４４の設定は振らない。ステップＳ１１１の後、処理はステップＳ１０２へ戻る。
【００７１】
他方、ステップＳ１１０の判定結果がＹＥＳの場合、ステップＳ１１２はＴＡリトライ処理を行う。具体的には、ステップＳ１１２は先ずデジタルハイパスフィルタ４４のシフトレジスタの段数を、段数設定レジスタ５８の内容に基づいて変更する。又、通常のリードリトライ処理の場合と同様に、Ｒ／Ｗパラメータを振る。更に、イネーブルレジスタ５９の内容に基づいてデジタルハイパスフィルタ４４をイネーブル状態とする。ステップＳ１１２の後、処理はステップＳ１０２へ戻る。
【００７２】
つまり、ＴＡリトライ処理を行う場合には、図１４に示すＲ／Ｗパラメータの他に、図１４に示すデジタルハイパスフィルタ４４の設定も変更する。本実施例におけるデジタルハイパスフィルタ４４の設定には、シフトレジスタの段数とイネーブル／ディセーブル状態とがある。又、Ｒ／Ｗパラメータには、ヘッド２のセンス電流と、ヘッド２のオフセット量と、アナログフィルタ４２の中心周波数Ｆｃと、アナログフィルタ４２のブーストと、最尤復号回路５１のビタビスライスレベルとがある。又、パラメータの組み合わせは、図１４に示すように６３のステップ数の範囲内で有効なものを設定する。
【００７３】
以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。
【００７４】
【発明の効果】
請求項１及び２記載の発明によれば、確実にサーマルアスペリティを除去することができ、デジタル処理を行うために、ノイズによる悪影響を低減可能である。又、オフセット補正を行うことにより、アナログ／デジタル変換器又は変換手段の入力ダイナミックレンジ内に入るデータが増えるため、生成できるデータ範囲が広くなる。更に、アナログ／デジタル変換器又は変換手段の入力ダイナミックレンジを拡大する必要がないので、分解能の劣化を防ぐことができる。
【００７６】
請求項３、４及び６記載の発明によれば、比較的簡単な回路でサーマルアスペリティを除去することができる。
【００７７】
請求項５記載の発明によれば、自動利得制御ループ及び位相ロックループの動作をホールドする時間を大幅に減少させることができるので、再生データの信頼性を向上させることが可能である。
請求項７及び８記載の発明によれば、サーマルアスペリティの除去とリトライ処理とを両立することができる。
【００７８】
従って、本発明によれば、確実にサーマルアスペリティを検出して除去することができる。
【図面の簡単な説明】
【図１】磁気ディスク装置の一実施例の概略構成を示す図である。
【図２】磁気ディスク装置の一実施例の要部を示すブロック図である。
【図３】デジタルハイパスフィルタの一実施例を示すブロック図である。
【図４】オフセット補正回路及びＡ／Ｄ変換器の一実施例を示すブロック図である。
【図５】ヘッドにより再生されて電圧制御増幅器に入力されるアナログ信号を示す図である。
【図６】サーマルアスペリティに対する対策を取らずデジタルハイパスフィルタやオフセット補正回路等が設けられていない場合のＡ／Ｄ変換器の出力信号を示す図である。
【図７】実施例におけるＡ／Ｄ変換器の出力信号を示す図である。
【図８】実施例におけるデジタルハイパスフィルタにより取り出されるＤＣ成分を示す図である。
【図９】実施例におけるデジタルハイパスフィルタによりＤＣ成分を除去された信号を示す図である。
【図１０】ＴＡ検出回路の一実施例を示すブロック図である。
【図１１】ＴＡ検出回路の一実施例を示すブロック図である。
【図１２】デジタルイコライザの一実施例をその周辺部分と共に示すブロック図である。
【図１３】ホストＭＰＵのリードリトライ時の動作を説明するフローチャートである。
【図１４】図１３中のＴＡリトライ処理を説明する図である。
【符号の説明】
１ 磁気ディスク
２ ヘッド
１０ 表面
１１ スピンドル
２０ ヘッドアクチュエータ
２２ キャリッジ部
３０ ディスク機構部
３１ 前置増幅回路
３２ ホストマイクロプロセッサ（ＭＰＵ）
３３ 読み出し／書き込み制御部
３４ インタフェース回路
３５ 変復調回路
３６ 駆動回路
４１ 電圧制御増幅器
４２ アナログフィルタ
４３ アナログ／デジタル（Ａ／Ｄ）変換器
４４ デジタルハイパスフィルタ
４５ オフセット補正回路
４６ タイミング制御回路
４７ デジタルイコライザ
４８ ゲイン制御回路
４９ 電圧制御発振器
５１ 最尤復号（ビタビ復号）回路
５２ ９／８デコーダ
５５ サーマルアスペリティ（ＴＡ）検出回路
５６ ＴＡ検出ビットレジスタ
５８ 段数設定レジスタ
５９ イネーブルレジスタ
【発明の属する技術分野】
本発明はサーマルアスペリティ検出方法及び除去方法、磁気ディスク装置並びにそのリトライ方法に関し、特に磁気ディスク装置においてサーマルアスペリティを検出する方法及び除去する方法、サーマルアスペリティを検出したり除去する手段を有する磁気ディスク装置、並びに磁気ディスク装置においてサーマルアスペリティを検出してリトライを行うリトライ方法に関する。
【０００２】
近年、磁気抵抗素子（ＭＲ素子）を用いた磁気抵抗効果型ヘッド（ＭＲヘッド）を用いた磁気ディスク装置が提案されている。又、高密度化に伴って、ＭＲヘッドの磁気ディスクからの浮上量が少なくなってきている。このため、ＭＲヘッドが磁気ディスク上に不可避的に存在する欠陥である突起物に衝突して、その際に生じる摩擦熱によってＭＲヘッドにより磁気ディスクから再生される信号波形が変動する現象、即ち、サーマルアスペリティが問題となっている。
【０００３】
【従来の技術】
磁気ディスク装置の記憶容量は、最近増大する傾向にあるが、記憶容量の増加は主に磁気ディスクの記録密度の増加によるものである。磁気ディスクの記録密度を増加させるには、磁気ディスクの半径方向のデータトラックの本数を増加させる方法と、磁気ディスクの円周方向の記録密度を増加させる方法とがある。
【０００４】
ＭＲヘッドは、後者の、磁気ディスクの円周方向の記録密度を増加させるのに適している。又、記録密度を更に増加させるために、ＭＲヘッドの磁気ディスク表面からの浮上量を少なくして、ＭＲヘッドの出力のＳ／Ｎ比を大きくすることが行われている。
【０００５】
ＭＲ素子は、外部からの磁場変動に応じて電気抵抗が変化する特性を有する。このため、ＭＲヘッドは、このＭＲ素子の特性を利用してＭＲ素子に一定電流を流すことにより、磁気ディスク上の磁化を電圧信号として取り出す。又、ＭＲヘッドは、インダクティブヘッドと異なり、磁気ディスクが低速回転している間でも容易に信号を取り出すことが可能であり、磁気ディスク装置を大容量化及び小型化するのに適している。
【０００６】
ところが、磁気ディスク上に高密度記録を行うためにＭＲヘッドの磁気ディスク表面からの浮上量を少なくすると、ＭＲヘッドが磁気ディスク上に不可避的に存在する欠陥、即ち、突起物に衝突する。このような衝突が生じると、衝突による摩擦熱によってＭＲ素子の熱抵抗が変化、即ち、増加してしまう。ＭＲ素子の熱抵抗が増加すると、ＭＲヘッドにより磁気ディスクから再生される信号波形が変動する現象、即ち、サーマルアスペリティが発生してしまう。具体的には、サーマルアスペリティが発生すると、磁気ディスクから再生される信号波形の直流成分に急激な変化が生じるので、磁気ディスク上に記録されたデータを正しく再生することができなくなる。
【０００７】
従来、上記サーマルアスペリティに対しては、サーマルアスペリティを検出し、データ読み取り部のアナログ／デジタル変換器の入力ダイナミックレンジを拡大し、データ読み取り部の自動利得制御（ＡＧＣ）ループ及び位相ロックループ（ＰＬＬ）の動作をホールドし、データ読み取り部の入力の交流結合（ＡＣカップリング）のカットオフ周波数を上げる等といった対策が取られている。このような対策は、例えば特開平６−２８７８５号公報にて提案されている。
【０００８】
【発明が解決しようとする課題】
しかし、サーマルアスペリティに対する従来の対策では、磁気ディスクから再生される信号波形の直流（ＤＣ）成分の急激な変化を完全に除去することはできないという問題があった。又、サーマルアスペリティの検出後にリードのリトライを行う際、ＡＧＣループ及びＰＬＬの動作をホールドし、アナログ／デジタル変換器の入力ダイナミックレンジを拡大し、データ読み取り部の入力のＡＣカップリングのカットオフ周波数を上げるといった３つの操作を行う必要があり、煩雑な制御が必要となるという問題もあった。
【０００９】
ところが、ＡＧＣループ及びＰＬＬの動作をホールドすると、ホールド期間中はデータへの追従が行われず、信号レベルの目標値とのずれ及びサンプリングの位相にずれが生じてデータエラーの原因となるため、ホールド時間は極力短くする必要があった。又、アナログ／デジタル変換器の入力ダイナミックレンジを拡大すると、分解能が低下するという問題もあった。更に、データ読み取り部の入力のＡＣカップリングのカットオフ周波数を上げる際の切り替え等に使用されるアナログ回路は、一般的にノイズに弱いため、ノイズ対策が必要になるという問題もあった。
【００１０】
そこで、本発明は、確実にサーマルアスペリティを検出して除去することのできるサーマルアスペリティ検出方法及び除去方法、磁気ディスク装置並びにそのリトライ方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記の課題は、請求項１記載の、磁気記録媒体から再生されたアナログ信号をアナログ／デジタル変換器を用いてデジタル信号に変換する変換ステップと、該デジタル信号に基づいてサーマルアスペリティを検出する検出ステップと、該検出ステップにより検出されたサーマルアスペリティの有無を示す情報を外部から参照可能なレジスタにセットするセットステップと、該検出ステップにより前記サーマルアスペリティが検出されたことを、ファームウェアにより前記レジスタを参照することにより自動的に認識して管理するステップと、該アナログ信号に含まれるサーマルアスペリティによる直流成分を、該変換ステップの後にディジタルフィルタを用いて除去する除去ステップと、該ディジタルフィルタにより検出した該直流成分に基づいて、該アナログ／デジタル変換器に対して負帰還を行い該アナログ／デジタル変換器の入力から該直流成分に対応する信号を減算してオフセット補正を行う補正ステップを含み、該除去ステップは、前記レジスタにセットされている情報に基づいて、該検出ステップが前記サーマルアスペリティを検出した場合にのみ前記直流成分を除去するサーマルアスペリティ除去方法によって達成できる。
【００１４】
上記の課題は、請求項２記載の、磁気ディスクから再生されたアナログ信号をデジタル信号に変換するアナログ／デジタル変換手段と、該デジタル信号に基づいてサーマルアスペリティを検出する第１の検出手段と、該第１の検出手段により検出されたサーマルアスペリティの有無を示す情報を外部から参照可能にセットされるレジスタと、該アナログ信号に含まれるサーマルアスペリティによる直流成分を、該アナログ／デジタル変換手段の出力から除去するディジタルフィルタと、該ディジタルフィルタにより検出した前記直流成分に基づいて、該アナログ／デジタル変換手段に対して負帰還を行い該アナログ／デジタル変換手段の入力から該直流成分に対応する信号を減算してオフセット補正を行う補正手段とを備え、前記デジタルフィルタは、該レジスタにセットされている情報に基づいて、該第１の検出手段が該サーマルアスペリティを検出した場合にのみ前記直流成分を除去する磁気ディスク装置によっても達成できる。
【００１５】
請求項３記載の発明では、請求項２において、ｎを整数とすると、前記デジタルフィルタは、前記デジタル信号を入力されるｎ段のシフトレジスタと、該シフトレジスタと該デジタル信号との差分を求める減算手段と、該減算手段より出力される差分を積算するアキュムレータと、該アキュムレータからの積算結果をｎで除算して該デジタルフィルタの出力を生成する１／ｎ除算手段とを有する。
【００１６】
請求項４記載の発明では、請求項３において、前記シフトレジスタの段数ｎ及び前記除算手段の除算値１／ｎを可変設定する手段を更に備える。
【００１７】
請求項５記載の発明では、請求項２〜４のいずれかにおいて、前記デジタルフィルタの出力に基づいて自動利得制御を行う自動利得制御ループと、前記デジタルフィルタの出力に基づいて位相ロック制御を行う位相ロックループと、前記デジタルフィルタの出力に基づいてイコライジング処理を行うデジタルイコライザと、該自動利得制御ループと、該位相ロックループと、該デジタルイコライザとの出力に基づいて、前記デジタル信号をデコードするデコード手段とを更に備える。
【００１８】
請求項６記載の発明では、請求項５において、前記デジタルフィルタは、少なくとも一部が前記デジタルイコライザと兼用されるシフトレジスタを有する。
【００１９】
請求項７記載の発明では、請求項２〜６のいずれかにおいて、前記デジタル信号に基づいてデータエラーを検出する第２の検出手段を更に備え、前記デジタルフィルタは、該第２の検出手段がデータエラーを検出し、且つ、前記第１の検出手段が前記サーマルアスペリティを検出した場合にのみ前記直流成分を除去する。
【００２０】
請求項８記載の発明では、請求項７において、前記第２の検出手段がデータエラーを検出すると、前記第１の検出手段がサーマルアスペリティを検出したか否かに基づいてリードのリトライ処理を行うリトライ手段を更に備える。
【００２１】
請求項１記載の発明によれば、確実にサーマルアスペリティを検出することができる。
【００２２】
請求項１及び２記載の発明によれば、確実にサーマルアスペリティを検出して除去することができ、デジタル処理を行うために、ノイズによる悪影響を低減可能である。又、オフセット補正を行うことにより、アナログ／デジタル変換器又は変換手段の入力ダイナミックレンジ内に入るデータが増えるため、生成できるデータ範囲が広くなる。更に、アナログ／デジタル変換器又は変換手段の入力ダイナミックレンジを拡大する必要がないので、分解能の劣化を防ぐことができる。
【００２３】
請求項３、４及び６記載の発明によれば、比較的簡単な回路でサーマルアスペリティを除去することができる。
【００２４】
請求項５記載の発明によれば、自動利得制御ループ及び位相ロックループの動作をホールドする時間を大幅に減少させることができるので、再生データの信頼性を向上させることが可能である。
請求項７及び８記載の発明によれば、サーマルアスペリティの除去とリトライ処理とを両立することができる。
【００２５】
従って、本発明によれば、確実にサーマルアスペリティを検出して除去することができる。
【００２６】
【発明の実施の形態】
本発明になるサーマルアスペリティ検出方法は、磁気記録媒体から再生されたアナログ信号をアナログ／デジタル変換器を用いてデジタル信号に変換し、デジタル信号に基づいてサーマルアスペリティを検出し、前記サーマルアスペリティが検出されたことをファームウェアにより自動的に認識して管理する。
【００２７】
本発明になるサーマルアスペリティ除去方法は、磁気記録媒体から再生されたアナログ信号をアナログ／デジタル変換器を用いてデジタル信号に変換し、アナログ信号に含まれるサーマルアスペリティによる直流成分を前記、該変換後にディジタルフィルタを用いて除去する。
【００２８】
又、本発明になる磁気ディスク装置は、磁気ディスクから再生されたアナログ信号をデジタル信号に変換するアナログ／デジタル変換手段と、アナログ信号に含まれるサーマルアスペリティによる直流成分をアナログ／デジタル変換手段の出力から除去するディジタルフィルタとを含むように構成する。
【００２９】
更に、本発明になるリトライ方法は、磁気記録媒体から再生されたアナログ信号をデジタル信号に変換するアナログ／デジタル変換手段と、アナログ信号に含まれるサーマルアスペリティによる直流成分をアナログ／デジタル変換手段の出力から除去するディジタルフィルタとを有する装置において、前記デジタル信号に基づいてデータエラーを検出し、前記デジタル信号に基づいて前記サーマルアスペリティを検出し、前記データエラーが検出されるとサーマルアスペリティが検出されたか否かに基づいてリードのリトライ処理を行う。
【００３０】
従って、本発明によれば、確実にサーマルアスペリティを検出して除去することができる。
【００３１】
【実施例】
本発明になる磁気ディスク装置の一実施例を説明する。磁気ディスク装置の本実施例では、本発明になるサーマルアスペリティ検出方法、本発明になるサーマルアスペリティ除去方法及びリトライ方法の各実施例を採用する。
【００３２】
図１は、磁気ディスク装置の本実施例の概略構成を示す図である。同図中、磁気ディスク装置は、大略図示の如く接続されたディスク機構部３０、前置増幅回路３１、ホストマイクロプロセッサ（ＭＰＵ）３２、読み出し／書き込み制御部３３、インタフェース回路３４、変復調回路３５及び駆動回路３６からなる。ディスク機構部３０は、大略スピンドルモータ（図示せず）により回転されるスピンドル１１に固定された複数の磁気ディスク（本実施例では、説明の便宜上３つの磁気ディスク）１と、ヘッドアクチュエータ２０に指示されたヘッド２と、ボイスコイルモータ（ＶＣＭ）を含むキャリッジ部２２とからなる。
【００３３】
図１に示す磁気ディスク装置自体の基本構成は周知であるため、各部の内部構成の図示及びその説明は本明細書では省略する。
複数の磁気ディスク１のうち、例えば１つの磁気ディスク１の１つの表面１０にサーボ情報が記録され、他の磁気ディスク１の表面１０にはデータが記録される。
【００３４】
ホストＭＰＵ３２は、磁気ディスク装置内の各部を制御すると共に、上位装置（図示せず）との間のコマンドやデータの制御等を行う。読み出し／書き込み制御部３３は、ホストＭＰＵ３２からの指示に基づいて前置増幅回路３１を介してディスク機構部３０に対するデータの読み出し／書き込み（リード／ライト）制御等を行う。読み出し／書き込み制御部３３の出力する再生信号は、変復調回路３５及びインタフェース回路３４を介してホストＭＰＵ３２に供給される。
【００３５】
駆動回路３６は、ホストＭＰＵ３２からのシーク命令を受けてキャリッジ部２２を駆動制御し、ディスク機構部３０内のヘッド２の位置決め制御等を行う。
図２は、磁気ディスク装置の本実施例の要部を示すブロック図である。同図は、図１における前置増幅回路３１と、読み出し／書き込み制御部３３と、変復調回路３５とからなる回路部分中、本発明に直接関係のある再生系のみを示す。尚、この再生系は、パーシャルレスポンス最尤（ＰＲＭＬ）方式を採用する。
【００３６】
再生系は、大略図２に示す如く接続された電圧制御増幅器４１、アナログフィルタ４２、アナログ／デジタル（Ａ／Ｄ）変換器４３、デジタルハイパスフィルタ４４、オフセット補正回路４５、タイミング制御回路４６、デジタルイコライザ４７、ゲイン制御回路４８、電圧制御発振器４９、最尤復号（ビタビ復号）回路５１、９／８デコーダ５２、サーマルアスペリティ（ＴＡ）検出回路５５、ＴＡ検出ビットレジスタ５６、段数設定レジスタ５８及びイネーブルレジスタ５９からなる。
【００３７】
ヘッド２により磁気ディスク１から再生されたアナログ信号は、電圧制御増幅器４１により最適な振幅に増幅される。この電圧制御増幅器４１の利得は、ゲイン制御回路４８からのフィードバックにより最適化されている。アナログフィルタ４２は、電圧制御増幅器４１の出力するアナログ信号に対してパーシャルレスポンス波形等化を施す。Ａ／Ｄ変換器４３は、タイミング制御回路４６及び電圧制御発振器４９により最適化されたサンプリング周期で、アナログフィルタ４２の出力するアナログ信号をデジタル信号に変換する。
【００３８】
デジタルハイパスフィルタ４４は、Ａ／Ｄ変換器４３の出力するデジタル信号から直流（ＤＣ）成分を取り出して、ＤＣ成分をオフセット補正回路４５に供給すると共に、ＤＣ成分を除去したデジタル信号を出力する。このＤＣ成分は、サーマルアスペリティに対応する。オフセット補正回路４５は、上記ＤＣ成分を電圧に変換する。Ａ／Ｄ変換器４３は、アナログフィルタ４２からのアナログ信号入力から、オフセット補正回路４５からの電圧入力を減算して、減算結果に対してＡ／Ｄ変換を行うので、Ａ／Ｄ変換器の入力が入力ダイナミックレンジを越えて飽和してしまうことを防止できる。例えば、Ａ／Ｄ変換器４３の入力ダイナミックレンジは４００ｍＶｐｐであり、６ビットの２補数を出力する。
【００３９】
デジタルハイパスフィルタ４４の出力デジタル信号は、上記タイミング制御回路４６と、ゲイン制御回路４８と、デジタルイコライザ４７とに供給される。デジタルイコライザ４７は、波形等化の微調整を行うために設けられている。デジタルイコライザ４７の出力するデジタル信号は、タイミング制御回路４６と、ゲイン制御回路４８と、最尤復号回路５１とに供給される。タイミング制御回路４６は、デジタルハイパスフィルタ４４の出力デジタル信号及びデジタルイコライザ４７の出力デジタル信号に基づいて、電圧制御発振器４９を介してＡ／Ｄ変換器４３のサンプリング周期、即ち、サンプリングのタイミングを制御する信号を生成出力する。ゲイン制御回路４８は、デジタルハイパスフィルタ４４の出力デジタル信号及びデジタルイコライザ４７の出力デジタル信号に基づいて、電圧制御増幅器４１の利得を制御する信号を生成出力する。ゲイン制御回路４８を用いて行うゲイン調整方法は、例えば特開平６−１１１４７８号公報にて提案されている方法であっても良い。
【００４０】
最尤復号回路５１は、デジタルイコライザ４７の出力デジタル信号を復号してシリアルデータを生成出力する。又、９／８デコーダ５２は、最尤復号回路５１からのシリアルデータをデコードすると共に、パラレルデータに変換して再生データとして図１に示すインタフェース回路３４を介してホストＭＰＵ３２に供給する。
【００４１】
ＴＡ検出回路５５は、Ａ／Ｄ変換器４３の出力デジタル信号から同極性の異常振幅を検出することによりサーマルアスペリティを検出する。このＴＡ検出回路５５には、周知の構成の回路を用いることができ、例えば特開平６−２８７８５号公報にて提案されている回路を使用可能である。ＴＡ検出回路５５は、サーマルアスペリティを検出すると、ＴＡ検出ビットレジスタ５６にＴＡ検出ビットをセットする。このＴＡ検出ビットレジスタ５６は、図１に示すホストＭＰＵ３２及び上位装置により参照可能であり、ファームウェアがＴＡ検出ビットレジスタ５６をチェックすることでサーマルアスペリティの発生の有無を確認することができる。
【００４２】
イネーブルレジスタ５９は、デジタルハイパスフィルタ４４をイネーブルする場合にセットされる１ビットのイネーブル情報を格納する。イネーブルレジスタ５９は、ホストＭＰＵ３２及び上位装置からセット／リセット可能である。イネーブルレジスタ５９は、通常はリセットされているので、デジタルハイパスフィルタ４４はディセーブル状態にあり、デジタルハイパスフィルタ４４が動作することによるＳ／Ｎ比の劣化を防ぐ。他方、後述する如く、リードエラーが発生し、サーマルアスペリティがＴＡ検出ビットレジスタ５６から検出されると、イネーブルレジスタ５９はセットされるので、デジタルハイパスフィルタ４４はイネーブル状態となりＤＣ成分の除去を行うことができる。
【００４３】
段数設定レジスタ５８は、デジタルハイパスフィルタ４４を構成するシフトレジスタの段数を設定する３ビットの段数設定情報を格納する。段数設定レジスタ５８は、ホストＭＰＵ３２及び上位装置から設定可能である。本実施例では、段数設定レジスタ５８は３ビットの段数設定情報で３通りの段数設定を行うことができ、段数を変更設定することによりデジタルハイパスフィルタ４４のカットオフ周波数を変更可能である。データエラーが発生し、サーマルアスペリティがＴＡ検出ビットレジスタ５６から検出されると、リードのリトライが行われるが、この際に再びデータエラーが発生する場合にはファームウェアにより段数設定レジスタ５８内の段数設定情報を変更設定する。
【００４４】
図３は、デジタルハイパスフィルタ４４の一実施例を示すブロック図である。デジタルハイパスフィルタ４４は同図に示す如く接続されたシフトレジスタ６１、セレクタ６２、減算器６３、加算器６４、フリップフロップ６５、１／ｎ割算器６６及び減算器６７からなる。
【００４５】
図３において、入力端子６０には、Ａ／Ｄ変換器４３の出力する６ビットのデジタル信号が入力され、３２段のシフトレジスタ６１で順次シフトされる。セレクタ６２には、シフトレジスタ６１で夫々８段、１６段及び３２段遅らせた３種類の信号が入力される。又、セレクタ６２には、図２に示す段数設定レジスタ５８からの３ビットのセレクト信号も供給される。これにより、シフトレジスタ６１で８段、１６段及び３２段遅らせた３種類の信号のうち、セレクト信号により選択された信号がセレクタ６２から出力され、減算器６３に入力される。減算器６３は、入力端子６０から直接得られるＡ／Ｄ変換器４３の出力デジタル信号から、セレクタ６２から得られるデジタル信号を減算して、これらのデジタル信号の差分を求める。
【００４６】
図３に示す如く接続された加算器６４及びフリップフロップ６５は、減算器６３で求めた差分を積算するアキュムレータを構成する。フリップフロップ６５は、図２に示すイネーブルレジスタ５９からのイネーブル信号によりイネーブル状態とされる。アキュムレータで積算された積算結果は、１／ｎ割算器６６に入力される。
【００４７】
１／ｎ割算器６６には、図２に示す段数設定レジスタ５８からの３ビットのセレクト信号も供給される。これにより、セレクタ６２でｎ＝８が選択されている場合は、アキュムレータからの１２ビットの積算結果のうち、３ビット桁を落として、即ち、ビットシフトを行い、１／８倍した６ビットの信号を１／ｎ割算器６６内部のセレクタ（図示せず）で切り替えて出力する。この６ビットの信号は、出力端子６８よりサーマルアスペリティのＤＣ成分として出力されて図２に示すオフセット補正回路４５に供給される。尚、セレクタ６２でｎ＝１６が選択されている場合は、アキュムレータからの１２ビットの積算結果のうち、４ビット桁を落として、１／１６倍した６ビットの信号が１／ｎ割算器６６より出力される。同様にして、セレクタ６２でｎ＝３２が選択されている場合は、アキュムレータからの１２ビットの積算結果のうち、５ビット桁を落として、１／３２倍した６ビットの信号が１／ｎ割算器６６より出力される。
【００４８】
１／ｎ割算器６６より出力される６ビットの信号は、減算器６７にも供給される。この減算器６７には、入力端子６０から直接得られるＡ／Ｄ変換器４３の出力デジタル信号も供給されている。従って、減算器６７は、Ａ／Ｄ変換器４３の出力デジタル信号からサーマルアスペリティのＤＣ成分を減算することにより、ＤＣ成分を除去されたデジタル信号を出力する。減算器６７の出力デジタル信号は、出力端子６９から出力されて図２に示すタイミング制御回路４６、デジタルイコライザ４７及びゲイン制御回路４８に供給される。
【００４９】
フリップフロップ６５に供給されるイネーブル信号は、フリップフロップ６５のクリア端子に入力される。従って、イネーブル信号がオフの場合には、フリップフロップ６５はクリアされ、出力端子６８から出力されるＤＣ成分はゼロとなる。この場合、デジタルハイパスフィルタ４４はディセーブル状態となり、出力端子６９からＡ／Ｄ変換器４３の出力デジタル信号のみを出力する。
【００５０】
図４は、オフセット補正回路４５及びＡ／Ｄ変換器４３の一実施例を示すブロック図である。同図中、オフセット補正回路４５は、同図に示す如く接続されたデジタル／アナログ（Ｄ／Ａ）変換回路４５１と、０．８のループゲインを有するループゲイン回路４５２とからなる。他方、Ａ／Ｄ変換器４３は、同図に示す如く接続されたアナログ減算器４３１と、Ａ／Ｄ変換回路４３２とからなる。尚、ループゲイン回路４５２のループゲインは０．８に限定されず、例えばシミュレーション等により求められた最適な値に設定すれば良い。
【００５１】
デジタルハイパスフィルタ４４の出力端子から得られるＤＣ成分は、入力端子４５０を介してＤ／Ａ変換回路４５１に入力され、アナログ電圧に変換される。このアナログ電圧は、ループゲイン回路４５２を介してＡ／Ｄ変換器４３のアナログ減算器４３１に入力される。アナログ減算器４３１には、図２に示すアナログフィルタ４２からのアナログ信号も入力端子４３０を介して入力されている。従って、アナログ減算器４３１は、アナログフィルタ４２からのアナログ信号からループゲイン回路４５２からのアナログ電圧を減算して、減算結果をＡ／Ｄ変換回路４３２に入力する。Ａ／Ｄ変換回路４３２の出力する６ビットのデジタル信号は、出力端子４３３を介して図２に示すデジタルハイパスフィルタ４４に出力される。
【００５２】
本実施例では、Ａ／Ｄ変換回路４３２の入力ダイナミックレンジは４００ｍＶｐｐであり、１ビットの重みが６．２５ｍＶである６ビットの出力を生成する。又、Ｄ／Ａ変換回路４５１も、Ａ／Ｄ変換回路４３２と同じ重みで±２００ｍＶ（４００ｍＶｐｐ）の出力を生成する。次の表１は、Ｄ／Ａ変換回路４５１の入力と出力との関係の一例を示す。
【００５３】
【表１】
図５は、図２においてヘッド２により再生されて電圧制御増幅器４１に入力されるアナログ信号を示す図である。図５中、縦軸は振幅を任意単位で示し、横軸は時間を示す。図５は、サーマルアスペリティが１０００ｎｓ付近から発生している場合を示す。
【００５５】
図６は、サーマルアスペリティに対する対策を取らず、図２に示すデジタルハイパスフィルタ４４やオフセット補正回路４５等が設けられていない場合のＡ／Ｄ変換器４３の出力信号を示す図である。図６中、縦軸は振幅を任意単位で示し、横軸は時間を示す。この場合、図６からわかるように、期間ＡではＡ／Ｄ変換が飽和し、期間Ｂではサーマルアスペリティが発生する前である期間Ａに比べて振幅が減少し、期間Ｃでは位相のずれが生じている。
【００５６】
他方、本実施例のように、図２に示すデジタルハイパスフィルタ４４やオフセット補正回路４５等が設けられていると、上記の場合と同じ図５に示すアナログ信号に対して、Ａ／Ｄ変換器４３の出力信号は図７に示すようになり、デジタルハイパスフィルタ４４により取り出されるＤＣ成分は図８に示すようになり、デジタルハイパスフィルタ４４によりＤＣ成分を除去された信号は図８に示すようになることが確認された。図７中、期間ＤではＡ／Ｄ変換が飽和しており、図９における期間Ｄではデータの再生ができないと考えられるが、期間Ｄ以降では振幅の低下や位相のずれが見られず、本実施例がサーマルアスペリティに対して非常に効果的であることが確認された。
【００５７】
図１０は、図２に示すＴＡ検出回路５５の一実施例を示すブロック図である。ＴＡ検出回路５５は、同図に示す如く接続されたアンド回路５５１、絶対値回路５５２、レベルコンパレータ５５３、ラッチ回路５５４，５５５、排他的論理和（ＥＯＲ）回路５５６、Ｎビットシフトレジスタ５５７及びラッチ回路５５８からなる。
【００５８】
入力端子５６０には、図２に示すＡ／Ｄ変換器４３の出力デジタル信号が入力され、入力端子５６１には、ＴＡ検出回路５５の動作をイネーブル／ディセーブルする信号が制御入力される。この制御信号は、上位装置又はホストＭＰＵ３２から供給されても、上位装置及びホストＭＰＵ３２からセット可能なレジスタ（図示せず）から供給されても良い。アンド回路５５１は、入力端子５６０，５６１からの信号のアンドを求め、出力を絶対値回路５５２及びラッチ回路５５４に供給する。絶対値回路５５２は、アンド回路５５１の出力信号の絶対値を求め、レベルコンパレータ５５３に供給する。レベルコンパレータ５５３は、入力端子５６２に入力されるＴＡスライスレベルと、絶対値回路５５２の出力信号とを比較する。ＴＡスライスレベルは、上位装置又はホストＭＰＵ３２から供給されても、上位装置及びホストＭＰＵ３２からセット可能なレジスタ（図示せず）から供給されても良い。レベルコンパレータ５５３の出力信号は、Ｎビットシフトレジスタ５５７及びラッチ回路５５４，５５５のクロック入力端子ＣＬＫに供給される。
【００５９】
ラッチ回路５５４，５５５及びＥＯＲ回路５５６は、極性チェック部を構成する。ラッチ回路５５４の出力信号は、ラッチ回路５５５及びＥＯＲ回路５５６に供給され、ＥＯＲ回路５５６には、ラッチ回路５５５の出力信号も供給される。ＥＯＲ回路５５６の出力信号は、リセットパルスとしてＮビットシフトレジスタ５５７のリセット端子に供給され、Ｎビットシフトレジスタ５５７は、このリセットパルスがハイレベル（論理値「１」）の場合にリセットされる。
【００６０】
他方、Ｎビットシフトレジスタ５５７のクリア端子には、入力端子５６３からのＮビット設定信号が供給される。このＮビット設定信号は、上位装置又はホストＭＰＵ３２から供給されても、上位装置及びホストＭＰＵ３２からセット可能なレジスタ（図示せず）から供給されても良い。Ｎビットシフトレジスタ５５７の出力信号は、ラッチ回路５５８のセット端子に供給される。ラッチ回路５５８の出力信号は、ＴＡ検出ビットとして、図２に示すＴＡ検出ビットレジスタ５６に供給される。このラッチ回路５５８のリセット端子には、入力端子５６４かろＴＡ検出ビットクリア信号が供給される。このＴＡ検出ビットクリア信号は、上位装置又はホストＭＰＵ３２から供給されても、上位装置及びホストＭＰＵ３２からセット可能なレジスタ（図示せず）から供給されても良い。
【００６１】
図１１は、デジタルイコライザ４７の一実施例をその周辺部分と共に示すブロック図である。同図中、図２と同一部分には同一符号を付し、その説明は省略する。本実施例では、説明の便宜上、Ａ／Ｄ変換器４３が６ビットの場合について説明する。
【００６２】
デジタルイコライザ４７は、図１１に示す如く接続されたＤフリップフロップ４７１〜４７４と、係数乗算器４８１〜４８４と、加算器４９１とからなる。加算器４９１の出力信号は、図２に示す最尤復号回路５１に供給される。尚、太線で示す信号線は、バスを示す。
【００６３】
ところで、Ｄフリップフロップ４７１〜４７４はシフトレジスタを構成するので、デジタルハイパスフィルタ４４内のシフトレジスタの少なくとも一部と兼用できれば好都合である。そこで、デジタルハイパスフィルタ４４内のシフトレジスタの少なくとも一部をデジタルイコライザ４７と兼用する実施例を以下に説明する。
【００６４】
図１２は、デジタルハイパスフィルタ４４及びデジタルイコライザ４７の一部を兼用する実施例を示すブロック図である。同図中、図１１と同一部分には同一符号を付し、その説明は省略する。本実施例では、デジタルハイパスフィルタ４４のシフトレジスタの一部を、デジタルイコライザ４７のシフトレジスタと兼用することで、回路規模及び帰還ループの段数を減少させている。又、本実施例でも、説明の便宜上、Ａ／Ｄ変換器４３が６ビットの場合について説明する。
【００６５】
図１２において、デジタルハイパスフィルタ４４のシフトレジスタを構成するフリップフロップ４７１〜４７５のうち、フリップフロップ４７１〜４７４は、デジタルイコライザ４７のシフトレジスタと兼用される。このため、本実施例ではＡ／Ｄ変換器４３が６ビットであるので、デジタルハイパスフィルタ４４のシフトレジスタとデジタルイコライザ４７のシフトレジスタとを独立して設ける場合と比較すると、６×４個のフリップフロップを節約することが可能である。
【００６６】
尚、上記の如きフリップフロップの兼用による回路規模の減少は、デジタルイコライザ４７のタップ数やデジタルハイパスフィルタ４４内のシフトレジスタの段数によっても変わる。
次に、リトライ方法の実施例を図１３及び図１４と共に説明する。図１３は、図１に示すホストＭＰＵ３２のリードリトライ時の動作を説明するフローチャートである。又、図１４は、図１３中のＴＡリトライ処理を説明する図である。
【００６７】
図１３において、ステップＳ１０１は、図１に示す磁気ディスク装置の動作を開始する。この開始状態では、ステップＳ１１４により、図２に示すデジタルハイパスフィルタ４４がイネーブルレジスタ５９によりディセーブル状態とされ、リード／ライト（Ｒ／Ｗ）パラメータはデフォルト値又は調整値に設定されている。ステップＳ１０２は、ヘッド２により再生されたデータを読む。ステップＳ１０３は、データエラーが発生しているか否かを判定する。ステップＳ１０３の判定結果がＮＯであれば、ステップＳ１０５はデータ読み込みが正常終了したと判断し、ステップＳ１０６で処理が終了する。
【００６８】
他方、ステップＳ１０３の判定結果がＹＥＳであると、ステップＳ１０４はデータエラーが誤り訂正コード（ＥＣＣ）により訂正可能であるか否かを判定する。ステップＳ１０４の判定結果がＹＥＳであると、ステップＳ１０７はコレクタブルエラーを上位装置へ報告し、ステップＳ１０６で処理が終了する。
【００６９】
ステップＳ１０４の判定結果がＮＯの場合、ステップＳ１０８はリトライステップが終了したか否かを判定する。ステップＳ１０８の判定結果がＹＥＳであると、ステップＳ１０９はアンコレクタブルエラーを上位装置へ報告し、ステップＳ１０６で処理が終了する。
【００７０】
ステップＳ１０８の判定結果がＮＯの場合、ステップＳ１１０は図２に示すＴＡ検出ビットレジスタ５６を参照して、ＴＡ検出ビットがオン、即ち、セットされているか否かを判定する。ステップＳ１１０の判定結果がＮＯであると、ステップＳ１１１は通常のリードリトライ処理を行う。具体的には、ステップＳ１１１は図１４に示すヘッド２のセンス電流等のＲ／Ｗパラメータのみを振り、デジタルハイパスフィルタ４４をイネーブルレジスタ５９の内容に基づいてディセーブル状態とする。通常のリードリトライ処理では、デジタルハイパスフィルタ４４の設定は振らない。ステップＳ１１１の後、処理はステップＳ１０２へ戻る。
【００７１】
他方、ステップＳ１１０の判定結果がＹＥＳの場合、ステップＳ１１２はＴＡリトライ処理を行う。具体的には、ステップＳ１１２は先ずデジタルハイパスフィルタ４４のシフトレジスタの段数を、段数設定レジスタ５８の内容に基づいて変更する。又、通常のリードリトライ処理の場合と同様に、Ｒ／Ｗパラメータを振る。更に、イネーブルレジスタ５９の内容に基づいてデジタルハイパスフィルタ４４をイネーブル状態とする。ステップＳ１１２の後、処理はステップＳ１０２へ戻る。
【００７２】
つまり、ＴＡリトライ処理を行う場合には、図１４に示すＲ／Ｗパラメータの他に、図１４に示すデジタルハイパスフィルタ４４の設定も変更する。本実施例におけるデジタルハイパスフィルタ４４の設定には、シフトレジスタの段数とイネーブル／ディセーブル状態とがある。又、Ｒ／Ｗパラメータには、ヘッド２のセンス電流と、ヘッド２のオフセット量と、アナログフィルタ４２の中心周波数Ｆｃと、アナログフィルタ４２のブーストと、最尤復号回路５１のビタビスライスレベルとがある。又、パラメータの組み合わせは、図１４に示すように６３のステップ数の範囲内で有効なものを設定する。
【００７３】
以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。
【００７４】
【発明の効果】
請求項１及び２記載の発明によれば、確実にサーマルアスペリティを除去することができ、デジタル処理を行うために、ノイズによる悪影響を低減可能である。又、オフセット補正を行うことにより、アナログ／デジタル変換器又は変換手段の入力ダイナミックレンジ内に入るデータが増えるため、生成できるデータ範囲が広くなる。更に、アナログ／デジタル変換器又は変換手段の入力ダイナミックレンジを拡大する必要がないので、分解能の劣化を防ぐことができる。
【００７６】
請求項３、４及び６記載の発明によれば、比較的簡単な回路でサーマルアスペリティを除去することができる。
【００７７】
請求項５記載の発明によれば、自動利得制御ループ及び位相ロックループの動作をホールドする時間を大幅に減少させることができるので、再生データの信頼性を向上させることが可能である。
請求項７及び８記載の発明によれば、サーマルアスペリティの除去とリトライ処理とを両立することができる。
【００７８】
従って、本発明によれば、確実にサーマルアスペリティを検出して除去することができる。
【図面の簡単な説明】
【図１】磁気ディスク装置の一実施例の概略構成を示す図である。
【図２】磁気ディスク装置の一実施例の要部を示すブロック図である。
【図３】デジタルハイパスフィルタの一実施例を示すブロック図である。
【図４】オフセット補正回路及びＡ／Ｄ変換器の一実施例を示すブロック図である。
【図５】ヘッドにより再生されて電圧制御増幅器に入力されるアナログ信号を示す図である。
【図６】サーマルアスペリティに対する対策を取らずデジタルハイパスフィルタやオフセット補正回路等が設けられていない場合のＡ／Ｄ変換器の出力信号を示す図である。
【図７】実施例におけるＡ／Ｄ変換器の出力信号を示す図である。
【図８】実施例におけるデジタルハイパスフィルタにより取り出されるＤＣ成分を示す図である。
【図９】実施例におけるデジタルハイパスフィルタによりＤＣ成分を除去された信号を示す図である。
【図１０】ＴＡ検出回路の一実施例を示すブロック図である。
【図１１】ＴＡ検出回路の一実施例を示すブロック図である。
【図１２】デジタルイコライザの一実施例をその周辺部分と共に示すブロック図である。
【図１３】ホストＭＰＵのリードリトライ時の動作を説明するフローチャートである。
【図１４】図１３中のＴＡリトライ処理を説明する図である。
【符号の説明】
１ 磁気ディスク
２ ヘッド
１０ 表面
１１ スピンドル
２０ ヘッドアクチュエータ
２２ キャリッジ部
３０ ディスク機構部
３１ 前置増幅回路
３２ ホストマイクロプロセッサ（ＭＰＵ）
３３ 読み出し／書き込み制御部
３４ インタフェース回路
３５ 変復調回路
３６ 駆動回路
４１ 電圧制御増幅器
４２ アナログフィルタ
４３ アナログ／デジタル（Ａ／Ｄ）変換器
４４ デジタルハイパスフィルタ
４５ オフセット補正回路
４６ タイミング制御回路
４７ デジタルイコライザ
４８ ゲイン制御回路
４９ 電圧制御発振器
５１ 最尤復号（ビタビ復号）回路
５２ ９／８デコーダ
５５ サーマルアスペリティ（ＴＡ）検出回路
５６ ＴＡ検出ビットレジスタ
５８ 段数設定レジスタ
５９ イネーブルレジスタ
Claims (8)
- 磁気記録媒体から再生されたアナログ信号をアナログ／デジタル変換器を用いてデジタル信号に変換する変換ステップと、
該デジタル信号に基づいてサーマルアスペリティを検出する検出ステップと、
該検出ステップにより検出されたサーマルアスペリティの有無を示す情報を外部から参照可能なレジスタにセットするセットステップと、
該検出ステップにより前記サーマルアスペリティが検出されたことを、ファームウェアにより前記レジスタを参照することにより自動的に認識して管理するステップと、
該アナログ信号に含まれるサーマルアスペリティによる直流成分を、該変換ステップの後にディジタルフィルタを用いて除去する除去ステップと、
該ディジタルフィルタにより検出した該直流成分に基づいて、該アナログ／デジタル変換器に対して負帰還を行い該アナログ／デジタル変換器の入力から該直流成分に対応する信号を減算してオフセット補正を行う補正ステップを含み、
該除去ステップは、前記レジスタにセットされている情報に基づいて、該検出ステップが前記サーマルアスペリティを検出した場合にのみ前記直流成分を除去する、サーマルアスペリティ除去方法。 - 磁気ディスクから再生されたアナログ信号をデジタル信号に変換するアナログ／デジタル変換手段と、
該デジタル信号に基づいてサーマルアスペリティを検出する第１の検出手段と、
該第１の検出手段により検出されたサーマルアスペリティの有無を示す情報を外部から参照可能にセットされるレジスタと、
該アナログ信号に含まれるサーマルアスペリティによる直流成分を、該アナログ／デジタル変換手段の出力から除去するディジタルフィルタと、
該ディジタルフィルタにより検出した前記直流成分に基づいて、該アナログ／デジタル変換手段に対して負帰還を行い該アナログ／デジタル変換手段の入力から該直流成分に対応する信号を減算してオフセット補正を行う補正手段とを備え、
前記デジタルフィルタは、該レジスタにセットされている情報に基づいて、該第１の検出手段が該サーマルアスペリティを検出した場合にのみ前記直流成分を除去する、磁気ディスク装置。 - ｎを整数とすると、前記デジタルフィルタは、前記デジタル信号を入力されるｎ段のシフトレジスタと、該シフトレジスタと該デジタル信号との差分を求める減算手段と、該減算手段より出力される差分を積算するアキュムレータと、該アキュムレータからの積算結果をｎで除算して該デジタルフィルタの出力を生成する１／ｎ除算手段とを有する、請求項２記載の磁気ディスク装置。
- 前記シフトレジスタの段数ｎ及び前記除算手段の除算値１／ｎを可変設定する手段を更に備えた、請求項３記載の磁気ディスク装置。
- 前記デジタルフィルタの出力に基づいて自動利得制御を行う自動利得制御ループと、
前記デジタルフィルタの出力に基づいて位相ロック制御を行う位相ロックループと、
前記デジタルフィルタの出力に基づいてイコライジング処理を行うデジタルイコライザと、
該自動利得制御ループと、該位相ロックループと、該デジタルイコライザとの出力に基づいて、前記デジタル信号をデコードするデコード手段とを更に備えた、請求項２〜４のいずれか１項記載の磁気ディスク装置。 - 前記デジタルフィルタは、少なくとも一部が前記デジタルイコライザと兼用されるシフトレジスタを有する、請求項５記載の磁気ディスク装置。
- 前記デジタル信号に基づいてデータエラーを検出する第２の検出手段を更に備え、
前記デジタルフィルタは、該第２の検出手段がデータエラーを検出し、且つ、前記第１の検出手段が前記サーマルアスペリティを検出した場合にのみ前記直流成分を除去する、 請求項２〜６のうちいずれか１項記載の磁気ディスク装置。 - 前記第２の検出手段がデータエラーを検出すると、前記第１の検出手段がサーマルアスペリティを検出したか否かに基づいてリードのリトライ処理を行うリトライ手段を更に備えた、請求項７記載の磁気ディスク装置。
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