JP3545965B2 - プログラム可能なロジック・アプリケーション用の不揮発性メモリ素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリ素子に関し、特にプログラム可能なロジック・アプリケーション用の不揮発性メモリ素子に関する。
【０００２】
【従来の技術、及び、発明が解決しようとする課題】
通常のプログラマブル・ゲート配列（ＦＰＧＡ）は、ロジック素子のアレイおよびプログラム可能な相互接続を含む。各プログラム可能な相互接続は、ロジック素子を選択的に接続する働きをする。従って、プログラム可能な相互接続をプログラムすることにより、異なるロジック機能を形成することができる。
【０００３】
通常、ＦＰＧＡのプログラム可能な相互接続は、対応するＳＲＡＭメモリ・セルにより、開状態または閉状態にプログラムされたスイッチング・トランジスタを含む。プログラムされた状態に基づいて、スイッチング・トランジスタは、ロジック素子間の電気的接続を開閉する。例えば、ＳＲＡＭメモリ・セルにロジック「１」を記憶すると、対応するスイッチング・トランジスタが導通し、スイッチング・トランジスタに接続しているロジック素子を電気的に接続する。都合の悪いことに、いったん構成してしまうと、ＳＲＡＭメモリ・セルは、プログラムされた状態を維持するために、一定の電力供給を必要とする。
【０００４】
米国特許第５，６３３，５１８号は、ＦＰＧＡ用の不揮発性プログラム可能な相互接続を開示している。本発明の不揮発性プログラム可能な相互接続は、ＦＰＧＡの領域を小さくするために、不揮発性メモリ素子と一緒に、スイッチング・トランジスタを高い密度で内蔵しているが、そのため、設計およびチップのレイアウトがかなり複雑になる。この設計の場合、スイッチング・トランジスタおよびメモリ素子は、浮動ゲートを共有する。都合の悪いことに、動作中、スイッチング・トランジスタは、浮動ゲート内にキャリヤを注入し、プログラム可能な相互接続のプログラムした状態を変更する。
【０００５】
【課題を解決するための手段】
本発明の不揮発性素子は、第一および第二データ・ラインの間に直列に接続している第一および第二不揮発性トランジスタを含む。第一および第二不揮発性トランジスタの間の接合点は、出力ノードを形成する。不揮発性メモリ素子は、さらに、基準電圧ラインと、第一および第二不揮発性トランジスタとの間の接合との間に接続しているアクセス・トランジスタを含む。プログラム可能なロジック・アプリケーションには、例えば、フィールドプログラマブル・ゲート配列、すなわち、不揮発性メモリ素子の配列が、関連するスイッチング素子の状態を制御する。各スイッチング素子は、プログラム可能なロジック・アプリケーションのロジック素子を選択的に接続する。不揮発性メモリ素子に印加される電圧に基づいて、不揮発性メモリ素子は選択的に消去され、プログラムされ、作動され、モニタされ、電力の供給を受ける。
【０００６】
【発明の実施の形態】
本発明は、ここで以下のように記述される詳細な記述及び単に例示として与えられる添付図面により完全に理解されるであろう。ここで、同様の指示数字は、様々な図面中の対応する箇所を指す。
【０００７】
以下の詳細な説明は、不揮発性メモリ素子またはメモリ・セルに関する。より詳しく説明すると、プログラム可能なアプリケーション用の不揮発性メモリ素子に関する。図１は、本発明の不揮発性メモリ素子またはセルである。図１に示すように、不揮発性メモリ素子は、プログラム・データ・ロー・ライン１４と、プログラム・データ・ハイ・ライン１６の間に直列に接続しているｎタイプの、第一および第二の不揮発性トランジスタ１０および１２含む。不揮発性トランジスタとしては、ＳＩＭＯＳ（積層ゲート注入ＭＯＳ）トランジスタ、ＦＬＯＴＯＸ（フローティング・ゲート薄酸化物）トランジスタ、ＴＰＦＧ（加工ポリ浮動ゲート）トランジスタ（すなわち、浮動ゲートと制御ゲートとの間のトンネル現象によりプログラムされたトランジスタ）等を使用することができる。説明の都合上、上記実施形態の不揮発性トランジスタは、ＳＩＭＯＳタイプであると仮定する。プログラム・データ・ロー・ライン１４は、プログラム・データ・ローレベル電圧ＰＤＬを供給し、プログラム・データ・ハイ・ライン１６は、プログラム・データ・ハイレベル電圧ＰＤＨを供給する。第一の不揮発性トランジスタ１０、および第二の不揮発性トランジスタ１２の間の接合は、メモリ素子の出力ノードＱとしての働きをする。第一および第二の不揮発性トランジスタ１０および１２の制御ゲートは、制御電圧ライン１８に接続している。制御電圧ライン１８は、制御電圧ＶＣＧを供給する。
【０００８】
不揮発性メモリ素子は、出力ノードＱと、基準電圧ライン２２との間に接続しているアクセス・トランジスタ２０をさらに含む。アクセス・トランジスタは、Ｎ−ＭＯＳトランジスタであり、基準電圧ライン２２は、基準電圧ＤＮを供給する。Ｎ−ＭＯＳトランジスタ２０のゲートは、アドレス・ライン２４に接続していて、アドレス・ライン２４は、アドレス電圧Ａｄｄｒｅｓｓを供給する。好適な実施形態の場合には、第一および第二の不揮発性トランジスタ１０および１２が形成されている基板の一部が、基板バイアス・ライン２６に接続している。基板バイアス・ライン２６は、基板バイアス電圧ＶＴＷを供給する。
【０００９】
図１のメモリ・セルは、いくつかの動作モードを持つ。これらの動作モードは、消去モード、プログラミング・モード、動作モード、読み戻しモード、および電力供給モードを含む。図２は、各動作モード中に、プログラム・データ・ロー・ライン１４、プログラム・データ・ハイ・ライン１６、制御電圧ライン１８、基準電圧ライン２２、アドレス・ライン２４、および基板バイアス・ライン２６に供給される電圧を示す。しかし、当業者であれば、図２に示す電圧は、単に例示としてのものであること、本発明のメモリ・セルの動作は、図２の電圧に制限されるものではないことを理解することができるだろう。それどころか、選択した電圧は、少なくともハードウェア的な制約、半導体処理技術、およびメモリ・セルが適用される回路のタイプにより異なる。さらに、ｎタイプの不揮発性トランジスタ、およびｎタイプのアクセス・トランジスタの代わりに、ｐタイプの不揮発性トランジスタおよびｐタイプのアクセス・トランジスタを、適用電圧をそれに応じて変更することにより、使用することができる。図２の各動作モード中の動作については、以下に詳細に説明する。
【００１０】
図３は、第一および第二の不揮発性トランジスタ１０および１２のＩ−Ｖ特性であり、図４は、Ｎ−ＭＯＳトランジスタ２０のＩ−Ｖ特性である。
【００１１】
図５は、ＦＰＧＡアプリケーション用の実行可能なメモリ・アレイ・アーキテクチャである。図に示すように、本発明の隣接するメモリ・セルは、基準電圧ライン２２への共通接続を共有するＮ−ＭＯＳトランジスタ２０をそれぞれ持つ。図５にさらに示すように、メモリ・セルの各横列は、同じプログラム・データ・ロー・ライン１４、プログラム・データ・ハイ・ライン１６および基準電圧ライン２２に接続している。メモリ・セルの縦列は、同じ制御電圧ラインおよびアドレス・ライン１８および２４を共有している。すべてのメモリ・セルは、図５に示すように、同じ基板バイアス・ライン２６を共有する。各メモリ・セルの出力ノードＱは、ＦＰＧＡのプログラム可能なロジック３０に接続している。より詳しく説明すると、プログラム可能なロジック３０のスイッチング・トランジスタに接続している。また、スイッチング・トランジスタのタイプにより、インバータを出力ノードＱに接続することができる。
【００１２】
図６−図８を参照しながら、消去動作モードについて説明する。図６は、消去のために選択した図５のメモリ・セルのアレイのメモリ・セル、およびメモリ・セルに印加する電圧を示す。図に示すように、プログラム・データ・ロー・ライン１４、およびプログラム・データ・ハイ・ライン１６、および基板バイアス・ライン２６には、ゼロ・ボルトが印加される。基準電圧ライン２２および、アドレス・ライン２４には、４ボルトおよび６ボルトがそれぞれ印加される。一方、制御電圧ライン１８には、負の６ボルトが印加される。
【００１３】
アドレス・ライン２４に６ボルトが印加されると、Ｎ−ＭＯＳトランジスタ２０がオンになり、第一および第二の不揮発性トランジスタ１０および１２の間の接合部（すなわち、出力ノードＱ）に基準電圧ライン２２上の４ボルトが印加される。第一および第二の不揮発性トランジスタ１０および１２の、制御ゲートにおける電位、すなわち制御電圧ライン１８に印加される負の６ボルトの電位であるが、この電位と、第一及び第二の不揮発性トランジスタ１０および１２の接合点における電位との間の大きな電位差は、電子を第一および第二の不揮発性トランジスタ１０および１２の浮動ゲートから第一および第二の不揮発性トランジスタ１０および１２の接合点へとトンネルさせる。従って、図６の第一および第二の不揮発性トランジスタ１０および１２は、非常に小さなしきい値、恐らく、負のしきい値を持つ。
【００１４】
一般的にいって、負のしきい値は、例えば、プログラミング・モード中に、何か問題があることを示す。しかし、本発明のメモリ素子を使用するＦＰＧＡアプリケーションの場合には、以下にさらに詳細に説明するように、極端でない負のしきい値電圧（Ｖｔｈ＞−２Ｖ）は、チャネルからの二次電子注入（ＣＨＩＳＥＬ）機構を使用することによって、プログラミング・モード中、許容することができる。
【００１５】
図７は、図６のメモリ・セルと同じメモリ・セルの横列の選択されなかったメモリ・セルを示す。図７のメモリ・セルは、このメモリ・セルが、図６に示すメモリ・セルと、同じプログラム・データ・ロー電圧、プログラム・データ・ハイ電圧、基準電圧および基板バイアス電圧を受け取った場合でも、選択されない状態を維持する。何故なら、図７のメモリ・セルは、異なる制御電圧および異なるアドレス電圧を受け取るからである。より詳しく説明すると、制御電圧ライン１８には、４．５ボルトが印加され、アドレス電圧ライン２４には、ゼロ・ボルトが印加される。Ｎ−ＭＯＳトランジスタ２０はオンにならず、基準電圧ライン２２上の４ボルトを出力ノードＱに供給し、第一および第二の不揮発性トランジスタ１０および１２の制御ゲートと、第一および第二の不揮発性トランジスタ１０および１２の間の接合部との間には、大きな電位差は存在しない。それ故、電子は、第一および第二の各不揮発性トランジスタ１０および１２の浮動ゲートからトンネルしない。
【００１６】
図８は、図６のメモリ・セルと同じメモリ・セルの縦列の選択されなかったメモリ・セルである。図８のメモリ・セルは、このメモリ・セルが、図６に示すメモリ・セルと同じ制御電圧およびアドレス電圧を受け取った場合でも、選択されなかった状態を維持する。何故なら、図８のメモリ・セルは、基準電圧ライン２２上の異なる制御電圧を受けとるからである。より詳しく説明すると、基準電圧ライン２２をフロート状態にすることができ、またＮ−ＭＯＳトランジスタ２０をは、オンになるが、第一および第二の不揮発性トランジスタ１０および１２の間の接合部は、フロート状態になる。それ故、第一および第二の不揮発性トランジスタ１０および１２の間の制御ゲートと、第一および第二の不揮発性トランジスタ１０および１２の間の接合部との間には、大きな電位差が存在しないし、第一および第二の各不揮発性トランジスタ１０および１２の浮動ゲートからの電子のトンネル現象は発生しない。
【００１７】
次に、図９−図１１を参照しながら、プログラミング・モードについて説明する。消去後、第一および第二の不揮発性トランジスタ１０および１２の中の一方だけが、プログラムされるか、または高い正のしきい値に書き込まれる。図９は、プログラミングするための選択したメモリ・セルである。図９に示すように、アドレス・ライン２４には３ボルトが印加され、制御電圧ライン１８に７ボルトが印加され、基板バイアスライン２６には負の３ボルトが印加され、基準電圧ライン２２にはゼロ・ボルトが印加される。第一および第二の不揮発性トランジスタ１０および１２の中のどれがプログラム中であるかによって、プログラム・データ・ハイおよびロー・ライン１６および１４の一方が、ゼロ・ボルトの電圧を受け取り、他方が、４ボルトの電圧を受け取る。説明の都合上、高い正のしきい値を、第二の不揮発性トランジスタ１２を書き込むプロセスについて説明する。従って、ゼロ・ボルトがプログラム・データ・ハイ・ライン１６に掛けられ、４ボルトがプログラム・データ・ロー・ライン１４に掛けられる。
【００１８】
すでに説明したように、好適な実施形態の場合には、本発明の不揮発性トランジスタは、引用によってその全文を本明細書の記載に援用した、Ｂｕｄｅ他の米国特許第５，６５９，５０４号に記載されているＣＨＩＳＥＬ機構によりプログラムされている。従って、第一および第二の不揮発性トランジスタ１０および１２は、米国特許第５，６５９，５０４号の任意の実施形態の構造を持つことができる。さらに、米国特許第５，６５９，５０４号は、頭字語ＣＩＳＥＩを使用する、プログラミング技術を開示している。しかし、この頭字語は、現在ではＣＨＩＳＥＬに変更されている。
【００１９】
アドレス・ライン２４に印加された３ボルトは、Ｎ−ＭＯＳトランジスタ２０をオンにし、基準電圧ライン２２上のゼロ・ボルトを、第一および第二の不揮発性トランジスタ１０および１２の間の接合部に供給する。それ故、第二の不揮発性トランジスタ１２の両端には電位差が存在するが、第一不揮発性トランジスタ１０の両端には電位差は存在しない。第二不揮発性トランジスタ１２の両端の電位差は、第二の不揮発性トランジスタ１２の基板（負の３ボルト）と、第二不揮発性トランジスタ１２の制御ゲート（７ボルト）との間の電位差と組み合わされて、ＣＨＩＳＥＬ機構により、第二不揮発性トランジスタ１２の浮動ゲート内に電子を注入する。
【００２０】
第一および第二の不揮発性トランジスタ１０および１２の一方をプログラムするために、ＣＨＩＳＥＬ機構を使用する必要はない。その代わりに、例えば、キャリヤ高温チャネル（ＣＨＥ）注入機構、または不揮発性トランジスタの基板およびソース電極が同じ電位のＦｏｗｌｅｒ−Ｈｏｒｄｈｅｉｍ機構のような、従来の周知の注入機構を使用することができる。負の電圧が、ソース電極に関して基板に印加される、ＣＨＩＳＥＬ機構の場合には、いくつかの利点が得られる。上記利点としては、プログラミング電圧がもっと低くてもよいより高い注入効率および不揮発性トランジスタが消去後負のしきい値を持っている場合でも、プログラミング中、不揮発性トランジスタをプログラミング作業から外すことができること等がある。
【００２１】
第一不揮発性トランジスタ１０をプログラミングするための技術は、プログラム・データ・ハイ・ライン１６に４ボルトが印加され、プログラム・データ・ロー・ライン１４にゼロ・ボルトが印加されることを除けば、第二不揮発性トランジスタ１２をプログラミングするための技術と同じである。従って、第一不揮発性トランジスタ１０のプログラミングについての説明は、ここでは省略する。
【００２２】
図１０は、図９の選択したメモリ・セルと同じ横列の選択されなかったメモリ・セルを示す。図１０のメモリ・セルに印加される電圧は、ゼロ・ボルトが制御電圧ライン１８およびアドレス・ライン２４に印加されるという点で異なる。アドレス・ライン２４にゼロボルトだけを印加しただけでは、Ｎ−ＭＯＳトランジスタ２０はオンにならない。しかしながら、制御電圧ライン１８にゼロボルトを印加し、負の３ボルトを基板バイアス・ライン２６に印加すると、第一および第二の不揮発性トランジスタ１０および１２がオフになる。このことは、第一および第二の不揮発性トランジスタ１０および１２が、消去後、極端でない負の電圧を持っている場合にも当てはまる。何故なら、基板バイアス・ライン２６上の負の３ボルトは、上記しきい値をゼロボルト以上にシフトするからである。第一および第二の不揮発性トランジスタ１０および１２をオフにすると、その間の接合点はフロート状態になる。従って、第一または第二の不揮発性トランジスタ１０または１２のいずれかの両端には、電位差は必ずしも存在しない。さらに、制御電圧ライン１８にゼロボルトが印加されると、第一および第二の不揮発性トランジスタ１０および１２の基板と、これらトランジスタの制御ゲートとの間には、有意な電位差は存在しない。それ故、電子は、第一または第二の不揮発性トランジスタ１０または１２のいずれの浮動ゲート内にも注入されない。
【００２３】
図１１は、図９の選択したメモリ・セルと同じ縦列の選択されなかったメモリ・セルを示す。図１１のメモリ・セルに印加された電圧は、ゼロボルトが、プログラム・データ・ハイ・ライン１６、およびプログラム・データ・ロー・ライン１４の両方に掛けられるという点で異なる。従って、第一または第二の不揮発性トランジスタ１０および１２のいずれの両端にも、電位差は存在しない。それ故、電子は、第一および第二の不揮発性トランジスタ１０および１２の浮動ゲートに注入されない。
【００２４】
図１２および図１３を参照しながら、本発明のメモリ・セルの動作モードについて説明する。ＦＰＧＡで使用される、スイッチング・トランジスタのタイプに依存して、このスイッチング・トランジスタのゲートに供給される低い電圧または高い電圧により、スイッチング・トランジスタは導通状態になる。単に説明の都合上、高い電圧が印加される場合に、スイッチング・トランジスタが導通状態になるものと仮定する。従って、図１２は、対応するスイッチング・トランジスタを、オフにするようにプログラムされたメモリ・セルを示し、図１３は、対応するスイッチング・トランジスタをオンにするようにプログラムされたメモリ・セルを示す。
【００２５】
図１２および図１３に示すように、動作モード中には、ゼロ・ボルトが、プログラム・データ・ハイ・ライン１６、基板バイアス・ライン２６、およびアドレス・ライン２４に供給される。基準電圧ライン２２は、フロート状態になることができ、４．５ボルトおよび３ボルトが、制御電圧ライン１８およびプログラム・データ・ロー・ライン１４に、それぞれ供給される。アドレス・ライン２４にゼロボルトが供給されるので、Ｎ−ＭＯＳトランジスタ２０がオフになり、出力ノードＱの電圧は影響を受けない。
【００２６】
図１２のメモリ・セルにおいては、第一の不揮発性トランジスタ１０は消去状態にあり、一方、第二の不揮発性トランジスタ１２はプログラムされ、書き込み状態にある。従って、第一の不揮発性トランジスタ１０は、非常に小さな、恐らく負のしきい値を持ち、一方、第二の不揮発性トランジスタ１２は、非常に高い、恐らく正のしきい値を持つ。制御電圧ライン１８に印加された４．５ボルトは、第一の不揮発性トランジスタ１０をオンにするには十分な電位であるが、第二の不揮発性トランジスタ１２をオンにするには十分な電位ではない。それ故、第一の不揮発性トランジスタ１０だけが導通状態になり、プログラム・データ・ハイ・ライン１６上のゼロ・ボルトが、出力ノードＱに供給される。そのため、対応するスイッチング・トランジスタがオフになる。
【００２７】
図１３は、第一の不揮発性トランジスタ１０が書き込み状態にあり、第二の不揮発性トランジスタ１２が消去状態にあるメモリ・セルを示す。従って、第二の不揮発性トランジスタ１２はオンになるが、第一の不揮発性トランジスタ１０はオフの状態のままである。第二の不揮発性トランジスタ１２がプログラム・データ・ロー・ライン１４上の約３ボルトを出力ノードＱへと伝える。それにより、対応するスイッチング・トランジスタがオンになる。
【００２８】
図１４−図１６を参照しながら、読み戻し動作について説明する。この動作モード中、ユーザは、プログラムされたメモリ・セルの状態をチェックすることができる。図１４は、読み戻しモード中に選されたメモリ・セルを示す。図に示すように、ゼロ・ボルトがプログラム・データ・ハイ・ライン１６、および基板バイアス・ライン２６に印加される。３ボルトおよび４．５ボルトが、アドレス・ライン２４および制御電圧ライン１８に、それぞれ印加される。読み戻しモード中に、基準電圧ライン２２が、メモリ・セルのプログラムされた状態を、モニタするための出力ラインとして使用される。
【００２９】
アドレス・ライン２４に印加される４ボルトにより、Ｎ−ＭＯＳトランジスタ２２がオンになる。また、制御電圧ライン１８に印加される４．５ボルトにより、消去状態にある第一および第二の不揮発性トランジスタ１０および１２の中の一方が、導通状態になる。第一および第二の不揮発性トランジスタ１０および１２のどちらが、消去状態にあるかにより、プログラム・データ・ハイ・ライン１６上のゼロ・ボルト、またはプログラム・データ・ロー・ライン１４上の３ボルトのいずれかが、出力ノードＱのところに現れる。この電圧は、Ｎ−ＭＯＳトランジスタ２０を通して、基準電圧ライン２２に送られ、基準電圧ライン２２上の電圧をモニタすることにより、メモリ・セルのプログラムされた状態を判断することができる。
【００３０】
図１５は、図１４の選択されたメモリ・セルと同じ横列の選択されなかったメモリ・セルを示す。図１５のメモリ・セルに印加される電圧は、ゼロ・ボルトがアドレス・ライン２４に印加されるという点で、図１４のメモリ・セルに印加される電圧と異なる。従って、Ｎ−ＭＯＳトランジスタ２０はオンにならず、出力ノードＱのところの電圧が、基準電圧ライン２２に伝えられず、この選択されなかったメモリ・セルは、モニタ用に選択された基準電圧ライン２２に影響を与えない。
【００３１】
図１６は、図１４の選されたメモリ・セルと同じ縦列の選択されなかったメモリ・セルを示す。図１６のメモリ・セルに印加される電圧は、図１４のメモリ・セルに印加される電圧と同じである。図１６のメモリ・セルと、図１４のメモリ・セルとの間の唯一の違いは、図１６のメモリ・セルの基準電圧ライン２２のところの電圧が、モニタ用に選択されたものでないという点である。
【００３２】
次に、図１７−図２０を参照しながら、電力供給動作モードについて説明する。図１７に示すように、メモリ・セルの各電圧ラインに、ゼロ・ボルトを供給することにより、すべてのプログラム可能なスイッチは、チップに電力の供給が行われた後、まずオフになる。従って、チップ構成は制御状態に戻る。プログラム可能なスイッチを介して流れる過度の大電流により発生する可能性がある電力降下を避けるために、数個のメモリ・セルだけに一度に電力の供給が行われる。図１８は、電力供給用に選択されたメモリ・セルである。図に示すように、動作モード中、メモリ・セルに供給される同じ電圧が、図１８のメモリ・セルに供給される。
【００３３】
図１９は、図１８のメモリ・セルと同じ横列の選択されなかったメモリ・セルである。図１９のメモリ・セルに印加される電圧は、制御電圧ライン１８にゼロ・ボルトが印加されるという点で、図１８のメモリ・セルに印加される電圧とは異なる。従って、図１９のメモリ・セルの第一および第二の不揮発性トランジスタ１０および１２は、完全に導通状態にはならない。
【００３４】
図２０は、図１８のメモリ・セルと同じ縦列の選択されなかったメモリ・セルである。図２０のメモリ・セルに印加される電圧は、プログラム・データ・ロー・ライン１４に、ゼロ・ボルトが印加されるという点で、図１８のメモリ・セルに印加される電圧とは異なる。従って、第一および第二の不揮発性トランジスタ１０および１２の一方がオンになっても、出力ノードＱにゼロ・ボルトが現れる。
【００３５】
図２１は、本発明のメモリ・セルの他の実施形態を示す。図に示すように、この実施形態のメモリ・セルは、第一および第二の不揮発性トランジスタ１０および１２が、ｎタイプの不揮発性トランジスタ１１０、およびｐタイプの不揮発性トランジスタ１１２により、それぞれ置き換えられている点を除けば、図１のところで図示し、説明したメモリ・セルと同じものである。さらに、ｎタイプの不揮発性トランジスタ１１０、およびｐタイプの不揮発性トランジスタ１１２は、浮動ゲートを共有している。図２１のメモリ・セルの残りのものは、図１のところで説明したものと同じものであるので、ここでの説明は省略する。
【００３６】
さらに、図２１のメモリ・セルの動作は、図１のメモリ・セルのところで説明した方法とほぼ同じ方法で行われる。それ故、図２１のメモリ・セルによる追加の利点を除いて、図２１のメモリ・セルの動作モード説明は省略する。
【００３７】
ｎタイプの不揮発性トランジスタ１１０、およびｐタイプの不揮発性トランジスタは、浮動ゲートを共有しているので、ｎタイプのの不揮発性トランジスタ１１０、およびｐタイプの不揮発性トランジスタ１１２の一方だけを、消去および／またはプログラムするには十分である。例えば、ｎタイプの不揮発性トランジスタ１１０を消去すると、ｎタイプの不揮発性トランジスタ１１０は消去状態になり、ｐタイプの不揮発性トランジスタは、書き込み状態になる。何故なら、これら不揮発性トランジスタは、異なるタイプであり、浮動ゲートを共有しているからである。同様に、ｎタイプの不揮発性トランジスタ１１０をプログラムすると、ｎタイプの不揮発性トランジスタ１１０が書き込み状態になり、ｐタイプの不揮発性トランジスタが消去状態になる。従って、ｎタイプの不揮発性トランジスタ１１０、およびｐタイプの不揮発性トランジスタ１１２の一方だけが、動作モード中にオンになる。
【００３８】
米国特許第５，６３３，５１８号に開示されているプログラム可能な相互接続とは異なり、本発明を使用するプログラム可能なロジック・アプリケーションのプログラム可能な相互接続は、対応するスイッチング・トランジスタと、高い密度で集積されたメモリ素子を含まない。その結果、チップ設計およびレイアウトは過度に複雑にならない。それどころか、本発明の不揮発性メモリ素子は、ＦＰＧＡおよび他のプログラム可能なアプリケーションで、現在使用されているＳＲＡＭメモリ・セルの代わりに、容易に使用することができる。
【００３９】
いままで説明してきた本発明は、多くの方法で変更することができることは明らかであろう。そのような変更は、本発明の意図および範囲内に含まれ、そのようなすべての修正は、特許請求の範囲内に含まれるものとする。
【図面の簡単な説明】
【図１】本発明の一実施形態の不揮発性メモリ素子またはセルを示す。
【図２】図１の不揮発性メモリ素子に印加される電圧を示す表である。
【図３】図１のメモリ・セルの不揮発性トランジスタに対する電流−電圧（Ｉ−Ｖ）特性を示す。
【図４】図１のメモリ・セルのＮ−ＭＯＳトランジスタのＩ−Ｖ特性である。
【図５】図１の不揮発性メモリ素子を含むＦＰＧＡアプリケーション用の実行可能なメモリ・アレイ・アーキテクチャである。
【図６】消去モードの際の、本発明の選択したおよび選択しなかったメモリ・セルに印加される電圧である。
【図７】消去モードの際の、本発明の選択したおよび選択しなかったメモリ・セルに印加される電圧である。
【図８】消去モードの際の、本発明の選択したおよび選択しなかったメモリ・セルに印加される電圧である。
【図９】プログラミング・モードの際の、本発明の選択したおよび選択しなかったメモリ・セルに印加される電圧である。
【図１０】プログラミング・モードの際の、本発明の選択したおよび選択しなかったメモリ・セルに印加される電圧である。
【図１１】プログラミング・モードの際の、本発明の選択したおよび選択しなかったメモリ・セルに印加される電圧である。
【図１２】動作モードの際の、本発明のメモリ・セルに印加される電圧である。
【図１３】動作モードの際の、本発明のメモリ・セルに印加される電圧である。
【図１４】読み戻しモードの際の、本発明の選択したおよび選択しなかったメモリ・セルに印加される電圧である。
【図１５】読み戻しモードの際の、本発明の選択したおよび選択しなかったメモリ・セルに印加される電圧である。
【図１６】読み戻しモードの際の、本発明の選択したおよび選択しなかったメモリ・セルに印加される電圧である。
【図１７】電力供給中に、最初に本発明のメモリ・セルに印加される電圧である。
【図１８】電力供給中に、本発明の選択したおよび選択しなかったメモリ・セルに印加される電圧である。
【図１９】電力供給中に、本発明の選択したおよび選択しなかったメモリ・セルに印加される電圧である。
【図２０】電力供給中に、本発明の選択したおよび選択しなかったメモリ・セルに印加される電圧である。
【図２１】本発明の他の実施形態の不揮発性メモリ素子またはセルである。
【発明の属する技術分野】
本発明は、不揮発性メモリ素子に関し、特にプログラム可能なロジック・アプリケーション用の不揮発性メモリ素子に関する。
【０００２】
【従来の技術、及び、発明が解決しようとする課題】
通常のプログラマブル・ゲート配列（ＦＰＧＡ）は、ロジック素子のアレイおよびプログラム可能な相互接続を含む。各プログラム可能な相互接続は、ロジック素子を選択的に接続する働きをする。従って、プログラム可能な相互接続をプログラムすることにより、異なるロジック機能を形成することができる。
【０００３】
通常、ＦＰＧＡのプログラム可能な相互接続は、対応するＳＲＡＭメモリ・セルにより、開状態または閉状態にプログラムされたスイッチング・トランジスタを含む。プログラムされた状態に基づいて、スイッチング・トランジスタは、ロジック素子間の電気的接続を開閉する。例えば、ＳＲＡＭメモリ・セルにロジック「１」を記憶すると、対応するスイッチング・トランジスタが導通し、スイッチング・トランジスタに接続しているロジック素子を電気的に接続する。都合の悪いことに、いったん構成してしまうと、ＳＲＡＭメモリ・セルは、プログラムされた状態を維持するために、一定の電力供給を必要とする。
【０００４】
米国特許第５，６３３，５１８号は、ＦＰＧＡ用の不揮発性プログラム可能な相互接続を開示している。本発明の不揮発性プログラム可能な相互接続は、ＦＰＧＡの領域を小さくするために、不揮発性メモリ素子と一緒に、スイッチング・トランジスタを高い密度で内蔵しているが、そのため、設計およびチップのレイアウトがかなり複雑になる。この設計の場合、スイッチング・トランジスタおよびメモリ素子は、浮動ゲートを共有する。都合の悪いことに、動作中、スイッチング・トランジスタは、浮動ゲート内にキャリヤを注入し、プログラム可能な相互接続のプログラムした状態を変更する。
【０００５】
【課題を解決するための手段】
本発明の不揮発性素子は、第一および第二データ・ラインの間に直列に接続している第一および第二不揮発性トランジスタを含む。第一および第二不揮発性トランジスタの間の接合点は、出力ノードを形成する。不揮発性メモリ素子は、さらに、基準電圧ラインと、第一および第二不揮発性トランジスタとの間の接合との間に接続しているアクセス・トランジスタを含む。プログラム可能なロジック・アプリケーションには、例えば、フィールドプログラマブル・ゲート配列、すなわち、不揮発性メモリ素子の配列が、関連するスイッチング素子の状態を制御する。各スイッチング素子は、プログラム可能なロジック・アプリケーションのロジック素子を選択的に接続する。不揮発性メモリ素子に印加される電圧に基づいて、不揮発性メモリ素子は選択的に消去され、プログラムされ、作動され、モニタされ、電力の供給を受ける。
【０００６】
【発明の実施の形態】
本発明は、ここで以下のように記述される詳細な記述及び単に例示として与えられる添付図面により完全に理解されるであろう。ここで、同様の指示数字は、様々な図面中の対応する箇所を指す。
【０００７】
以下の詳細な説明は、不揮発性メモリ素子またはメモリ・セルに関する。より詳しく説明すると、プログラム可能なアプリケーション用の不揮発性メモリ素子に関する。図１は、本発明の不揮発性メモリ素子またはセルである。図１に示すように、不揮発性メモリ素子は、プログラム・データ・ロー・ライン１４と、プログラム・データ・ハイ・ライン１６の間に直列に接続しているｎタイプの、第一および第二の不揮発性トランジスタ１０および１２含む。不揮発性トランジスタとしては、ＳＩＭＯＳ（積層ゲート注入ＭＯＳ）トランジスタ、ＦＬＯＴＯＸ（フローティング・ゲート薄酸化物）トランジスタ、ＴＰＦＧ（加工ポリ浮動ゲート）トランジスタ（すなわち、浮動ゲートと制御ゲートとの間のトンネル現象によりプログラムされたトランジスタ）等を使用することができる。説明の都合上、上記実施形態の不揮発性トランジスタは、ＳＩＭＯＳタイプであると仮定する。プログラム・データ・ロー・ライン１４は、プログラム・データ・ローレベル電圧ＰＤＬを供給し、プログラム・データ・ハイ・ライン１６は、プログラム・データ・ハイレベル電圧ＰＤＨを供給する。第一の不揮発性トランジスタ１０、および第二の不揮発性トランジスタ１２の間の接合は、メモリ素子の出力ノードＱとしての働きをする。第一および第二の不揮発性トランジスタ１０および１２の制御ゲートは、制御電圧ライン１８に接続している。制御電圧ライン１８は、制御電圧ＶＣＧを供給する。
【０００８】
不揮発性メモリ素子は、出力ノードＱと、基準電圧ライン２２との間に接続しているアクセス・トランジスタ２０をさらに含む。アクセス・トランジスタは、Ｎ−ＭＯＳトランジスタであり、基準電圧ライン２２は、基準電圧ＤＮを供給する。Ｎ−ＭＯＳトランジスタ２０のゲートは、アドレス・ライン２４に接続していて、アドレス・ライン２４は、アドレス電圧Ａｄｄｒｅｓｓを供給する。好適な実施形態の場合には、第一および第二の不揮発性トランジスタ１０および１２が形成されている基板の一部が、基板バイアス・ライン２６に接続している。基板バイアス・ライン２６は、基板バイアス電圧ＶＴＷを供給する。
【０００９】
図１のメモリ・セルは、いくつかの動作モードを持つ。これらの動作モードは、消去モード、プログラミング・モード、動作モード、読み戻しモード、および電力供給モードを含む。図２は、各動作モード中に、プログラム・データ・ロー・ライン１４、プログラム・データ・ハイ・ライン１６、制御電圧ライン１８、基準電圧ライン２２、アドレス・ライン２４、および基板バイアス・ライン２６に供給される電圧を示す。しかし、当業者であれば、図２に示す電圧は、単に例示としてのものであること、本発明のメモリ・セルの動作は、図２の電圧に制限されるものではないことを理解することができるだろう。それどころか、選択した電圧は、少なくともハードウェア的な制約、半導体処理技術、およびメモリ・セルが適用される回路のタイプにより異なる。さらに、ｎタイプの不揮発性トランジスタ、およびｎタイプのアクセス・トランジスタの代わりに、ｐタイプの不揮発性トランジスタおよびｐタイプのアクセス・トランジスタを、適用電圧をそれに応じて変更することにより、使用することができる。図２の各動作モード中の動作については、以下に詳細に説明する。
【００１０】
図３は、第一および第二の不揮発性トランジスタ１０および１２のＩ−Ｖ特性であり、図４は、Ｎ−ＭＯＳトランジスタ２０のＩ−Ｖ特性である。
【００１１】
図５は、ＦＰＧＡアプリケーション用の実行可能なメモリ・アレイ・アーキテクチャである。図に示すように、本発明の隣接するメモリ・セルは、基準電圧ライン２２への共通接続を共有するＮ−ＭＯＳトランジスタ２０をそれぞれ持つ。図５にさらに示すように、メモリ・セルの各横列は、同じプログラム・データ・ロー・ライン１４、プログラム・データ・ハイ・ライン１６および基準電圧ライン２２に接続している。メモリ・セルの縦列は、同じ制御電圧ラインおよびアドレス・ライン１８および２４を共有している。すべてのメモリ・セルは、図５に示すように、同じ基板バイアス・ライン２６を共有する。各メモリ・セルの出力ノードＱは、ＦＰＧＡのプログラム可能なロジック３０に接続している。より詳しく説明すると、プログラム可能なロジック３０のスイッチング・トランジスタに接続している。また、スイッチング・トランジスタのタイプにより、インバータを出力ノードＱに接続することができる。
【００１２】
図６−図８を参照しながら、消去動作モードについて説明する。図６は、消去のために選択した図５のメモリ・セルのアレイのメモリ・セル、およびメモリ・セルに印加する電圧を示す。図に示すように、プログラム・データ・ロー・ライン１４、およびプログラム・データ・ハイ・ライン１６、および基板バイアス・ライン２６には、ゼロ・ボルトが印加される。基準電圧ライン２２および、アドレス・ライン２４には、４ボルトおよび６ボルトがそれぞれ印加される。一方、制御電圧ライン１８には、負の６ボルトが印加される。
【００１３】
アドレス・ライン２４に６ボルトが印加されると、Ｎ−ＭＯＳトランジスタ２０がオンになり、第一および第二の不揮発性トランジスタ１０および１２の間の接合部（すなわち、出力ノードＱ）に基準電圧ライン２２上の４ボルトが印加される。第一および第二の不揮発性トランジスタ１０および１２の、制御ゲートにおける電位、すなわち制御電圧ライン１８に印加される負の６ボルトの電位であるが、この電位と、第一及び第二の不揮発性トランジスタ１０および１２の接合点における電位との間の大きな電位差は、電子を第一および第二の不揮発性トランジスタ１０および１２の浮動ゲートから第一および第二の不揮発性トランジスタ１０および１２の接合点へとトンネルさせる。従って、図６の第一および第二の不揮発性トランジスタ１０および１２は、非常に小さなしきい値、恐らく、負のしきい値を持つ。
【００１４】
一般的にいって、負のしきい値は、例えば、プログラミング・モード中に、何か問題があることを示す。しかし、本発明のメモリ素子を使用するＦＰＧＡアプリケーションの場合には、以下にさらに詳細に説明するように、極端でない負のしきい値電圧（Ｖｔｈ＞−２Ｖ）は、チャネルからの二次電子注入（ＣＨＩＳＥＬ）機構を使用することによって、プログラミング・モード中、許容することができる。
【００１５】
図７は、図６のメモリ・セルと同じメモリ・セルの横列の選択されなかったメモリ・セルを示す。図７のメモリ・セルは、このメモリ・セルが、図６に示すメモリ・セルと、同じプログラム・データ・ロー電圧、プログラム・データ・ハイ電圧、基準電圧および基板バイアス電圧を受け取った場合でも、選択されない状態を維持する。何故なら、図７のメモリ・セルは、異なる制御電圧および異なるアドレス電圧を受け取るからである。より詳しく説明すると、制御電圧ライン１８には、４．５ボルトが印加され、アドレス電圧ライン２４には、ゼロ・ボルトが印加される。Ｎ−ＭＯＳトランジスタ２０はオンにならず、基準電圧ライン２２上の４ボルトを出力ノードＱに供給し、第一および第二の不揮発性トランジスタ１０および１２の制御ゲートと、第一および第二の不揮発性トランジスタ１０および１２の間の接合部との間には、大きな電位差は存在しない。それ故、電子は、第一および第二の各不揮発性トランジスタ１０および１２の浮動ゲートからトンネルしない。
【００１６】
図８は、図６のメモリ・セルと同じメモリ・セルの縦列の選択されなかったメモリ・セルである。図８のメモリ・セルは、このメモリ・セルが、図６に示すメモリ・セルと同じ制御電圧およびアドレス電圧を受け取った場合でも、選択されなかった状態を維持する。何故なら、図８のメモリ・セルは、基準電圧ライン２２上の異なる制御電圧を受けとるからである。より詳しく説明すると、基準電圧ライン２２をフロート状態にすることができ、またＮ−ＭＯＳトランジスタ２０をは、オンになるが、第一および第二の不揮発性トランジスタ１０および１２の間の接合部は、フロート状態になる。それ故、第一および第二の不揮発性トランジスタ１０および１２の間の制御ゲートと、第一および第二の不揮発性トランジスタ１０および１２の間の接合部との間には、大きな電位差が存在しないし、第一および第二の各不揮発性トランジスタ１０および１２の浮動ゲートからの電子のトンネル現象は発生しない。
【００１７】
次に、図９−図１１を参照しながら、プログラミング・モードについて説明する。消去後、第一および第二の不揮発性トランジスタ１０および１２の中の一方だけが、プログラムされるか、または高い正のしきい値に書き込まれる。図９は、プログラミングするための選択したメモリ・セルである。図９に示すように、アドレス・ライン２４には３ボルトが印加され、制御電圧ライン１８に７ボルトが印加され、基板バイアスライン２６には負の３ボルトが印加され、基準電圧ライン２２にはゼロ・ボルトが印加される。第一および第二の不揮発性トランジスタ１０および１２の中のどれがプログラム中であるかによって、プログラム・データ・ハイおよびロー・ライン１６および１４の一方が、ゼロ・ボルトの電圧を受け取り、他方が、４ボルトの電圧を受け取る。説明の都合上、高い正のしきい値を、第二の不揮発性トランジスタ１２を書き込むプロセスについて説明する。従って、ゼロ・ボルトがプログラム・データ・ハイ・ライン１６に掛けられ、４ボルトがプログラム・データ・ロー・ライン１４に掛けられる。
【００１８】
すでに説明したように、好適な実施形態の場合には、本発明の不揮発性トランジスタは、引用によってその全文を本明細書の記載に援用した、Ｂｕｄｅ他の米国特許第５，６５９，５０４号に記載されているＣＨＩＳＥＬ機構によりプログラムされている。従って、第一および第二の不揮発性トランジスタ１０および１２は、米国特許第５，６５９，５０４号の任意の実施形態の構造を持つことができる。さらに、米国特許第５，６５９，５０４号は、頭字語ＣＩＳＥＩを使用する、プログラミング技術を開示している。しかし、この頭字語は、現在ではＣＨＩＳＥＬに変更されている。
【００１９】
アドレス・ライン２４に印加された３ボルトは、Ｎ−ＭＯＳトランジスタ２０をオンにし、基準電圧ライン２２上のゼロ・ボルトを、第一および第二の不揮発性トランジスタ１０および１２の間の接合部に供給する。それ故、第二の不揮発性トランジスタ１２の両端には電位差が存在するが、第一不揮発性トランジスタ１０の両端には電位差は存在しない。第二不揮発性トランジスタ１２の両端の電位差は、第二の不揮発性トランジスタ１２の基板（負の３ボルト）と、第二不揮発性トランジスタ１２の制御ゲート（７ボルト）との間の電位差と組み合わされて、ＣＨＩＳＥＬ機構により、第二不揮発性トランジスタ１２の浮動ゲート内に電子を注入する。
【００２０】
第一および第二の不揮発性トランジスタ１０および１２の一方をプログラムするために、ＣＨＩＳＥＬ機構を使用する必要はない。その代わりに、例えば、キャリヤ高温チャネル（ＣＨＥ）注入機構、または不揮発性トランジスタの基板およびソース電極が同じ電位のＦｏｗｌｅｒ−Ｈｏｒｄｈｅｉｍ機構のような、従来の周知の注入機構を使用することができる。負の電圧が、ソース電極に関して基板に印加される、ＣＨＩＳＥＬ機構の場合には、いくつかの利点が得られる。上記利点としては、プログラミング電圧がもっと低くてもよいより高い注入効率および不揮発性トランジスタが消去後負のしきい値を持っている場合でも、プログラミング中、不揮発性トランジスタをプログラミング作業から外すことができること等がある。
【００２１】
第一不揮発性トランジスタ１０をプログラミングするための技術は、プログラム・データ・ハイ・ライン１６に４ボルトが印加され、プログラム・データ・ロー・ライン１４にゼロ・ボルトが印加されることを除けば、第二不揮発性トランジスタ１２をプログラミングするための技術と同じである。従って、第一不揮発性トランジスタ１０のプログラミングについての説明は、ここでは省略する。
【００２２】
図１０は、図９の選択したメモリ・セルと同じ横列の選択されなかったメモリ・セルを示す。図１０のメモリ・セルに印加される電圧は、ゼロ・ボルトが制御電圧ライン１８およびアドレス・ライン２４に印加されるという点で異なる。アドレス・ライン２４にゼロボルトだけを印加しただけでは、Ｎ−ＭＯＳトランジスタ２０はオンにならない。しかしながら、制御電圧ライン１８にゼロボルトを印加し、負の３ボルトを基板バイアス・ライン２６に印加すると、第一および第二の不揮発性トランジスタ１０および１２がオフになる。このことは、第一および第二の不揮発性トランジスタ１０および１２が、消去後、極端でない負の電圧を持っている場合にも当てはまる。何故なら、基板バイアス・ライン２６上の負の３ボルトは、上記しきい値をゼロボルト以上にシフトするからである。第一および第二の不揮発性トランジスタ１０および１２をオフにすると、その間の接合点はフロート状態になる。従って、第一または第二の不揮発性トランジスタ１０または１２のいずれかの両端には、電位差は必ずしも存在しない。さらに、制御電圧ライン１８にゼロボルトが印加されると、第一および第二の不揮発性トランジスタ１０および１２の基板と、これらトランジスタの制御ゲートとの間には、有意な電位差は存在しない。それ故、電子は、第一または第二の不揮発性トランジスタ１０または１２のいずれの浮動ゲート内にも注入されない。
【００２３】
図１１は、図９の選択したメモリ・セルと同じ縦列の選択されなかったメモリ・セルを示す。図１１のメモリ・セルに印加された電圧は、ゼロボルトが、プログラム・データ・ハイ・ライン１６、およびプログラム・データ・ロー・ライン１４の両方に掛けられるという点で異なる。従って、第一または第二の不揮発性トランジスタ１０および１２のいずれの両端にも、電位差は存在しない。それ故、電子は、第一および第二の不揮発性トランジスタ１０および１２の浮動ゲートに注入されない。
【００２４】
図１２および図１３を参照しながら、本発明のメモリ・セルの動作モードについて説明する。ＦＰＧＡで使用される、スイッチング・トランジスタのタイプに依存して、このスイッチング・トランジスタのゲートに供給される低い電圧または高い電圧により、スイッチング・トランジスタは導通状態になる。単に説明の都合上、高い電圧が印加される場合に、スイッチング・トランジスタが導通状態になるものと仮定する。従って、図１２は、対応するスイッチング・トランジスタを、オフにするようにプログラムされたメモリ・セルを示し、図１３は、対応するスイッチング・トランジスタをオンにするようにプログラムされたメモリ・セルを示す。
【００２５】
図１２および図１３に示すように、動作モード中には、ゼロ・ボルトが、プログラム・データ・ハイ・ライン１６、基板バイアス・ライン２６、およびアドレス・ライン２４に供給される。基準電圧ライン２２は、フロート状態になることができ、４．５ボルトおよび３ボルトが、制御電圧ライン１８およびプログラム・データ・ロー・ライン１４に、それぞれ供給される。アドレス・ライン２４にゼロボルトが供給されるので、Ｎ−ＭＯＳトランジスタ２０がオフになり、出力ノードＱの電圧は影響を受けない。
【００２６】
図１２のメモリ・セルにおいては、第一の不揮発性トランジスタ１０は消去状態にあり、一方、第二の不揮発性トランジスタ１２はプログラムされ、書き込み状態にある。従って、第一の不揮発性トランジスタ１０は、非常に小さな、恐らく負のしきい値を持ち、一方、第二の不揮発性トランジスタ１２は、非常に高い、恐らく正のしきい値を持つ。制御電圧ライン１８に印加された４．５ボルトは、第一の不揮発性トランジスタ１０をオンにするには十分な電位であるが、第二の不揮発性トランジスタ１２をオンにするには十分な電位ではない。それ故、第一の不揮発性トランジスタ１０だけが導通状態になり、プログラム・データ・ハイ・ライン１６上のゼロ・ボルトが、出力ノードＱに供給される。そのため、対応するスイッチング・トランジスタがオフになる。
【００２７】
図１３は、第一の不揮発性トランジスタ１０が書き込み状態にあり、第二の不揮発性トランジスタ１２が消去状態にあるメモリ・セルを示す。従って、第二の不揮発性トランジスタ１２はオンになるが、第一の不揮発性トランジスタ１０はオフの状態のままである。第二の不揮発性トランジスタ１２がプログラム・データ・ロー・ライン１４上の約３ボルトを出力ノードＱへと伝える。それにより、対応するスイッチング・トランジスタがオンになる。
【００２８】
図１４−図１６を参照しながら、読み戻し動作について説明する。この動作モード中、ユーザは、プログラムされたメモリ・セルの状態をチェックすることができる。図１４は、読み戻しモード中に選されたメモリ・セルを示す。図に示すように、ゼロ・ボルトがプログラム・データ・ハイ・ライン１６、および基板バイアス・ライン２６に印加される。３ボルトおよび４．５ボルトが、アドレス・ライン２４および制御電圧ライン１８に、それぞれ印加される。読み戻しモード中に、基準電圧ライン２２が、メモリ・セルのプログラムされた状態を、モニタするための出力ラインとして使用される。
【００２９】
アドレス・ライン２４に印加される４ボルトにより、Ｎ−ＭＯＳトランジスタ２２がオンになる。また、制御電圧ライン１８に印加される４．５ボルトにより、消去状態にある第一および第二の不揮発性トランジスタ１０および１２の中の一方が、導通状態になる。第一および第二の不揮発性トランジスタ１０および１２のどちらが、消去状態にあるかにより、プログラム・データ・ハイ・ライン１６上のゼロ・ボルト、またはプログラム・データ・ロー・ライン１４上の３ボルトのいずれかが、出力ノードＱのところに現れる。この電圧は、Ｎ−ＭＯＳトランジスタ２０を通して、基準電圧ライン２２に送られ、基準電圧ライン２２上の電圧をモニタすることにより、メモリ・セルのプログラムされた状態を判断することができる。
【００３０】
図１５は、図１４の選択されたメモリ・セルと同じ横列の選択されなかったメモリ・セルを示す。図１５のメモリ・セルに印加される電圧は、ゼロ・ボルトがアドレス・ライン２４に印加されるという点で、図１４のメモリ・セルに印加される電圧と異なる。従って、Ｎ−ＭＯＳトランジスタ２０はオンにならず、出力ノードＱのところの電圧が、基準電圧ライン２２に伝えられず、この選択されなかったメモリ・セルは、モニタ用に選択された基準電圧ライン２２に影響を与えない。
【００３１】
図１６は、図１４の選されたメモリ・セルと同じ縦列の選択されなかったメモリ・セルを示す。図１６のメモリ・セルに印加される電圧は、図１４のメモリ・セルに印加される電圧と同じである。図１６のメモリ・セルと、図１４のメモリ・セルとの間の唯一の違いは、図１６のメモリ・セルの基準電圧ライン２２のところの電圧が、モニタ用に選択されたものでないという点である。
【００３２】
次に、図１７−図２０を参照しながら、電力供給動作モードについて説明する。図１７に示すように、メモリ・セルの各電圧ラインに、ゼロ・ボルトを供給することにより、すべてのプログラム可能なスイッチは、チップに電力の供給が行われた後、まずオフになる。従って、チップ構成は制御状態に戻る。プログラム可能なスイッチを介して流れる過度の大電流により発生する可能性がある電力降下を避けるために、数個のメモリ・セルだけに一度に電力の供給が行われる。図１８は、電力供給用に選択されたメモリ・セルである。図に示すように、動作モード中、メモリ・セルに供給される同じ電圧が、図１８のメモリ・セルに供給される。
【００３３】
図１９は、図１８のメモリ・セルと同じ横列の選択されなかったメモリ・セルである。図１９のメモリ・セルに印加される電圧は、制御電圧ライン１８にゼロ・ボルトが印加されるという点で、図１８のメモリ・セルに印加される電圧とは異なる。従って、図１９のメモリ・セルの第一および第二の不揮発性トランジスタ１０および１２は、完全に導通状態にはならない。
【００３４】
図２０は、図１８のメモリ・セルと同じ縦列の選択されなかったメモリ・セルである。図２０のメモリ・セルに印加される電圧は、プログラム・データ・ロー・ライン１４に、ゼロ・ボルトが印加されるという点で、図１８のメモリ・セルに印加される電圧とは異なる。従って、第一および第二の不揮発性トランジスタ１０および１２の一方がオンになっても、出力ノードＱにゼロ・ボルトが現れる。
【００３５】
図２１は、本発明のメモリ・セルの他の実施形態を示す。図に示すように、この実施形態のメモリ・セルは、第一および第二の不揮発性トランジスタ１０および１２が、ｎタイプの不揮発性トランジスタ１１０、およびｐタイプの不揮発性トランジスタ１１２により、それぞれ置き換えられている点を除けば、図１のところで図示し、説明したメモリ・セルと同じものである。さらに、ｎタイプの不揮発性トランジスタ１１０、およびｐタイプの不揮発性トランジスタ１１２は、浮動ゲートを共有している。図２１のメモリ・セルの残りのものは、図１のところで説明したものと同じものであるので、ここでの説明は省略する。
【００３６】
さらに、図２１のメモリ・セルの動作は、図１のメモリ・セルのところで説明した方法とほぼ同じ方法で行われる。それ故、図２１のメモリ・セルによる追加の利点を除いて、図２１のメモリ・セルの動作モード説明は省略する。
【００３７】
ｎタイプの不揮発性トランジスタ１１０、およびｐタイプの不揮発性トランジスタは、浮動ゲートを共有しているので、ｎタイプのの不揮発性トランジスタ１１０、およびｐタイプの不揮発性トランジスタ１１２の一方だけを、消去および／またはプログラムするには十分である。例えば、ｎタイプの不揮発性トランジスタ１１０を消去すると、ｎタイプの不揮発性トランジスタ１１０は消去状態になり、ｐタイプの不揮発性トランジスタは、書き込み状態になる。何故なら、これら不揮発性トランジスタは、異なるタイプであり、浮動ゲートを共有しているからである。同様に、ｎタイプの不揮発性トランジスタ１１０をプログラムすると、ｎタイプの不揮発性トランジスタ１１０が書き込み状態になり、ｐタイプの不揮発性トランジスタが消去状態になる。従って、ｎタイプの不揮発性トランジスタ１１０、およびｐタイプの不揮発性トランジスタ１１２の一方だけが、動作モード中にオンになる。
【００３８】
米国特許第５，６３３，５１８号に開示されているプログラム可能な相互接続とは異なり、本発明を使用するプログラム可能なロジック・アプリケーションのプログラム可能な相互接続は、対応するスイッチング・トランジスタと、高い密度で集積されたメモリ素子を含まない。その結果、チップ設計およびレイアウトは過度に複雑にならない。それどころか、本発明の不揮発性メモリ素子は、ＦＰＧＡおよび他のプログラム可能なアプリケーションで、現在使用されているＳＲＡＭメモリ・セルの代わりに、容易に使用することができる。
【００３９】
いままで説明してきた本発明は、多くの方法で変更することができることは明らかであろう。そのような変更は、本発明の意図および範囲内に含まれ、そのようなすべての修正は、特許請求の範囲内に含まれるものとする。
【図面の簡単な説明】
【図１】本発明の一実施形態の不揮発性メモリ素子またはセルを示す。
【図２】図１の不揮発性メモリ素子に印加される電圧を示す表である。
【図３】図１のメモリ・セルの不揮発性トランジスタに対する電流−電圧（Ｉ−Ｖ）特性を示す。
【図４】図１のメモリ・セルのＮ−ＭＯＳトランジスタのＩ−Ｖ特性である。
【図５】図１の不揮発性メモリ素子を含むＦＰＧＡアプリケーション用の実行可能なメモリ・アレイ・アーキテクチャである。
【図６】消去モードの際の、本発明の選択したおよび選択しなかったメモリ・セルに印加される電圧である。
【図７】消去モードの際の、本発明の選択したおよび選択しなかったメモリ・セルに印加される電圧である。
【図８】消去モードの際の、本発明の選択したおよび選択しなかったメモリ・セルに印加される電圧である。
【図９】プログラミング・モードの際の、本発明の選択したおよび選択しなかったメモリ・セルに印加される電圧である。
【図１０】プログラミング・モードの際の、本発明の選択したおよび選択しなかったメモリ・セルに印加される電圧である。
【図１１】プログラミング・モードの際の、本発明の選択したおよび選択しなかったメモリ・セルに印加される電圧である。
【図１２】動作モードの際の、本発明のメモリ・セルに印加される電圧である。
【図１３】動作モードの際の、本発明のメモリ・セルに印加される電圧である。
【図１４】読み戻しモードの際の、本発明の選択したおよび選択しなかったメモリ・セルに印加される電圧である。
【図１５】読み戻しモードの際の、本発明の選択したおよび選択しなかったメモリ・セルに印加される電圧である。
【図１６】読み戻しモードの際の、本発明の選択したおよび選択しなかったメモリ・セルに印加される電圧である。
【図１７】電力供給中に、最初に本発明のメモリ・セルに印加される電圧である。
【図１８】電力供給中に、本発明の選択したおよび選択しなかったメモリ・セルに印加される電圧である。
【図１９】電力供給中に、本発明の選択したおよび選択しなかったメモリ・セルに印加される電圧である。
【図２０】電力供給中に、本発明の選択したおよび選択しなかったメモリ・セルに印加される電圧である。
【図２１】本発明の他の実施形態の不揮発性メモリ素子またはセルである。
Claims (15)
- 不揮発性メモリ素子を含む集積回路であって、
第一および第二のデータ・ラインの間に、直列に接続している第一および第二の不揮発性トランジスタと、出力ノードを形成している第一および第二の不揮発性トランジスタの間の接合点と、
前記第一および第二の不揮発性トランジスタの間の前記接合点と基準電圧ラインとの間に接続しているアクセス・トランジスタと、
前記第一および第二の不揮発性トランジスタが形成されている基板の一部に接続している基板バイアス・ラインとを備え、前記基板バイアス・ラインは前記第一および第二の不揮発性トランジスタのうちの少なくとも１つがプログラムされるときに負電圧を受ける、集積回路。 - 請求項１に記載の集積回路において、前記第一および第二の不揮発性トランジスタが、それぞれ、制御電圧ラインに接続している制御ゲートを持つ集積回路。
- 請求項１に記載の集積回路において、前記アクセス・トランジスタが、アドレス・ラインに接続しているゲートを持つ集積回路。
- 請求項１に記載の集積回路において、前記第一および第二の不揮発性トランジスタが、チャネルからの二次電子注入によってプログラムすることができる集積回路。
- 請求項１に記載の集積回路において、
前記第一および第二の不揮発性トランジスタが、それぞれ、制御電圧ラインに接続している制御ゲートを持ち、
前記アクセス・トランジスタが、アドレス・ラインに接続しているゲートを持つ集積回路。 - 請求項１に記載の集積回路において、前記第一の不揮発性トランジスタが、ｎタイプの不揮発性トランジスタであり、前記第二の不揮発性トランジスタが、ｐタイプの不揮発性トランジスタであり、前記ｎタイプの不揮発性トランジスタ、および前記ｐタイプの不揮発性トランジスタが、浮動ゲートを共有している集積回路。
- 第一および第二のデータ・ラインの間に直列に接続している第一および第二の不揮発性トランジスタと、出力ノードを形成している前記第一および第二の不揮発性トランジスタの間の接合点と、制御電圧ラインに接続している前記第一および第二の不揮発性トランジスタの制御ゲートとを含むメモリ・セルの状態を設定する方法であって、前記メモリ・セルが、さらに、前記第一および第二の不揮発性トランジスタの間の前記接合点と基準電圧ラインとの間に接続しているアクセス・トランジスタとを含み、前記メモリ・セルが、また、前記第一および第二の不揮発性トランジスタが形成されている基板の一部に接続している基板バイアス・ラインを含み、
前記方法は、
前記第一および第二の不揮発性トランジスタの一方の両端に電位差を発生させるステップと、
前記制御電圧ラインに正の電圧を印加するステップと、
前記基板バイアス・ラインに負の電圧を印加するステップとを含む方法。 - 請求項７に記載の方法において、
電位差を発生させる前記ステップが、前記基準電圧ラインに第一の電圧を印加するステップと、
前記アクセス・トランジスタをオンにするステップと、
前記第一および第二のデータ・ラインの一方に、前記第一の電圧とは異なる第二の電圧を印加するステップと、
前記第二の電圧が印加されていない前記第一および第二のデータ・ラインの一方に、前記第一の電圧を印加するステップとを含む方法。 - 請求項８に記載の方法において、前記第二の電圧が、前記第一の電圧より高い方法。
- 請求項８に記載の方法において、前記第一および第二の不揮発性トランジスタが、ｎタイプの不揮発性トランジスタであり、第二の電圧を印加する前記ステップが、前記第一の不揮発性トランジスタに書き込むために、前記第一のデータ・ラインに前記第二の電圧を加え、前記第二の不揮発性トランジスタに書き込むために、前記第二のデータ・ラインに前記第二の電圧を加える方法。
- 請求項１０に記載の方法において、第二の電圧を加える前記ステップが、前記第一の不揮発性トランジスタに書き込みを行うと、前記第一の不揮発性トランジスタのしきい値が上昇し、第二の電圧を加えるステップが、前記第二の不揮発性トランジスタに書き込みを行うと、前記第二の不揮発性トランジスタのしきい値が上昇する方法。
- 第一および第二のデータ・ラインの間に直列に接続している第一および第二の不揮発性トランジスタと、出力ノードを形成している前記第一および第二の不揮発性トランジスタの間の接合点と、制御電圧ラインに接続している前記第一および第二の不揮発性トランジスタの制御ゲートとを含む、メモリ・セルのプログラムされた状態をモニタする方法であって、前記メモリ・セルが、さらに、前記第一および第二の不揮発性トランジスタの間の前記接合点と基準電圧ラインとの間に接続しているアクセス・トランジスタとを含み、
前記方法は、
消去状態の不揮発性トランジスタをオンにするには十分であるが、書き込み状態の不揮発性トランジスタをオンにするには不十分な第一の電圧を前記制御電圧ラインに印加するステップと、
前記第一のデータ・ラインに第二の電圧を印加するステップと、
前記第二のデータ・ラインに、前記第二の電圧とは異なる第三の電圧を加えるステップと、
前記アクセス・トランジスタをオンにするステップと、
前記プログラムされた状態を読出すために前記基準電圧ラインに電圧を出力するステップとを含む方法。 - メモリ・セルのアレイに電力を供給する方法であって、前記メモリ・セルのアレイが、アドレス・ラインと制御電圧ラインの縦列と、第一および第二のデータ・ラインと基準電圧ラインの横列を含み、各メモリ・セルが、一つの横列の第一および第二のデータ・ラインの間に直列に接続している第一および第二の不揮発性トランジスタと、出力ノードを形成している前記第一および第二の不揮発性トランジスタの間の接合点と、一つの縦列の前記制御電圧ラインに接続している前記第一および第二の不揮発性トランジスタの制御ゲートとを含み、前記メモリ・セルが、さらに、前記第一および第二の不揮発性トランジスタの間の前記接合点と前記一つの横列の基準電圧ラインとの間に接続しているアクセス・トランジスタとを含み、
前記方法は、
最初に、各メモリ・セルの、前記第一および第二のデータ・ライン、前記制御電圧ライン、および前記第一および第二の不揮発性トランジスタの間の接合点に同じ電圧を印加するステップと、
前記メモリ・セルのアレイの、メモリ・セルの少なくとも一つの縦列に対する制御電圧ラインに、消去状態の不揮発性トランジスタをオンにするには十分であるが、書き込み状態の不揮発性トランジスタをオンにするには不十分な第一の電圧を選択的に印加するステップと、
前記メモリ・セルのアレイの、メモリ・セルの少なくとも一つの横列に対する前記第一および第二のデータ・ラインの間に電位差を選択的に発生するステップとを含む方法。 - 請求項１３に記載の方法において、さらに、各メモリ・セルの前記アクセス・トランジスタをオフにする方法。
- 請求項１３に記載の方法において、さらに、前記第一の電圧が印加される前記制御電圧ラインの数を増大するステップと、
電位差が発生させられた前記第一および第二のデータ・ラインの数を増大するステップとを含む方法。
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|---|---|---|---|---|
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| KR100304710B1 (ko) * | 1999-08-30 | 2001-11-01 | 윤종용 | 셀 어레이 영역내에 벌크 바이어스 콘택 구조를 구비하는 비휘발성 메모리소자 |
| TW473724B (en) * | 2000-05-17 | 2002-01-21 | Winbond Electronics Corp | Method using source bias for executing a write operation to the nonvolatile memory cell |
| US6459615B1 (en) | 2001-07-23 | 2002-10-01 | Agere Systems Guardian Corp. | Non-volatile memory cell array with shared erase device |
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| US6707707B2 (en) * | 2001-12-21 | 2004-03-16 | Micron Technology, Inc. | SRAM power-up system and method |
| US7020020B1 (en) * | 2004-09-21 | 2006-03-28 | Atmel Corporation | Low voltage non-volatile memory cells using twin bit line current sensing |
| US7315474B2 (en) | 2005-01-03 | 2008-01-01 | Macronix International Co., Ltd | Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays |
| JP5376414B2 (ja) * | 2005-01-27 | 2013-12-25 | マクロニクス インターナショナル カンパニー リミテッド | メモリアレイの操作方法 |
| US7212438B2 (en) * | 2005-02-25 | 2007-05-01 | Infineon Technologies Ag | Semiconductor device and method of operating a semiconductor device |
| TW200812074A (en) * | 2006-07-04 | 2008-03-01 | Nxp Bv | Non-volatile memory and-array |
| CN101617300A (zh) * | 2006-11-01 | 2009-12-30 | 冈博逻辑股份有限公司 | 用于可编程逻辑的俘获电荷非易失性开关连接器 |
| US7978515B2 (en) * | 2007-03-23 | 2011-07-12 | Sharp Kabushiki Kaisha | Semiconductor storage device and electronic equipment therefor |
| US7835179B1 (en) * | 2007-09-20 | 2010-11-16 | Venkatraman Prabhakar | Non-volatile latch with low voltage operation |
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|---|---|---|---|---|
| US4829203A (en) * | 1988-04-20 | 1989-05-09 | Texas Instruments Incorporated | Integrated programmable bit circuit with minimal power requirement |
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| US5740106A (en) * | 1995-06-29 | 1998-04-14 | Cypress Semiconductor Corp. | Apparatus and method for nonvolatile configuration circuit |
| US5633518A (en) * | 1995-07-28 | 1997-05-27 | Zycad Corporation | Nonvolatile reprogrammable interconnect cell with FN tunneling and programming method thereof |
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