JP5684161B2 - 半導体装置 - Google Patents

Description

本発明の実施形態は半導体装置に関する。

ＦＰＧＡ（Field-Programmable Gate Arrays）は、様々な装置で利用され、広く普及している。

Hariyama他著、"Novel Switch Block Architecture Using Non-Volatile Functional Phase-gate for Multi-Context FPGAs"、Proceedings. IEEE Computer Society Annual Symposium on VLSI、2005年

集積度を向上出来る半導体装置を提供する。

実施形態の半導体装置は、論理回路の機能情報を記憶するメモリ部と、メモリ部に記憶された機能情報に従ってコンフィギュラブルな論理回路部とを備えた半導体装置である。メモリ部は、第１端子と第２端子との間に直列接続され、各々が電荷蓄積層を備えた複数のメモリセルトランジスタと、第１端子をビット線に接続する第１選択トランジスタと、第２端子を論理回路部に接続する第２選択トランジスタと、各々が、複数のメモリセルトランジスタ及び第１、第２選択トランジスタを含む複数のセルブロックとを備える。セルブロックは、第１セルブロック及び第２セルブロックを備え、第１、第２セルブロックの第２選択トランジスタの電流経路の一端は、それぞれ第１、第２セルブロックの第２端子に接続され、電流経路の他端は互いに共通に接続されて、更に論理回路部に接続される。

第１実施形態に係る半導体装置のブロック図。 第１実施形態に係るメモリ部及び論理回路部の回路図。 第１実施形態に係る半導体装置の各種信号のタイミングチャート。 第１実施形態に係る半導体装置の各種信号のタイミングチャート。 第２実施形態に係るメモリ部及び論理回路部の回路図。 第２実施形態に係る半導体装置の各種信号のタイミングチャート。 第３実施形態に係るメモリ部及び論理回路部の回路図。 第３実施形態に係る半導体装置の各種信号のタイミングチャート。 第４実施形態に係るメモリ部の斜視図。 第４実施形態に係るメモリ部の断面図。

以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１実施形態］
第１実施形態に係る半導体装置について説明する。

１．半導体装置の構成について
１．１ 半導体装置の全体構成について
まず、本実施形態に係る半導体装置の構成について説明する。図１は、本実施形態に係るＦＰＧＡのブロック図である。

図示するようにＦＰＧＡ１は、複数のブロック２、コンテキスト制御回路３、及びビット線制御回路４を備えている。

ブロック２の各々は、メモリ部５及び論理回路部６を備えている。メモリ部５は、論理回路部６において実現すべき論理回路情報（コンフィギュレーション情報あるいはコンテキスト情報と呼ぶ）を保持する。論理回路部６は種々の論理回路を含む。より具体的には、ルックアップテーブルと複数のスイッチを含み、いずれかのブロック２の論理回路部６はルックアップテーブルを含み、別のいずれかのブロック２の論理回路部６はスイッチを含む。そして、これらのルックアップテーブル及びスイッチにより、メモリ部５に保持されたコンテキスト情報に応じた機能が実現される。そして、入力信号ＩＮにつき所定の演算を行って出力信号ＯＵＴを出力する。

コンテキスト制御回路３は、外部からコンテキストＩＤを受信する。そしてコンテキストＩＤをデコードして、デコード結果に応じたコンテキスト情報を選択する。これにより、選択されたコンテキスト情報がメモリ部５から論理回路部６に供給される。またコンテキスト制御回路３は、適切な電圧を印加することにより、メモリ部５にコンテキスト情報を書き込む。

ビット線制御回路４は、メモリ部５に対して必要な電圧を供給する。例えばメモリ部５にコンテキスト情報を書き込む際には、外部から回路情報を受信して、それに応じた電圧をメモリ部５に供給する。

１．２ ブロック２の構成について
次に、上記ブロック２の構成の詳細について図２を参照して説明する。図２はブロック２の回路図である。

まずメモリ部５について説明する。図示するようにメモリ部５は、複数のセルブロックＣＢを備えている。セルブロックＣＢの各々は、選択トランジスタＳＴ１、ＳＴ２と複数のメモリセルトランジスタＣＴ（ＣＴ０〜ＣＴ７）を備えている。本例ではメモリセルトランジスタＣＴは８個であるが、これに限定されるものでは無く、１６個や３２個などであっても良い。メモリセルトランジスタＣＴは、電荷蓄積層と制御ゲートとを含む積層ゲートを備えたＭＯＳトランジスタであり、論理回路部６のコンテキスト情報を保持する。メモリセルトランジスタＣＴは、電荷蓄積層に導電膜を用いたフローティングゲートトランジスタであっても良いし、あるいは電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）構造やＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）構造であっても良い。そしてメモリセルトランジスタＣＴは、電荷蓄積層に電荷が注入されるか否かによって、閾値が高い状態と低い状態とを取ることが出来、この閾値の変化によって１ビットの情報を保持出来る。もちろん、取り得る閾値の状態を３種類以上とすることで、１つのメモリセルトランジスタＣＴが２ビット以上の情報を保持しても良い。メモリセルトランジスタＣＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。選択トランジスタＳＴ１のドレインはビット線ＢＬ（ＢＬ０〜ＢＬｎ、ｎは２以上の自然数）に接続される。この接続ノードをノードＮ１と呼ぶ。

以下では、偶数ビット線ＢＬｉ（ｉ＝０、２、４、…（ｎ−１））に接続されたセルブロックＣＢを第１セルブロックＣＢ１と呼び、奇数ビット線ＢＬ（ｉ＋１）に接続されたセルブロックＣＢを第２セルブロックＣＢ２と呼ぶ。但し、両者を区別しない場合には単にセルブロックＣＢと呼ぶ。

あるビット線ＢＬｉに接続された第１セルブロックＣＢ１の選択トランジスタＳＴ２のソースは、隣接するビット線ＢＬ（ｉ＋１）に接続された第２セルブロックＣＢ２の選択トランジスタＳＴ２のソースと共通に接続されている。この接続ノードをノードＮ２と呼ぶ。そして、ノードＮ２に共通に接続された２つのセルブロックＣＢ１、ＣＢ２は、互いに相補的なデータを保持する。すなわち、１ビットのセルブロック情報は、第１セルブロックＣＢ１及び第２セルブロックＣＢ２内の、同一のワード線ＷＬに接続された２つのメモリセルトランジスタＣＴを用いてメモリ部５に書き込まれる。またビット線ＢＬは、ＦＰＧＡ１内において同一列に配置されたブロックＢＬＫを共通に接続する。そして、ビット線制御回路４によってビット線ＢＬに電圧が与えられる。

同一行にあるメモリセルトランジスタＣＴの制御ゲートは、同一のワード線ＷＬ（ＷＬ０〜ＷＬ７）に共通に接続される。また選択トランジスタＳＴ１、ＳＴ２のゲートはそれぞれ、セレクトゲート線ＳＧＤ、ＳＧＳに共通に接続される。ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳは、ＦＰＧＡ１内において同一行に配置されたブロックＢＬＫを共通に接続する。そして、コンテキスト線制御回路３によって、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳに電圧が与えられる。例えばコンテキストＩＤをデコードした結果としてContext0を選択する際には、コンテキスト制御回路３はワード線ＷＬ０を選択して、必要な電圧をワード線ＷＬ０に印加する。

次に論理回路部６について説明する。論理回路部６は、前述の通り図示せぬルックアップテーブルまたはスイッチを備えている。論理回路部６は更に、ノードＮ２毎に設けられたＭＯＳトランジスタＰＴ（ＰＴ０〜ＰＴｎ）を備えている。各ＭＯＳトランジスタＰＴのゲートは、それぞれ対応付けられたノードＮ２に接続されている。そしてＭＯＳトランジスタＰＴのソース及びドレインが、ルックアップテーブルまたはスイッチに接続される。そして論理回路部６は、ノードＮ２の電位に応じてＭＯＳトランジスタＰＴがオンまたはオフとなることで、コンフィギュラブル（configurable）な構成とされている。なお、本実施形態ではノードＮ２によって制御される回路がＭＯＳトランジスタＰＴであるが、例えばインバータ、ＮＡＮＤゲート、ラッチ回路等、その他の回路であっても良い。

２．半導体装置の動作について
次に、本実施形態に係るＦＰＧＡ１の動作について説明する。

２．１ コンテキスト情報の書き込み動作
まず、メモリ部５へのコンテキスト情報の書き込み動作について説明する。以下では、ビット線ＢＬ０及びワード線ＷＬ６に接続されたメモリセルトランジスタＣＴ６に書き込む場合を例に挙げて、図３を用いて説明する。図３は、各配線の電圧変化を示すタイミングチャートである。

まず時刻ｔ１においてビット線制御回路４は、ビット線ＢＬ０及びこれに相補なビット線ＢＬ１をLowレベル（０Ｖ）とする。またコンテキスト制御回路３は、セレクトゲート線ＳＧＤをHighレベル（電圧ＶＨ）として、選択トランジスタＳＴ１をオンさせる。全ワード線ＷＬ０〜ＷＬ７及びセレクトゲート線ＳＧＳは０Ｖである。

次にビット線制御回路４は、時刻ｔ２においてビット線ＢＬ１の電位をＶccとする。このＶccは、第２セルブロックＣＢ２内のメモリセルトランジスタＣＴのチャネルに転送される。

引き続きコンテキスト制御回路３は、時刻ｔ３においてセレクトゲート線ＳＧＤの電位をＶＨからＶＳＧに下げる。この電位ＶＳＧは、選択トランジスタＳＴ１に対して０Ｖは通過させるが、Ｖccは通過させない電圧である。従って、第１セルブロックＣＢ１の選択トランジスタＳＴ１はオン状態のままであるが、第２セルブロックＣＢ２の選択トランジスタＳＴ１はカットオフされる。従って、第２セルブロックＣＢ２内のメモリセルトランジスタＣＴのチャネルは、電位Ｖccでフローティングの状態となる。

次に時刻ｔ４においてコンテキスト制御回路３は、全ワード線ＷＬ０〜ＷＬ７に電圧ＶＰＡＳＳを印加する。ＶＰＡＳＳは、保持データに関わらずメモリセルトランジスタＣＴをオンさせる電圧である。引き続き時刻ｔ５においてコンテキスト制御回路３は、選択ワード線ＷＬ６に、プログラム電圧ＶＰＧＭ（＞ＶＰＡＳＳ）を印加する。

以上の結果、ビット線ＢＬ０及びワード線ＷＬ６に接続されたメモリセルトランジスタＣＴ６では、チャネルの電位が０Ｖ、制御ゲートの電位がＶＰＧＭとなり、電荷蓄積層に電荷が注入されて、データが書き込まれる。他方、ビット線ＢＬ１及びワード線ＷＬ６に接続されたメモリセルトランジスタＣＴ６では、ワード線ＷＬとのカップリングによりチャネルの電位が制御ゲートとほぼ同電位となり、電荷蓄積層に電荷が注入されず、データが書き込まれない。言い換えれば、ビット線ＢＬ０及びワード線ＷＬ６に接続されたメモリセルトランジスタＣＴ６とは相補なデータが書き込まれる。

このようにして、ワード線ＷＬを共通にする複数のメモリセルトランジスタＣＴに一括してデータが書き込まれる。例えば、ワード線ＷＬ０〜ＷＬ７にはそれぞれContext0〜Context7が書き込まれる。

２．２ 論理回路の動作
次に、ＦＰＧＡ１がコンテキスト情報に基づいて動作する際について、特にメモリ部５に着目して説明する。以下では、ビット線ＢＬ０、ＢＬ１及びワード線ＷＬ６に接続されたメモリセルトランジスタＣＴ６内のコンテキスト情報が読み出される場合を例に挙げて、図４を用いて説明する。図４は、各配線の電圧変化を示すタイミングチャートである。

まずビット線制御回路４は、ビット線ＢＬ０及びこれに相補なビット線ＢＬ１をLowレベル（０Ｖ）とする。またコンテキスト制御回路３は、全ワード線ＷＬ０〜ＷＬ７及びセレクトゲート線ＳＧＤ、ＳＧＳを０Ｖとする。

次にビット線制御回路４は、時刻ｔ６においてビット線ＢＬ０の電位をＶccとする。ビット線ＢＬ１の電位は０Ｖのままである。更にコンテキスト制御回路３は、時刻ｔ６においてセレクトゲート線ＳＧＤ、ＳＧＳの電位をＶＨとして、選択トランジスタＳＴ１、ＳＴ２をオンさせる。更にコンテキスト制御回路３は、非選択ワード線ＷＬ０〜ＷＬ５及びＷＬ７に電圧ＶＲＥＡＤを印加し、選択ワード線ＷＬ６に０Ｖを印加する。ＶＲＥＡＤは、保持データに関わらずメモリセルトランジスタＣＴをオンさせる電圧である。

以上の結果、第１セルブロックＣＢ１のメモリセルトランジスタＣＴ６がオンすれば、電圧Ｖccがビット線ＢＬからノードＮ２を介してＭＯＳトランジスタＰＴ０のゲートに達し、ＭＯＳトランジスタＰＴ０がオンする。他方、第１セルブロックＣＢ１のメモリセルトランジスタＣＴ６がオフする場合には、第２セルブロックＣＢ２のメモリセルトランジスタＣＴ６がオンしているはずである（両者は互いに相補なデータを保持するため）。そのため、０ＶがＭＯＳトランジスタＰＴ０のゲートに達し、ＭＯＳトランジスタＰＴ０がオフする。

このように、メモリセル部５内のコンフィギュレーション情報によって、ＭＯＳトランジスタＰＴ０の動作が制御される。そして、いずれか適切なワード線ＷＬをすることにより、論理回路部６において適切な機能が実現される。なお、データはワード線を共通にする複数のメモリセルトランジスタＣＴから一括して読み出される。これにより、例えばワード線ＷＬ６を選択することでContext6が読み出されて、これに応じた電圧がＭＯＳトランジスタＰＴ０〜ＰＴｎのゲートに印加される。

そして論理回路部６は、時分割で種々の機能を実現するよう構成される。すなわち、ワード線ＷＬ０が選択されることでContext0が読み出された際には、論理回路部６はContext0に応じた機能を実現し、次にワード線ＷＬ１が選択されることでContext1が読み出された際には、論理回路部６はContext1に応じた機能を実現する。

３．本実施形態に係る効果
以上のように、本実施形態に係る構成であると、ＦＰＧＡの集積度を向上出来る。本効果につき、以下説明する。

半導体プロセスの微細化や性能向上により、従来ではカスタム設計のＬＳＩが利用されていた領域にもＦＰＧＡが適用されつつある。しかし、それでもＦＰＧＡとカスタム設計とでは、同じ機能を実現するのに面積比で数十倍の差がある。よって、ＦＰＧＡの高集積化は重要な課題である。

ＦＰＧＡでは、マルチコンテキスト（multi-context）ＦＰＧＡと呼ばれる方式が知られている。これは、複数コンテキストを記憶できるように、ＦＰＧＡの回路情報を保持するコンフィギュレーションメモリ（ＳＲＡＭ）を構成にしたものである。そして、動作中にコンテキストを切り替えながら、つまり回路を切り替えながら動作する方式である。この方式では、回路情報を複数のコンテキストに分け、コンフィギュレーションメモリ以外の論理回路部を時分割で利用することで、ＦＰＧＡの面積を削減出来る可能性がある。しかし、コンテキストを分けることで、コンフィギュレーション情報の総量は増加する傾向にある。その結果、このコンフィギュレーション情報を記憶するＳＲＡＭの面積も増加し、結果としてＦＰＧＡの面積を十分に小さく出来ない場合がある。

この点、本実施形態に係る構成であると、コンフィギュレーションメモリ（メモリ部５）をＮＡＮＤ型フラッシュメモリの構成とし、各ワード線ＷＬに各コンテキストを割り当てている。そして、選択ワード線を切り替えながら動作することで、必要な機能を論理回路部６で実現する。従って、マルチコンテキストＦＰＧＡのコンフィギュレーションメモリの集積度を向上させることが出来る。その結果、コンテキスト数が多くなっても、マルチコンテキストＦＰＧＡの面積増加を最小限に抑えることが出来る。

［第２実施形態］
次に、第２実施形態に係る半導体装置について説明する。本実施形態は、上記第１実施形態において、ＭＯＳトランジスタＰＴをラッチ回路に置き換えたものである。以下では、第１実施形態と異なる点についてのみ説明する。

１．半導体装置の構成について
図５は、本実施形態に係るブロック２の一部領域の回路図であり、特に一組の第１、第２セルブロックＣＢ１、ＣＢ２と、それに対応する論理回路部６の一部構成について示している。

図示するように本実施形態に係る構成は、第１実施形態において以下の変形を行ったものである。すなわち、
・論理回路部６において、ＭＯＳトランジスタＰＴの代わりにラッチ回路ＬＡＴを設けた。ラッチ回路ＬＡＴは、入力ノードがノードｎＱＢに接続され出力ノードがノードｎＱに接続されたインバータ１０と、入力ノードがノードｎＱに接続され出力ノードがノードｎＱＢに接続されたインバータ１１とを備える。ノードｎＱＢ、ｎＱは更に、図示せぬ論理回路（ルックアップテーブル、スイッチ）に接続される。
・第１セルブロックＣＢ１の選択トランジスタＳＴ２のソースがラッチ回路ＬＡＴの入力（本例ではノードｎＱＢ）に接続され、第２セルブロックＣＢ２の選択トランジスタＳＴ２のソースがラッチ回路ＬＡＴの出力（本例ではノードｎＱ）に接続される。両者のソースは、直接には接続されない。

２．半導体装置の動作について
次に、本実施形態に係るＦＰＧＡ１の動作について説明する。メモリ部５へのコンテキスト情報の書き込み動作は、第１実施形態と同様であるので説明を省略する。

メモリ部５内のコンフィギュレーション情報に基づいてＦＰＧＡ１がある機能を実現する際の動作について説明する。以下では、ビット線ＢＬ０、ＢＬ１及びワード線ＷＬ６に接続されたメモリセルトランジスタＣＴ６内のコンテキスト情報が読み出される場合を例に挙げて、図６を用いて説明する。図６は、各配線の電圧変化を示すタイミングチャートである。

まずビット線制御回路４は、ビット線ＢＬ０及びこれに相補なビット線ＢＬ１をLowレベルとする。またコンテキスト制御回路３は、全ワード線ＷＬ０〜ＷＬ７及びセレクトゲート線ＳＧＤ、ＳＧＳを０Ｖとする。

次にコンテキスト制御回路３は、時刻ｔ６においてセレクトゲート線ＳＧＤ、ＳＧＳの電位をＶＨとして、選択トランジスタＳＴ１、ＳＴ２をオンさせる。更にコンテキスト制御回路３は、非選択ワード線ＷＬ０〜ＷＬ５及びＷＬ７に電圧ＶＲＥＡＤを印加し、選択ワード線ＷＬ６に０Ｖを印加する。

以上の結果、第１セルブロックＣＢ１のメモリセルトランジスタＣＴ６がオンすれば、電圧０ＶがノードｎＱＢに達し、ノードｎＱＢはLowレベル、ノードｎＱはHighレベルとなる。他方、第１セルブロックＣＢ１のメモリセルトランジスタＣＴ６がオフする場合には、第２セルブロックＣＢ２のメモリセルトランジスタＣＴ６がオンするから、電圧０ＶがノードｎＱに達し、ノードｎＱはLowレベル、ノードｎＱＢはHighレベルとなる。

このようにしてラッチ回路ＬＡＴの状態が定まった後、コンテキスト制御回路３は時刻ｔ７において、全ワード線ＷＬ０〜ＷＬ７及びセレクトゲート線ＳＧＤ、ＳＧＳを０Ｖとする。これにより、少なくとも選択トランジスタＳＴ１、ＳＴ２はオフ状態となり、ビット線ＢＬに電流は流れなくなる。

本例でも第１実施形態と同様に、同一のワード線に接続された複数のメモリセルトランジスタＣＴから一括してデータが読み出される。これにより、ｎ個のラッチ回路ＬＡＴの状態が、読み出されたコンテキスト情報によって決定される。

３．本実施形態に係る効果
本実施形態に係る構成であると、メモリ部５から読み出されたコンテキスト情報はラッチ回路ＬＡＴに読み出され、そこに保持される。従って、論理回路部６の動作時には、メモリ部５は動作不要である。すなわち、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳを全てLowレベルとしておくことが出来る。その結果、メモリセルトランジスタＣＴにリーク電流が流れることを防止し、ＦＰＧＡの消費電力を削減出来る。

更に、ワード線ＷＬに電圧を印加するのは、メモリ部５からラッチにコンテキスト情報を読み出す時だけで良い。すなわち、メモリセルトランジスタＣＴに高電圧が印加される時間を短く出来る。そのため、電荷が電荷蓄積層内に無用にトラップされたり、あるいは電荷蓄積層から放出されたりして、メモリセルトランジスタＣＴの閾値が変動してしまうことを抑制出来る。

［第３実施形態］
次に、第３実施形態に係る半導体装置について説明する。本実施形態は、上記第２実施形態において、コンテキスト情報を、１ビットあたり２セルでは無く１セルで記憶するものである。以下では、第２実施形態と異なる点についてのみ説明する。

１．半導体装置の構成について
図７は、本実施形態に係るブロック２の一部領域の回路図であり、特に１つのセルブロックＣＢと、それに対応する論理回路部６の構成について示している。

図示するように本実施形態に係る構成は、第２実施形態において以下の変形を行ったものである。すなわち、
・１つのセルブロックにつき１つのラッチ回路ＬＡＴが設けられ、選択トランジスタＳＴ２のソースが、対応付けられたラッチ回路ＬＡＴのノードｎＱＢに接続される。

・論理回路部６は更にリセット回路を有する。リセット回路はラッチ回路ＬＡＴをリセットするためのもので、例えばＭＯＳトランジスタ１２を含む。ＭＯＳトランジスタ１２のドレインはノードｎＱに接続され、ソースは接地され、ゲートに信号ＲＳＴが与えられる。信号ＲＳＴは、例えばコンテキスト制御回路３から与えられる。

２．半導体装置の動作について
次に、本実施形態に係るＦＰＧＡ１の動作について説明する。メモリ部５へのコンテキスト情報の書き込み動作は、第１実施形態と同様である。以下では、コンテキスト情報に従って論理回路部６が動作する際につき、ビット線ＢＬ０及びワード線ＷＬ６に接続されたメモリセルトランジスタＣＴ６内からコンテキスト情報が読み出される場合を例に、図８を用いて説明する。図８は、各配線の電圧変化を示すタイミングチャートである。

まず、ラッチ回路ＬＡＴがリセットされる。すなわちコンテキスト制御回路３は、信号ＲＳＴをHighレベルとする。これによりＭＯＳトランジスタ１２がオンされ、ノードｎＱはLowレベルとされ、ノードｎＱＢはHighレベルとされる。

その後、時刻ｔ７においてコンテキスト制御回路３は、信号ＲＳＴをLowレベルとする。これにより、ＭＯＳトランジスタ１２はオフ状態となる。

次に時刻ｔ７において、ビット線制御回路４はビット線ＢＬ０をLowレベルとする。またコンテキスト制御回路３は、セレクトゲート線ＳＧＤ、ＳＧＳの電位をＶＨとして、選択トランジスタＳＴ１、ＳＴ２をオンさせる。更にコンテキスト制御回路３は、非選択ワード線ＷＬ０〜ＷＬ５及びＷＬ７に電圧ＶＲＥＡＤを印加し、選択ワード線ＷＬ６に０Ｖを印加する。

以上の結果、メモリセルトランジスタＣＴ６がオンすれば、電圧０ＶがノードｎＱＢに達し、ラッチ回路ＬＡＴ内のデータは反転される。すなわち、ノードｎＱＢはHighレベル、ノードｎＱはLowレベルとなる。他方、メモリセルトランジスタＣＴ６がオフすれば、ラッチ回路ＬＡＴ内のデータは変わらない。

その後、コンテキスト制御回路３は時刻ｔ８において、全ワード線ＷＬ０〜ＷＬ８及びセレクトゲート線ＳＧＤ、ＳＧＳを０Ｖとする。これにより、少なくとも選択トランジスタＳＴ１、ＳＴ２はオフ状態となり、ビット線ＢＬに電流は流れなくなる。

３．本実施形態に係る効果
本実施形態に係る構成であっても、第２実施形態と同様の効果が得られる。更に本実施形態であると、１コンテキストあたり必要なメモリセルトランジスタ数が１／２となる。そのため、ＦＰＧＡの面積を大幅に削減出来る。

［第４実施形態］
次に、第４実施形態に係る半導体装置について説明する。本実施形態は、上記第１乃至第３実施形態におけるメモリ部５の具体的な構成に関する。本実施形態に係るメモリ部５は、メモリセルトランジスタＣＴが三次元に積層されたＮＡＮＤ型フラッシュメモリである。

図９及び図１０は、メモリ部５の斜視図及び断面図である。図示するように、メモリ部５は半導体基板２０上に設けられている。そしてメモリ部５は、半導体基板２０上に順次形成された配線層Ｌ１、選択トランジスタ層Ｌ２、メモリセルトランジスタ層Ｌ３、選択トランジスタ層Ｌ４、及び配線層Ｌ５を有する。

配線層Ｌ１にはソース線が形成される。選択トランジスタ層Ｌ２には選択トランジスタＳＴ２が形成される。メモリセルトランジスタ層Ｌ３にはメモリセルトランジスタＣＴ０〜ＣＴ７が形成される。選択トランジスタ層Ｌ３には選択トランジスタＳＴ１が形成される。配線層Ｌ５にはビット線ＢＬが形成される。

配線層Ｌ１は、ソース線層２１及びプラグ層２２を有する。プラグ層２２は、ソース線層２１上に、半導体基板２０の表面に対して垂直方向に延びるように形成されている。ソース線層２１及びプラグ層２２は、例えばタングステン（Ｗ）等の金属で形成される。ソース線層２１は、例えば図２のノードＮ２に相当する。

選択トランジスタ層Ｌ２は、導電層２３、２４及びゲート絶縁膜２５を備えている。導電層２３は、各プラグ層２２上に柱状に形成されている。また導電層２４は、ゲート絶縁膜２５を介在して導電層２３の周囲を取り囲むようにして形成されている。更に導電層２４はロウ方向に沿ってストライプ状に形成され、１本の導電層２３が、複数の導電層２３を被覆するようにして形成されている。そして、導電層２４はセレクトゲート線ＳＧＳとして機能し、導電層２４、ゲート絶縁膜２６、及び導電層２３によって選択トランジスタＳＴ２が形成されている。導電層２３、２４は例えば多結晶シリコンにより形成され、ゲート絶縁膜２５はシリコン酸化膜（ＳｉＯ_２）により形成される。

メモリセルトランジスタ層Ｌ３は、導電層２６、ワード線導電層２７−０〜２７−７、ゲート絶縁膜２８、電荷蓄積層２９、及びブロック層３０を備えている。導電層２６は、各導電層２３上に柱状に形成されている。ゲート絶縁膜２８は導電層２６の周囲を取り囲むようにして形成され、電荷蓄積層２９はゲート絶縁膜２８の周囲を取り囲むようにして形成され、ブロック層３０は電荷蓄積層２９の周囲を取り囲むようにして形成される。ワード線導電層２７−０〜２７−７は、層間絶縁層（図示せず）を挟んで積層されており、またブロック層３０の周囲を取り囲むようにして形成されている。ワード線導電層２７−０〜２７−７は導電層２４と同様にロウ方向に沿って形成され、１本のワード線導電層２７が、複数の導電層２６を被覆するようにして形成されている。そしてワード線導電層２７−０〜２７−７はワード線ＷＬ０〜ＷＬ７（制御ゲート）として機能する。ゲート絶縁膜２８及びブロック層３０は例えばシリコン酸化膜（ＳｉＯ_２）により形成され、電荷蓄積層はシリコン窒化膜（ＳｉＮ）により形成される。また導電層２６、２７は、例えば多結晶シリコン層を用いて形成される。そして、ワード線導電層２７−０〜２７−７、ゲート絶縁膜２８、電荷蓄積層２９、ブロック層３０、及び導電層２６によって、ＭＯＮＯＳ型のメモリセルトランジスタＣＴ０〜ＣＴ７が形成されている。なお、ゲート絶縁膜２８、電荷蓄積層２９、及びブロック層３０は、メモリセルトランジスタＣＴ毎に分離されておらず、導電層２６側面の例えば全面に形成されている。

選択トランジスタ層Ｌ４は、導電層３１、３２及びゲート絶縁膜３３を備えている。導電層３１は、各プラグ層２２上に柱状に形成されている。また導電層３２は、ゲート絶縁膜３３を介在して導電層３１の周囲を取り囲むようにして形成されている。更に導電層３２はロウ方向に沿って形成され、１本の導電層３２が、複数の導電層３１を被覆するようにして形成されている。そして導電層３２はセレクトゲート線ＳＧＤとして機能し、導電層３２、ゲート絶縁膜３３、及び導電層３１によって選択トランジスタＳＴ１が形成されている。導電層３１、３２は例えば多結晶シリコンにより形成され、ゲート絶縁膜３３はシリコン酸化膜（ＳｉＯ_２）により形成される。

配線層Ｌ５は、ビット線層３４及びプラグ層３５を有する。プラグ層３５は、導電層３１上に柱状に形成されている。ビット線層３４は、カラム方向に沿ったストライプ形状に形成され、ビット線ＢＬとして機能する。ビット線層３４及びプラグ層３５は、例えばタングステン（Ｗ）等の金属で形成される。そしてビット線層３４は、カラム方向に沿って配列された複数のセルブロックＣＢに共通に接続されている。

以上のようにメモリセル部５は、メモリセルトランジスタＣＴが半導体基板に垂直な方向に積層された構造を有していても良い。なお、図９の構成は図２に対応するので、ソース線２１によって２つのセルブロックＣＢが共通に接続されている。しかし、図５及び図７に対応する構成では、ソース線２１はセルブロックＣＢ毎に独立して論理回路部６に接続される。

［変形例等］
以上のように、本実施形態に係る半導体装置１は、論理回路の機能情報を記憶するメモリ部(メモリ部5@図2)と、メモリ部に記憶された前記機能情報に従ってコンフィギュラブルな論理回路部(論理回路部6@図2)とを備える。メモリ部(メモリ部5@図2)は、複数のメモリセルトランジスタ(CT@図2)と、第１、第２選択トランジスタ(ST1,ST2@図2)と、複数のセルブロック(CB1,CB2@図2)を備える。メモリセルトランジスタは、第１端子と第２端子との間に直列接続され、各々が電荷蓄積層を備える。第１選択トランジスタは、第１端子をビット線に接続する。第２選択トランジスタは、第２端子を論理回路部に接続する。セルブロックの各々は、複数のメモリセルトランジスタ及び第１、第２選択トランジスタを含む。

本構成により、ＦＰＧＡの集積度を向上出来る。なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。例えば図２では、同一行にあるメモリセルトランジスタＣＴのゲートは共通に接続されている。しかし、共通に接続される必要は無く、メモリセルトランジスタ毎にゲート配線が設けられても良い。しかし、図２のように共通にすることで、メモリ部５の面積を削減出来る。

更に図１では、ワード線ＷＬ及びビット線ＢＬがブロック２間を共通に接続する。しかし、この場合もブロック２毎に別々の配線が設けられても良い。しかし、やはり面積削減の観点からは共通にすることが望ましい。

また図１では、制御回路３、４が複数のブロック２で共有されている。通常、制御回路３、４には電圧発生回路等、大きな面積の回路が含まれる。従って、図１のように複数のブロック２で制御回路３、４を共有することが望ましい。しかし、ブロック毎に制御回路３、４が設けられる場合であっても良い。この場合には、各ブロックが並列に動作するこが可能となる。但し、図１の構成であっても、同一行にあるブロック２は同時に動作可能である。

更に、上記実施形態では、コンテキスト情報はコンテキスト制御回路３が選択する場合を例に説明した。しかし、論理回路部６がコンテキスト情報を選択する、すなわちワード線ＷＬを選択するような構成であっても良い。

また、上記第４実施形態ではメモリセルトランジスタＣＴが三次元に積層される構成を例に説明した。しかし、メモリセルトランジスタＣＴが半導体基板上に二次元状に配列される構成であっても良い。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…ＦＰＧＡ、２…ブロック、３…コンテキスト制御回路、４…ビット線制御回路、５…メモリ部、６…論理回路部

Claims (9)

1. 論理回路の機能情報を記憶するメモリ部と、前記メモリ部に記憶された前記機能情報に従ってコンフィギュラブル（configurable）な論理回路部とを備えた半導体装置であって、前記メモリ部は、
   第１端子と第２端子との間に直列接続され、各々が電荷蓄積層を備えた複数のメモリセルトランジスタと、
   前記第１端子をビット線に接続する第１選択トランジスタと、
   前記第２端子を前記論理回路部に接続する第２選択トランジスタと、
   各々が、前記複数のメモリセルトランジスタ及び前記第１、第２選択トランジスタを含む複数のセルブロックと
   を具備し、前記セルブロックは、第１セルブロック及び第２セルブロックを備え、
   前記第１、第２セルブロックの前記第２選択トランジスタの電流経路の一端は、それぞれ前記第１、第２セルブロックの前記第２端子に接続され、電流経路の他端は互いに共通に接続されて、更に前記論理回路部に接続される
   ことを特徴とする半導体装置。
2. 論理回路の機能情報を記憶するメモリ部と、前記メモリ部に記憶された前記機能情報に従ってコンフィギュラブル（configurable）な論理回路部とを備えた半導体装置であって、前記メモリ部は、
   第１端子と第２端子との間に直列接続され、各々が電荷蓄積層を備えた複数のメモリセルトランジスタと、
   前記第１端子をビット線に接続する第１選択トランジスタと、
   前記第２端子を前記論理回路部に接続する第２選択トランジスタと、
   各々が、前記複数のメモリセルトランジスタ及び前記第１、第２選択トランジスタを含む複数のセルブロックと
   を具備し、前記論理回路部はラッチ回路を備え、
   前記メモリ部は、第１セルブロック及び第２セルブロックを備え、
   前記第１、第２セルブロックの前記第２選択トランジスタの電流経路の一端は、それぞれ前記第１、第２セルブロックの前記第２端子に接続され、電流経路の他端は前記ラッチ回路の入力及び出力にそれぞれ接続される
   ことを特徴とする半導体装置。
3. 前記第１セルブロックと前記第２セルブロックは、互いに相補的なデータを保持する
   ことを特徴とする請求項１または２記載の半導体装置。
4. 論理回路の機能情報を記憶するメモリ部と、前記メモリ部に記憶された前記機能情報に従ってコンフィギュラブル（configurable）な論理回路部とを備えた半導体装置であって、前記メモリ部は、
   第１端子と第２端子との間に直列接続され、各々が電荷蓄積層を備えた複数のメモリセルトランジスタと、
   前記第１端子をビット線に接続する第１選択トランジスタと、
   前記第２端子を前記論理回路部に接続する第２選択トランジスタと、
   各々が、前記複数のメモリセルトランジスタ及び前記第１、第２選択トランジスタを含む複数のセルブロックと
   を具備し、前記論理回路部は、前記第２選択トランジスタによって前記第２端子に接続されるラッチ回路と、
   前記ラッチ回路をリセット可能なリセット回路と
   を備えることを特徴とする半導体装置。
5. 前記メモリ部は、複数のセルブロック間で前記メモリセルトランジスタのゲートを共通に接続するワード線と、
   前記ワード線を選択する制御回路と
   を更に備えることを特徴とする請求項１乃至４いずれか１項記載の半導体装置。
6. 前記メモリセルトランジスタは、前記論理回路の機能情報を保持し、
   前記制御回路がいずれかの前記ワード線を選択することにより、前記選択されたワード線に接続されたメモリセルトランジスタに記憶された機能情報に従って、前記論理回路部が構成される
   ことを特徴とする請求項５記載の半導体装置。
7. 前記ビット線は、複数のセルブロック間で前記第１端子を共通に接続する
   ことを特徴とする請求項１乃至６いずれか１項記載の半導体装置。
8. 前記メモリセルトランジスタは、半導体基板上に積層して形成される
   ことを特徴とする請求項１乃至７いずれか１項記載の半導体装置。
9. 前記半導体装置はＦＰＧＡ（Field programmable Gate Array）である
   ことを特徴とする請求項１乃至８いずれか１項記載の半導体装置。

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