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JP3415509B2 - 半導体装置 - Google Patents

半導体装置

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JP3415509B2
JP3415509B2 JP27521799A JP27521799A JP3415509B2 JP 3415509 B2 JP3415509 B2 JP 3415509B2 JP 27521799 A JP27521799 A JP 27521799A JP 27521799 A JP27521799 A JP 27521799A JP 3415509 B2 JP3415509 B2 JP 3415509B2
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semiconductor device
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package
electrode
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Landscapes

  • Wire Bonding (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、同一パッケージ中
に複数の半導体チップ（以下、チップとする）が搭載さ
れたマルチチップ半導体装置に関し、特に複数のチップ
を積層して一つのパッケージに封止したマルチチップ半
導体装置の構成に関する。
【０００２】
【従来の技術】複数のチップを積層して一つのパッケー
ジに封止した半導体装置は、これまで、例えば、特開昭
６１−２８７１３３号公報（公知例１とする），特開平
２−３１２２６５号公報（公知例２とする），特開平１
０−２５６４６９号公報（公知例３とする），特開平１
０−２５６４７３号公報（公知例４とする）等に種々提
案されてきている。
【０００３】図１１は、公知例１に開示された半導体装
置の断面図と平面図である。この半導体装置は、複数の
特定機能を持つチップ１１０１Ａ，１１０１Ｂ，１１０
１Ｃを各チップのパッド部が露出するように各々積層し
て接着し、各チップ間もしくはパッケージ部との接続を
各パッド部とパッケージピン部とでアルミ線或いは金線
で接続し、封止している。
【０００４】図１２，１３は、それぞれ公知例２に開示
された半導体装置の一例の平面図及び断面図と他の例の
断面図である。図１２の例の半導体装置は、長方形のチ
ップを回転方向に４５゜宛順次ずらして積層し、各チッ
プの電極部が露出するようにしている。また、図１３の
例の半導体装置では、積層されるチップ間に下層のチッ
プの電極部に重ならないように間隔片１３２２を挿入
し、下層のチップのボンディング線が上層のチップの下
面に接触しないようにしている。
【０００５】図１４は、公知例３，４に開示された半導
体装置の断面図である。図１４の例の半導体装置は、リ
ードフレームのデプレス加工されたアイランド１４１３
上に第１のチップ１４１０がＡｇペーストなどのエポキ
シ系導電接着剤１４１４で固着され、その上に絶縁性の
エポキシ系接着剤１４１５で第２のチップ１４１１が第
１のチップ１４１０のボンディングパッド１４１２ａと
重ならないように固着されている。また、第１及び第２
のチップ１４１０，１４１１の各ボンディングパッド１
４１２ａ，１４１２ｂとリードフレームの各リード端子
１４１７ａの先端部とを必要に応じてワイヤボンディン
グした後、アイランド１４１３部の裏面が露出するよう
に樹脂封止して半導体装置が形成されている。
【０００６】また、図１５は、従来の複数チップを積層
した半導体装置のボンディングパッド（以下、パッドと
する）配置の一例と上層のチップ拡張の状況を模式的に
示す平面図である。この従来の半導体装置１５０１で
は、下層のチップ２０の上に積層されたチップ１５３０
のパッド１５３６が辺１５３１，１５３３に沿って配置
されている。しかし、例えばこのチップ１５３０が、本
来の機能上からは辺１５３３が破線１５３９で示される
位置に、辺１５３３に沿って配置されたパッド１５３６
がパッド１５３８の位置になるチップサイズで充分であ
ったとしても、パッド１５３８とパッケージの内部端子
１５をワイヤボンディング接続した場合、ボンディング
線１５１６長くなりすぎるため、チップを辺１５３３の
位置まで拡張していた。
【０００７】
【発明が解決しようとする課題】上述した、複数のチッ
プを積層した従来の半導体装置では、下層のチップのボ
ンディングパッドを露出させること（公知例１〜４）、
下層のチップのボンディングワイヤが上層のチップの下
面に接触しないようにすること（公知例２）、半導体装
置全体の厚さを薄くすること（公知例３，４）、或いは
熱ストレスによるパッケージの反りを緩和するためにア
イランドの大きさを直接搭載されるチップサイズより小
さくすること（公知例３，４）等の考慮はされている
が、半導体装置の組立性、特に上層のチップのワイヤボ
ンディングの容易性、特に上層のチップのボンディング
パッドとパッケージの内部端子との距離については何ら
考慮されていない。
【０００８】公知例１には、全体の機能の関係から各チ
ップのパッドの位置や各チップサイズ等に制約が生じる
ことは開示されているが、特に上層のチップのボンディ
ングパッドとパッケージの内部端子との距離については
何ら考慮されていない。
【０００９】すなわち、図１１〜１４に示されるとお
り、いずれのチップのボンディングパッドも各チップの
４辺或いは一組の対向する２辺上に配置されいる。しか
し、特に上層のチップサイズが下層のチップサイズに比
べて大幅に小さい場合、上層チップの積層位置を工夫し
たとしても少なくとも一１辺のボンディングパッドに接
続するボンディングワイヤの長さが極めて長くなり、隣
接するワイヤ間の短絡やワイヤの垂れ下がりによるチッ
プとの短絡或いはワイヤ切れ等による歩留低下を生じる
可能性が高いため、例えば図１５に示すように、上層の
チップ１５３０のサイズを本来の機能上必要なチップサ
イズよりも寸法ｙだけ拡大して、各パッド１５３６から
当該パッドと接続されるパッケージの内部端子１５まで
の距離ｘが、定められた所定の距離範囲内に納まるよう
に設計されていた。
【００１０】しかし、これでは組立、特にいわばワイヤ
ボンディングだけのために、チップサイズを大きくする
こととなり、チップコストの上昇をまねくという問題が
あった。
【００１１】本発明の一つの目的は、積層するチップの
チップサイズを機能を満たす範囲内で任意に縮小して
も、組立，特にワイヤボンディングが容易にでき、隣接
するワイヤ間の短絡やワイヤの垂れ下がりによるチップ
との短絡或いはワイヤ切れ等による歩留低下が十分抑制
された、複数チップを積層したマルチチップ半導体装置
を提供しようとするものである。
【００１２】また、本発明の他の目的は、所望の機能を
実現するのに最も適したチップを既存のチップ群の中か
ら適宜選択しても、複数チップを積層したマルチチップ
半導体装置を容易に実現できる手段を提供しようとする
ものである。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
複数のチップが、各々に設けられた複数の外部接続用電
極（以下、パッドとする）部を全て露出させるように且
つ下層の第１のチップ内に上層の第２のチップが全て含
まれるように積層されてパッケージに収納・封止された
半導体装置であって、前記複数のパッドと前記パッケー
ジの複数の内部端子とがワイヤボンディングで必要に応
じて接続され、少なくとも上層の前記第２のチップの複
数の前記パッドが全て所定の一辺又は隣接する二辺に設
けられている。
【００１４】また、本発明の他の半導体装置は、パッケ
ージのチップ搭載部に第１の接着用部材を介して直接搭
載された第１のチップと、この第１のチップよりも小さ
い第２のチップを有し、この第２のチップは前記第１の
チップの表面に絶縁性の第２の接着部材を介して前記第
１のチップの複数のパッドの全てが露出するように且つ
前記第１のチップ内に全て含まれるように積層され、更
に前記第２のチップのパッドは全て所定の一辺又は隣接
する二辺に設けられており、前記第１及び第２のチップ
それぞれの複数のパッドと前記パッケージの内部端子と
がワイヤボンディングで必要に応じて接続され、封止さ
れている。
【００１５】このとき、上層の第２のチップは、そのパ
ッドが配置されている辺の辺端部が、前記第１のチップ
の辺端部に一致するように積層することもできる。
【００１６】また、本発明の更に他の半導体装置は、パ
ッケージのチップ搭載部に第１の接着用部材を介して直
接搭載された第１のチップと、この第１のチップの複数
のパッドのいずれとも重ならず且つ前記第１のチップ表
面の前記複数のパッドに囲まれた領域内に絶縁性の第２
の接着用部材を介して積層された中継基板と、この中継
基板上に搭載された第２のチップとを有し、前記中継基
板は前記第２のチップがフェイスダウンボンディングさ
れる第１の電極を中央部に有すると共に周辺部に前記第
１の電極と接続された外部接続用の第２の電極とを有
し、前記第１のチップの複数のパッド及び前記中継基板
の前記第２の電極のそれぞれと前記パッケージの内部端
子とがワイヤボンディングで必要に応じて接続され、封
止されている。
【００１７】また、本発明の更に他の半導体装置は、パ
ッケージのチップ搭載部に第１の接着用部材を介して直
接搭載された第１のチップと，前記第１のチップの全面
を被覆し且つ少なくとも一辺の長さが前記第１のチップ
の一辺の長さと同じ大きさの中継基板と，第２のチップ
がこの順序で積層されており、前記中継基板は第１の面
に前記第１のチップのパッドとバンプ接続する第３の電
極を有すると共に前記第１の面と反対の第２の面の中央
部と周辺部にそれぞれ前記第２のチップがフェイスダウ
ンボンディングされる第１の電極と前記第１及び第３の
電極と接続された外部接続用の第２の電極とを有し、前
記第１のチップと前記中継基板は前記第１のチップのパ
ッド部でのバンプ接続により固着され、前記中継基板と
前記第２のチップはこの第２のチップのフェイスダウン
ボンディングにより固着され、前記第２の電極と前記パ
ッケージの内部端子とがワイヤボンディングにより必要
に応じて接続され、封止されている。
【００１８】このとき、中継基板はシリコン基板とする
ことができる。
【００１９】また、パッケージは、ボールグリッドアレ
イ（ＢＧＡ）型パッケージのようにチップの周囲全体に
チップとボンディング接続するパッケージの内部端子が
配置されているものが好ましい。
【００２０】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。
【００２１】図１，２は、本発明の第１の実施形態の半
導体装置１，２における上層の第２のチップであるチッ
プ３０のパッド３６の配列を下層の第１のチップである
チップ２０のパッド２６の配列と共に模式的に示す平面
図で、図１は、パッド３６を辺３１のみに集中させて配
置した半導体装置１の例であり、図２は、パッド３６を
隣接する２辺である辺３１，３４に集中させて配置した
半導体装置２の例である。また、図３は、本実施形態の
半導体装置１，２の断面概略を、例えば図２の半導体装
置２のＸ１−Ｘ１’線に沿った断面で、模式的に示す断
面図である。
【００２２】図１，２，３を参照すると、本実施形態の
半導体装置１（又は２）は、ＢＧＡパッケージのチップ
搭載基板１０のチップ搭載部にチップ２０が、例えばＡ
ｇペーストのようなエポキシ系導電性接着剤１７で固着
され、このチップ２０の上にチップ３０が絶縁性のエポ
キシ系接着剤２７で固着されている。このとき、チップ
３０のパッド３６が配置されている辺３１（及び３４）
が、チップ２０のパッド２６と重ならない範囲でチップ
２０の辺端部に最も近くなるようにチップ３０を配置・
固着する。具体的には、図１の半導体装置１の例では、
辺３１がチップ２０の辺２１に最も近くなるように配置
・固着し、図２の半導体装置２の例では、辺３１，３４
がそれぞれチップ２０の辺２１，２４に最も近くなるよ
うに配置・固着してある。尚、チップ２０の辺２１〜２
４のどの辺の辺端部に接近させるかは、半導体装置の所
望の機能・端子配置に応じて定めればよい。
【００２３】また、チップ２０，３０それぞれのパッド
２６，３６とパッケージの内部端子１５とが必要に応じ
て、例えばＡｕ細線等のワイヤ１６でワイヤボンディン
グにより接続され、例えば樹脂１８で封止されている。
（尚、改めて図示はしていないが、パッケージの各内部
端子１５と対応する各外部接続端子１９（ボール電極）
とが、周知のパッケージ技術により基板１０の内部配線
で接続されていることは云うまでもないことであり、詳
細な説明は省略する。）尚、パッド２６，３６と内部端
子１５との接続は、必要に応じて同一の内部端子１５ｗ
にチップ２０のパッド２６とチップ３０のパッド３６そ
れぞれからワイヤボンディング接続してもよい。特に、
積層する各チップ２０，３０が多数の共通する信号（例
えばメモリのアドレス信号等）を用いている場合は、各
チップ２０，３０のその信号に対応するパッド群を本実
施形態のように特定の辺に集中させて、他の辺にはパッ
ドを配置しないようにすれば、このボンディングパッド
が配置されていない辺の位置は自由に決定でき、チップ
の必要機能を満たす範囲で任意にチップサイズの縮小を
図ることができるとともに、同一の内部端子１５ｗに各
共通信号に対応するチップ２０のパッド２６とチップ３
０のパッド３６それぞれからワイヤボンディング接続す
ることで、パッケージの端子を効率良く使うこともでき
る。
【００２４】本実施形態の半導体装置１，２では、上層
のチップ３０のパッド３６が、辺３１一辺又は辺３１，
３４の隣接する二辺に集中して配置され、且つこのパッ
ド３６が配置された辺３１（及び３４）が、チップ２０
のパッド２６に重ならない範囲で所定の辺例えば辺２１
（及び２４）の辺端部に最も近くなるようにチップ２０
上にチップ３０が積層・固着されている。従って、チッ
プ２０のパッド２６及びチップ３０の全てのパッド３６
とパッケージの内部端子１５との距離を、チップサイズ
を変更することなく所定の距離以下に容易にすることが
でき、各パッド２６，３６と対応する内部端子１５とを
ワイヤ１６でワイヤボンディングにより容易に接続でき
ると共に、隣接するワイヤ１６間の短絡やワイヤ１６の
垂れ下がりによるチップ２０との短絡或いはワイヤ切れ
等による歩留低下も十分抑制できる。
【００２５】次に、本実施形態の他の例を簡単に説明す
る。
【００２６】例えば、図２に示した例では、上層のチッ
プ３０のパッド３６が辺３１，３４の隣接する二辺に集
中して配置され、且つこれらの辺と近接する下層のチッ
プ２０の辺２１，２４にもパッド２６が存在している。
このような場合、各辺の上，下層のチップのパッド数の
合計とパッケージ側の対応する辺の内部端子１５の数に
不整合（内部端子１５の数が不足する）が生じることが
ある。
【００２７】図１６は、このような場合に対応できるパ
ッド配置方法の一例を示す平面図である。
【００２８】図１６を参照すると、この例の半導体装置
７の上層のチップ３０のパッド３６が辺３１，３４の隣
接する二辺に集中して配置されているのは図２の例と同
様であるが、下層のチップ１６２０のパッド２６は、上
層のチップ３０のパッド３６が集中して配置されている
辺３１，３４が近接する辺２１，２４のチップ３０搭載
領域を避けて配置されている。従って、この場合はチッ
プ側のパッド数とパッケージの内部端子数の不整合を解
消すると共に、チップ３０の辺３１とチップ１６２０の
辺２１の端部を一致させ、且つ辺３４と辺２４の端部を
一致させて積層することができ、特に上層のチップ３０
のパッド３６を、パッケージの内部端子１５に一層近づ
けることもできる。
【００２９】次に、本発明の第２の実施形態について説
明する。
【００３０】図４は、本発明の第２の実施形態の半導体
装置３を封止前に上部から見た模式的な概略平面図であ
り、図５は、図４の半導体装置３のＸ２−Ｘ２’線に沿
った断面概略を模式的に示す断面図である。
【００３１】本実施形態の半導体装置３は、下層の第１
のチップであるチップ２０と上層の第２のチップである
チップ５０との間に第１の中継基板であるシリコン基板
６０を有している点が、第１の実施形態との大きな違い
である。このシリコン基板６０の表面は両面共に例えば
シリコン酸化膜のような絶縁膜が形成されており、更
に、チップ５０と対向する面上には、チップ５０のパッ
ド形成面と対向したときに各パッド５６と対向するよう
に電極６４が基板の中央部に設けられ、各電極６４は、
それぞれ基板周辺部に配置されたボンディング接続用パ
ッド６６と配線６２により接続されている。また、シリ
コン基板６０の大きさは、チップ２０の各パッド２６の
いずれとも重ならない範囲で、できるだけ大きくし、周
辺部に設けられるパッド６６とパッケージの内部端子１
５との距離が十分小さくなるようにしておくのが望まし
い。
【００３２】図４，５を参照すると、本実施形態の半導
体装置３は、ＢＧＡパッケージのチップ搭載基板１０の
チップ搭載部にチップ２０が、やはりエポキシ系導電性
接着剤１７で固着され、このチップ２０の上にシリコン
基板６０がパッド２６と重ならないように絶縁性のエポ
キシ系接着剤２７で固着されている。更に、チップ５０
の各パッド５６と対向するシリコン基板６０の電極６４
とがバンプ９０を介して接続され、シリコン基板６０の
上にチップ５０がフェイスダウンで搭載されている。
【００３３】また、チップ２０のパッド２６、及びチッ
プ５０のパッド５６と電極６４を介して接続されている
シリコン基板６０上のパッド６６とが、パッケージの内
部端子１５と必要に応じて、ワイヤ１６でワイヤボンデ
ィングにより接続され、樹脂１８で封止されている。
【００３４】本実施形態の半導体装置３では、上層のチ
ップ５０のパッド５６とシリコン基板６０の中央部に形
成された電極６４とのバンプ接続によりチップ５０をフ
ェイスダウンで搭載したシリコン基板６０をチップ２０
の上に積層し、チップ２０のパッド５６及びシリコン基
板６０の周辺部に配置され，電極６４と接続されたパッ
ド６６とパッケージの内部端子１５とをワイヤ１６でワ
イヤボンディングにより接続しているので、上層のチッ
プ５０のチップサイズ及びパッド５６の配置について
は、「チップ５０をシリコン基板６０に搭載できる」と
いう条件以外は何の制約も生じることはない。従って、
本実施形態の半導体装置３は、上層のチップ５０として
シリコン基板６０に搭載できるチップサイズであるとい
う条件の範囲内で既存の製品チップの中から所望の機能
のものを任意に選択し、選択されたチップ５０のパッド
５６の配置に整合させたシリコン基板６０上の電極６４
及びこの電極６４と接続し半導体装置３の所望の端子配
置に整合させて配置したパッド６６を形成したシリコン
基板６０を準備するだけで、容易に実現できる。尚、シ
リコン基板６０については、周知の半導体製造における
メタライズ技術を用いれば容易に製造できることは明ら
かであるので、詳細な説明は省略する。
【００３５】次に、本発明の第３の実施形態について説
明する。
【００３６】図６は、本発明の第３の実施形態の半導体
装置４を封止前に上部から見た模式的な概略平面図であ
り、図７は、図６の半導体装置４の断面概略を模式的に
示す断面図で，（ａ）は図６の半導体装置４のＸ３−Ｘ
３’線に沿った断面概略を模式的に示す断面図、（ｂ）
と（ｃ）はそれぞれ（ａ）の“Ｂ部”，“Ｃ部”の拡大
断面図、（ｄ）はシリコン基板７０の断面構造を模式的
に示す断面図である。
【００３７】図６，７を参照すると、本実施形態の半導
体装置４は、下層の第１のチップであるチップ２０と上
層の第２のチップであるチップ５０との間に第２の中継
基板であるシリコン基板７０を有し、且つこのシリコン
基板７０が少なくともチップ２０全体を覆っている（こ
の例ではチップ２０と同じ大きさにしてある）点と、シ
リコン基板７０のチップ２０と対向する面７０ｂにも電
極７３がパッド２６と対向するように形成されており、
この点が、第１，第２の実施形態との大きな違いであ
る。
【００３８】このシリコン基板７０の表面は両面共にシ
リコン基板６０と同様シリコン酸化膜のような絶縁膜７
７が形成されており、更に、チップ５０と対向する面７
０ａ上には、チップ５０のパッド形成面と対向したとき
に各パッド５６と対向するように電極７４が基板の中央
部に設けられ、各電極７４は、それぞれ基板周辺部に配
置されたボンディング接続用パッド７６と配線７２によ
り接続されている。また、シリコン基板７０のチップ２
０と対向する面７０ｂ上には、チップ２０のパッド形成
面と対向したときに各パッド２６と対向するように電極
７３が基板上に設けられ、各電極７３は、それぞれ反対
側のチップ５０と対向する面７０ａ上の基板周辺部に配
置されたボンディング接続用パッド７８とシリコン基板
７０を貫通するスルーホール７５及び必要に応じて図示
されていない配線を介して接続されている。
【００３９】また、本実施形態の半導体装置４は、チッ
プ２０のパッド２６が対向するシリコン基板７０の電極
７３と接続バンプ９２によりバンプ接続され，チップ５
０のパッド５６は対向するシリコン基板７０の電極７４
と接続バンプ９４によりバンプ接続され、パッド２６，
５６とパッケージの内部端子１５との接続は電極７３，
７４を介して全てシリコン基板７０のチップ５０と対向
する面７０ａ上の周辺部に形成されたパッド７６，７８
とのワイヤ１６によるワイヤボンディング接続により行
われている。すなわち、本実施形態の半導体装置４のチ
ップ側ボンディング接続用パッドは全てシリコン基板７
０上の周辺部に同一平面で形成されているので、通常の
単一チップとの接続の場合と同様に容易にパッケージの
内部端子１５とのワイヤボンディング接続ができる。ま
た、本実施形態の半導体装置４においては、チップ２
０，５０それぞれのパッド配置に拘わらず、それらを統
合された一つのものとして半導体装置４として最適の端
子配置に容易に変更することもできる。
【００４０】上述の説明は、上層のチップ５０が十分小
さく、チップ５０全体が下層のチップ２０の内部に含ま
れる例について説明したが、本実施形態によれば、一方
のチップが他方のチップからはみ出すような場合にも対
応可能であり、以下に図を参照して説明する。
【００４１】図８は、第３の実施形態において一方のチ
ップが他方のチップからはみ出している場合の半導体装
置５を封止前に上部から見た模式的な概略平面図であ
り、図９は、半導体装置５の断面概略を模式的に示す断
面図で，（ａ），（ｂ）は、それぞれ図８の半導体装置
４のＸ４−Ｘ４’線に沿った断面概略を模式的に示す断
面図とＹ１−Ｙ１’線に沿った断面概略を模式的に示す
断面図である。
【００４２】この例では、下層のチップ２５の短辺及び
長辺の長さをそれぞれｍ，ｎ（ｍ＜ｎ）、上層のチップ
５５の短辺及び長辺の長さをそれぞｐ，ｑ（ｐ≦ｑ）と
したとき、例えば、ｍ＜ｐ，（ｑ＋α）＜ｎとする。こ
のとき、シリコン基板７０の一辺の長さをｎ、他辺の長
さをｐ＋αとすれば、下層のチップ２５をシリコン基板
７０で完全に覆うと共に、上層のチップ５５もシリコン
基板７０上に全て含むように搭載できる。（αは、チッ
プ５５の長辺とシリコン基板７０の長辺とを並行に且つ
辺間の距離が両辺ともα／２になるようにしたとき、そ
の間にパッド７６，７８を形成できる寸法であればよ
い。通常は、２００〜３００μｍあればよい。）また、
シリコン基板７０の大きさは、下層のチップのボンディ
ングパッドとバンプ接続する電極を形成でき、且つ上層
のチップと対向する面（例えば、図７の面７０ａ）上に
上層のチップを搭載すると共に、上，下層の各チップの
端子の中で半導体装置の外部に引き出す必要のある端子
に対応するボンディングパッドを周辺部に形成できるよ
うに、必要に応じて定めればよい。
【００４３】尚、その他の構成は第２の実施形態の場合
と同様であるので、詳細な説明は省略する。
【００４４】次に、第２及び第３の実施形態の半導体装
置の他の変形例について説明する。
【００４５】すなわち、第２及び第３の実施形態の半導
体装置では、上層のチップがフェイスダウンで積層・搭
載されているので、上層のチップに放熱器を付加するこ
とも可能である。
【００４６】図１０は、第２の実施形態における第１の
中継基板を用い、上層のチップ５０に放熱器９０を付加
した場合の半導体装置６の模式的な断面図である。この
半導体装置６は、樹脂封止前までは第２の実施形態の半
導体装置と全く同様に製造でき、樹脂封止時に放熱器９
０を搭載する部分に開口を設けてチップ５０の裏面を露
出させておき、熱伝導性接着剤（図示せず）等で放熱器
９０をチップ５０の裏面に搭載すればよい。
【００４７】従来の単に複数チップを積層しただけのマ
ルチチップ半導体装置では、その構造上特に上層のチッ
プの放熱性能に問題があった。従って、上層のチップに
消費電力の大きい、従って発熱量の大きいチップを用い
ると、上層のチップのみならず、下層のチップも上層の
チップの発熱による不具合を生じやすかったが、本構造
の半導体装置６では、上層のチップ５０に放熱器９０を
付加することで、このような問題を解決し、組み合わせ
て積層するチップの選択自由度がより広がっている。
【００４８】尚、上述の実施形態の説明において、パッ
ケージをＢＧＡを例として説明したが、これに限定され
るものでなく、必要に応じＱＦＰその他の各種パッケー
ジにも適用できることは明らかである。また、第１の中
継基板及び第２の中継基板をシリコン基板を例として説
明したが、これも実施形態の例に限定されるものでな
く、必要に応じ、印刷配線基板等を用いることができる
ことは云うまでもない。更に、第２，第３の実施形態に
おいても、改めて図示していないが、積層する各チップ
のパッドを一つの内部端子１５（図１，２の内部端子１
５ｗに相当）に接続してもよく、また容易に接続できる
ことは明らかである。
【００４９】
【発明の効果】本発明の半導体装置は、複数のチップを
積層してマルチチップ半導体装置を構成する際に、特に
上層のチップのボンディングパッドを一辺又は隣接する
二辺に集中させ、且つこのパッドが集中的に配置された
辺を下層チップの辺端部近づけるように積層すること
で、上層のチップのチップサイズを機能を満たす範囲内
で任意に縮小しながら、組立，特にワイヤボンディング
が容易にでき、隣接するワイヤ間の短絡やワイヤの垂れ
下がりによるチップとの短絡或いはワイヤ切れ等による
歩留低下が十分抑制できるという効果が得られる。
【００５０】また、本発明の他の半導体装置は、上層の
チップと下層のチップとの間に中継基板を備えること
で、チップサイズ，ボンディングパッド配置消費電力等
に関わらず、所望の機能を実現するのに最も適したチッ
プを既存のチップ群の中から適宜選択して、複数チップ
を積層したマルチチップ半導体装置を容易に実現できる
という効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置のパッド
配列の一例を模式的に示す平面図である。
【図２】本発明の第１の実施形態の半導体装置のパッド
配列の他の例を模式的に示す平面図である。
【図３】図２の半導体装置のＸ１−Ｘ１’線に沿った断
面概略を模式的に示す断面図である。
【図４】第２の実施形態の半導体装置を封止前に上部か
ら見た模式的な概略平面図である。
【図５】図４の半導体装置のＸ２−Ｘ２’線に沿った断
面概略を模式的に示す断面図である。
【図６】第３の実施形態の半導体装置を封止前に上部か
ら見た模式的な概略平面図である。
【図７】図６の半導体装置の断面概略を模式的に示す断
面図で，（ａ）は図６の半導体装置４のＸ３−Ｘ３’線
に沿った断面概略を模式的に示す断面図、（ｂ）と
（ｃ）はそれぞれ（ａ）の“Ｂ部”，“Ｃ部”の拡大断
面図、（ｄ）はシリコン基板７０の断面構造を模式的に
示す断面図である。
【図８】第３の実施形態の他の例の半導体装置を封止前
に上部から見た模式的な概略平面図である。
【図９】図８の半導体装置の断面概略を模式的に示す断
面図で，（ａ），（ｂ）は、それぞれ図８の半導体装置
のＸ４−Ｘ４’線に沿った断面概略を模式的に示す断面
図とＹ１−Ｙ１’線に沿った断面概略を模式的に示す断
面図である。
【図１０】第２の実施形態における第１の中継基板を用
い、上層のチップに放熱器を付加した場合の半導体装置
の模式的な断面図である。
【図１１】特開昭６１−２８７１３３号公報に開示され
た半導体装置の（ａ）断面図と（ｂ）平面図である。
【図１２】特開平２−３１２２６５号公報に開示された
半導体装置の一例の（ａ）平面図及び（ｂ）断面図であ
る。
【図１３】特開平２−３１２２６５号公報に開示された
他の例の半導体装置の断面図である。
【図１４】特開平１０−２５６４６９号公報と特開平１
０−２５６４７３号公報に開示された半導体装置の断面
図である。
【図１５】従来の複数チップを積層した半導体装置のパ
ッド配置の一例と上層のチップ拡張の状況を模式的に示
す平面図である。
【図１６】本発明の第１の実施形態の半導体装置のパッ
ド配列の更に他の例を模式的に示す平面図である。
【符号の説明】
１，２，３，４，５，７ 半導体装置 １０ 基板 １５，１５ｗ 内部端子 １７ 導電性接着剤 １８ 樹脂 １９ 外部接続端子 ２０，２５，３０，５０，５５，１６２０ チップ ２１〜２４，３１〜３４ 辺 ２６，３６，５６，６６，７６，７８ パッド ６０，７０ シリコン基板 ６２，７２ 配線 ６４，７３，７４ 電極 ７５ スルーホール ７７ 絶縁膜 ９０ 放熱器 ９２，９４ 接続バンプ

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 複数の半導体チップ（以下、チップとす
    る）が、前記チップ各々に設けられた複数の外部接続用
    電極（以下、パッドとする）部を全て露出させるように
    且つ下層の第１のチップ内に上層の第２のチップが全て
    含まれるように積層されてパッケージに収納・封止され
    た半導体装置であって、前記複数のパッドと前記パッケ
    ージの複数の内部端子とがワイヤボンディングで必要に
    応じて接続され、少なくとも上層の前記第２のチップの
    複数の前記パッドが全て所定の一辺又は隣接する二辺に
    設けられてなることを特徴とする半導体装置。
  2. 【請求項２】 パッケージのチップ搭載部に第１の接着
    用部材を介して直接搭載された第１のチップと、この第
    １のチップよりも小さい第２のチップを有し、この第２
    のチップは前記第１のチップの表面に絶縁性の第２の接
    着部材を介して前記第１のチップの複数のパッドの全て
    が露出するように且つ前記第１のチップ内に全て含まれ
    るように積層され、更に前記第２のチップのパッドは全
    て所定の一辺又は隣接する二辺に設けられており、前記
    第１及び第２のチップそれぞれの複数のパッドと前記パ
    ッケージの内部端子とがワイヤボンディングで必要に応
    じて接続され、封止されてなることを特徴とする半導体
    装置。
  3. 【請求項３】 前記第２のチップのパッドが配置されて
    いる辺の辺端部が、前記第１のチップの辺端部に一致す
    るように前記第２のチップを積層した請求項１又は２記
    載の半導体装置。
  4. 【請求項４】 パッケージのチップ搭載部に第１の接着
    用部材を介して直接搭載された第１のチップと、この第
    １のチップの複数のパッドのいずれとも重ならず且つ前
    記第１のチップ表面の前記複数のパッドに囲まれた領域
    内に絶縁性の第２の接着用部材を介して積層された中継
    基板と、この中継基板上に搭載された第２のチップとを
    有し、前記中継基板は前記第２のチップがフェイスダウ
    ンボンディングされる第１の電極を中央部に有すると共
    に周辺部に前記第１の電極と接続された外部接続用の第
    ２の電極とを有し、前記第１のチップの複数のパッド及
    び前記中継基板の前記第２の電極のそれぞれと前記パッ
    ケージの内部端子とがワイヤボンディングで必要に応じ
    て接続され、封止されてなることを特徴とする半導体装
    置。
  5. 【請求項５】 パッケージのチップ搭載部に第１の接着
    用部材を介して直接搭載された第１のチップと，前記第
    １のチップの全面を被覆し且つ少なくとも一辺の長さが
    前記第１のチップの一辺の長さと同じ大きさの中継基板
    と，第２のチップがこの順序で積層されており、前記中
    継基板は第１の面に前記第１のチップのパッドとバンプ
    接続する第３の電極を有すると共に前記第１の面と反対
    の第２の面の中央部と周辺部にそれぞれ前記第２のチッ
    プがフェイスダウンボンディングされる第１の電極と前
    記第１及び第３の電極と接続された外部接続用の第２の
    電極とを有し、前記第１のチップと前記中継基板は前記
    第１のチップのパッド部でのバンプ接続により固着さ
    れ、前記中継基板と前記第２のチップはこの第２のチッ
    プのフェイスダウンボンディングにより固着され、前記
    第２の電極と前記パッケージの内部端子とがワイヤボン
    ディングにより必要に応じて接続され、封止されてなる
    ことを特徴とする半導体装置。
  6. 【請求項６】 中継基板が、シリコン基板である請求項
    ４又は５記載の半導体装置。
  7. 【請求項７】 パッケージが、ボールグリッドアレイ
    （ＢＧＡ）型パッケージである請求項１乃至６いずれか
    １項に記載の半導体装置。
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