JP3334416B2 - Ｃｍｏｓトランジスタ及びその作製方法 - Google Patents
Ｃｍｏｓトランジスタ及びその作製方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、閾値電圧（Ｖth）のば
らつきが少なく、且つ、ショートチャネル効果の抑制を
確実に行い得るＣＭＯＳトランジスタ及びその作製方法
に関する。
らつきが少なく、且つ、ショートチャネル効果の抑制を
確実に行い得るＣＭＯＳトランジスタ及びその作製方法
に関する。
【０００２】
【従来の技術】従来のＣＭＯＳトランジスタにおいて
は、図１３に模式的な一部断面図を示すように、ショー
トチャネル効果を抑制するためにＬＤＤ（Ligthly Dope
d Drain）構造を形成するためのゲートサイドウオール
が、それぞれのゲート電極の側壁に形成されている。ゲ
ートサイドウオールは、ＬＤＤ構造を形成する際のイオ
ン注入におけるマスク材料としての機能を有する。通
常、Ｎ型ＭＯＳトランジスタのためのゲートサイドウオ
ールとＰ型ＭＯＳトランジスタのためのゲートサイドウ
オールは同じ工程で形成される。従って、Ｐ型ＭＯＳト
ランジスタのソース・ドレイン領域を形成するためのイ
オン注入を行う際のゲート電極側壁に設けられたマスク
材料の端部からゲート電極の側壁までの距離ＬP（ゲー
トサイドウオール幅に相当する）は、Ｎ型ＭＯＳトラン
ジスタのソース・ドレイン領域を形成するためのイオン
注入を行う際のゲート電極側壁に設けられたマスク材料
の端部からゲート電極の側壁までの距離ＬN（ゲートサ
イドウオール幅に相当する）と同じである。ここで、ゲ
ートサイドウオール幅とは、半導体基板上におけるゲー
トサイドウオールの端部からゲート電極の側壁までの距
離を意味する。
は、図１３に模式的な一部断面図を示すように、ショー
トチャネル効果を抑制するためにＬＤＤ（Ligthly Dope
d Drain）構造を形成するためのゲートサイドウオール
が、それぞれのゲート電極の側壁に形成されている。ゲ
ートサイドウオールは、ＬＤＤ構造を形成する際のイオ
ン注入におけるマスク材料としての機能を有する。通
常、Ｎ型ＭＯＳトランジスタのためのゲートサイドウオ
ールとＰ型ＭＯＳトランジスタのためのゲートサイドウ
オールは同じ工程で形成される。従って、Ｐ型ＭＯＳト
ランジスタのソース・ドレイン領域を形成するためのイ
オン注入を行う際のゲート電極側壁に設けられたマスク
材料の端部からゲート電極の側壁までの距離ＬP（ゲー
トサイドウオール幅に相当する）は、Ｎ型ＭＯＳトラン
ジスタのソース・ドレイン領域を形成するためのイオン
注入を行う際のゲート電極側壁に設けられたマスク材料
の端部からゲート電極の側壁までの距離ＬN（ゲートサ
イドウオール幅に相当する）と同じである。ここで、ゲ
ートサイドウオール幅とは、半導体基板上におけるゲー
トサイドウオールの端部からゲート電極の側壁までの距
離を意味する。
【０００３】０．２５μｍ世代のデザインルールにおい
ては、通常、Ｎ型ＭＯＳトランジスタは表面チャネル型
である。一方、Ｐ型ＭＯＳトランジスタは埋め込みチャ
ネル型であり、ショートチャネル効果抑制のためにポケ
ットイオン注入を通常行う。
ては、通常、Ｎ型ＭＯＳトランジスタは表面チャネル型
である。一方、Ｐ型ＭＯＳトランジスタは埋め込みチャ
ネル型であり、ショートチャネル効果抑制のためにポケ
ットイオン注入を通常行う。
【０００４】従来、ＣＭＯＳトランジスタの微細化に関
しては、専らゲート長の縮小化が注目されているが、レ
イアウト縮小のためにはゲートサイドウオール幅の縮小
も重要なファクターである。Ｎ型ＭＯＳトランジスタを
作製するためには、通常、ヒ素（Ａｓ）イオンのイオン
注入を行い、ソース・ドレイン領域を形成する。イオン
注入されたヒ素の基板横方向熱拡散は小さい。従って、
マスク材料としてのゲートサイドウオール幅が変動し、
その結果、ゲート電極端部からソース・ドレイン領域の
端部までの距離が変動しても、Ｎ型ＭＯＳトランジスタ
の閾値電圧（Ｖth）の値は余り変動しない。それ故、Ｎ
型ＭＯＳトランジスタにおいては、ゲートサイドウオー
ル幅を０．０５μｍ程度まで低減することが可能であ
る。
しては、専らゲート長の縮小化が注目されているが、レ
イアウト縮小のためにはゲートサイドウオール幅の縮小
も重要なファクターである。Ｎ型ＭＯＳトランジスタを
作製するためには、通常、ヒ素（Ａｓ）イオンのイオン
注入を行い、ソース・ドレイン領域を形成する。イオン
注入されたヒ素の基板横方向熱拡散は小さい。従って、
マスク材料としてのゲートサイドウオール幅が変動し、
その結果、ゲート電極端部からソース・ドレイン領域の
端部までの距離が変動しても、Ｎ型ＭＯＳトランジスタ
の閾値電圧（Ｖth）の値は余り変動しない。それ故、Ｎ
型ＭＯＳトランジスタにおいては、ゲートサイドウオー
ル幅を０．０５μｍ程度まで低減することが可能であ
る。
【０００５】一方、Ｐ型ＭＯＳトランジスタを作製する
ためには、通常、ＢＦ2のイオン注入を行い、ソース・
ドレイン領域を形成する。イオン注入されたボロンの基
板横方向熱拡散は大きい。従って、ゲートサイドウオー
ル幅が変動すると、Ｐ型ＭＯＳトランジスタの閾値電圧
（Ｖth）の値は大きく変動する。各種の試験に依れば、
例えば、ゲートサイドウオール幅が０．１５μｍ以上の
範囲においては、ゲートサイドウオール幅が変動して
も、Ｐ型ＭＯＳトランジスタの閾値電圧（Ｖth）の値は
余り変動しない。一方、ゲートサイドウオール幅が０．
１μｍ前後の範囲において、ゲートサイドウオール幅が
０．０１μｍ変動すると、Ｐ型ＭＯＳトランジスタの閾
値電圧（Ｖth）の値は４０ｍＶも変動する場合があるこ
とが判明した。そして、ゲートサイドウオール幅が一層
狭くなると、ゲートサイドウオール幅の変動によって、
Ｐ型ＭＯＳトランジスタの閾値電圧（Ｖth）の値は一層
大きく変動する。
ためには、通常、ＢＦ2のイオン注入を行い、ソース・
ドレイン領域を形成する。イオン注入されたボロンの基
板横方向熱拡散は大きい。従って、ゲートサイドウオー
ル幅が変動すると、Ｐ型ＭＯＳトランジスタの閾値電圧
（Ｖth）の値は大きく変動する。各種の試験に依れば、
例えば、ゲートサイドウオール幅が０．１５μｍ以上の
範囲においては、ゲートサイドウオール幅が変動して
も、Ｐ型ＭＯＳトランジスタの閾値電圧（Ｖth）の値は
余り変動しない。一方、ゲートサイドウオール幅が０．
１μｍ前後の範囲において、ゲートサイドウオール幅が
０．０１μｍ変動すると、Ｐ型ＭＯＳトランジスタの閾
値電圧（Ｖth）の値は４０ｍＶも変動する場合があるこ
とが判明した。そして、ゲートサイドウオール幅が一層
狭くなると、ゲートサイドウオール幅の変動によって、
Ｐ型ＭＯＳトランジスタの閾値電圧（Ｖth）の値は一層
大きく変動する。
【０００６】ポケットイオン注入を行った埋め込みチャ
ネル型のＰ型ＭＯＳトランジスタにおいては、閾値電圧
（Ｖth）は、ポケットイオン注入によって上昇したソー
ス側の基板中の不純物濃度（以下、単に基板不純物濃度
と呼ぶ場合もある）により決定される。ゲートサイドウ
オール幅が広い場合、基板不純物濃度の低下は、ＬＤＤ
構造を形成するための半導体基板へのイオン注入（以
下、ＬＤＤイオン注入と呼ぶ場合がある）による不純物
の基板横方向拡散量にのみ依存する。従って、閾値電圧
（Ｖth）は、ＬＤＤイオン注入におけるイオン注入量に
依存する。ソース・ドレイン領域における不純物濃度
は、ＬＤＤイオン注入による半導体基板中の不純物濃度
よりも高い。それ故、ソース・ドレイン領域の不純物の
基板横方向拡散濃度は、ＬＤＤイオン注入による半導体
基板中の不純物濃度よりも相対的に高い。そこで、ゲー
トサイドウオール幅が狭くなると、基板不純物濃度の低
下は、ソース・ドレイン領域における不純物の基板横方
向拡散濃度に支配されるようになり、その結果、ポケッ
トイオン注入やＬＤＤ構造によるショートチャネル抑制
効果が失われてしまう。そのため、上述のように、ゲー
トサイドウオール幅の変動によって、Ｐ型ＭＯＳトラン
ジスタの閾値電圧（Ｖth）の値が変動する。
ネル型のＰ型ＭＯＳトランジスタにおいては、閾値電圧
（Ｖth）は、ポケットイオン注入によって上昇したソー
ス側の基板中の不純物濃度（以下、単に基板不純物濃度
と呼ぶ場合もある）により決定される。ゲートサイドウ
オール幅が広い場合、基板不純物濃度の低下は、ＬＤＤ
構造を形成するための半導体基板へのイオン注入（以
下、ＬＤＤイオン注入と呼ぶ場合がある）による不純物
の基板横方向拡散量にのみ依存する。従って、閾値電圧
（Ｖth）は、ＬＤＤイオン注入におけるイオン注入量に
依存する。ソース・ドレイン領域における不純物濃度
は、ＬＤＤイオン注入による半導体基板中の不純物濃度
よりも高い。それ故、ソース・ドレイン領域の不純物の
基板横方向拡散濃度は、ＬＤＤイオン注入による半導体
基板中の不純物濃度よりも相対的に高い。そこで、ゲー
トサイドウオール幅が狭くなると、基板不純物濃度の低
下は、ソース・ドレイン領域における不純物の基板横方
向拡散濃度に支配されるようになり、その結果、ポケッ
トイオン注入やＬＤＤ構造によるショートチャネル抑制
効果が失われてしまう。そのため、上述のように、ゲー
トサイドウオール幅の変動によって、Ｐ型ＭＯＳトラン
ジスタの閾値電圧（Ｖth）の値が変動する。
【０００７】
【発明が解決しようとする課題】ＣＭＯＳトランジスタ
の作製において、ゲートサイドウオール幅はある程度ば
らつく。Ｎ型ＭＯＳトランジスタにおいては、寄生抵抗
低減のために、ゲートサイドウオール幅を出来る限り小
さくすることが望ましい。然るに、ゲートサイドウオー
ル幅を小さくした場合、ゲートサイドウオール幅のばら
つきによってＰ型ＭＯＳトランジスタの閾値電圧
（Ｖth）の値は大きく変動する。従って、Ｐ型ＭＯＳト
ランジスタにおいては、ゲートサイドウオール幅を出来
る限り大きくすることが望ましい。
の作製において、ゲートサイドウオール幅はある程度ば
らつく。Ｎ型ＭＯＳトランジスタにおいては、寄生抵抗
低減のために、ゲートサイドウオール幅を出来る限り小
さくすることが望ましい。然るに、ゲートサイドウオー
ル幅を小さくした場合、ゲートサイドウオール幅のばら
つきによってＰ型ＭＯＳトランジスタの閾値電圧
（Ｖth）の値は大きく変動する。従って、Ｐ型ＭＯＳト
ランジスタにおいては、ゲートサイドウオール幅を出来
る限り大きくすることが望ましい。
【０００８】従来、Ｎ型ＭＯＳトランジスタのためのゲ
ートサイドウオール幅とＰ型ＭＯＳトランジスタのため
のゲートサイドウオール幅は同じである。従って、ゲー
トサイドウオール幅の下限値は、Ｐ型ＭＯＳトランジス
タの特性ばらつきに依存して決定され、例えば０．１μ
ｍ程度である。しかしながら、このような値は、Ｎ型Ｍ
ＯＳトランジスタに対しては大き過ぎる値といえる。
ートサイドウオール幅とＰ型ＭＯＳトランジスタのため
のゲートサイドウオール幅は同じである。従って、ゲー
トサイドウオール幅の下限値は、Ｐ型ＭＯＳトランジス
タの特性ばらつきに依存して決定され、例えば０．１μ
ｍ程度である。しかしながら、このような値は、Ｎ型Ｍ
ＯＳトランジスタに対しては大き過ぎる値といえる。
【０００９】従って、本発明の目的は、Ｐ型ＭＯＳトラ
ンジスタのソース・ドレイン領域を形成するためのイオ
ン注入を行う際のマスク材料の端部からゲート電極の側
壁までの距離と、Ｎ型ＭＯＳトランジスタのソース・ド
レイン領域を形成するためのイオン注入を行う際のマス
ク材料の端部からゲート電極の側壁までの距離を最適化
したＣＭＯＳトランジスタ及びその作製方法を提供する
ことにある。更に、本発明の目的は、工程の増加を殆ど
招くことなく、これらのマスク材料の端部からゲート電
極の側壁までの距離を最適化し得るＣＭＯＳトランジス
タの作製方法を提供することにある。
ンジスタのソース・ドレイン領域を形成するためのイオ
ン注入を行う際のマスク材料の端部からゲート電極の側
壁までの距離と、Ｎ型ＭＯＳトランジスタのソース・ド
レイン領域を形成するためのイオン注入を行う際のマス
ク材料の端部からゲート電極の側壁までの距離を最適化
したＣＭＯＳトランジスタ及びその作製方法を提供する
ことにある。更に、本発明の目的は、工程の増加を殆ど
招くことなく、これらのマスク材料の端部からゲート電
極の側壁までの距離を最適化し得るＣＭＯＳトランジス
タの作製方法を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めの本発明のＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳト
ランジスタから構成されたＣＭＯＳトランジスタの作製
方法は、（イ）半導体基板のＮ型ＭＯＳトランジスタ形
成予定領域及びＰ型ＭＯＳトランジスタ形成予定領域に
ゲート電極を形成する工程と、（ロ）Ｎ型ＭＯＳトラン
ジスタ形成予定領域及びＰ型ＭＯＳトランジスタ形成予
定領域にＬＤＤ構造形成のためのイオン注入を行う工程
と、（ハ）各ゲート電極の側壁にゲートサイドウオール
を形成する工程と、（ニ）Ｎ型ＭＯＳトランジスタのソ
ース・ドレイン領域を形成するためにイオン注入を行う
工程と、（ホ）少なくともＰ型ＭＯＳトランジスタのた
めのゲートサイドウオールの上に絶縁膜を形成する工程
と、（ヘ）Ｐ型ＭＯＳトランジスタのソース・ドレイン
領域を形成するためにイオン注入を行う工程、を含むこ
とを特徴とする。
めの本発明のＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳト
ランジスタから構成されたＣＭＯＳトランジスタの作製
方法は、（イ）半導体基板のＮ型ＭＯＳトランジスタ形
成予定領域及びＰ型ＭＯＳトランジスタ形成予定領域に
ゲート電極を形成する工程と、（ロ）Ｎ型ＭＯＳトラン
ジスタ形成予定領域及びＰ型ＭＯＳトランジスタ形成予
定領域にＬＤＤ構造形成のためのイオン注入を行う工程
と、（ハ）各ゲート電極の側壁にゲートサイドウオール
を形成する工程と、（ニ）Ｎ型ＭＯＳトランジスタのソ
ース・ドレイン領域を形成するためにイオン注入を行う
工程と、（ホ）少なくともＰ型ＭＯＳトランジスタのた
めのゲートサイドウオールの上に絶縁膜を形成する工程
と、（ヘ）Ｐ型ＭＯＳトランジスタのソース・ドレイン
領域を形成するためにイオン注入を行う工程、を含むこ
とを特徴とする。
【００１１】本発明のＣＭＯＳトランジスタの作製方法
においては、前記工程（ヘ）に続き、全面に層間絶縁層
を堆積させ、ソース・ドレイン領域の上方の該層間絶縁
層に開口部を形成した後、該開口部を配線材料で埋め込
む工程を更に含むことができる。この場合、層間絶縁層
に開口部を形成する際の絶縁膜を構成する材料のエッチ
ングレートは、層間絶縁層を構成する材料のエッチング
レートより遅いことが好ましい。これによって、所謂自
己整合型コンタクト（Self-alinged Contact，ＳＡＣ）
技術を適用してコンタクトホールを形成することが可能
になる。尚、絶縁膜を構成する材料をＳｉＮ、ＳｉＯＮ
又はＡｌ2Ｏ3から構成し、層間絶縁層を構成する材料を
ＳｉＯ2を主成分とする材料から構成することが好まし
い。ＳｉＯ2を主成分とする材料として、ＳｉＯ2、ＢＰ
ＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳ
Ｇ、ＮＳＧ、ＳＯＧ、ＬＴＯ（Low Temperature Oxid
e、低温ＣＶＤ−ＳｉＯ2）等の公知の絶縁材料、あるい
はこれらの絶縁材料を積層したものを用いることができ
る。
においては、前記工程（ヘ）に続き、全面に層間絶縁層
を堆積させ、ソース・ドレイン領域の上方の該層間絶縁
層に開口部を形成した後、該開口部を配線材料で埋め込
む工程を更に含むことができる。この場合、層間絶縁層
に開口部を形成する際の絶縁膜を構成する材料のエッチ
ングレートは、層間絶縁層を構成する材料のエッチング
レートより遅いことが好ましい。これによって、所謂自
己整合型コンタクト（Self-alinged Contact，ＳＡＣ）
技術を適用してコンタクトホールを形成することが可能
になる。尚、絶縁膜を構成する材料をＳｉＮ、ＳｉＯＮ
又はＡｌ2Ｏ3から構成し、層間絶縁層を構成する材料を
ＳｉＯ2を主成分とする材料から構成することが好まし
い。ＳｉＯ2を主成分とする材料として、ＳｉＯ2、ＢＰ
ＳＧ、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳ
Ｇ、ＮＳＧ、ＳＯＧ、ＬＴＯ（Low Temperature Oxid
e、低温ＣＶＤ−ＳｉＯ2）等の公知の絶縁材料、あるい
はこれらの絶縁材料を積層したものを用いることができ
る。
【００１２】上記の目的を達成するための本発明のＣＭ
ＯＳトランジスタは、それぞれがソース・ドレイン領域
及びゲート電極から成るＮ型ＭＯＳトランジスタ及びＰ
型ＭＯＳトランジスタから構成されており、Ｐ型ＭＯＳ
トランジスタのソース・ドレイン領域を形成するための
イオン注入を行う際のマスク材料の端部からゲート電極
の側壁までの距離ＬPが、Ｎ型ＭＯＳトランジスタのソ
ース・ドレイン領域を形成するためのイオン注入を行う
際のマスク材料の端部からゲート電極の側壁までの距離
ＬNよりも大きいことを特徴とする。
ＯＳトランジスタは、それぞれがソース・ドレイン領域
及びゲート電極から成るＮ型ＭＯＳトランジスタ及びＰ
型ＭＯＳトランジスタから構成されており、Ｐ型ＭＯＳ
トランジスタのソース・ドレイン領域を形成するための
イオン注入を行う際のマスク材料の端部からゲート電極
の側壁までの距離ＬPが、Ｎ型ＭＯＳトランジスタのソ
ース・ドレイン領域を形成するためのイオン注入を行う
際のマスク材料の端部からゲート電極の側壁までの距離
ＬNよりも大きいことを特徴とする。
【００１３】本発明のＣＭＯＳトランジスタにおいて
は、Ｎ型ＭＯＳトランジスタのソース・ドレイン領域を
形成するためのイオン注入を行う際のゲート電極側壁に
設けられたマスク材料は、ゲートサイドウオールから成
り、Ｐ型ＭＯＳトランジスタのソース・ドレイン領域を
形成するためのイオン注入を行う際のゲート電極側壁に
設けられたマスク材料は、ゲートサイドウオール及びそ
の上に形成された絶縁膜から成ることが好ましい。
は、Ｎ型ＭＯＳトランジスタのソース・ドレイン領域を
形成するためのイオン注入を行う際のゲート電極側壁に
設けられたマスク材料は、ゲートサイドウオールから成
り、Ｐ型ＭＯＳトランジスタのソース・ドレイン領域を
形成するためのイオン注入を行う際のゲート電極側壁に
設けられたマスク材料は、ゲートサイドウオール及びそ
の上に形成された絶縁膜から成ることが好ましい。
【００１４】
【作用】本発明のＣＭＯＳトランジスタの作製方法にお
いては、少なくともＰ型ＭＯＳトランジスタのためのゲ
ートサイドウオールの上に絶縁膜を形成した後、Ｐ型Ｍ
ＯＳトランジスタのソース・ドレイン領域を形成するた
めにイオン注入を行う。ここで、Ｐ型ＭＯＳトランジス
タのためのゲートサイドウオール及び絶縁膜は、本発明
のＣＭＯＳトランジスタにおける、Ｐ型ＭＯＳトランジ
スタのソース・ドレイン領域を形成するためのイオン注
入を行う際のゲート電極側壁に設けられたマスク材料に
相当する。一方、Ｎ型ＭＯＳトランジスタのためのゲー
トサイドウオールは、本発明のＣＭＯＳトランジスタに
おける、Ｎ型ＭＯＳトランジスタのソース・ドレイン領
域を形成するためのイオン注入を行う際のゲート電極側
壁に設けられたマスク材料に相当する。
いては、少なくともＰ型ＭＯＳトランジスタのためのゲ
ートサイドウオールの上に絶縁膜を形成した後、Ｐ型Ｍ
ＯＳトランジスタのソース・ドレイン領域を形成するた
めにイオン注入を行う。ここで、Ｐ型ＭＯＳトランジス
タのためのゲートサイドウオール及び絶縁膜は、本発明
のＣＭＯＳトランジスタにおける、Ｐ型ＭＯＳトランジ
スタのソース・ドレイン領域を形成するためのイオン注
入を行う際のゲート電極側壁に設けられたマスク材料に
相当する。一方、Ｎ型ＭＯＳトランジスタのためのゲー
トサイドウオールは、本発明のＣＭＯＳトランジスタに
おける、Ｎ型ＭＯＳトランジスタのソース・ドレイン領
域を形成するためのイオン注入を行う際のゲート電極側
壁に設けられたマスク材料に相当する。
【００１５】そして、Ｐ型ＭＯＳトランジスタにおける
ゲートサイドウオール幅と絶縁膜の幅の合計（この合計
値は、マスク材料の端部からゲート電極の側壁までの距
離ＬPである）は、Ｎ型ＭＯＳトランジスタにおけるゲ
ートサイドウオール幅（この値は、マスク材料の端部か
らゲート電極の側壁までの距離ＬNである）よりも大き
い。尚、以下の説明においては、単にマスク材料の距離
ＬP若しくはマスク材料の距離ＬNと呼ぶ場合がある。従
来、Ｐ型ＭＯＳトランジスタのためのゲートサイドウオ
ール幅の下限値によって、Ｎ型ＭＯＳトランジスタのた
めのゲートサイドウオール幅が規定されていた。これに
対して、本発明のＣＭＯＳトランジスタの作製方法にお
いては、Ｐ型ＭＯＳトランジスタのためのゲートサイド
ウオール幅の下限値に拘りなく、Ｎ型ＭＯＳトランジス
タのためのゲートサイドウオール幅の下限値を規定する
ことができ、例えば０．０５μｍ程度とすることができ
る。一方、Ｐ型ＭＯＳトランジスタのためのマスク材料
の距離ＬPの下限値は、Ｐ型ＭＯＳトランジスタの特性
に依存して決定すればよい。即ち、Ｎ型ＭＯＳトランジ
スタと、Ｐ型ＭＯＳトランジスタのそれぞれにおいて、
最適なマスク材料の距離ＬN，ＬP（ゲートサイドウオー
ル幅、若しくはゲートサイドウオール幅及び絶縁膜の幅
の合計）を独立して決定することができる。従って、Ｎ
型ＭＯＳトランジスタの特性及びＰ型ＭＯＳトランジス
タの特性のそれぞれを最適化し得る。
ゲートサイドウオール幅と絶縁膜の幅の合計（この合計
値は、マスク材料の端部からゲート電極の側壁までの距
離ＬPである）は、Ｎ型ＭＯＳトランジスタにおけるゲ
ートサイドウオール幅（この値は、マスク材料の端部か
らゲート電極の側壁までの距離ＬNである）よりも大き
い。尚、以下の説明においては、単にマスク材料の距離
ＬP若しくはマスク材料の距離ＬNと呼ぶ場合がある。従
来、Ｐ型ＭＯＳトランジスタのためのゲートサイドウオ
ール幅の下限値によって、Ｎ型ＭＯＳトランジスタのた
めのゲートサイドウオール幅が規定されていた。これに
対して、本発明のＣＭＯＳトランジスタの作製方法にお
いては、Ｐ型ＭＯＳトランジスタのためのゲートサイド
ウオール幅の下限値に拘りなく、Ｎ型ＭＯＳトランジス
タのためのゲートサイドウオール幅の下限値を規定する
ことができ、例えば０．０５μｍ程度とすることができ
る。一方、Ｐ型ＭＯＳトランジスタのためのマスク材料
の距離ＬPの下限値は、Ｐ型ＭＯＳトランジスタの特性
に依存して決定すればよい。即ち、Ｎ型ＭＯＳトランジ
スタと、Ｐ型ＭＯＳトランジスタのそれぞれにおいて、
最適なマスク材料の距離ＬN，ＬP（ゲートサイドウオー
ル幅、若しくはゲートサイドウオール幅及び絶縁膜の幅
の合計）を独立して決定することができる。従って、Ｎ
型ＭＯＳトランジスタの特性及びＰ型ＭＯＳトランジス
タの特性のそれぞれを最適化し得る。
【００１６】
【実施例】以下、図面を参照して、実施例に基づき本発
明を説明する。
明を説明する。
【００１７】（実施例１）０．３５μｍ世代以降のＳＲ
ＡＭやＤＲＡＭにおいては、自己整合型コンタクト（Ｓ
ＡＣ）技術が導入されつつある。以下、半導体基板等の
一部断面図である図１〜図６を参照して説明する実施例
１のＣＭＯＳトランジスタの作製方法、及びＣＭＯＳト
ランジスタにおいては、このＳＡＣ技術を応用する。
尚、図１〜図４は、１つのＮ型ＭＯＳトランジスタ及び
隣接する１つのＰ型ＭＯＳトランジスタの模式的な一部
断面図であり、図５及び図６は、隣接する２つのＮ型Ｍ
ＯＳトランジスタの模式的な一部断面図である。
ＡＭやＤＲＡＭにおいては、自己整合型コンタクト（Ｓ
ＡＣ）技術が導入されつつある。以下、半導体基板等の
一部断面図である図１〜図６を参照して説明する実施例
１のＣＭＯＳトランジスタの作製方法、及びＣＭＯＳト
ランジスタにおいては、このＳＡＣ技術を応用する。
尚、図１〜図４は、１つのＮ型ＭＯＳトランジスタ及び
隣接する１つのＰ型ＭＯＳトランジスタの模式的な一部
断面図であり、図５及び図６は、隣接する２つのＮ型Ｍ
ＯＳトランジスタの模式的な一部断面図である。
【００１８】［工程−１００］先ず、半導体基板のＮ型
ＭＯＳトランジスタ形成予定領域及びＰ型ＭＯＳトラン
ジスタ形成予定領域にゲート電極１４Ａ，１４Ｂを形成
する。具体的には、先ず、シリコン半導体基板から成る
半導体基板１０に、例えば、ＬＯＣＯＳ構造を有する素
子分離領域１１を公知の方法で形成した後、トランジス
タの形成に必要とされるウエル１２Ａ，１２Ｂをウエル
ドライブイン方式によりイオン注入法で形成し、更に、
閾値電圧（Ｖth）調節のためのイオン注入を行う。次い
で、半導体基板１０の表面を熱酸化法にて酸化し、厚さ
１０ｎｍ程度のゲート酸化膜１３を形成する。その後、
全面にポリシリコン層を例えばＣＶＤ法にて形成し、そ
の上に例えばタングステンシリサイド層をＣＶＤ法等で
形成し、更にその上にオフセット酸化膜を形成する。次
いで、オフセット酸化膜、タングステンシリサイド層、
ポリシリコン層をパターニングする。こうして、ポリサ
イド構造を有するゲート電極１４Ａ，１４Ｂ、及びゲー
ト電極１４Ａ，１４Ｂ上のオフセット酸化膜１５を形成
することができる（図１の（Ａ）参照）。尚、オフセッ
ト酸化膜１５は、後に形成するコンタクトホールとゲー
ト電極１４Ａ，１４Ｂとの間の絶縁耐圧を向上させる目
的で形成される。
ＭＯＳトランジスタ形成予定領域及びＰ型ＭＯＳトラン
ジスタ形成予定領域にゲート電極１４Ａ，１４Ｂを形成
する。具体的には、先ず、シリコン半導体基板から成る
半導体基板１０に、例えば、ＬＯＣＯＳ構造を有する素
子分離領域１１を公知の方法で形成した後、トランジス
タの形成に必要とされるウエル１２Ａ，１２Ｂをウエル
ドライブイン方式によりイオン注入法で形成し、更に、
閾値電圧（Ｖth）調節のためのイオン注入を行う。次い
で、半導体基板１０の表面を熱酸化法にて酸化し、厚さ
１０ｎｍ程度のゲート酸化膜１３を形成する。その後、
全面にポリシリコン層を例えばＣＶＤ法にて形成し、そ
の上に例えばタングステンシリサイド層をＣＶＤ法等で
形成し、更にその上にオフセット酸化膜を形成する。次
いで、オフセット酸化膜、タングステンシリサイド層、
ポリシリコン層をパターニングする。こうして、ポリサ
イド構造を有するゲート電極１４Ａ，１４Ｂ、及びゲー
ト電極１４Ａ，１４Ｂ上のオフセット酸化膜１５を形成
することができる（図１の（Ａ）参照）。尚、オフセッ
ト酸化膜１５は、後に形成するコンタクトホールとゲー
ト電極１４Ａ，１４Ｂとの間の絶縁耐圧を向上させる目
的で形成される。
【００１９】［工程−１１０］次に、Ｎ型ＭＯＳトラン
ジスタ形成予定領域及びＰ型ＭＯＳトランジスタ形成予
定領域にＬＤＤ構造形成のためのイオン注入を行う。具
体的には、先ず、Ｐ型ＭＯＳトランジスタ形成予定領域
をイオン注入用レジストマスク４０で被覆し、Ｎ型ＭＯ
Ｓトランジスタ形成予定領域にＬＤＤ構造を形成するた
めのイオン注入を行い、ＬＤＤイオン注入領域２０Ａを
形成する（図１の（Ｂ）参照）。イオン注入の条件を例
示する。 イオン種 ：Ａｓ+ 加速電圧 ：２５ｋｅＶ ドーズ量 ：１．０×１０14／ｃｍ2
ジスタ形成予定領域及びＰ型ＭＯＳトランジスタ形成予
定領域にＬＤＤ構造形成のためのイオン注入を行う。具
体的には、先ず、Ｐ型ＭＯＳトランジスタ形成予定領域
をイオン注入用レジストマスク４０で被覆し、Ｎ型ＭＯ
Ｓトランジスタ形成予定領域にＬＤＤ構造を形成するた
めのイオン注入を行い、ＬＤＤイオン注入領域２０Ａを
形成する（図１の（Ｂ）参照）。イオン注入の条件を例
示する。 イオン種 ：Ａｓ+ 加速電圧 ：２５ｋｅＶ ドーズ量 ：１．０×１０14／ｃｍ2
【００２０】引き続き、Ｎ型ＭＯＳトランジスタ形成予
定領域にｐ+ポケット領域２１Ａをイオン注入法にて形
成する（図２の（Ａ）参照）。イオン注入の条件を例示
する。尚、ｐ+ポケット領域２１Ａの形成におけるイオ
ン注入においては、半導体基板１０の法線に対するイオ
ンの入射角度を３０度とした。 イオン種 ：Ｂ+ 加速電圧 ：２５ｋｅＶ ドーズ量 ：６．０×１０12／ｃｍ2 イオン入射角：３０度
定領域にｐ+ポケット領域２１Ａをイオン注入法にて形
成する（図２の（Ａ）参照）。イオン注入の条件を例示
する。尚、ｐ+ポケット領域２１Ａの形成におけるイオ
ン注入においては、半導体基板１０の法線に対するイオ
ンの入射角度を３０度とした。 イオン種 ：Ｂ+ 加速電圧 ：２５ｋｅＶ ドーズ量 ：６．０×１０12／ｃｍ2 イオン入射角：３０度
【００２１】次に、イオン注入用レジストマスク４０を
除去し、Ｎ型ＭＯＳトランジスタ形成予定領域をイオン
注入用レジストマスク４１で被覆し、Ｐ型ＭＯＳトラン
ジスタ形成予定領域にＬＤＤ構造を形成するためのイオ
ン注入を行い、ＬＤＤイオン注入領域２０Ｂを形成す
る。イオン注入の条件を例示する。 イオン種：ＢＦ2 + 加速電圧：２０ｋｅＶ ドーズ量：２．０×１０13／ｃｍ2
除去し、Ｎ型ＭＯＳトランジスタ形成予定領域をイオン
注入用レジストマスク４１で被覆し、Ｐ型ＭＯＳトラン
ジスタ形成予定領域にＬＤＤ構造を形成するためのイオ
ン注入を行い、ＬＤＤイオン注入領域２０Ｂを形成す
る。イオン注入の条件を例示する。 イオン種：ＢＦ2 + 加速電圧：２０ｋｅＶ ドーズ量：２．０×１０13／ｃｍ2
【００２２】引き続き、Ｐ型ＭＯＳトランジスタ形成予
定領域にｎ+ポケット領域２１Ｂをイオン注入法にて形
成した後（図２の（Ｂ）参照）、イオン注入用レジスト
マスク４１を除去する。イオン注入の条件を例示する。 イオン種 ：Ｐ+ 加速電圧 ：８０ｋｅＶ ドーズ量 ：１．０×１０13／ｃｍ2 イオン入射角：３０度
定領域にｎ+ポケット領域２１Ｂをイオン注入法にて形
成した後（図２の（Ｂ）参照）、イオン注入用レジスト
マスク４１を除去する。イオン注入の条件を例示する。 イオン種 ：Ｐ+ 加速電圧 ：８０ｋｅＶ ドーズ量 ：１．０×１０13／ｃｍ2 イオン入射角：３０度
【００２３】［工程−１２０］次に、例えばＣＶＤ法に
て酸化シリコン層を全面に堆積させた後、かかる酸化シ
リコン層をエッチバックする。こうして、ゲート電極１
４Ａ，１４Ｂの側壁に（実施例１においては、更にオフ
セット酸化膜１５の側壁にも）、ゲートサイドウオール
１６Ａ，１６Ｂを形成することができる。ゲートサイド
ウオール１６Ａ，１６Ｂの幅（水平方向の厚さ）を０．
０６μｍとした。その後、全面に酸化シリコンから成る
緩衝層１７を形成する。緩衝層１７は、後の工程で形成
される窒化シリコンから成る絶縁膜が半導体基板１０に
損傷を与え、トランジスタのリーク電流が増加すること
を防止することを目的として形成される。緩衝層１７の
厚さを０．０２μｍとした。こうして、図３の（Ａ）に
模式的な一部断面図を示す構造を得ることができる。
て酸化シリコン層を全面に堆積させた後、かかる酸化シ
リコン層をエッチバックする。こうして、ゲート電極１
４Ａ，１４Ｂの側壁に（実施例１においては、更にオフ
セット酸化膜１５の側壁にも）、ゲートサイドウオール
１６Ａ，１６Ｂを形成することができる。ゲートサイド
ウオール１６Ａ，１６Ｂの幅（水平方向の厚さ）を０．
０６μｍとした。その後、全面に酸化シリコンから成る
緩衝層１７を形成する。緩衝層１７は、後の工程で形成
される窒化シリコンから成る絶縁膜が半導体基板１０に
損傷を与え、トランジスタのリーク電流が増加すること
を防止することを目的として形成される。緩衝層１７の
厚さを０．０２μｍとした。こうして、図３の（Ａ）に
模式的な一部断面図を示す構造を得ることができる。
【００２４】実施例１においては、Ｎ型ＭＯＳトランジ
スタのソース・ドレイン領域を形成するためのイオン注
入を行う際のゲート電極側壁に設けられたマスク材料
は、ゲートサイドウオール１６Ａ及び緩衝層１７から成
り、かかるマスク材料の端部からゲート電極１４Ａの側
壁までの距離ＬNは、０．０８μｍである。
スタのソース・ドレイン領域を形成するためのイオン注
入を行う際のゲート電極側壁に設けられたマスク材料
は、ゲートサイドウオール１６Ａ及び緩衝層１７から成
り、かかるマスク材料の端部からゲート電極１４Ａの側
壁までの距離ＬNは、０．０８μｍである。
【００２５】［工程−１３０］次に、Ｐ型ＭＯＳトラン
ジスタ形成予定領域をイオン注入用レジストマスク４２
で被覆した状態で、Ｎ型ＭＯＳトランジスタのソース・
ドレイン領域２２Ａを形成するためにイオン注入を行い
（図３の（Ｂ）参照）、その後、イオン注入用レジスト
マスク４２を除去する。イオン注入の条件を例示する。 イオン種 ：Ａｓ+ 加速電圧 ：２０ｋｅＶ ドーズ量 ：３．０×１０15／ｃｍ2
ジスタ形成予定領域をイオン注入用レジストマスク４２
で被覆した状態で、Ｎ型ＭＯＳトランジスタのソース・
ドレイン領域２２Ａを形成するためにイオン注入を行い
（図３の（Ｂ）参照）、その後、イオン注入用レジスト
マスク４２を除去する。イオン注入の条件を例示する。 イオン種 ：Ａｓ+ 加速電圧 ：２０ｋｅＶ ドーズ量 ：３．０×１０15／ｃｍ2
【００２６】［工程−１４０］次に、少なくともＰ型Ｍ
ＯＳトランジスタのためのゲートサイドウオール１６Ｂ
の上に絶縁膜１８を形成する（図４の（Ａ）参照）。実
施例１においては、絶縁膜１８は、厚さ０．０５μｍの
窒化シリコンから成り、全面にプラズマＣＶＤ法や減圧
ＣＶＤ法にて形成される。絶縁膜１８は、後の工程で全
面に形成される層間絶縁層に開口部を形成する際、ゲー
トサイドウオール１６Ａ，１６Ｂがエッチングされるこ
とを防止する機能を有する。実施例１においては、Ｐ型
ＭＯＳトランジスタのソース・ドレイン領域を形成する
ためのイオン注入を行う際のマスク材料は、ゲートサイ
ドウオール１６Ｂ、緩衝層１７及び絶縁膜１８から成
り、ゲート電極側壁に設けられたかかるマスク材料の端
部からゲート電極１４Ｂの側壁までの距離ＬPは、０．
１３μｍである。即ち、ＬP＞ＬNである。
ＯＳトランジスタのためのゲートサイドウオール１６Ｂ
の上に絶縁膜１８を形成する（図４の（Ａ）参照）。実
施例１においては、絶縁膜１８は、厚さ０．０５μｍの
窒化シリコンから成り、全面にプラズマＣＶＤ法や減圧
ＣＶＤ法にて形成される。絶縁膜１８は、後の工程で全
面に形成される層間絶縁層に開口部を形成する際、ゲー
トサイドウオール１６Ａ，１６Ｂがエッチングされるこ
とを防止する機能を有する。実施例１においては、Ｐ型
ＭＯＳトランジスタのソース・ドレイン領域を形成する
ためのイオン注入を行う際のマスク材料は、ゲートサイ
ドウオール１６Ｂ、緩衝層１７及び絶縁膜１８から成
り、ゲート電極側壁に設けられたかかるマスク材料の端
部からゲート電極１４Ｂの側壁までの距離ＬPは、０．
１３μｍである。即ち、ＬP＞ＬNである。
【００２７】［工程−１５０］その後、Ｎ型ＭＯＳトラ
ンジスタ形成予定領域をイオン注入用レジストマスク４
３で被覆した状態で、Ｐ型ＭＯＳトランジスタのソース
・ドレイン領域２２Ｂを形成するためにイオン注入を行
い（図４の（Ｂ）参照）、次いで、イオン注入用レジス
トマスク４３を除去する。イオン注入の条件を例示す
る。 イオン種 ：ＢＦ2 + 加速電圧 ：４０ｋｅＶ ドーズ量 ：３．０×１０15／ｃｍ2
ンジスタ形成予定領域をイオン注入用レジストマスク４
３で被覆した状態で、Ｐ型ＭＯＳトランジスタのソース
・ドレイン領域２２Ｂを形成するためにイオン注入を行
い（図４の（Ｂ）参照）、次いで、イオン注入用レジス
トマスク４３を除去する。イオン注入の条件を例示す
る。 イオン種 ：ＢＦ2 + 加速電圧 ：４０ｋｅＶ ドーズ量 ：３．０×１０15／ｃｍ2
【００２８】尚、従来のＳＡＣ技術を用いたＣＭＯＳト
ランジスタの作製方法においては、Ｎ型ＭＯＳトランジ
スタのソース・ドレイン領域を形成するためのイオン注
入を行い（実施例１の［工程−１３０］参照）、その
後、Ｐ型ＭＯＳトランジスタのソース・ドレイン領域を
形成するためのイオン注入を行い（実施例１の［工程−
１５０］参照）、次いで、全面に絶縁膜を形成する（実
施例１の［工程−１４０］参照）。従って、マスク材料
の距離ＬPは、マスク材料の距離ＬNと同じである。即
ち、ＬP＝ＬNである。実施例１においては、従来のＳＡ
Ｃ技術を適用したＣＭＯＳトランジスタの作製工程の順
序を変更している。従って、ＳＡＣ技術を適用した従来
のＣＭＯＳトランジスタの作製方法と比較して、実施例
１のＣＭＯＳトランジスタの作製方法における工程の増
加はない。
ランジスタの作製方法においては、Ｎ型ＭＯＳトランジ
スタのソース・ドレイン領域を形成するためのイオン注
入を行い（実施例１の［工程−１３０］参照）、その
後、Ｐ型ＭＯＳトランジスタのソース・ドレイン領域を
形成するためのイオン注入を行い（実施例１の［工程−
１５０］参照）、次いで、全面に絶縁膜を形成する（実
施例１の［工程−１４０］参照）。従って、マスク材料
の距離ＬPは、マスク材料の距離ＬNと同じである。即
ち、ＬP＝ＬNである。実施例１においては、従来のＳＡ
Ｃ技術を適用したＣＭＯＳトランジスタの作製工程の順
序を変更している。従って、ＳＡＣ技術を適用した従来
のＣＭＯＳトランジスタの作製方法と比較して、実施例
１のＣＭＯＳトランジスタの作製方法における工程の増
加はない。
【００２９】［工程−１６０］次いで、全面に層間絶縁
層３０を堆積させ、ソース・ドレイン領域２２Ａ，２２
Ｂの上方の層間絶縁層３０に開口部３１を形成した後
（図５の（Ａ）参照）、開口部３１を配線材料で埋め込
み、コンタクトプラグ３２を形成する（図５の（Ｂ）参
照）。併せて、層間絶縁層３０上に配線材料層３３を堆
積させる。尚、図５及び図６においては、隣接する２つ
のＮ型ＭＯＳトランジスタに関する模式的な一部断面図
を示すが、Ｐ型ＭＯＳトランジスタに関しても同様であ
る。実施例１においては、層間絶縁層３０に開口部３１
を形成する際の絶縁膜１８を構成する材料のエッチング
レートは、層間絶縁層３０を構成する材料のエッチング
レートより遅い。具体的には、絶縁膜１８を構成する材
料を窒化シリコンとし、層間絶縁層３０を構成する材料
をＳｉＯ2を主成分とする材料（より具体的にはＢＰＳ
Ｇ）とした。
層３０を堆積させ、ソース・ドレイン領域２２Ａ，２２
Ｂの上方の層間絶縁層３０に開口部３１を形成した後
（図５の（Ａ）参照）、開口部３１を配線材料で埋め込
み、コンタクトプラグ３２を形成する（図５の（Ｂ）参
照）。併せて、層間絶縁層３０上に配線材料層３３を堆
積させる。尚、図５及び図６においては、隣接する２つ
のＮ型ＭＯＳトランジスタに関する模式的な一部断面図
を示すが、Ｐ型ＭＯＳトランジスタに関しても同様であ
る。実施例１においては、層間絶縁層３０に開口部３１
を形成する際の絶縁膜１８を構成する材料のエッチング
レートは、層間絶縁層３０を構成する材料のエッチング
レートより遅い。具体的には、絶縁膜１８を構成する材
料を窒化シリコンとし、層間絶縁層３０を構成する材料
をＳｉＯ2を主成分とする材料（より具体的にはＢＰＳ
Ｇ）とした。
【００３０】開口部３１の形成は、全面に層間絶縁層３
０を堆積させ、層間絶縁層３０に平坦化処理を施した
後、例えばＲＩＥ法にて行えばよく、この時、ＲＩＥ条
件を絶縁膜１８でエッチングが停止する条件とする。そ
の後、エッチング条件を変更して、開口部３１の底部の
絶縁膜１８及び緩衝層１７を除去する。こうして、開口
部３１の底部において、ソース・ドレイン領域２２Ａ，
２２Ｂが露出する（図５の（Ａ）参照）。尚、開口部３
１の形成の際、ゲート電極１４Ａ，１４Ｂの側壁に形成
された絶縁膜１８及び緩衝層１７は除去され、更には、
ゲートサイドウオール１６Ａ，１６Ｂが部分的に除去さ
れる場合がある。従って、ＣＭＯＳトランジスタ完成後
に残されたゲートサイドウオール１６Ａ，１６Ｂの幅
は、［工程−１３０］や［工程−１５０］におけるゲー
トサイドウオール１６Ａ，１６Ｂの幅と異なるし、ある
いは又、マスク材料の距離ＬP，ＬNは、ＣＭＯＳトラン
ジスタ完成後に残されたゲートサイドウオール１６Ａ，
１６Ｂの幅と異なる。
０を堆積させ、層間絶縁層３０に平坦化処理を施した
後、例えばＲＩＥ法にて行えばよく、この時、ＲＩＥ条
件を絶縁膜１８でエッチングが停止する条件とする。そ
の後、エッチング条件を変更して、開口部３１の底部の
絶縁膜１８及び緩衝層１７を除去する。こうして、開口
部３１の底部において、ソース・ドレイン領域２２Ａ，
２２Ｂが露出する（図５の（Ａ）参照）。尚、開口部３
１の形成の際、ゲート電極１４Ａ，１４Ｂの側壁に形成
された絶縁膜１８及び緩衝層１７は除去され、更には、
ゲートサイドウオール１６Ａ，１６Ｂが部分的に除去さ
れる場合がある。従って、ＣＭＯＳトランジスタ完成後
に残されたゲートサイドウオール１６Ａ，１６Ｂの幅
は、［工程−１３０］や［工程−１５０］におけるゲー
トサイドウオール１６Ａ，１６Ｂの幅と異なるし、ある
いは又、マスク材料の距離ＬP，ＬNは、ＣＭＯＳトラン
ジスタ完成後に残されたゲートサイドウオール１６Ａ，
１６Ｂの幅と異なる。
【００３１】配線材料として、例えばアルミニウム系合
金を用いる。そして、高温アルミニウムスパッタ法を用
いて、開口部３１を配線材料で埋め込み、コンタクトプ
ラグ３２を形成し、層間絶縁層３０上にはアルミニウム
系合金から成る配線材料層３３を堆積させる（図５の
（Ｂ）参照）。高温アルミニウムスパッタ法において
は、各開口部３１内を含む層間絶縁層３０上に、Ｔｉ層
及びＴｉＮ層を例えばスパッタ法にて順次成膜した後、
ＴｉＮ層上にアルミニウム系合金（例えばＡｌ−１％Ｓ
ｉ）から成る配線材料層３３をスパッタ法にて形成す
る。Ｔｉ層、ＴｉＮ層（これらは図示せず）及びアルミ
ニウム系合金から成る配線材料層３３の成膜条件を以下
に例示する。尚、Ｔｉ層及びＴｉＮ層を形成する理由
は、オーミックな低コンタクト抵抗を得ること、アルミ
ニウム系合金から成る配線材料層３３による半導体基板
１０の損傷発生の防止、層間絶縁層３０上でのアルミニ
ウム系合金の濡れ性改善のためである。 Ｔｉ層（厚さ：２０ｎｍ） プロセスガス：Ａｒ＝３５sccm 圧力 ：０．５２Ｐａ ＲＦパワー ：２ｋＷ 基板の加熱 ：無し ＴｉＮ層（厚さ：１００ｎｍ） プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm 圧力 ：１．０Ｐａ ＲＦパワー ：６ｋＷ 基板の加熱 ：無し アルミニウム系合金から成る配線材料層 プロセスガス：Ａｒ＝１００sccm 圧力 ：０．２６Ｐａ ＲＦパワー ：１５ｋＷ 基板温度 ：４７５゜Ｃ
金を用いる。そして、高温アルミニウムスパッタ法を用
いて、開口部３１を配線材料で埋め込み、コンタクトプ
ラグ３２を形成し、層間絶縁層３０上にはアルミニウム
系合金から成る配線材料層３３を堆積させる（図５の
（Ｂ）参照）。高温アルミニウムスパッタ法において
は、各開口部３１内を含む層間絶縁層３０上に、Ｔｉ層
及びＴｉＮ層を例えばスパッタ法にて順次成膜した後、
ＴｉＮ層上にアルミニウム系合金（例えばＡｌ−１％Ｓ
ｉ）から成る配線材料層３３をスパッタ法にて形成す
る。Ｔｉ層、ＴｉＮ層（これらは図示せず）及びアルミ
ニウム系合金から成る配線材料層３３の成膜条件を以下
に例示する。尚、Ｔｉ層及びＴｉＮ層を形成する理由
は、オーミックな低コンタクト抵抗を得ること、アルミ
ニウム系合金から成る配線材料層３３による半導体基板
１０の損傷発生の防止、層間絶縁層３０上でのアルミニ
ウム系合金の濡れ性改善のためである。 Ｔｉ層（厚さ：２０ｎｍ） プロセスガス：Ａｒ＝３５sccm 圧力 ：０．５２Ｐａ ＲＦパワー ：２ｋＷ 基板の加熱 ：無し ＴｉＮ層（厚さ：１００ｎｍ） プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm 圧力 ：１．０Ｐａ ＲＦパワー ：６ｋＷ 基板の加熱 ：無し アルミニウム系合金から成る配線材料層 プロセスガス：Ａｒ＝１００sccm 圧力 ：０．２６Ｐａ ＲＦパワー ：１５ｋＷ 基板温度 ：４７５゜Ｃ
【００３２】次いで、フォトリソグラフィ技術及びエッ
チング技術を用いて、層間絶縁層３０上の配線材料層３
３、ＴｉＮ層、Ｔｉ層をパターニングする。こうして、
層間絶縁層３０上にアルミニウム系合金から成る配線３
４を完成させる（図６参照）。
チング技術を用いて、層間絶縁層３０上の配線材料層３
３、ＴｉＮ層、Ｔｉ層をパターニングする。こうして、
層間絶縁層３０上にアルミニウム系合金から成る配線３
４を完成させる（図６参照）。
【００３３】（実施例２）実施例１においてはＳＡＣ技
術を適用してＣＭＯＳトランジスタを形成した。これに
対して、実施例２においては、一般的なコンタクトホー
ルの作製方法を適用してＣＭＯＳトランジスタを作製す
る。以下、半導体基板等の模式的な一部断面図である図
７〜図１２を参照して、実施例２のＣＭＯＳトランジス
タの作製方法及びＣＭＯＳトランジスタを説明する。
尚、図７〜図１０は、１つのＮ型ＭＯＳトランジスタ及
び隣接する１つのＰ型ＭＯＳトランジスタの模式的な一
部断面図であり、図１１及び図１２は、隣接する２つの
Ｎ型ＭＯＳトランジスタの模式的な一部断面図である。
術を適用してＣＭＯＳトランジスタを形成した。これに
対して、実施例２においては、一般的なコンタクトホー
ルの作製方法を適用してＣＭＯＳトランジスタを作製す
る。以下、半導体基板等の模式的な一部断面図である図
７〜図１２を参照して、実施例２のＣＭＯＳトランジス
タの作製方法及びＣＭＯＳトランジスタを説明する。
尚、図７〜図１０は、１つのＮ型ＭＯＳトランジスタ及
び隣接する１つのＰ型ＭＯＳトランジスタの模式的な一
部断面図であり、図１１及び図１２は、隣接する２つの
Ｎ型ＭＯＳトランジスタの模式的な一部断面図である。
【００３４】［工程−２００］先ず、半導体基板のＮ型
ＭＯＳトランジスタ形成予定領域及びＰ型ＭＯＳトラン
ジスタ形成予定領域にゲート電極１４Ａ，１４Ｂを形成
する。この工程は、実質的には、実施例１の［工程−１
００］と同様とすることができ、詳細な説明は省略す
る。尚、実施例２においては、オフセット酸化膜１５の
形成は不要である。こうして、図７の（Ａ）に模式的な
一部断面図を示す構造を得ることができる。
ＭＯＳトランジスタ形成予定領域及びＰ型ＭＯＳトラン
ジスタ形成予定領域にゲート電極１４Ａ，１４Ｂを形成
する。この工程は、実質的には、実施例１の［工程−１
００］と同様とすることができ、詳細な説明は省略す
る。尚、実施例２においては、オフセット酸化膜１５の
形成は不要である。こうして、図７の（Ａ）に模式的な
一部断面図を示す構造を得ることができる。
【００３５】［工程−２１０］次に、Ｎ型ＭＯＳトラン
ジスタ形成予定領域及びＰ型ＭＯＳトランジスタ形成予
定領域にＬＤＤ構造形成のためのイオン注入を行う。具
体的には、Ｐ型ＭＯＳトランジスタ形成予定領域をイオ
ン注入用レジストマスク４０で被覆し、Ｎ型ＭＯＳトラ
ンジスタ形成予定領域にＬＤＤ構造を形成するためのイ
オン注入を行い、ＬＤＤイオン注入領域２０Ａを形成す
る。引き続き、Ｎ型ＭＯＳトランジスタ形成予定領域に
ｐ+ポケット領域２１Ａをイオン注入法にて形成する
（図７の（Ｂ）参照）。次に、イオン注入用レジストマ
スク４０を除去し、Ｎ型ＭＯＳトランジスタ形成予定領
域をイオン注入用レジストマスク４１で被覆し、Ｐ型Ｍ
ＯＳトランジスタ形成予定領域にＬＤＤ構造を形成する
ためのイオン注入を行い、ＬＤＤイオン注入領域２０Ｂ
を形成する。引き続き、Ｐ型ＭＯＳトランジスタ形成予
定領域にｎ+ポケット領域２１Ｂをイオン注入法にて形
成した後（図８の（Ａ）参照）、イオン注入用レジスト
マスク４１を除去する。この工程は、実施例１の［工程
−１１０］と同様とすることができる。
ジスタ形成予定領域及びＰ型ＭＯＳトランジスタ形成予
定領域にＬＤＤ構造形成のためのイオン注入を行う。具
体的には、Ｐ型ＭＯＳトランジスタ形成予定領域をイオ
ン注入用レジストマスク４０で被覆し、Ｎ型ＭＯＳトラ
ンジスタ形成予定領域にＬＤＤ構造を形成するためのイ
オン注入を行い、ＬＤＤイオン注入領域２０Ａを形成す
る。引き続き、Ｎ型ＭＯＳトランジスタ形成予定領域に
ｐ+ポケット領域２１Ａをイオン注入法にて形成する
（図７の（Ｂ）参照）。次に、イオン注入用レジストマ
スク４０を除去し、Ｎ型ＭＯＳトランジスタ形成予定領
域をイオン注入用レジストマスク４１で被覆し、Ｐ型Ｍ
ＯＳトランジスタ形成予定領域にＬＤＤ構造を形成する
ためのイオン注入を行い、ＬＤＤイオン注入領域２０Ｂ
を形成する。引き続き、Ｐ型ＭＯＳトランジスタ形成予
定領域にｎ+ポケット領域２１Ｂをイオン注入法にて形
成した後（図８の（Ａ）参照）、イオン注入用レジスト
マスク４１を除去する。この工程は、実施例１の［工程
−１１０］と同様とすることができる。
【００３６】［工程−２２０］次に、例えばＣＶＤ法に
て酸化シリコン層を全面に堆積させた後、かかる酸化シ
リコン層をエッチバックする。こうして、ゲート電極１
４Ａ，１４Ｂの側壁に、ゲートサイドウオール１６Ａ，
１６Ｂを形成することができる。ゲートサイドウオール
１６Ａ，１６Ｂの幅（水平方向の厚さ）を０．０６μｍ
とした。こうして、図８の（Ｂ）に模式的な一部断面図
を示す構造を得ることができる。
て酸化シリコン層を全面に堆積させた後、かかる酸化シ
リコン層をエッチバックする。こうして、ゲート電極１
４Ａ，１４Ｂの側壁に、ゲートサイドウオール１６Ａ，
１６Ｂを形成することができる。ゲートサイドウオール
１６Ａ，１６Ｂの幅（水平方向の厚さ）を０．０６μｍ
とした。こうして、図８の（Ｂ）に模式的な一部断面図
を示す構造を得ることができる。
【００３７】実施例２においては、Ｎ型ＭＯＳトランジ
スタのソース・ドレイン領域を形成するためのイオン注
入を行う際のゲート電極側壁に設けられたマスク材料
は、ゲートサイドウオール１６Ａから成り、かかるマス
ク材料の端部からゲート電極１４Ａの側壁までの距離Ｌ
Nは、０．０６μｍである。
スタのソース・ドレイン領域を形成するためのイオン注
入を行う際のゲート電極側壁に設けられたマスク材料
は、ゲートサイドウオール１６Ａから成り、かかるマス
ク材料の端部からゲート電極１４Ａの側壁までの距離Ｌ
Nは、０．０６μｍである。
【００３８】［工程−２３０］次に、Ｐ型ＭＯＳトラン
ジスタ形成予定領域をイオン注入用レジストマスク４２
で被覆した状態で、Ｎ型ＭＯＳトランジスタのソース・
ドレイン領域２２Ａを形成するためにイオン注入を行い
（図９の（Ａ）参照）、その後、イオン注入用レジスト
マスク４２を除去する。イオン注入の条件は、実施例１
の［工程−１３０］と同様とすることができる。
ジスタ形成予定領域をイオン注入用レジストマスク４２
で被覆した状態で、Ｎ型ＭＯＳトランジスタのソース・
ドレイン領域２２Ａを形成するためにイオン注入を行い
（図９の（Ａ）参照）、その後、イオン注入用レジスト
マスク４２を除去する。イオン注入の条件は、実施例１
の［工程−１３０］と同様とすることができる。
【００３９】［工程−２４０］次に、少なくともＰ型Ｍ
ＯＳトランジスタのためのゲートサイドウオール１６Ｂ
の上に絶縁膜４８を形成する（図９の（Ｂ）参照）。実
施例２においては、絶縁膜４８は、厚さ０．０５μｍの
酸化シリコンから成り、例えばＣＶＤ法にて、全面に形
成される。実施例２においては、Ｐ型ＭＯＳトランジス
タのソース・ドレイン領域を形成するためのイオン注入
を行う際のゲート電極側壁に設けられたマスク材料は、
ゲートサイドウオール１６Ｂ及び絶縁膜４８から成り、
かかるマスク材料の端部からゲート電極１４Ｂの側壁ま
での距離ＬPは、０．１１μｍである。
ＯＳトランジスタのためのゲートサイドウオール１６Ｂ
の上に絶縁膜４８を形成する（図９の（Ｂ）参照）。実
施例２においては、絶縁膜４８は、厚さ０．０５μｍの
酸化シリコンから成り、例えばＣＶＤ法にて、全面に形
成される。実施例２においては、Ｐ型ＭＯＳトランジス
タのソース・ドレイン領域を形成するためのイオン注入
を行う際のゲート電極側壁に設けられたマスク材料は、
ゲートサイドウオール１６Ｂ及び絶縁膜４８から成り、
かかるマスク材料の端部からゲート電極１４Ｂの側壁ま
での距離ＬPは、０．１１μｍである。
【００４０】［工程−２５０］その後、Ｎ型ＭＯＳトラ
ンジスタ形成予定領域をイオン注入用レジストマスク４
３で被覆した状態で、Ｐ型ＭＯＳトランジスタのソース
・ドレイン領域２２Ｂを形成するためにイオン注入を行
い（図１０参照）、次いで、イオン注入用レジストマス
ク４３を除去する。イオン注入の条件は実施例１の［工
程−１５０］と同様とすることができる。
ンジスタ形成予定領域をイオン注入用レジストマスク４
３で被覆した状態で、Ｐ型ＭＯＳトランジスタのソース
・ドレイン領域２２Ｂを形成するためにイオン注入を行
い（図１０参照）、次いで、イオン注入用レジストマス
ク４３を除去する。イオン注入の条件は実施例１の［工
程−１５０］と同様とすることができる。
【００４１】［工程−２６０］次いで、全面に層間絶縁
層３０を堆積させ、ソース・ドレイン領域２２Ａ，２２
Ｂの上方の層間絶縁層３０に開口部３１を形成した後、
開口部３１を配線材料で埋め込み、コンタクトプラグ３
２を形成し、併せて、層間絶縁層３０上に配線材料層３
３を形成する。実施例２においては、層間絶縁層３０に
開口部３１を形成する際の絶縁膜４８を構成する材料の
エッチングレートは、層間絶縁層３０を構成する材料の
エッチングレートと略同じである。具体的には、実施例
２においては、絶縁膜４８を構成する材料を酸化シリコ
ンとし、層間絶縁層３０を構成する材料をＳｉＯ2を主
成分とする材料（より具体的にはＢＰＳＧ）とした。
層３０を堆積させ、ソース・ドレイン領域２２Ａ，２２
Ｂの上方の層間絶縁層３０に開口部３１を形成した後、
開口部３１を配線材料で埋め込み、コンタクトプラグ３
２を形成し、併せて、層間絶縁層３０上に配線材料層３
３を形成する。実施例２においては、層間絶縁層３０に
開口部３１を形成する際の絶縁膜４８を構成する材料の
エッチングレートは、層間絶縁層３０を構成する材料の
エッチングレートと略同じである。具体的には、実施例
２においては、絶縁膜４８を構成する材料を酸化シリコ
ンとし、層間絶縁層３０を構成する材料をＳｉＯ2を主
成分とする材料（より具体的にはＢＰＳＧ）とした。
【００４２】開口部３１の形成は、全面に層間絶縁層３
０を堆積させ、層間絶縁層３０に平坦化処理を施した
後、例えばＲＩＥ法にて行えばよく、この時、ＲＩＥ条
件を半導体基板１０が露出した時点でエッチングが停止
する条件とする。こうして、開口部３１の底部におい
て、ソース・ドレイン領域２２Ａ，２２Ｂが露出する。
実施例２においては、開口部３１の形成の際、ゲート電
極１４Ａ，１４Ｂの側壁に形成された絶縁膜４８及びゲ
ートサイドウオール１６Ａ，１６Ｂは除去されない。従
って、ＣＭＯＳトランジスタ完成後のゲートサイドウオ
ール１６Ａ，１６Ｂの幅は、［工程−２３０］や［工程
−２５０］におけるゲートサイドウオール１６Ａ，１６
Ｂの幅、あるいはマスク材料の端部からゲート電極の側
壁までの距離ＬP，ＬNと同じである。
０を堆積させ、層間絶縁層３０に平坦化処理を施した
後、例えばＲＩＥ法にて行えばよく、この時、ＲＩＥ条
件を半導体基板１０が露出した時点でエッチングが停止
する条件とする。こうして、開口部３１の底部におい
て、ソース・ドレイン領域２２Ａ，２２Ｂが露出する。
実施例２においては、開口部３１の形成の際、ゲート電
極１４Ａ，１４Ｂの側壁に形成された絶縁膜４８及びゲ
ートサイドウオール１６Ａ，１６Ｂは除去されない。従
って、ＣＭＯＳトランジスタ完成後のゲートサイドウオ
ール１６Ａ，１６Ｂの幅は、［工程−２３０］や［工程
−２５０］におけるゲートサイドウオール１６Ａ，１６
Ｂの幅、あるいはマスク材料の端部からゲート電極の側
壁までの距離ＬP，ＬNと同じである。
【００４３】配線材料として、例えばＡｌ−１％Ｓｉか
ら成るアルミニウム系合金を用いる。そして、高温リフ
ロー法あるいは又高圧リフロー法を用いて、開口部３１
を配線材料で埋め込み、コンタクトプラグ３２を形成
し、層間絶縁層３０上にはアルミニウム系合金から成る
配線材料層３３を形成する。
ら成るアルミニウム系合金を用いる。そして、高温リフ
ロー法あるいは又高圧リフロー法を用いて、開口部３１
を配線材料で埋め込み、コンタクトプラグ３２を形成
し、層間絶縁層３０上にはアルミニウム系合金から成る
配線材料層３３を形成する。
【００４４】実施例２においては、所謂高温リフロー法
にてコンタクトプラグ３２を形成する。高温リフロー法
においては、以下に例示する条件でアルミニウム系合金
から成る配線材料層３３を、開口部３１が形成された層
間絶縁層３０上に堆積させる（図１１の（Ａ）参照）。
尚、図１１及び図１２においては、隣接する２つのＮ型
ＭＯＳトランジスタに関する模式的な一部断面図を示す
が、Ｐ型ＭＯＳトランジスタに関しても同様である。実
施例１と同様に、アルミニウム系合金から成る配線材料
層３３を成膜する前に、Ｔｉ層及びＴｉＮ層（これらは
図示せず）をスパッタ法にて成膜しておく。 プロセスガス ： Ａｒ＝１００sccm ＤＣパワー ： ２０ｋＷ スパッタ圧力 ： ０．４Ｐａ 基板加熱温度 ： １５０゜Ｃ
にてコンタクトプラグ３２を形成する。高温リフロー法
においては、以下に例示する条件でアルミニウム系合金
から成る配線材料層３３を、開口部３１が形成された層
間絶縁層３０上に堆積させる（図１１の（Ａ）参照）。
尚、図１１及び図１２においては、隣接する２つのＮ型
ＭＯＳトランジスタに関する模式的な一部断面図を示す
が、Ｐ型ＭＯＳトランジスタに関しても同様である。実
施例１と同様に、アルミニウム系合金から成る配線材料
層３３を成膜する前に、Ｔｉ層及びＴｉＮ層（これらは
図示せず）をスパッタ法にて成膜しておく。 プロセスガス ： Ａｒ＝１００sccm ＤＣパワー ： ２０ｋＷ スパッタ圧力 ： ０．４Ｐａ 基板加熱温度 ： １５０゜Ｃ
【００４５】その後、半導体基板１０を約５００゜Ｃに
加熱する。これによって、層間絶縁層３０上に堆積した
アルミニウム系合金から成る配線材料層３３は流動状態
となり、開口部３１の内に流入し、開口部３１はアルミ
ニウム系合金で確実に埋め込まれ、コンタクトプラグ３
２が形成される（図１１の（Ｂ）参照）。一方、層間絶
縁層３０の上にはアルミニウム系合金から成る配線材料
層３３が残る。加熱条件を、例えば以下のとおりとする
ことができる。 加熱方式 ： 基板裏面ガス加熱 加熱温度 ： ５００゜Ｃ 加熱時間 ： ２分 プロセスガス ： Ａｒ＝１００sccm プロセスガス圧力： １．１×１０3Ｐａ
加熱する。これによって、層間絶縁層３０上に堆積した
アルミニウム系合金から成る配線材料層３３は流動状態
となり、開口部３１の内に流入し、開口部３１はアルミ
ニウム系合金で確実に埋め込まれ、コンタクトプラグ３
２が形成される（図１１の（Ｂ）参照）。一方、層間絶
縁層３０の上にはアルミニウム系合金から成る配線材料
層３３が残る。加熱条件を、例えば以下のとおりとする
ことができる。 加熱方式 ： 基板裏面ガス加熱 加熱温度 ： ５００゜Ｃ 加熱時間 ： ２分 プロセスガス ： Ａｒ＝１００sccm プロセスガス圧力： １．１×１０3Ｐａ
【００４６】ここで、基板裏面ガス加熱方式とは、半導
体基板１０の裏面に配置したヒーターブロックを所定の
温度（加熱温度）に加熱し、ヒーターブロックと半導体
基板１０の裏面の間にプロセスガスを導入することによ
って半導体基板１０を含む全体を加熱する方式である。
加熱方式としては、この方式以外にもランプ加熱方式等
を用いることができる。
体基板１０の裏面に配置したヒーターブロックを所定の
温度（加熱温度）に加熱し、ヒーターブロックと半導体
基板１０の裏面の間にプロセスガスを導入することによ
って半導体基板１０を含む全体を加熱する方式である。
加熱方式としては、この方式以外にもランプ加熱方式等
を用いることができる。
【００４７】次いで、フォトリソグラフィ技術及びエッ
チング技術を用いて、層間絶縁層３０上の配線材料層３
３、ＴｉＮ層、Ｔｉ層をパターニングする。こうして、
層間絶縁層３０上にアルミニウム系合金から成る配線３
４を完成させる（図１２参照）。高温リフロー法の代わ
りに高圧リフロー法を採用することもできる。この場
合、以下に例示する条件にてリフロー処理を行う。 基板加熱温度：４００゜Ｃ 加熱時間 ：２分 加熱雰囲気 ：アルゴンガス 雰囲気の圧力：１０6Ｐａ以上
チング技術を用いて、層間絶縁層３０上の配線材料層３
３、ＴｉＮ層、Ｔｉ層をパターニングする。こうして、
層間絶縁層３０上にアルミニウム系合金から成る配線３
４を完成させる（図１２参照）。高温リフロー法の代わ
りに高圧リフロー法を採用することもできる。この場
合、以下に例示する条件にてリフロー処理を行う。 基板加熱温度：４００゜Ｃ 加熱時間 ：２分 加熱雰囲気 ：アルゴンガス 雰囲気の圧力：１０6Ｐａ以上
【００４８】従来のＣＭＯＳトランジスタの作製方法に
おいては、Ｎ型ＭＯＳトランジスタのソース・ドレイン
領域を形成するためのイオン注入を行い（実施例２の
［工程−２３０］参照）、その後、Ｐ型ＭＯＳトランジ
スタのソース・ドレイン領域を形成するためのイオン注
入を行い（実施例２の［工程−２５０］参照）、次い
で、全面に層間絶縁層を形成する（実施例２の［工程−
２６０］参照）。従って、マスク材料の距離ＬPは、マ
スク材料の距離ＬNと同じである。即ち、ＬP＝ＬNであ
る。ＳＡＣ技術を適用した従来のＣＭＯＳトランジスタ
の作製方法と比較して、実施例２においては、絶縁膜４
８を形成する［工程−２４０］が加わっているが、この
［工程−２４０］は、例えばＣＶＤ法にて絶縁膜４８を
全面に堆積させればよいだけであり、大きな工程の増加
であるとはいえない。
おいては、Ｎ型ＭＯＳトランジスタのソース・ドレイン
領域を形成するためのイオン注入を行い（実施例２の
［工程−２３０］参照）、その後、Ｐ型ＭＯＳトランジ
スタのソース・ドレイン領域を形成するためのイオン注
入を行い（実施例２の［工程−２５０］参照）、次い
で、全面に層間絶縁層を形成する（実施例２の［工程−
２６０］参照）。従って、マスク材料の距離ＬPは、マ
スク材料の距離ＬNと同じである。即ち、ＬP＝ＬNであ
る。ＳＡＣ技術を適用した従来のＣＭＯＳトランジスタ
の作製方法と比較して、実施例２においては、絶縁膜４
８を形成する［工程−２４０］が加わっているが、この
［工程−２４０］は、例えばＣＶＤ法にて絶縁膜４８を
全面に堆積させればよいだけであり、大きな工程の増加
であるとはいえない。
【００４９】以上、本発明を好ましい実施例に基づき説
明したが、本発明はこれらの実施例に限定されるもので
はない。実施例においては、素子分離領域１１をＬＯＣ
ＯＳ構造としたが、トレンチ構造とすることもできる。
また、ウエル１２Ａ，１２Ｂの形成をウエルドライブイ
ン方式としたが、代わりに、リトログレードウエル方式
にてウエルを形成することもできる。
明したが、本発明はこれらの実施例に限定されるもので
はない。実施例においては、素子分離領域１１をＬＯＣ
ＯＳ構造としたが、トレンチ構造とすることもできる。
また、ウエル１２Ａ，１２Ｂの形成をウエルドライブイ
ン方式としたが、代わりに、リトログレードウエル方式
にてウエルを形成することもできる。
【００５０】コンタクトプラグ３２は、開口部３１にド
ーピングされたポリシリコンを埋め込むことで形成する
ことができるし、例えば、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ等の
高融点金属から成る金属配線材料や、ＴｉＷ、ＴｉＮ
Ｗ、ＷＳｉ2、ＭｏＳｉ2等の金属化合物配線材料から構
成することもできる。
ーピングされたポリシリコンを埋め込むことで形成する
ことができるし、例えば、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ等の
高融点金属から成る金属配線材料や、ＴｉＷ、ＴｉＮ
Ｗ、ＷＳｉ2、ＭｏＳｉ2等の金属化合物配線材料から構
成することもできる。
【００５１】あるいは又、所謂ブランケットタングステ
ンＣＶＤ法にて形成してもよい。ブランケットタングス
テンＣＶＤ法にてコンタクトプラグ３２の形成を行うた
めには、先ず、Ｔｉ層及びＴｉＮ層を順に例えばマグネ
トロンスパッタ法にて開口部３１内を含む層間絶縁層３
０の上に成膜する。Ｔｉ層及びＴｉＮ層の成膜条件は、
前述した条件と同様とすることができる。尚、Ｔｉ層及
びＴｉＮ層を形成する理由は、オーミックな低コンタク
ト抵抗を得ること、タングステンをＣＶＤ法にて成膜す
る際の半導体基板１０の損傷発生の防止、タングステン
の密着性向上のためである。尚、場合によっては、Ｔ
ｉ、あるいはＴｉＮの１層構成とすることもできる。Ｔ
ｉＮ層の上のタングステン層のＣＶＤ成膜条件を、以下
に例示する。 使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０
sccm 圧力 ：１０．７×１０3Ｐａ 成膜温度：４５０゜Ｃ
ンＣＶＤ法にて形成してもよい。ブランケットタングス
テンＣＶＤ法にてコンタクトプラグ３２の形成を行うた
めには、先ず、Ｔｉ層及びＴｉＮ層を順に例えばマグネ
トロンスパッタ法にて開口部３１内を含む層間絶縁層３
０の上に成膜する。Ｔｉ層及びＴｉＮ層の成膜条件は、
前述した条件と同様とすることができる。尚、Ｔｉ層及
びＴｉＮ層を形成する理由は、オーミックな低コンタク
ト抵抗を得ること、タングステンをＣＶＤ法にて成膜す
る際の半導体基板１０の損傷発生の防止、タングステン
の密着性向上のためである。尚、場合によっては、Ｔ
ｉ、あるいはＴｉＮの１層構成とすることもできる。Ｔ
ｉＮ層の上のタングステン層のＣＶＤ成膜条件を、以下
に例示する。 使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０
sccm 圧力 ：１０．７×１０3Ｐａ 成膜温度：４５０゜Ｃ
【００５２】その後、層間絶縁層３０上のタングステン
層及びＴｉＮ層、Ｔｉ層をエッチングして除去する。エ
ッチングの条件を、例えば以下のとおりとすることがで
きる。 第１段階のエッチング：タングステン層のエッチング 使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５scc
m 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ 第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング 使用ガス ：Ａｒ／Ｃｌ2＝７５／：５sccm 圧力 ：６．５Ｐａ ＲＦパワー：２５０Ｗ
層及びＴｉＮ層、Ｔｉ層をエッチングして除去する。エ
ッチングの条件を、例えば以下のとおりとすることがで
きる。 第１段階のエッチング：タングステン層のエッチング 使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５scc
m 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ 第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング 使用ガス ：Ａｒ／Ｃｌ2＝７５／：５sccm 圧力 ：６．５Ｐａ ＲＦパワー：２５０Ｗ
【００５３】その後、層間絶縁層３０上に、例えばアル
ミニウム系合金から成る配線材料層をスパッタ法にて成
膜し、かかる配線材料層をパターニングして配線を形成
する。尚、層間絶縁層３０上のタングステン層等のエッ
チングを行う前に、層間絶縁層３０上のタングステン層
の上に、例えばアルミニウム系合金から成る配線材料層
をスパッタ法にて成膜し、かかる配線材料層、タングス
テン層及びＴｉＮ層、Ｔｉ層をパターニングして配線を
形成してもよい。
ミニウム系合金から成る配線材料層をスパッタ法にて成
膜し、かかる配線材料層をパターニングして配線を形成
する。尚、層間絶縁層３０上のタングステン層等のエッ
チングを行う前に、層間絶縁層３０上のタングステン層
の上に、例えばアルミニウム系合金から成る配線材料層
をスパッタ法にて成膜し、かかる配線材料層、タングス
テン層及びＴｉＮ層、Ｔｉ層をパターニングして配線を
形成してもよい。
【００５４】配線を形成するためのアルミニウム系合金
として、例えば、純アルミニウム、Ａｌ−Ｓｉ、Ａｌ−
Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｇｅ、Ａｌ−Ｓｉ−Ｇ
ｅ等の種々のアルミニウム合金を挙げることができる。
あるいは又、アルミニウム系合金の代わりに、ポリシリ
コン、チタン、チタン合金、銅、銅合金、タングステ
ン、タングステン合金を用いることもできる。
として、例えば、純アルミニウム、Ａｌ−Ｓｉ、Ａｌ−
Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、Ａｌ−Ｇｅ、Ａｌ−Ｓｉ−Ｇ
ｅ等の種々のアルミニウム合金を挙げることができる。
あるいは又、アルミニウム系合金の代わりに、ポリシリ
コン、チタン、チタン合金、銅、銅合金、タングステ
ン、タングステン合金を用いることもできる。
【００５５】
【発明の効果】本発明においては、Ｐ型ＭＯＳトランジ
スタのソース・ドレイン領域を形成するためのイオン注
入を行う際のゲート電極側壁に設けられたマスク材料の
端部からゲート電極の側壁までの距離ＬPと、Ｎ型ＭＯ
Ｓトランジスタのソース・ドレイン領域を形成するため
のイオン注入を行う際のゲート電極側壁に設けられたマ
スク材料の端部からゲート電極の側壁までの距離ＬNを
最適化することができる。従って、Ｎ型ＭＯＳトランジ
スタにおける寄生抵抗を最小限に抑えることができ、し
かも、Ｐ型ＭＯＳトランジスタにおけるショートチャネ
ル効果の抑制を容易に行うことができる。また、本発明
のＣＭＯＳトランジスタの作製方法は、従来の方法と比
較して、作製工程の増加を殆ど招くことがない。
スタのソース・ドレイン領域を形成するためのイオン注
入を行う際のゲート電極側壁に設けられたマスク材料の
端部からゲート電極の側壁までの距離ＬPと、Ｎ型ＭＯ
Ｓトランジスタのソース・ドレイン領域を形成するため
のイオン注入を行う際のゲート電極側壁に設けられたマ
スク材料の端部からゲート電極の側壁までの距離ＬNを
最適化することができる。従って、Ｎ型ＭＯＳトランジ
スタにおける寄生抵抗を最小限に抑えることができ、し
かも、Ｐ型ＭＯＳトランジスタにおけるショートチャネ
ル効果の抑制を容易に行うことができる。また、本発明
のＣＭＯＳトランジスタの作製方法は、従来の方法と比
較して、作製工程の増加を殆ど招くことがない。
【図１】実施例１のＣＭＯＳトランジスタの作製方法を
説明するための半導体基板等の模式的な一部断面図であ
る。
説明するための半導体基板等の模式的な一部断面図であ
る。
【図２】図１に引き続き、実施例１のＣＭＯＳトランジ
スタの作製方法を説明するための半導体基板等の模式的
な一部断面図である。
スタの作製方法を説明するための半導体基板等の模式的
な一部断面図である。
【図３】図２に引き続き、実施例１のＣＭＯＳトランジ
スタの作製方法を説明するための半導体基板等の模式的
な一部断面図である。
スタの作製方法を説明するための半導体基板等の模式的
な一部断面図である。
【図４】図３に引き続き、実施例１のＣＭＯＳトランジ
スタの作製方法を説明するための半導体基板等の模式的
な一部断面図である。
スタの作製方法を説明するための半導体基板等の模式的
な一部断面図である。
【図５】図４に引き続き、実施例１のＣＭＯＳトランジ
スタの作製方法を説明するための半導体基板等の模式的
な一部断面図である。
スタの作製方法を説明するための半導体基板等の模式的
な一部断面図である。
【図６】図５に引き続き、実施例１のＣＭＯＳトランジ
スタの作製方法を説明するための半導体基板等の模式的
な一部断面図である。
スタの作製方法を説明するための半導体基板等の模式的
な一部断面図である。
【図７】実施例２のＣＭＯＳトランジスタの作製方法を
説明するための半導体基板等の模式的な一部断面図であ
る。
説明するための半導体基板等の模式的な一部断面図であ
る。
【図８】図７に引き続き、実施例２のＣＭＯＳトランジ
スタの作製方法を説明するための半導体基板等の模式的
な一部断面図である。
スタの作製方法を説明するための半導体基板等の模式的
な一部断面図である。
【図９】図８に引き続き、実施例２のＣＭＯＳトランジ
スタの作製方法を説明するための半導体基板等の模式的
な一部断面図である。
スタの作製方法を説明するための半導体基板等の模式的
な一部断面図である。
【図１０】図９に引き続き、実施例２のＣＭＯＳトラン
ジスタの作製方法を説明するための半導体基板等の模式
的な一部断面図である。
ジスタの作製方法を説明するための半導体基板等の模式
的な一部断面図である。
【図１１】図１０に引き続き、実施例２のＣＭＯＳトラ
ンジスタの作製方法を説明するための半導体基板等の模
式的な一部断面図である。
ンジスタの作製方法を説明するための半導体基板等の模
式的な一部断面図である。
【図１２】図１１に引き続き、実施例２のＣＭＯＳトラ
ンジスタの作製方法を説明するための半導体基板等の模
式的な一部断面図である。
ンジスタの作製方法を説明するための半導体基板等の模
式的な一部断面図である。
【図１３】従来のＣＭＯＳトランジスタの模式的な一部
断面図である。
断面図である。
１０ 半導体基板 １１ 素子分離領域 １２Ａ，１２Ｂ ウエル １３ ゲート酸化膜 １４Ａ，１４Ｂ ゲート電極 １５ オフセット酸化膜 １６Ａ，１６Ｂ ゲートサイドウオール １７ 緩衝層 １８，４８ 絶縁膜 ２０Ａ，２０Ｂ ＬＤＤイオン注入領域 ２１Ａ，２１Ｂ ポケット領域 ２２Ａ，２２Ｂ ソース・ドレイン領域 ３０ 層間絶縁層 ３１ 開口部 ３２ コンタクトプラグ ３３ 配線材料層 ３４ 配線 ４０，４１，４２，４３ イオン注入用レジストマスク
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8238 H01L 27/092 H01L 21/28 - 21/288 H01L 29/78 H01L 21/336
Claims (3)
- 【請求項１】Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳト
ランジスタから構成されたＣＭＯＳトランジスタの作製
方法であって、 （イ）半導体基板のＮ型ＭＯＳトランジスタ形成予定領
域及びＰ型ＭＯＳトランジスタ形成予定領域にゲート電
極を形成する工程と、 （ロ）Ｎ型ＭＯＳトランジスタ形成予定領域及びＰ型Ｍ
ＯＳトランジスタ形成予定領域にＬＤＤ構造形成のため
のイオン注入を行う工程と、 （ハ）各ゲート電極の側壁にゲートサイドウオールを形
成する工程と、（ニ）後の工程（ヘ）で形成される絶縁膜によって半導
体基板に損傷が与えられることを防止するために、全面
に酸化シリコンから成る緩衝層を形成する工程と、 （ホ） Ｎ型ＭＯＳトランジスタのソース・ドレイン領域
を形成するためにイオン注入を行う工程と、（ヘ） 少なくともＰ型ＭＯＳトランジスタのためのゲー
トサイドウオールの上に、ＳｉＮ又はＳｉＯＮから成る
絶縁膜を形成する工程と、（ト） Ｐ型ＭＯＳトランジスタのソース・ドレイン領域
を形成するためにイオン注入を行う工程と、（チ）全面に層間絶縁層を堆積させ、ソース・ドレイン
領域の上方に開口部を形成した後、該開口部を配線材料
で埋め込む工程、 を含むことを特徴とするＣＭＯＳトランジスタの作製方
法。 - 【請求項２】前記層間絶縁層は、ＳｉＯ 2 を主成分とす
る材料から成ることを特徴とする 請求項１に記載のＣＭ
ＯＳトランジスタの作製方法。 - 【請求項３】 それぞれがソース・ドレイン領域及びゲー
ト電極から成るＮ型ＭＯＳトランジスタ及びＰ型ＭＯＳ
トランジスタから構成されたＣＭＯＳトランジスタであ
って、 Ｐ型ＭＯＳトランジスタのソース・ドレイン領域を形成
するためのイオン注入を行う際のゲート電極側壁に設け
られたマスク材料の端部からゲート電極の側壁までの距
離ＬPが、Ｎ型ＭＯＳトランジスタのソース・ドレイン
領域を形成するためのイオン注入を行う際のゲート電極
側壁に設けられたマスク材料の端部からゲート電極の側
壁までの距離ＬNよりも大きく、 Ｎ型ＭＯＳトランジスタのソース・ドレイン領域を形成
するためのイオン注入を行う際のゲート電極側壁に設け
られたマスク材料は、ゲートサイドウオール、及び、そ
の上に形成された酸化シリコンから成る緩衝層から構成
され、 Ｐ型ＭＯＳトランジスタのソース・ドレイン領域を形成
するためのイオン注入を行う際のゲート電極側壁に設け
られたマスク材料は、ゲートサイドウオール、その上に
形成された緩衝層、及び、緩衝層上に形成されたＳｉＮ
又はＳｉＯＮから成る絶縁膜から構成され、 緩衝層は、絶縁膜によって半導体基板に損傷が与えられ
ることを防止するために形成されていることを 特徴とす
るＣＭＯＳトランジスタ。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08081395A JP3334416B2 (ja) | 1995-03-13 | 1995-03-13 | Ｃｍｏｓトランジスタ及びその作製方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08081395A JP3334416B2 (ja) | 1995-03-13 | 1995-03-13 | Ｃｍｏｓトランジスタ及びその作製方法 |
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| Publication Number | Publication Date |
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| JPH08250602A JPH08250602A (ja) | 1996-09-27 |
| JP3334416B2 true JP3334416B2 (ja) | 2002-10-15 |
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ID=13728911
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| JP08081395A Expired - Fee Related JP3334416B2 (ja) | 1995-03-13 | 1995-03-13 | Ｃｍｏｓトランジスタ及びその作製方法 |
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| JP (1) | JP3334416B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100319449B1 (ko) * | 1999-04-12 | 2002-01-05 | 윤덕용 | 극소 채널 소자의 제조방법 |
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-
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- 1995-03-13 JP JP08081395A patent/JP3334416B2/ja not_active Expired - Fee Related
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