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KR100444492B1 - 반도체소자의 제조 방법 - Google Patents

반도체소자의 제조 방법 Download PDF

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KR100444492B1
KR100444492B1 KR10-2002-0027117A KR20020027117A KR100444492B1 KR 100444492 B1 KR100444492 B1 KR 100444492B1 KR 20020027117 A KR20020027117 A KR 20020027117A KR 100444492 B1 KR100444492 B1 KR 100444492B1
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gate electrode
forming
semiconductor device
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김우진
오종혁
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주식회사 하이닉스반도체
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Abstract

본 발명은 게이트전극에 포함되는 금속의 산화를 방지하면서 게이트전극의 하측 모서리에 집중되는 스트레스를 억제하는데 적합한 반도체소자의 제조 방법을 제공하기 위한 것으로, 반도체기판 상에 게이트산화막을 형성하는 단계, 상기 게이트산화막 상에 폴리실리콘막과 금속막의 순서로 적층된게이트전극을 형성하는 단계, 상기 금속막의 산화온도보다 낮은 온도에서 플라즈마화학기상증착법을 이용하여 상기 게이트전극을 포함한 전면에 PETEOS를 형성하는 단계, 상기 PETEOS를 전면식각하여 상기 게이트전극의 양측벽에 접하는 상기 PETEOS로 된 산화물스페이서를 형성하는 단계, 및 열처리를 통해 상기 산화물 스페이서에 접하는 상기 폴리실리콘막의 측면을 선택적으로 산화시키는 단계를 포함한다.

Description

반도체소자의 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 핫캐리어(hot carrier) 신뢰성 및 리프레시(refresh) 특성이 개선된 반도체소자의 제조 방법에 관한 것이다.
일반적으로 게이트 전극은 MOS 트랜지스터를 선택하기 위한 전극으로서, 주로 불순물이 도핑된 폴리실리콘막(PolySilicon)으로 형성하는데, 게이트 전극의 비저항을 낮추기 위해서, 불순물이 도핑된 폴리실리콘막과 텅스텐실리사이드막(WSi2) 또는, 도핑된 폴리실리콘막과 티타늄실리사이드막(TiSi2)의 적층 구조로 형성한다.
그러나, 도핑된 폴리실리콘막과 금속실리사이드막의 적층 구조로 게이트 전극을 형성하는 경우에는, 낮은 집적도를 갖는 반도체소자에서는 용이하게 사용될 수 있지만, 고집적화된 반도체 소자의 미세 게이트 전극으로는 낮은 저항값을 얻을 수 없어 이를 사용하는데 문제점이 있다.
즉, 텅스텐실리사이드막의 비저항은 약 100μΩ-㎝의 값을 가지는데, 1 Gb DRAM(Dynamic Random Access Memory) 이상의 메모리 소자에서는 미세 선폭에서 고속으로 동작하는 소자를 얻기 위해서, 게이트 전극의 저항을 더욱 감소시켜야 한다.
따라서, 0.13㎛ 이하의 미세 회로선폭기술이 적용되는 차세대 반도체소자의경우 약 10μΩ-㎝의 비저항값을 갖고, 텅스텐실리사이드막 또는 티타늄실리사이드막보다 전도 특성이 우수한 텅스텐(W), 티타늄(Ti), 또는 몰리브덴(Mo) 등의 단일 금속을 폴리실리콘막 상부에 적층하여 게이트 전극으로 이용한다.
도 1a 내지 도 1b는 종래기술에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체기판(11)상에 게이트산화막(12)을 형성하고, 게이트산화막(12)상에 폴리실리콘막(13), 텅스텐막(14) 및 하드마스크(15)를 차례로 증착한다.
다음으로, 하드마스크(15)상에 게이트전극을 형성하기 위한 마스크(도시 생략)를 형성하고 마스크로 하드마스크(15)를 먼저 식각한 후 마스크를 제거한다. 다음에, 식각처리된 하드마스크(15)로 텅스텐막(14)과 폴리실리콘막(13)을 식각하여 폴리실리콘막(13)과 텅스텐막(14)의 순서로 적층된 게이트전극을 형성한다.
다음으로, 게이트전극을 형성하기 위한 식각 과정에서 게이트산화막(12) 표면에 발생된 손상 및 식각 잔재물을 제거하고, 게이트산화막(12)의 신뢰성을 회복하기 위하여 선택적으로 폴리실리콘막(13)만을 재산화시키는 재산화공정을 통해 폴리실리콘막(13)의 측면에 산화막(13a)을 형성시킨다.
여기서, 재산화 공정을 실시하면 게이트전극의 모서리 부분에 전기장이 집중되는 것을 방지할 수 있다.
다음에, 게이트전극을 마스크로 불순물을 이온주입하여 반도체기판내에 저농도불순물영역[통상적으로 nMOSFET인 경우 LDD(Lightly Doped Drain)영역이라함](16)을 형성한 후, 게이트전극을 포함한 전면에 스페이서용 절연막(17)을 증착한다.
도 1b에 도시된 바와 같이, 스페이서용 절연막(17)을 전면식각하여 게이트전극의 양측벽에 접하는 스페이서(18)를 형성한다. 이때, 스페이서(18) 형성시 드러나는 반도체기판(11)상의 게이트산화막(12)도 동시에 식각된다.
다음으로, 게이트전극 및 스페이서(18)를 마스크로 고농도 불순물을 이온주입하여 저농도불순물영역(16)에 전기적으로 연결되는 고농도불순물영역(통상적으로 소스/드레인영역이라 함)(19)을 형성한다.
상술한 종래기술에서는 재산화 공정이 예를 들어, 800℃ 이상에서 열산화하여 이루어지므로 재산화공정에 의하여 텅스텐막(14)의 측면부분이 크게 산화되는 것을 방지하기 위해 폴리실리콘막(15)만을 선택적으로 산화시킨다.
만약, 텅스텐막(14)이 산화되는 경우에는 게이트 전극의 형태를 파괴하게 되고, 이로써 게이트전극을 구성하는 텅스텐막(14)의 유효 선폭이 상당히 감소하여 게이트 전극의 전도 특성을 확보하기 어렵다.
그러나, 상술한 종래기술에서는 텅스텐막(14)이 400℃ 이상의 온도에서는 쉽게 산화되는 특성이 있기 때문에 스페이서(18)가 될 절연막으로 증착온도가 600℃ 이상인 저압화학증착법(Low Pressure Chemical Vapor Deposition; LPCVD)에 의한 산화물(Oxide)을 적용할 수 없다.
예컨대, 저압화학증착법(LPCVD)에 의한 고온산화막(High Temperature Oxide;HTO)의 경우 증착온도가 750℃ 이상이고 증착시 사용하는 N2O 가스에 의해 텅스텐막을 산화시킨다.
또한, 저압화학증착법에 의한 LPTEOS(Low Pressure Tetra Ethyl Ortho Silicate)의 경우도 600℃ 이상의 증착온도에서 TEOS의 열분해에 의해 막을 증착하지만 TEOS의 열분해시 발생하는 산소에 의해 텅스텐막을 산화시킨다.
따라서, 텅스텐과 같은 금속을 게이트전극으로 이용하는 반도체소자의 제조에 있어서, 저압화학증착법(LPCVD)을 통한 질화물(Nitride)을 스페이서로 사용하여 게이트전극에 포함된 금속의 산화를 억제하고 있다.
그러나, 게이트전극을 형성하기 위한 식각과정후 바로 질화물을 증착하는 경우, 게이트전극의 하측 모서리에 스트레스가 집중되어 핫캐리어 수명이 감소하고, GIDL(Gate Induced Drain Leakage) 및 리프레시 등 소자 특성의 저하를 가져온다.
따라서, 최근에는 스페이서 물질로 저온 증착이 가능한 PETEOS(Plasma Enhanced TEOS)를 적용하려는 시도가 이루어지고 있으나, PETEOS의 경우 막 밀도(density)가 떨어져 스페이서로 사용하는데 한계가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 게이트전극에 포함되는 금속의 산화를 방지하면서 게이트전극의 하측 모서리에 집중되는 스트레스를 억제하는데 적합한 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 게이트산화막의 품질이 개선된 반도체소자의 제조 방법을 제공하는데 있다.
도 1a 내지 도 1b는 종래기술에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도,
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 게이트산화막
23 : 폴리실리콘막 24 : 텅스텐막
25 : 하드마스크 26 : 저농도 불순물 영역
27 : PETEOS 28 : 고밀도 PETEOS
29 : 질화물 30 : 질화물스페이서
31 : PETEOS-스페이서
상기의 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 반도체기판 상에 게이트산화막을 형성하는 단계, 상기 게이트산화막 상에 폴리실리콘막과 금속막의 순서로 적층된게이트전극을 형성하는 단계, 상기 금속막의 산화온도보다 낮은 온도에서 플라즈마화학기상증착법을 이용하여 상기 게이트전극을 포함한 전면에 PETEOS를 형성하는 단계, 상기 PETEOS를 전면식각하여 상기 게이트전극의 양측벽에 접하는 상기 PETEOS로 된 산화물스페이서를 형성하는 단계, 및 열처리를 통해 상기 산화물 스페이서에 접하는 상기 폴리실리콘막의 측면을 선택적으로 산화시키는 단계를 포함함을 특징으로 한다.
또한, 본 발명의 반도체소자의 제조 방법은 반도체기판 상에 게이트산화막을 형성하는 단계, 상기 게이트산화막 상에 폴리실리콘막과 금속막의 순서로 적층된게이트전극을 형성하는 단계, 상기 금속막의 산화온도보다 낮은 온도에서 플라즈마화학기상증착법을 이용하여 상기 게이트전극을 포함한 전면에 PETEOS를 형성하는 단계, 상기 PETEOS를 전면식각하여 상기 게이트전극의 양측벽에 접하는 상기 PETEOS로 된 산화물스페이서를 형성하는 단계, 및 열처리를 통해 상기 산화물 스페이서에 접하는 상기 폴리실리콘막의 측면을 선택적으로 산화시키는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(21)상에 게이트산화막(22)을 형성하고, 게이트산화막(22)상에 폴리실리콘막(23), 텅스텐막(24) 및 하드마스크(25)를 차례로 증착한다.
여기서, 하드마스크(25)로는 질화물을 이용한다.
다음에, 하드마스크(25)상에 게이트전극을 형성하기 위한 감광막마스크(도시 생략)를 형성하고 감광막마스크로 하드마스크(25)를 먼저 식각한 후 감광막마스크를 제거한다. 다음에, 식각처리된 하드마스크(25)로 텅스텐막(24)과 폴리실리콘막(23)을 식각하여 폴리실리콘막(23)과 텅스텐막(24)의 순서로 적층된 게이트전극을 형성한다.
다음으로, 게이트전극을 형성하기 위한 식각 과정에서 게이트산화막(22) 표면에 발생된 손상 및 식각 잔재물을 제거하고, 게이트산화막(22)의 신뢰성을 회복하기 위하여 선택적으로 폴리실리콘막(23)만을 재산화시키는 재산화공정을 통해 폴리실리콘막(23)의 측면에 산화막(23a)을 형성시킨다. 이때, 재산화공정은 공지된 재산화공정 조건, 예컨대 800℃ 이상에서 열산화공정을 이용한다.
상술한 재산화 공정을 실시하면 게이트전극의 모서리 부분에 전기장이 집중되는 것을 방지할 수 있다.
다음으로, 게이트전극을 이온주입마스크로 하여 저농도 불순물을 이온주입하여 반도체기판(21)내에 저농도불순물영역[통상적으로 nMOSFET인 경우 LDD 영역이라 함](26)을 형성한 후, 게이트전극을 포함한 전면에 스페이서용 절연막으로서 플라즈마화학증착법(PECVD)을 통해 TEOS(이하 'PETEOS'라 약칭함)(27)를 증착한다.
이때, PETEOS(27)는 플라즈마(plasma) 에너지에 의해 소스가스인 TEOS를 열분해시켜 증착한 산화물로 400℃ 이하의 저온에서 증착이 가능한 것으로 알려져 있다. 따라서, 게이트전극으로 적용된 텅스텐막(24)이 PETEOS(27) 증착시 산화되지 않는다.
한편, PETEOS(27)도 증착시 열분해에 의해 산소가 발생된다고 보고된 바 있으나, 증착온도가 현저히 낮기 때문에 산소에 의한 텅스텐막(24)의 산화현상을 발생되지 않는다.
위와 같은 PETEOS(27) 증착시 조건은, 소스가스는 O2또는 O3중 어느 하나와 TEOS를 이용하고, 증착압력은 1.0torr∼5.0torr 범위가 가능하나 3.0torr가 바람직하며, 50Å∼500Å의 두께로 증착가능하나 스페이서로 이용하기 위한 두께는 200Å∼300Å가 바람직하다. 그리고, 증착온도는 300℃∼600℃의 범위가 가능하나, 400℃는 막특성 및 텅스텐막의 산화를 억제할 수 있는 최적의 온도이다.
도 2b에 도시된 바와 같이, PETEOS(27)의 막질을 조밀화하기 위해 산소를 포함하지 않는 분위기가스, 예컨대, 비활성가스분위기(질소 또는 아르곤) 또는 환원가스분위기(수소 또는 암모니아)에서 700℃∼1000℃의 온도에서 열처리를 실시한다.
이와 같이 고온 열처리를 수행하면 PETEOS(27)는 절연막으로서 사용가능한 밀도, 즉 초기 증착시 절연막으로 적용하기 힘든 저밀도특성을 갖는 PETEOS(27)는 초기 증착밀도보다 조밀한 밀도를 가지는 고밀도 PETEOS(28)로 개질된다. 이는 도 2b에 도시된 것처럼, 고온 열처리후 초기 증착 PETEOS(27)가 경화(hardening)되므로써 비록 두께를 얇아지나 막밀도가 증대된다.
따라서, 열처리 온도와 시간을 적절히 조절하면 후속 스페이서 형성을 위한 질화물의 전면식각시 고밀도 PETEOS(28)가 식각되는 양(식각률)의 조절이 가능하다.
한편, 초기 PETEOS(27)의 열처리시 텅스텐이 산화될 가능성이 존재하나, 열처리시 분위기가스로 비활성가스나 환원성가스를 이용하기 때문에 산화현상은 발생되지 않으며, 더욱이 PETEOS(27)가 경화됨에 따라 열처리 분위기가스의 침투를 억제하게 된다. 만약, 텅스텐 산화가 발생되는 경우에는 그 산화요인이 PETEOS(27)에 의한 것이 아니고, 열처리 분위기 가스에 의한 것일 가능성이 크기 때문에 열처리 조건을 적절히 조절하는 것이 바람직하다.
도 2c에 도시된 바와 같이, 고밀도 PETEOS(28)상에 저압화학증착법(LPCVD)을 통해 질화물(29)을 증착한다. 이때, 고밀도 PETEOS(28)가 질화물(29) 증착시 게이트전극의 하측 모서리와 반도체기판(21) 표면에 스트레스가 집중되는 것을 방지하는 버퍼층의 역할을 한다.
한편, 질화물(29) 증착시 650℃∼750℃의 온도에서 게이트전극(또는 워드라인)간의 간격 및 고밀도 PETEOS(28)의 두께를 고려하여 100Å∼300Å의 두께로 증착하는 것이 바람직하다.
도 2d에 도시된 바와 같이, 질화물(29)을 전면식각하여 게이트전극의 양측벽에 접하는 질화물스페이서(30)를 형성한다.
이때, 질화물(29)은 고밀도 PETEOS(28) 및 산화막(26)과 같은 산화물에 대해 고선택비를 가지므로, 질화물스페이서(30)를 형성하기 위한 전면식각시 고밀도 PETEOS(28)와 재산화공정에 의한 산화막(26)도 동시에 식각되어 고밀도 PETEOS(28)로 된 PETEOS-스페이서(31)가 형성된다. 결국, 게이트전극에 접하는 PETEOS-스페이서(31)와 PETEOS-스페이서(31)를 에워싸는 질화물스페이서(30)의 이중 스페이서가 형성된다.
후속 공정으로, 게이트전극과 이중 스페이서를 이온주입마스크로 하여 고농도 불순물을 이온주입하여 저농도불순물영역(27)에 전기적으로 연결되는 고농도 불순물영역인 소스/드레인영역(32)을 형성한다.
고온산화막 LPTEOS LPTEOS(열처리)
습식딥전 450Å 510Å 496Å
습식딥후 429Å 473Å 475Å
차이 21Å 37Å 21Å
표1은 850℃의 질소 분위기에서 30분 열처리한 저압화학증착법에 의한 TEOS의 BOE 케미컬에서의 손실을 고온사화막 및 열처리를 하지 않은 LPTEOS와 비교한것으로 열처리에 의해 박막의 특성이 개선됨을 알 수 있다.
PETEOS의 경우도 열처리 온도 및 시간을 조절하므로써 박막의 특성을 개선할 수 있다.
도 3a 내지 도 3e는 본 발명의 제2실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체기판(41)상에 게이트산화막(42)을 형성하고, 게이트산화막(42)상에 폴리실리콘막(43), 텅스텐막(44) 및 하드마스크(45)를 차례로 증착한다. 여기서, 하드마스크(45)로는 질화물을 이용한다.
다음에, 하드마스크(45)상에 게이트전극을 형성하기 위한 마스크(도시 생략)를 형성하고 마스크로 하드마스크(45)를 먼저 식각한 후 마스크를 제거한다. 다음에, 식각처리된 하드마스크(45)로 텅스텐막(44)과 폴리실리콘막(43)을 식각하여 폴리실리콘막(43)과 텅스텐막(44)의 순서로 적층된 게이트전극을 형성한다.
다음에, 게이트전극을 포함한 전면에 스페이서용 절연막으로서 저밀도 PETEOS(47)를 증착한다.
이때, PETEOS(47)는 플라즈마 에너지에 의해 소스가스인 TEOS를 열분해시켜 증착한 산화물로 400℃ 이하의 저온에서 증착이 가능한 것으로 알려져 있다. 따라서, 게이트전극으로 적용된 텅스텐막(44)이 PETEOS(47) 증착시 산화되지 않는다.
위와 같은 PETEOS(47) 증착시 조건은, 소스가스는 O2또는 O3중 어느 하나와 TEOS를 이용하고, 증착압력은 1.0torr∼5.0torr 범위가 가능하나 3.0torr가 바람직하며, 50Å∼500Å의 두께로 증착가능하나 스페이서로 이용하기 위한 두께는 200Å∼300Å가 바람직하다. 그리고, 증착온도는 300℃∼600℃의 범위가 가능하나, 400℃는 막특성 및 텅스텐막의 산화를 억제할 수 있는 최적의 온도이다.
도 3b에 도시된 바와 같이, PETEOS(47)를 전면식각하여 게이트전극의 양측벽에 접하는 PETEOS-스페이서(48)를 형성한다. 이때, PETEOS(47) 식각시 노출되는 게이트산화막(42)도 동시에 식각된다.
도 3c에 도시된 바와 같이, 게이트전극을 형성하기 위한 식각 과정에서 게이트산화막(42) 표면에 발생된 손상 및 식각 잔재물을 제거하고, 게이트산화막(42)의 신뢰성을 회복하기 위하여 선택적으로 폴리실리콘막(43)만을 재산화시키는 재산화공정을 통해 폴리실리콘막(43)의 측면에 산화막(43a)을 형성시킨다.
재산화 공정은 H2분위기에서 산화제로 H2O를 이용하여 이루어지는데 분위기가스인 H2와 산화제인 H2O가 쉽게 PETEOS-스페이서(48)를 침투해 들어가 폴리실리콘막(43)만의 선택 산화가 가능하고 분위기가스인 H2가스에 의해 환원분위기가 유지되므로 텅스텐막(44)의 산화가 억제된다.
그리고, 재산화공정을 700℃∼900℃의 고온에서 진행하는데, 이처럼 고온에서 재산화공정을 진행하면 PETEOS-스페이서(48)의 막질이 조밀해지는 효과를 얻을 수 있다. 즉, 플라즈마증착법에 의한 TEOS는 750℃이상에서 열처리하는 경우 막질이 조밀화되고 800℃이상에서 열처리하는 경우 저압화학증착법에 의한 고온산화막(HTO)에 가까운 막질을 얻을 수 있다.
상술한 재산화 공정을 통해 PETEOS-스페이서(48)는 절연막으로서의 특성 개선이 이루어진다.
도 3d에 도시된 바와 같이, 재산화 공정후 결과물의 전면에 저압화학증착법(LPCVD)을 통해 질화물(49)을 증착한다. 이때, PETEOS-스페이서(48)가 질화물(49) 증착시 게이트전극의 하측 모서리와 반도체기판(41) 표면에 스트레스가 집중되는 것을 방지하는 버퍼층의 역할을 한다.
한편, 질화물(49) 증착시 650℃∼750℃의 온도에서 게이트전극(또는 워드라인)간의 간격 및 PETEOS-스페이서(48)의 두께를 고려하여 100Å∼300Å의 두께로 증착하는 것이 바람직하다.
도 3e에 도시된 바와 같이, 질화물(49)을 전면식각하여 게이트전극의 양측벽에 접하는 PETEOS-스페이서(48)를 에워싸는 질화물스페이서(50)를 형성한다. 결국, PETEOS-스페이서(48)와 질화물스페이서(50)로 이루어진 이중스페이서가 형성된다.
후속 공정으로, 게이트전극과 이중 스페이서를 이온주입마스크로 하여 고농도 불순물을 이온주입하여 저농도불순물영역(46)에 전기적으로 연결되는 고농도 불순물영역인 소스/드레인영역(51)을 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 금속이 포함된 게이트전극의 스페이서로 플라즈마화학증착법에 의한 PETEOS를 이용하므로써 게이트전극내 금속막의 산화를 방지할 수 있는 효과가 있다.
또한, 질화물증착전에 PETEOS를 형성하므로써 질화물 증착에 의한 스트레스를 줄여 핫캐리어 수명을 증가시키고, GIDL을 감소시키며, 리프레시 특성을 개선시킬 수 있는 효과가 있다.

Claims (11)

  1. 반도체기판상에 게이트산화막을 형성하는 단계;
    상기 게이트산화막상에 적어도 금속막을 포함하는 게이트전극을 형성하는 단계;
    상기 게이트전극을 포함한 전면에 상기 금속막의 산화온도보다 낮은 온도에서 플라즈마화학기상증착법을 이용하여 PETEOS를 형성하는 단계;
    산소를 포함하지 않는 분위기가스에서 열처리를 실시하여 상기 PETEOS의 막밀도를 조밀화시키는 단계; 및
    상기 조밀화된 PETEOS를 선택적으로 식각하여 상기 게이트전극의 양측벽을 에워싸는 상기 PETEOS로 된 산화물스페이서를 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 PETEOS를 형성하는 단계는,
    적어도 TEOS를 소스가스로 이용하며, 상기 TEOS에 O2또는 O3중 어느 하나를 첨가하고, 1.0torr∼5.0torr의 압력과 300℃∼600℃의 온도에서 50Å∼500Å의 두께로 증착하는 것을 특징으로 하는 반도체소자의 제조 방법.
  4. 제1항에 있어서,
    상기 PETEOS의 막밀도를 조밀화시키는 단계는,
    비활성가스 또는 환원성가스 중 하나의 분위기에서 700℃∼1000℃의 온도로 열처리하는 것을 특징으로 반도체소자의 제조 방법.
  5. 제1항에 있어서,
    상기 게이트전극을 형성하는 단계는,
    상기 게이트산화막상에 폴리실리콘막과 금속막을 차례로 형성하는 단계;
    상기 금속막과 폴리실리콘막을 선택적으로 식각하는 단계; 및
    상기 폴리실리콘막의 측면을 선택적으로 산화시키는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
  6. 제1항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 조밀화된 PETEOS 상에 질화물을 형성하는 단계; 및
    상기 질화물을 전면식각하여 질화물스페이서를 형성함과 동시에 상기 게이트전극의 측벽에 접하는 상기 PETEOS로 된 산화물스페이서를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  7. 반도체기판 상에 게이트산화막을 형성하는 단계;
    상기 게이트산화막 상에 폴리실리콘막과 금속막의 순서로 적층된게이트전극을 형성하는 단계;
    상기 금속막의 산화온도보다 낮은 온도에서 플라즈마화학기상증착법을 이용하여 상기 게이트전극을 포함한 전면에 PETEOS를 형성하는 단계;
    상기 PETEOS를 전면식각하여 상기 게이트전극의 양측벽에 접하는 상기 PETEOS로 된 산화물스페이서를 형성하는 단계; 및
    열처리를 통해 상기 산화물 스페이서에 접하는 상기 폴리실리콘막의 측면을 선택적으로 산화시키는 단계
    를 포함하는 반도체소자의 제조 방법.
  8. 제7항에 있어서,
    상기 폴리실리콘막의 측면을 선택적으로 산화시키는 단계는,
    H2분위기에서 산화제로 H2O를 이용하여 700℃∼900℃의 온도로 진행됨을 특징으로 하는 반도체소자의 제조 방법.
  9. 제7항에 있어서,
    상기 폴리실리콘의 측면을 선택적으로 산화시키는 단계후,
    상기 산화물스페이서를 포함한 전면에 저압화학증착법으로 질화물을 증착하는 단계; 및
    상기 질화물을 전면식각하여 상기 산화물스페이서를 에워싸는 질화물스페이서를 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
  10. 제7항에 있어서,
    상기 PETEOS는,
    300℃∼600℃의 온도에서 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  11. 제7항에 있어서,
    상기 PETEOS를 형성하는 단계는,
    적어도 TEOS를 소스가스로 한 플라즈마화학증착법으로 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
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