JP3333429B2 - 半導体集積回路 - Google Patents
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Description
のクロック信号から所望のデューティ比のクロック信号
を生成する半導体集積回路に関する。
い、高速なマイクロプロセッサやメモリLSIが開発さ
れている。マイクロプロセッサは外部からのクロック信
号の立ち上がり、または立ち下がりに応じて、命令の取
り込み、演算処理、データの入出力等を行う。また、シ
ンクロナスDRAMなどに代表される同期型メモリも同
様に、外部からのクロック信号の立ち上がり、または立
ち下がりに応じて、データの書き込み、読み出しを行
う。
を示す。17は同期型LSI、EXCLKは外部クロッ
ク信号、18は外部クロックを波形整形し、必要な駆動
力を与えるためのレシーバ(入力バッファ)、INCL
Kはレシーバ18の出力で、LSI17内部で用いる内
部クロック信号である。
50%の外部クロックが入力した場合の外部クロックE
XCLKと内部クロックINCLKの波形を図21
(A)に示す。レシーバ18の遅延時間を無視すると、
外部クロックEXCLKと内部クロックINCLKは同
じタイミングになる。
モリをより高速に動作させるため、外部クロックの立ち
上がりと立ち下がりの両方を用いて処理を実行する方法
がある。立ち上がりだけ、立ち下がりだけを用いる方法
に較べ、同じ周波数の外部クロックに対し、2倍の処理
を実行することができる。この場合、内部クロックのデ
ューティ比は50%であることが望ましい。これは次の
理由による。
と、図21(A)から明らかなように、内部クロックI
NCLKの周期もTである。1つの処理に要する時間を
tpとすると、内部クロックINCLKの1周期内で2
つの処理を行うためには、デューティ比が50%の場
合、T≧2tp が必要である。
比が33%の場合の外部クロックEXCLKと内部クロ
ックINCLKを示す。図21(A)と同様、レシーバ
18の遅延時間を無視すると、外部クロックEXCLK
と内部クロックINCLKは同じタイミングになる。こ
の場合、内部クロックINCLKの1周期内で2つの処
理を行うためには、外部クロックEXCLKの周期Tは
T≧3tp が必要であり、デューティ比が50%の場合
に較べ、動作周波数が低下する。
従来の同期型LSIにおいては、外部クロックのデュー
ティ比が50%でない場合、動作周波数が低下するとい
う問題があった。また、同期型LSIによっては、その
性能を高めるために、例えばデューティ比25%などの
ある特定のデューティ比を持つ内部クロックを必要とす
るものもある。しかし、従来では、内部クロックのデュ
ーティ比は外部クロックのそれによって決まってしまう
ため、最適なデューティ比を持つ内部クロックを使用す
ることは困難であった。
で、その第1の目的とするところは、任意のデューティ
比のクロックからデューティ比2-K×100%(K:自
然数)のクロックを得ることが可能な半導体集積回路を
提供することである。
意のデューティ比の外部クロックからその外部クロック
と同期のとれたデューティ比2-K×100%(K:自然
数)の内部クロックを得ることが可能な半導体集積回路
を提供することである。
半導体集積回路は、任意のデューティ比の第1のクロッ
ク信号からそれと同周期の第1のパルス信号を生成する
パルス生成回路と、前記第1のパルス信号が入力され、
その第1のパルス信号の周期を単位遅延素子の個数とし
て測定する周期測定回路と、この周期測定回路で測定さ
れた前記単位遅延素子の個数を、1/2K(Kは自然
数)倍の単位遅延素子の個数に変換する個数変換回路
と、この個数変換回路によって前記1/2K倍に変換さ
れた単位遅延素子の個数を時間に変換し、その時間と同
じ周期の第2のパルス信号を出力する時間変換回路と、
前記第1のパルス信号と前記第2のパルス信号との論理
演算によって第2のクロック信号を出力する回路とを具
備することを特徴とする。
ック信号と同周期の第1のパルス信号が周期測定回路に
入力されることにより、その第1のパルス信号の周期が
単位遅延素子の個数として測定される。この測定された
単位遅延素子の個数は個数変換回路によってその個数が
1/2K(Kは自然数)倍に変換された後に時間変換回
路に送られ、そこで第1のパルス信号の周期の1/2K
倍の時間に変換されてその時間だけ第1のパルス信号よ
り位相のずれた第2のパルス信号が得られる。このよう
に第1のパルス信号よりその周期の1/2K倍の時間だ
け位相のずれた第2のパルス信号を生成することによ
り、任意の周期を有する第1のクロック信号からデュー
ティ比2-K×100%の第2のクロック信号を生成する
ことができる。
第1のクロック信号に同期して動作する同期型LSIに
適用した場合には、その同期型LSIの内部回路をその
動作性能を高めるために最適なデューティ比の内部クロ
ックにて動作させることが可能となる。また、本請求項
1の半導体集積回路は、外部の各種LSIに動作クロッ
クを供給するための専用のクロックデリバリLSIとし
て実現することもできる。この場合には、各LSIそれ
ぞれに最適なデューティ比の第2のクロック信号を生成
することにより、それらLSIの動作性能を高めること
ができる。
いては、前記周期測定回路および前記時間変換回路を、
同一回路構成の単位遅延素子列からそれぞれ構成したこ
とを特徴とする。
の周期に対応する時間内に伝搬した単位遅延素子列内の
単位遅延素子の個数を検出することにより時間から単位
遅延素子の個数への変換が行われ、また、時間変換回路
では、これと逆の動作によって、個数から時間への変換
が行われる。時間−個数変換を行う周期測定回路の単位
遅延素子列と、個数−時間変換を行う時間変換回路の単
位遅延素子列とを同一回路構成で構成することにより、
パルス信号の伝達遅延時間を周期測定回路と時間変換回
路とで均一に設定できる。よって、周期測定回路で測定
した周期の1/2K倍に相当する時間を精度よく再現で
きるようになる。
いては、前記周期測定回路の単位遅延素子列と前記時間
変換回路の単位遅延素子列とを、半導体チップ上に互い
に隣接して設けたことを特徴とする。これにより、プロ
セスのばらつきなどによらず、周期測定回路の単位遅延
素子と時間変換回路の単位遅延素子の遅延時間を同一値
に設定でき、周期測定回路と時間変換回路との間で伝達
遅延時間のペア性を良好に保持できるようになる。隣接
の程度は同一LSI上の他の回路や配線レイアウトなど
を考慮して決める必要があるが、少なくとも、周期測定
回路の単位遅延素子列と時間変換回路の単位遅延素子列
との間に介在されるのは個数変換回路のみに制限するこ
とが好ましい。
いては、配線の簡単化のために、周期測定回路の単位遅
延素子列と時間変換回路の単位素子列とを、信号伝達方
向が互いに逆向きになるように配置したことを特徴とす
る。周期測定回路の単位遅延素子列を構成する各単位遅
延素子の出力は、個数変換回路を介して、時間変換回路
の単位遅延素子列内の対応する単位遅延素子の入力に結
合されるので、もしこれら2つの単位遅延素子列を同一
の向きに配置するとその間の配線が複雑となる。
積回路は、任意のデューティ比の第1のクロック信号を
入力し、その第1のクロック信号に同期し且つ所定のデ
ューティ比を有する第2のクロック信号を生成する半導
体集積回路であって、前記第1のクロック信号からそれ
と同周期の第1のパルス信号を生成するパルス生成回路
と、前記第1および第2クロック信号の入出力に伴う第
1の遅延時間の2倍の値の第2の遅延時間を有し、前記
第1のパルス信号を前記第2の遅延時間だけ遅延させて
出力する遅延回路と、前記第1のクロック信号と同周期
で、且つ前記第1のクロック信号の周期から前記第1の
遅延時間を引いた時間だけ前記第1のクロック信号より
も遅れた第2のパルス信号を発生する回路と、前記第1
のパルス信号が入力され、前記第1のクロック信号の周
期から前記第1の遅延時間を引いた時間を単位遅延素子
の個数として測定する周期測定回路と、この周期測定回
路で測定された前記単位遅延素子の個数を、1/2
K(Kは自然数)倍の単位遅延素子の個数に変換する個
数変換回路と、この個数変換回路によって前記1/2K
倍に変換された単位遅延素子の個数を時間に変換し、そ
の時間と同じ周期の第3のパルス信号を出力する時間変
換回路と、前記第2のパルス信号と前記第3のパルス信
号との論理演算によって前記第2のクロック信号を出力
する回路とを具備することを特徴とする。
伴う遅延時間が補償されるので、任意のデューティ比の
クロックに対してデューティ比2-KX100%の内部ク
ロックを得るだけでなく、任意のデューティ比の外部ク
ロックに対して同期のとれたデューティ比2-K×100
%の内部クロックを得ることが可能となる。
施形態を説明する。図1は本発明の第1実施形態に係る
同期型LSIであり、ここでは、外部クロックからデュ
ーティ比50%の内部クロックを生成する部分の基本構
成が示されている。
ク、1は外部クロックEXCLKを波形整形し必要な駆
動力を与えるためのレシーバ(入力バッファ)、EXC
LK1はレシーバの出力、2はレシーバ1の出力EXC
LK1の立ち上がりまたは立ち下がりを検知してパルス
EXを発生させるパルス発生回路、3はパルスEXの周
期を単位遅延素子4の個数として計測する周期測定回路
であり、この周期測定回路3は複数の単位遅延素子4を
縦続接続して構成した単位遅延素子列からなる遅延線を
含んでいる。
周期測定回路3の出力、5は周期測定回路3から出力さ
れる単位遅延素子4の個数を1/2に変換する個数変換
回路、D2 (1)、D2 (2)、…D2 (N/2)は個
数変換回路5の出力、6は個数変換回路5を構成するパ
ルス出力回路であり、外部クロックの立ち上がりまたは
立ち下がりから任意の位相だけずれたパルスEX1が入
力している期間に個数変換回路5からの2つの出力D1
(j)、D1 (j+1)(j=1,…N)のどちらか一
方に信号が出力されたときにパルスEX1を出力する。
数を時間に変換する時間変換回路であり、この時間変換
回路7は複数の単位遅延素子4を縦続接続して構成した
単位遅延素子列からなる遅延線を含んでいる。時間変換
回路7の単位遅延素子4は周期測定回路3の単位遅延素
子4と同一回路構成にて構成されている。時間変換回路
7からの出力RSLTは時間変換の結果として出力され
るパルス信号であり、変換によって得られた時間と同じ
周期を有している。また、時間変換回路7の遅延線を構
成する単位遅延素子列は、信号伝達方向が周期測定回路
3のそれと逆向きになるように配置されている。これ
は、個数変換回路5を介した周期測定回路3と時間変換
回路7との間の配線を簡単化するためである。
力RSLTとから、所望のデューティ比の信号INCL
K1を作るための論理回路、9は信号INCLK1を必
要な駆動能力のクロック信号INCLKにするためのバ
ッファ回路である。
を使って説明する。図2は、デューティ比33%、周期
Tの外部クロックEXCLKが入力した場合の各信号の
タイミングを示す。なお、ここでは回路の動作概念を説
明するため、動作タイミングだけに注目し、周期測定回
路3および時間変換回路7を除いて各回路の遅延時間を
無視している。また、パルスEX1は外部クロックの立
ち上がりとずれのない信号であると仮定し、個数変換回
路5はパルスEXで制御されるものとする。
め、外部クロックEXCLKとレシーバ1の出力EXC
LK1は同じタイミングになる。パルスEXはEXCL
K1の立ち上がりに応じてパルス発生回路2によって生
成され、周期測定回路3に入力し、その遅延線を伝搬す
る。ここで、遅延素子4は入力に対し同相の出力であ
り、その遅延時間はtunitである。図2の場合、tunit
=T/6であり、各遅延素子4の出力D1 (1)、D1
(2)、D1 (3)、D1 (4)、D1 (5)、D1
(6)、D1 (7)は、パルスEXに対しtunitづつ遅
れた波形になる。
じ周期であるため、周期測定回路3の出力D1 (i)と
パルスEXが共に論理1になるときの最小の自然数iが
測定される時間に対する単位遅延素子の個数となる。図
2の例ではi=6である。
個数変換回路5によってi/2に変換し、出力D2 (i
/2)としてパルスEX1(=EX)を出力する。D2
(i/2)は時間変換回路7のi/2番目の単位遅延素
子4に入力し、遅延線を伝搬する。図2の例ではi=6
であるためD2 (4)は変化せず、D2 (3)にD1
(6)と同じタイミングでパルスが立つ。また、D2
(3)のパルスは時間変換回路7の2つの単位遅延素子
4を介してRSLTとして出力されるため、各遅延素子
の出力D2 (2)、D2 (1)、および時間変換回路7
の出力RSLTは、パルスEXに対しtunitづつ遅れた
波形になる。
変換回路7の出力信号RSLTのどちらかが論理1にな
るときに変化する信号INCLK1を生成する。信号R
SLTはパルスEXに対し半周期遅れているため、IN
CLK1はデューティ比50%の信号となる。したがっ
て、バッファ9の遅延時間を無視すると、デューティ比
50%の内部クロックINCLKが得られる。
LK1の立ち上がりで生成したが、立ち下がりで生成し
ても本発明は有効である。以上のように、第1実施形態
の回路構成においては、外部クロックEXCLKと同周
期のパルス信号EXが周期測定回路3に入力されること
により、そのパルス信号EXの周期が単位遅延素子4の
個数として測定される。この測定された単位遅延素子の
個数は個数変換回路5によってその個数が1/2倍に変
換された後に時間変換回路5に送られ、そこでパルス信
号EXの周期の1/2倍の時間に変換されてその時間と
同じ周期のパルス信号RSLTが得られる。このように
してパルス信号EXの周期の1/2倍の周期を有するパ
ルス信号RSLTを生成することにより、任意の周期を
有する外部クロックEXCLKからデューティ比50%
の内部クロックINCLKを生成することができる。
は、パルス信号EXがその周期に対応する時間内に伝搬
した単位遅延素子列内の単位遅延素子4の個数を検出す
ることにより時間から単位遅延素子の個数への変換が行
われ、また、時間変換回路7では、これと逆の動作によ
って、個数から時間への変換が行われる。時間−個数変
換を行う周期測定回路3の単位遅延素子列と、個数−時
間変換を行う時間変換回路7の単位遅延素子列とは同一
回路構成の単位遅延素子4で構成されているので、パル
ス信号の伝達遅延時間を周期測定回路3と時間変換回路
7とで均一に設定できる。よって、周期測定回路3で測
定した周期の1/2倍に相当する時間を時間変換回路7
にて精度よく再現できるようになる。
時間変換回路7の単位遅延素子列は、本同期型LSIの
半導体チップ上の互いに隣接した位置に設けられる。こ
れにより、プロセスのばらつきなどによらず、周期測定
回路3と時間変換回路7との間で伝達遅延時間のペア性
を良好に保持できるようになる。隣接の程度は本同期型
LSI上の他の回路や配線レイアウトなどを考慮して決
める必要があるが、少なくとも、周期測定回路3の単位
遅延素子列と時間変換回路7の単位遅延素子列との間に
介在されるのは個数変換回路5のみに制限することが好
ましい。
の単位遅延素子列と時間変換回路7の単位素子列とを、
信号伝達方向が互いに逆向きになるように配置してい
る。これにより、個数変換回路5を介した周期測定回路
3と時間変換回路7との間の配線を簡単化することがで
きる。
4、パルス出力回路6、論理回路8の具体的な構成例を
説明する。図3(A)はパルス発生回路2の具体的構成
例である。201は入力と出力が逆相になる遅延時間τ
の遅延素子、202は論理積回路である。図3(B)は
このパルス発生回路の入出力波形のタイミング図であ
る。入力信号EXCLK1の立ち上がりに応じて幅τの
パルスが生成される。また、図3(C)はパルス発生回
路2の他の構成例である。203は論理和回路である。
図3(D)はこのパルス発生回路の入出力波形のタイミ
ング図である。入力信号EXCLK1の立ち下がりに応
じて幅τのパルスが生成される。
る。204はインバータであり、入力信号EXCLK1
に対し、その反転信号EXCLK1 ̄が生成される。図
5には、周期測定回路3および時間変換回路7で用いら
れる単位遅延素子4の構成例が示されている。
ある。M41はドレインが電源電圧Vddに接続され、ゲ
ートが入力端子INに接続され、ソースが出力端子OU
Tに接続されたnチャネルMOSFET、M42はドレ
インが接地電圧Vssに接続され、ゲートが入力端子IN
に接続され、ソースが出力端子OUTに接続されたpチ
ャネルMOSFETである。このように、通常のCMO
Sインバータの構成に対してnチャネルMOSFETと
pチャネルMOSFETの接続の上下関係を逆にするこ
とにより、少ない素子数で入力と同相の出力を得ること
ができる。
ある。401,402はインバータであり、これらが入
力端子INと出力端子OUTの間に継続接続されてい
る。図5(C)は単位遅延素子4の第3の例である。こ
れは、遅延線におけるパルスの伝達を制御信号によって
イネーブル/ディスエーブル制御する必要がある場合に
対応する単位遅延素子4の構成例であり、入力端子IN
と出力端子OUT間にクロックドインバータ403,4
04が縦続接続されている。これらクロックドインバー
タ403,404の制御入力端には、信号伝達をイネー
ブル/ディスエーブル制御するための制御信号が入力さ
れる。なお、出力側のクロックドインバータ403は入
力端子INの信号と同相の信号を出力端子OUTに出力
するために設けられたものであるため、信号伝達をイネ
ーブル/ディスエーブル制御するための制御信号は基本
的には入力側のクロックドインバータ403にのみ供給
し、出力側のクロックドインバータ403についてはそ
の制御入力端を正電源に接続することによって常にイネ
ーブル状態に設定しておくこともできる。
ある。これも、遅延線におけるパルスの伝達を制御信号
によってイネーブル/ディスエーブル制御する必要があ
る場合に対応する単位遅延素子4の構成例であり、入力
端子INと出力端子OUT間に2入力NANDゲート4
05,406が縦続接続されている。入力側の2入力N
ANDゲート405の第1入力は入力端子INが接続さ
れ、第2入力には制御信号が入力される。制御信号が
“1”の時、NANDゲート405はインバータとして
機能する。出力側の2入力NANDゲート406の第1
入力はNANDゲート405の出力に接続され、第2入
力には制御信号が入力されるか、あるいは正電源に接続
にされる。
力端子INの信号と同相の信号を出力端子OUTに出力
するために設けられたものであるため、通常のCMOS
インバータを使用することも原理的には可能である。し
かし、このようにすると、遅延線を伝搬する毎にパルス
信号のパルス幅が変化し、パルスが伝わらなくなること
がある。CMOSインバータやNANDゲートは製造バ
ラツキによって“1”出力時と“0”出力時とでその電
流駆動能力が必ずしも同じにならないため、NANDゲ
ート405をインバータ動作させた場合とCMOSイン
バータとではその入出力特性が異なる。このため、互い
に入出力特性が異なるインバータが縦続接続された構成
となるため、遅延線を伝搬する毎にパルス幅が増加した
り、減少したりするのである。
NANDゲート405,406をそれぞれインバータ動
作させた場合には、同一の入出力特性を持つインバータ
が縦続接続された形式となり、立ち上がり時間と立ち下
がり時間のずれが補償し合うので、図5(B)のCMO
Sインバータの縦続接続と同様にして、遅延線を伝搬す
るパルス信号のパルス幅の変化をなくすことができる。
6の第1および第2入力を入力側の2入力NANDゲー
ト405の出力に共通接続しても、2入力NANDゲー
ト406をインバータとして動作させることができる。
のどの回路構成を適用することも可能であるが、周期測
定回路3で使用する単位遅延素子4の構成と、同じ構成
のものが時間変換回路7の単位遅延素子4にも用いられ
る。さらに、その単位遅延素子で用いられるトランジス
タサイズ、たとえばFETのゲート幅なども周期測定回
路3と時間変換回路7とで同一に設定される。これは、
前述したように、周期測定回路3と時間変換回路7とで
1単位遅延素子当たりのパルスの伝達遅延時間を同一に
して、周期測定回路3で測定した周期の1/2倍に相当
する時間を時間変換回路7にて精度よく再現できるよう
にするためである。
成例である。61は周期測定回路3からの2つの出力D
1 (j)、D1 (j+1)(j=1,…N)が入力する
論理和回路、62は論理和回路61の出力とパルスEX
1が入力する論理積回路、M601はドレインにパルス
EX1が入力し、ゲートが論理積回路62の出力に接続
され、ソースが出力D2 ((j+1)/2)に接続され
たnチャネルMOSFETである。この回路の動作を図
2を用いて説明する。
パルス出力回路では、パルスEX1が立つときにはどち
らの入力も論理0であるため、論理和回路61の出力は
論理0である。したがって、論理積回路62の出力はパ
ルスEX1によらず論理0である。その結果、MOSF
ETM601は非導通になり出力D2 (1)にはデータ
は出力されない。次に、D1 (5)、D1 (6)が入力
するパルス出力回路では、パルスEX1が立つときには
入力D1 (5)は論理0、入力D1 (6)は論理1であ
るため、論理和回路61の出力は論理1である。したが
って、パルスEX1が立ったとき論理積回路62の出力
は論理1になる。その結果、MOSFET M601は
導通し出力D2 (3)にはパルスEX1が出力される。
このように、パルスEX1が立ったときに2つの入力D
1 (j)、D1 (j+1)のどちらかにパルスEXが伝
達されていると、パルス出力回路6はパルスEX1を出
力し、パルスEXが伝達されていないと何も出力されな
い。
であり、以下では、図6(A)との違いのみについて説
明する。図6(B)はパルス出力回路6の第2の構成例
である。
1が入力する否定論理積回路、M602はソースにパル
スEX1が入力し、ゲートが論理積回路63の出力に接
続され、ドレインが出力D2 ((j+1)/2)に接続
されたpチャネルMOSFETである。この例も図6
(A)と全く同様に動作する。
である。64は周期測定回路3からの2つの出力D1
(j)、D1 (j+1)が入力する否定論理和回路、6
5はパルスEX1が入力するインバータ回路、66は否
定論理和回路64の出力とインバータ回路65の出力が
入力する否定論理和回路である。この例も図6(A)と
全く同様に動作する。
である。67は周期測定回路3からの2つの出力D1
(j)、D1 (j+1)が入力する排他的論理和回路で
ある。この例も図6Aと全く同様に動作する。
ある。81はパルスEXと信号RSLTが入力する論理
積回路、82は論理積回路81の出力が論理1になる度
に出力INCLK1の状態が変化するT−FFである。
図2に示すように、INCLK1はパルスEXまたは信
号RSLTが入力される度に論理0と論理1の状態を繰
り返す。
第1実施形態では遅延素子4として入力と出力が同相の
ものを用いたが、第2実施形態では逆相のものが用いら
れている。
比50%の内部クロックを生成する場合の構成例を図8
に示す。図1と異なるのは単位遅延素子10は入力と出
力が逆相になっていることと、パルスEX1からパルス
EX2とその逆相のEX2 ̄を生成するパルス発生回路
11が加わっていることと、個数変換回路5を構成する
パルス出力回路12がパルスEX2またはEX2 ̄で制
御されること、論理回路13の構成である。
を使って説明する。図9はデューティ比33%、周期T
の外部クロックEXCLKが入力した場合の各信号のタ
イミングを示す。なお、ここでも図2と同様に、回路の
動作概念を説明するため動作タイミングだけに注目し、
周期測定回路3および時間変換回路7を除いて他の各回
路の遅延時間を無視している。
上がりとずれのない信号であると仮定し、個数変換回路
5はパルスEXと同じタイミングのEX2とEX2 ̄と
で制御されるものとする。
め、外部クロックEXCLKとレシーバ1の出力EXC
LK1は同じタイミングになる。パルスEXはEXCL
K1の立ち上がりに応じてパルス発生回路2によって生
成され、時間測定回路3に入力し遅延線を伝搬する。こ
こで、遅延素子10は入力に対し逆相の出力であり、そ
の遅延時間はtunitである。図9の場合、tunit=T/
6であり、各遅延素子の出力D1 (1)、D1 (2)、
D1 (3)、D1 (4)、D1 (5)、D1 (6)、D
1 (7)は、パルスEXに対し反転しながらtunitづつ
遅れた波形になる。
つの出力D1 (i)、D1 (i+1)が両方共論理0ま
たは両方共論理1になるときの最小の自然数i、言い換
えれば、周期測定回路3の出力D1 (i)とパルスEX
2が両方とも論理1あるいは周期測定回路3の出力D1
(i)とパルスEX2 ̄が両方とも論理0になるときの
i、が測定すべき時間に対する単位遅延素子の個数とな
る。図9の例ではi=6である。
個数変換回路5によってi/2に変換し、出力D2 (i
/2)としてパルスEX2またはEX2 ̄を出力する。
パルスEX2とEX2 ̄はパルス発生回路11によって
パルスEX1(=EX)から生成される。D2 (i/
2)は時間変換回路7のi/2番目の単位遅延素子に入
力し、遅延線を伝搬する。図9の例ではi=6であるた
めD2 (4)は変化せず、D2 (3)はD1 (6)と同
じタイミングでパルスが立ち、各遅延素子の出力D2
(2)、D2 (1)、および時間変換回路7の出力RS
LTは、パルスEXに対し反転しながらtunitづつ遅れ
た波形になる。
理1になるとき、または時間変換回路7の出力信号RS
LTが論理0になるときに変化する信号INCLK1を
生成する。信号RSLTはパルスEXに対し半周期遅れ
ているため、INCLK1はデューティ50%の信号と
なる。したがって、バッファ9の遅延時間を無視する
と、デューティ50%の内部クロックINCLKが得ら
れる。
LK1の立ち上がりで生成したが、立ち下がりで生成し
ても本発明は有効である。図10は単位遅延素子4の具
体例である。204はインバータであり、入力信号IN
に対し、反転信号OUTが生成される。
的構成例である。121は周期測定回路3からの2つの
出力D1 (j)、D1 (j+1)(j=1,…N)が入
力する排他的否定論理和回路、122は排他的否定論理
和回路121の出力とパルスEX2またはパルスEX2
 ̄が入力する否定論理積回路、M121はソースにパル
スEX2またはパルスEX2 ̄が入力し、ゲートが否定
論理積回路122の出力に接続され、ドレインが出力D
2 ((j+1)/2)に接続されたpチャネルMOSF
ETである。この回路の動作を図9を用いて説明する。
パルス出力回路はパルスEX2によって制御される。パ
ルスEX2が立つときにはD1 (1)は論理1、D1
(2)は論理0であるため、排他的否定論理和回路12
1の出力は論理0である。したがって、論理積回路12
2の出力はパルスEX2によらず論理1である。その結
果、MOSFET M121は非導通になり出力D2
(1)にはデータは出力されない。次に、D1 (3)、
D1 (4)が入力するパルス出力回路はパルスEX2 ̄
によって制御される。パルス/EX2が下がるときには
D1 (3)は論理1、D1 (4)は論理0であるため、
排他的否定論理和回路121の出力は論理0である。し
たがって、論理積回路122の出力はパルスEX2 ̄に
よらず論理1である。その結果、MOSFET M12
1は非導通になり出力D2 (2)にはデータは出力され
ない。次に、D1 (5)、D1 (6)が入力するパルス
出力回路はパルスEX2によって制御される。パルスE
X2が立つときには入力D1 (5)は論理1、入力D1
(6)は論理1であるため、排他的否定論理和回路12
1の出力は論理1である。したがって、パルスEX2が
立ったとき論理積回路122の出力は論理0になる。そ
の結果、MOSFET M121は導通し出力D2
(3)にはパルスEX2が出力される。このように、こ
のパルス出力回路12は、パルスEX2またはパルスE
X2 ̄が立ったとき、2つの入力D1 (j)、D1 (j
+1)のどちらかに周期測定回路3に入力されたパルス
EXが伝達されているとパルスEX2またはEX2 ̄を
出力し、パルスEX2またはEX2 ̄が伝達されていな
いと何も出力されない。
形例であり、以下では、図11(A)との違いのみにつ
いて説明する。図11(B)はパルス出力回路12の第
2の例である。
力とパルスEX2またはEX2 ̄が入力する論理積回
路、M122はドレインにパルスEX2またはEX2 ̄
が入力し、ゲートが論理積回路123の出力に接続さ
れ、ソースが出力D2 ((j+1)/2)に接続された
nチャネルMOSFETである。この例も図11(A)
と全く同様に動作する。
の例である。124は周期測定回路3からの2つの出力
D1 (j)、D1 (j+1)が入力する排他的論理和回
路、125はパルスEX2またはEX2 ̄が入力するイ
ンバータ回路、126は排他的論理和回路124の出力
とインバータ回路125の出力が入力する否定論理和回
路である。この例も図11(A)と全く同様に動作す
る。
の例である。127は排他的論理和回路124の出力と
インバータ回路125の出力が入力する論理和回路、M
123はソースにパルスEX2またはパルスEX2 ̄が
入力し、ゲートが論理和回路124の出力に接続され、
ドレインが出力D2 ((j+1)/2)に接続されたp
チャネルMOSFETである。この例も図11(A)と
全く同様に動作する。
ある。131は信号RSLTが入力するインバータ回
路、132はパルスEXとインバータ回路131の出力
が入力する論理積回路、133は論理積回路132の出
力が論理1になる度に出力INCLK1の状態が変化す
るT−FFである。図9に示すように、INCLK1は
パルスEXまたは信号RSLTが入力される度に論理0
と論理1の状態を繰り返す。
134はパルスEXが入力するインバータ回路、135
はインバータ回路134の出力と出力RSLTが入力す
る否定論理積回路、136は論理積回路134の出力が
論理1になる度に出力INCLK1の状態が変化するT
−FFである。図9に示すように、INCLK1はパル
スEXまたは信号RSLTが入力される度に論理0と論
理1の状態を繰り返す。
ある。M111はドレインにパルスEX1が入力し、ゲ
ートが電源電圧Vddに接続され、ソースが出力EX2に
接続されたnチャネルMOSFET、M112はドレイ
ンにパルスEX1が入力し、ゲートが接地電圧Vssに接
続され、ソースが出力EX2に接続されたpチャネルM
OSFET、111はパルスEX1を入力し、EX2 ̄
を出力するインバータ回路である。このとき、M111
とM112のゲート幅を調整し、これらによる遅延時間
とインバータ回路111の遅延時間が同じになるように
する。
%のデューティ比を得る場合について説明したが、どち
らの実施形態についても、2-K×100%(K:自然
数)のデューティ比を得る回路として実現することがで
きる。すなわち、図1または図8において、パルスEX
1として、外部クロックに対してT/2ずれたパルスを
使うことによって、25%デューティ比の信号を得るこ
とができる。また、パルスEX1として、外部クロック
に対してT/4ずれたパルスを使うことによって、1
2.5%デューティ比の信号を得ることができる。この
ように、パルスEX1を外部クロックに対して周期Tの
2-K+1倍ずれたパルスを使うことによって、2-K×10
0%のデューティ比の信号を得ることができる。また、
個数変換回路5にて単位遅延素子数を1/2倍に変換す
るのではなく、1/4倍、1/8倍とすることによって
も、25%デューティ比の信号、および12.5%デュ
ーティ比の信号を得ることができる。
ーティ比25%の内部クロックを生成する回路について
説明する。図13は第3実施形態の基本回路構成であ
る。
するパルス出力回路14の入力がD1 (j−2)、D1
(j−1)、D1 (j)、D1 (j+1)であることで
ある。
図を使って説明する。図15はデューティ比37.5
%、周期Tの外部クロックEXCLKが入力した場合の
各信号のタイミングを示す。なお、ここでも図2と同様
に、回路の動作概念を説明するため、動作タイミングだ
けに注目し、周期測定回路3および時間変換回路7を除
いて各回路の遅延時間を無視している。また、パルスE
X1は外部クロックの立ち上がりとずれのない信号であ
ると仮定し、個数変換回路5はパルスEXで制御される
ものとする。
め、外部クロックEXCLKとレシーバ1の出力EXC
LK1は同じタイミングになる。パルスEXはEXCL
K1の立ち上がりに応じてパルス発生回路2によって生
成され、時間測定回路3に入力し遅延線を伝搬する。こ
こで、遅延素子10は入力に対し同相の出力であり、そ
の遅延時間はtunitである。図15の場合、tunit=T
/8であり、各遅延素子の出力D1 (1)、D1
(2)、D1 (3)、D1 (4)、D1 (5)、D
(6)、D1 (7)、D1 (8)、D1 (9)は、パル
スEXに対しtunitづつ遅れた波形になる。パルスEX
の入力時に周期測定回路3の4つの出力D1 (i−
2)、D1 (i−1)、D1 (i)、D1 (i+1)の
どれか1つが論理1になるときの最小の自然数i、言い
換えれば周期測定回路3の出力D1 (i)とパルスEX
1(=EX)が共に論理1になるときの最小の自然数
i、が測定すべき時間に対する単位遅延素子の個数とな
る。図15の例ではi=8である。
個数変換回路5によってi/4に変換し、出力D2 (i
/4)にパルスEX1=EXを与える。D2 (i/4)
は時間変換回路7のi/4番目の単位遅延素子に入力
し、遅延線を伝搬する。図15の例ではi=8であるた
めD2 (3)は変化せず、D2 (2)はD1 (8)と同
じタイミングでパルスが立ち、各遅延素子の出力D2
(1)および時間変換回路7の出力RSLTは、パルス
EXに対しtunitづつ遅れた波形になる。
間変換回路7の出力信号RSLTのどちらかが論理1に
なるときに変化する信号INCLK1を生成する。信号
RSLTはパルスEXに対し1/4周期遅れているた
め、INCLK1はデューティ25%の信号となる。し
たがって、バッファ9の遅延時間を無視すると、デュー
ティ25%の内部クロックINCLKが得られる。
CLK1の立ち上がりで生成したが、立ち下がりで生成
しても本発明は有効である。図16はパルス出力回路1
4の具体的実施例である。141は個数変換回路からの
4つの出力D1 (j−2)、D1 (j−1)、D1
(j)、D1 (j+1)が入力する論理和回路、142
は論理和回路141の出力とパルスEX1が入力する論
理積回路、M141はドレインにパルスEX1が入力
し、ゲートが論理積回路142の出力に接続され、ソー
スが出力D2 (j/4)に接続されたnチャネルMOS
FETである。この回路の動作を図15を用いて説明す
る。まず、D1 (2)、D1 (3),D1 (4)、D1
(5)が入力するパルス出力回路では、パルスEX1が
立つときにはどちらの入力も論理0であるため、論理和
回路141の出力は論理0である。したがって、論理積
回路142の出力はパルスEX1によらず論理0であ
る。その結果、MOSFET M141は非導通になり
出力D2 (1)にはデータは出力されない。次に、D1
(6)、D1 (7)、D1(8)、D1 (9)が入力す
るパルス出力回路では、パルスEX1が立つときには入
力D1 (6)、D1 (7)、D1 (9)は論理0、入力
D1 (8)は論理1であるため、論理和回路141の出
力は論理1である。したがって、パルスEX1が立った
とき論理積回路142の出力は論理1になる。その結
果、MOSFET M141は導通し出力D2 (2)に
はパルスEX1が出力される。このように、パルスEX
1が立ったときに4つの入力D1 (j−2)、D1 (j
−1)、D1 (j)、D1 (j+1)のどちらかにパル
スEXが伝達されていると、パルス出力回路14はパル
スEX1を出力し、パルスEXが伝達されていないと何
も出力されない。その他、図6で説明したように、4入
力のパルス出力回路14の具体的回路に対して、さまざ
まな変形例が考えられる。また、パルス出力回路を2K
入力にすることで、デューティ比2-K×100%のクロ
ックを得る回路に拡張することは容易である。
においてレシーバ2、パルス発生回路3、論理回路8、
バッファ回路9の遅延時間を考慮したときに、外部クロ
ックEXCLKと同期のとれたデューティ比が2-K×1
00%の内部クロックINCLKを得る回路を説明す
る。
図である。図1と異なるのは、遅延調節回路15と時間
測定回路16が加えられていることである。ここで、レ
シーバ2の遅延時間をt1、パルス発生回路3の遅延時
間をt2、論理回路8の遅延時間をt3、バッファ回路
9の遅延時間をt4とする。
図を使って説明する。図18はデューティ比33%、周
期Tの外部クロックEXCLKが入力した場合の主要信
号のタイミングを示す。なお、個数変換回路5はパルス
EXで制御されるものとする。
を考慮すると、パルスEXはEXCLK1の立ち上がり
に対しt1+t2だけ遅れる。また、遅延調節回路15
の出力EX3はさらに2Δだけ遅れたパルスになる。こ
こで2Δは遅延調節回路15の遅延時間であり、2Δ=
2(t1+t2+t3+t4)に設定されている。EX
3は周期測定回路3に入力し遅延線を伝搬する。ここ
で、遅延素子10は入力に対し同相の出力であり、その
遅延時間はtunitである。図18の場合、tunit=T/
6であり、各遅延素子の出力D1 (1)、D1 (2)、
D1 (3)、D1(4)、D1 (5)は、パルスEX3
に対しtunitづつ遅れた波形になる。パルスEX1(=
EX)入力時に周期測定回路3の2つの出力D1
(i)、D1 (i+1)のどちらかが論理1になるとき
の最小の自然数i、言い換えれば周期測定回路3の出力
D1 (i)とパルスEX1(=EX)が共に論理1にな
るときの最小の自然数i、が測定すべき時間に対する単
位遅延素子の個数となる。パルスEX3はパルスEXに
対し、2Δだけ遅れているため、測定される時間はT−
2Δとなる。図15の例では、i=4である。
個数変換回路5によってi/2に変換し、出力D2 (i
/2)にパルスEX1(=EX)を与える。D2 (i/
2)は周期変換回路7のi/2番目の単位遅延素子に入
力し、遅延線を伝搬する。図18の例ではi=4である
ため、D2 (3)は変化せず、D2 (2)はD1 (4)
と同じタイミングでパルスが立ち、各遅延素子の出力D
2 (1)および時間変換回路7の出力RSLTは、パル
スEXに対しtunitづつ遅れた波形になる。その結果、
RSLTはパルスEXに対し、(T−2Δ)/2=T/
2−Δだけ遅れる。
Xに対し、T−Δだけ遅れた信号RSLT1を生成す
る。論理回路8により信号RSLT1と時間変換回路7
の出力信号RSLTのどちらかが論理1になるときに変
化する信号INCLK1を生成する。論理回路8とバッ
ファ9の遅延時間の和はt3+t4であるため、内部ク
ロックINCLKは外部クロックと同期がとれ、さらに
デューティ比は50%となる。これにより、外部クロッ
クと内部クロックとの位相ずれによって例えばLSI間
の信号伝達などに誤動作が生じるといった不具合を招く
ことなく、同期型LSIの動作性能を高めることが可能
となる。
(ここで、Δ=t1+t2+t3+t4)としたのは、
外部クロックEXCLKに対する内部クロックINCL
Kの遅れを外部クロックEXCLKの周期に合わせるた
めである。すなわち、外部クロックEXCLKに対する
内部クロックINCLKの半周期までの遅れ時間の総計
Dtimeは、 Dtime=t1+t2+2Δ+T−2Δ+(T/2)
−Δ+t3+t4 となる。この式にΔ=t1+t2+t3+t4を代入す
ると、 Dtime=(3/2)T となる。
CLK1の立ち上がりで生成したが、立ち下がりで生成
しても本実施形態は有効である。また、単位遅延素子と
して入出力が逆相の場合、デューティ比が2-K×100
%の場合に拡張した場合にも本発明の各実施形態は有効
である。さらに、パルス出力回路6の遅延時間を考慮し
た分だけパルスEX1をパルスEXからずらすことで、
パルス出力回路6による外部クロックと内部クロックの
同期のずれを補償することもできる。また、さらに、以
上の各実施形態で用いられる各論理ゲートとしは、パス
ゲートロジックを使用することも可能である。その他、
本発明の主旨を逸脱しない範囲で様々な半導体集積回路
に対しても本発明は有効である。
路の適用例が示されている。すなわち、これまでの説明
では各実施形態の回路を同期型LSIの内部に設けてそ
の内部回路を所望のデューティ比の内部クロックで動作
させることについて説明したが、各実施形態の回路は、
外部の各種LSIに動作クロックを供給するための専用
のクロックデリバリLSIとして実現されている。
構成例である。高速動作の必要性から、最近では、情報
機器を構成するデバイス群の中で特に高速動作が要求さ
れるプロセッサやメモリなどの同期型LSIについて
は、図19に示すように、一枚のドータカード200上
に集中的に設けるというシステム構成が注目されてい
る。ドータカード200は、他の各種低速デバイスなど
が実装されたマザーボード100上にソケットなどを介
して装着される。
0、シンクロナスSRAM400、ロジックLSI50
0の他、これらLSIに所望のデューティ比の動作クロ
ックを供給するためのクロックデリバリLSI600と
して、図1、図8、図14、図17で説明した本発明の
回路が設けられている。クロックデリバリLSI600
には、マザーボード100またはドータカード200上
に設けられたクロック発振器から供給されるシステムク
ロックが直接に、あるいは図示のようにクロック周波数
逓倍回路700を介して高速クロックに変換された後の
システムクロックが、外部クロックEXCLKとして入
力される。クロックデリバリLSI600は、この外部
クロックEXCLKからそれに同期した所望のデューテ
ィ比の内部クロックINCLKを生成し、それをMPU
300、シンクロナスSRAM400、ロジックLSI
500に動作クロックとして供給する。
SRAM400、およびロジックLSI500にそれぞ
れ本発明の回路を別個に設けることなく、簡単な構成で
それらLSIの動作性能を高めることが可能となる。
任意のデューティ比のクロックからデューティ比が2-K
×100%(K:自然数)のクロックを得ることができ
る。特に、任意のデューティ比の外部クロックと同期し
たデューティ比が50%の内部クロックを得ることがで
きるため、クロックの立ち上がりと立ち下がりの両方を
トリガとして処理を行うダブルエッジ同期型LSIにお
いて、より高い動作周波数が実現できる。
の構成を示すブロック図。
するタイミングチャート。
パルス生成回路の具体的な回路構成を示す図。
入出力が同相の遅延回路の具体的な構成例を示す図であ
る。
単位遅延素子の具体的な構成例を示す図である。
パルス出力回路の具体的な構成例を示す図である。
論理回路の具体的な構成例を示す図。
の構成を示すブロック図。
するタイミングチャート。
る入出力が逆相の単位遅延素子の具体的な構成例を示す
図。
るパルス出力回路の構成例を示す図。
る論理回路の具体的な構成例を示す図。
るパルス生成回路の具体的構成例を示す図。
路の構成を示すブロック図。
明するタイミングチャート。
るパルス出力回路の構成例を示す図。
路の構成を示すブロック図。
明するタイミングチャート。
図。
ミングチャート。
Claims (5)
- 【請求項1】 任意のデューティ比の第1のクロック信
号からそれと同周期の第1のパルス信号を生成するパル
ス生成回路と、 前記第1のパルス信号が入力され、その第1のパルス信
号の周期を単位遅延素子の個数として測定する周期測定
回路と、 この周期測定回路で測定された前記単位遅延素子の個数
を、1/2K(Kは自然数)倍の単位遅延素子の個数に
変換する個数変換回路と、 この個数変換回路によって前記1/2K倍に変換された
単位遅延素子の個数を時間に変換し、その時間と同じ周
期の第2のパルス信号を出力する時間変換回路と、 前記第1のパルス信号と前記第2のパルス信号との論理
演算によって第2のクロック信号を出力する回路とを具
備することを特徴とする半導体集積回路。 - 【請求項2】 前記周期測定回路および前記時間変換回
路は、同一回路構成の単位遅延素子列からそれぞれ構成
されていることを特徴とする請求項1記載の半導体集積
回路。 - 【請求項3】 前記周期測定回路の単位遅延素子列と前
記時間変換回路の単位遅延素子列は、半導体チップ上に
互いに隣接して設けられていることを特徴とする請求項
2記載の半導体集積回路。 - 【請求項4】 前記周期測定回路の単位遅延素子列を構
成する各単位遅延素子の出力は、前記個数変換回路を介
して、前記時間変換回路の単位遅延素子列内の対応する
単位遅延素子の入力に結合されており、 前記周期測定回路の単位遅延素子列と前記時間変換回路
の単位遅延素子列は、信号伝達方向が互いに逆向きにな
るように配置されていることを特徴とする請求項2また
は3記載の半導体集積回路。 - 【請求項5】 任意のデューティ比の第1のクロック信
号を入力し、その第1のクロック信号に同期し且つ所定
のデューティ比を有する第2のクロック信号を生成する
半導体集積回路であって、 前記第1のクロック信号からそれと同周期の第1のパル
ス信号を生成するパルス生成回路と、 前記第1および第2クロック信号の入出力に伴う第1の
遅延時間の2倍の値の第2の遅延時間を有し、前記第1
のパルス信号を前記第2の遅延時間だけ遅延させて出力
する遅延回路と、 前記第1のクロック信号と同周期で、且つ前記第1のク
ロック信号の周期から前記第1の遅延時間を引いた時間
だけ前記第1のクロック信号よりも遅れた第2のパルス
信号を発生する回路と、 前記第1のパルス信号が入力され、前記第1のクロック
信号の周期から前記第1の遅延時間を引いた時間を単位
遅延素子の個数として測定する周期測定回路と、 この周期測定回路で測定された前記単位遅延素子の個数
を、1/2K(Kは自然数)倍の単位遅延素子の個数に
変換する個数変換回路と、 この個数変換回路によって前記1/2K倍に変換された
単位遅延素子の個数を時間に変換し、その時間と同じ周
期の第3のパルス信号を出力する時間変換回路と、 前記第2のパルス信号と前記第3のパルス信号との論理
演算によって前記第2のクロック信号を出力する回路と
を具備することを特徴とする半導体集積回路。
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