JP3385604B2 - はんだバンプの形成方法 - Google Patents
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Description
基板に実装するためのはんだバンプを形成する方法に関
し、更に詳しくは、高い信頼性で半導体装置を実装基板
に実装できるように改良されたはんだバンプの形成方法
に関するものである。
をより一層小型化するために、半導体装置を実装基板、
例えばプリント配線基板の上に直接マウントし、半導体
装置とプリント配線基板の電極同士をボンディングする
フリップチップ・ボンディングが広く行われている。は
んだバンプ法は、フリップチップ・ボンディングの一つ
の方法であって、図6に示すように、Al電極パッド1
2上にはんだボールバンプ22を形成し、はんだボール
バンプ22とプリント配線基板の電極(図示せず)とを
接合することにより、半導体装置とプリント配線基板と
を電気的に接続している。そして、密着性向上と相互拡
散防止のために、バリアメタル29が、半導体装置のA
l電極パッド12とはんだボールバンプ22との間に介
在している。このバリアメタルがはんだボールバンプの
仕上がり形状を左右することから、BLM(Ball Limit
ting Metal)膜と呼ばれている。はんだボールバンプ
は、BLM膜を形成後、BLM膜上にはんだ膜を成膜
し、更に熱処理し、溶融したはんだの表面張力によって
BLM膜上で所定形状に形成される。
形成方法の例を説明する。図7(a)から(e)は、そ
れぞれ、はんだボールバンプ法を実施する際の各工程で
の基板断面図である。はんだバンプを形成するには、先
ず、図7(a)に示すように、シリコン基板10上にA
l合金等からなる電極パッド12をスパッタ法により形
成し、次いで、ポリイミド膜やシリコン窒化膜等の絶縁
膜からなる表面保護層11を基板10上に被覆する。次
いで、表面保護層11に開口し、電極パッド12を露出
させる接続孔を形成した後、電極パッド12上にバリア
メタル層からなるBLM膜14をパターン形成する。
に、レジスト膜18を成膜し、更に、パターニングして
BLM膜14が露出する開口部16を形成する。次に、
図7(c)に示すように、基板上に蒸着等によりはんだ
膜20を成膜する。続いて、レジスト剥離洗浄によりレ
ジスト膜18を除去し、合わせてレジスト膜18上のは
んだ膜20をリフトオフする。この結果、はんだ膜20
は、図7(d)に示すように、開口部16(図7(b)
参照)内にのみ残留する。次に、熱処理によりはんだ膜
20を溶融させ、BLM膜14上に位置するはんだ膜2
0をボール状はんだに変形させ、図7(e)に示すよう
に、はんだボールバンプ22を形成する。
化が進み、それにつれて、隣り合う電極パッドとの距離
(ピッチ)が益々縮小している。一方、半導体装置を実
装する実装基板、例えばプリント配線基板との接合強度
の信頼性確保の観点からバンプ径は、一定の寸法より小
さくすることは難しい。そこで、図8に示すように、隣
接するバンプ23AとバンプBとの相互の接触を避ける
ためには、電極パッドとは異なる広い領域にはんだバン
プの形成領域を確保し、一端に電極パッドと接続する接
続部24、他端にはんだバンプ下地部25、及び、接続
部とはんだバンプ下地部とを接続する配線部26を有す
る電極延長部27をバリアメタルで形成し、次いではん
だバンプ下地部にはんだバンプを形成することが試みら
れている。
延長部を形成する際の各工程での図8の矢視I−I部分
の基板断面図である。先ず、Al電極パッド30が形成
されている半導体基板32にポリイミドまたはシリコン
窒化膜等からなる表面保護膜34を形成し、次に、Al
電極パッド30を露出し、かつ図8に示す電極延長部2
7とほぼ同じ形状の細長い接続孔36を形成する。次い
で、基板全面にフォトレジスト膜40を成膜し、更に、
露光と現像によるパターニングを行い、接続孔36に連
通する開口部38を開口する(図1(a)参照)。次い
で、開口部38を開口した基板を高周波プラズマ処理装
置にセットし、プラズマによるスパッタエッチング(逆
スパッタリング)をフォトレジスト膜40に施して、フ
ォトレジスト膜40表面へイオンを衝突させて熱膨張に
よる変形を生じさせ、図1(b)に示すように、開口部
38の開口縁42の口径が開口部38の底部より縮小す
るオーバーハング状にする。
層膜であるバリアメタル層46、48を基板上に成膜す
る。その結果、図1(c)に示すように、露出したAl
電極パッド30上及びフォトレジスト膜40上には、そ
れぞれバリアメタル層46、48が成膜されるが、開口
部38の孔壁面42には、オーバーハング状の変形のた
めにバリアメタル層は成膜されない。次いで、基板をレ
ジスト剥離液に浸して加熱揺動処理を行うと、フォトレ
ジスト膜40は除去され、フォトレジスト膜40上に成
膜されたバリアメタル層48もリフトオフにより同時に
除去される。この結果、図1(d)に示すように、Al
電極パッド30に接続するバリアメタル層からなる電極
延長部46が形成される。
のはんだバンプの形成方法では、BLM膜により所定形
状の電極延長部をパターン形成し、はんだバンプ下地部
に所定形状のはんだボールバンプを形成することを、高
い歩留まりで行うことは難しかった。このために、半導
体装置を実装する際のフリップチップ・ボンディングの
信頼性を向上させ、実装部品の製品歩留りを向上させる
ことが難しかった。
的は、高い信頼性でフリップチップ・ボンディングでき
るようなはんだバンプを半導体装置に形成する方法提供
することである。
によりはんだバンプを形成した場合に生じる上述した問
題点は、次のような原因に因ることを見い出した。その
原因とは、レジスト膜と共にBLM膜をリフトオフする
際に、レジスト膜及びBLM膜のリフトオフが不完全
で、少なからず残渣が基板面に残ることである。図7で
説明したはんだバンプの形成方法では、Al電極パッド
上に単純な円形の接続孔を開口するものであったのに対
して、図8に示すように電極延長部を形成する場合に
は、はんだバンプ下地部及び電極パッドの円形領域に直
線状の配線部を接続した、直線部と曲線部とが混在する
形となる。この複雑なパターン形状がレジスト膜及びB
LM膜のリフトオフ不良を招くのである。すなわち、B
LMの成膜前処理としてスパッタエッチングにより接続
孔をオーバーハング状に変形する際に、単純な円の場合
とは異なり、電極延長部に対応するフォトレジスト開口
縁を長い全長にわたって適度なオーバーハング状に変形
させることが難しく、そのために、開口縁の変形が不充
分な場所でパターン側壁部にもBLM膜が成膜する。そ
のため、レジスト剥離液が、内部に十分に浸透すること
ができなくなり、レジスト膜の除去が不十分となり、そ
の結果、図1(e)に示すように、BLM膜等のリフト
オフ残渣が多量に発生するのである。そして、本発明者
は、鋭意検討の結果、上記の残渣を粘着テープで除去で
きることを見い出し、本発明を完成するに至った。
はんだバンプの形成方法は、一端に電極パッドと接続す
る接続部、他端にはんだバンプ下地部、及び、接続部と
はんだバンプ下地部とを接続する配線部を有し、バリア
メタルからなる電極延長部を形成し、次いではんだバン
プ下地部にはんだバンプを形成する際に、電極パッド及
び表面保護膜が順次形成された基板上にレジスト膜を成
膜し、次いで、ホトリソグラフィ法によりパターニング
し、所定パターンの接続孔を開口する開口工程と、次い
で、接続孔を開口した基板上にバリアメタル層を成膜
し、更にレジスト膜と共にレジスト膜上のバリアメタル
層をレジスト剥離洗浄でリフトオフすることにより除去
して、接続孔内にバリアメタル層からなる電極延長部を
形成する延長部形成工程と、更に、延長部形成工程を経
た基板面に粘着テープを貼り付けて基板面上の残渣を粘
着テープに被着させ、次いで粘着テープを残渣と共に基
板面から剥離して、残渣を基板面から除去する残渣除去
工程とを備えることを特徴としている。
次いで剥離することにより、レジスト剥離液を用いたリ
フトオフ処理により、除去しきれずに基板表面に残った
レジスト膜残渣やバリアメタル残渣が除去される。従っ
て、これらの残渣の量が大幅に低減され、その結果、は
んだボールバンプを所定形状に形成でき、フリップチッ
プ・ボンディング不良を大幅に改善することができる。
尚、粘着テープの貼り付け又は剥離はローラを用いて行
うと良い。
て、レジスト膜に逆スパッタリング処理を施して、接続
孔の開口縁の口径が接続孔の底部に比べて縮小するオー
バーハング状に変形させる逆スパッタリング工程を備え
る。これにより、バリアメタル層を形成する際、オーバ
ーハング状に変形された孔壁面にはバリアメタル層は形
成されない。従って、レジスト膜を除去する際、レジス
ト剥離液が孔壁面から浸透するので、レジスト膜が確実
に除去される。除去されるレジスト膜と共にレジスト膜
面に積層するバリアメタル層も確実に除去される。
板表面を洗浄する洗浄工程を備えることが好ましい。こ
れにより、残渣除去工程の後でも残留している残渣、粘
着テープの粘着剤の一部が基板上に付着して残ったもの
を溶解、除去できる。この結果、基板表面の残渣が完全
に除去され、従って、より一層接続信頼性の高いはんだ
バンプを形成することができる。洗浄工程では、基板を
回転させながら、スプレー又はジェットノズルを用いて
有機溶剤を吹き付けることが好ましい。レジスト剥離液
は加熱等の温度調整がされていると更に一層好ましい。
これにより、溶剤の吹き付けによる衝撃力や遠心力等の
物理力を残渣に加えて除去、及び溶解して除去すること
ができる。
半導体装置をプリント配線基板等にフリップチップで実
装した製品は、信頼性及び耐久性が従来に比べて大きく
向上する。本発明方法は、特に、微細なデザインルール
で設計され、高集積度、高性能及び高信頼性が要求され
る半導体装置にはんだバンプを形成するのに最適であ
る。
を参照して、本発明の実施の形態をより詳細に説明す
る。実施例1 本実施例は、本発明に係るはんだバンプの形成方法を適
用して半導体装置にはんだバンプを形成する例である。
本実施例では、先ず、図1に示す各工程を実施し、次い
で、粘着テープによる残渣除去工程を実施し、更に図7
に示す工程に従って電極延長部のはんだバンプ下地部に
はんだバンプを形成する。図2は、粘着テープを基板に
貼り付けた状態での基板断面図であり、図3(a)及び
(b)は、それぞれ、粘着テープによる残渣除去工程を
実施する際の各段階を粘着テープと基板との状態を示す
模式図である。実施例1では、図3に示すような、粘着
テープによる残渣除去装置60を用いる。残渣除去装置
60は、粘着テープを巻回した巻テープ62と、基板表
面処理部64と、巻取ローラ66と、粘着テープ68と
から構成される。粘着テープ68は、巻テープ62から
引き出され基板表面処理部64、更には巻取ローラ66
にわたり一本に繋がっており、テープ幅は基板の幅より
も大きい。基板表面処理部64には、移動ローラ69が
備えられており、その長さはテープ幅と同じである。粘
着テープ68はラミネートテープの一種であり、図2に
示すように、粘着剤層70とラミネート紙72とから構
成される。処理装置60では、粘着テープ68のラミネ
ート紙72が移動ローラ69に接し、移動ローラ69の
下に位置する粘着テープでは、粘着剤層70が下側に、
ラミネート紙72が上側に位置している。
3(a)に示すように、基板52の端面が移動ローラ6
9の真下で、かつ、基板表面が移動ローラの移動方向S
側に位置するように、しかも、粘着テープ68の粘着剤
層が基板表面に接するように基板52を配置した。次い
で、図3(b)に示すように、粘着テープ68を押し出
しながら、かつ、粘着テープ68を基板52の表面に押
しつけながら、移動ローラ69をS方向に移動させた。
この結果、図2に示すように、粘着剤層70は、基板表
面に密着し、更には基板表面上のレジスト膜残渣54及
びバリアメタル残渣56にも密着した。
の位置に戻した(図3(c)参照)。次いで、巻取ロー
ラ66をW方向に回転させて、粘着テープ68を基板表
面から引き剥がした。その結果、レジスト膜残渣54及
びバリアメタル残渣56は粘着テープと共に除去され、
この結果、基板表面の残渣の量は大きく低減した。
うに、はんだボールバンプを形成した。尚、はんだ膜の
成膜には、高融点はんだ(Pbが97%、Snが3%の
組成比)を用いた。本実施例では、電極延長部の形成を
BLM膜の形成の際に同時に行い、新たな工程を入れな
くてよいので、製造コストをほとんど上げなくて済む。
また、実施例1のレジスト除去工程で使用したレジスト
剥離液は、(CH3 )2 SO(Dimethyl sulfoxide)と
CH3 NC4 H6 O(N-methyl-2-pyrrolidone)との混
合液であった。
した半導体装置をプリント配線基板上にフリップチップ
で実装した製品は、信頼性及び耐久性が従来に比べて大
きく改善されたことが確認された。また、製品は高歩留
まりで製造できた。
更に、レジスト剥離洗浄工程及び残渣洗浄工程を行うこ
と以外は実施例1と同じであり、従って、同じ工程の説
明は省略する。実施例1で実施した残渣除去工程によ
り、基板上の残渣の量は大幅に低減したが、熱変質して
基板表面に焼き付いたフォトレジスト膜や粘着剤層70
からの粘着剤が、僅かに基板表面に付着していた。そこ
で、実施例2では、図4及び図5に示すような装置を使
用して、実施例1で行ったレジスト剥離洗浄工程と同じ
処理を短時間行い、更に、アセトン又はイソプロピルア
ルコールにより、基板を洗浄した(残渣洗浄工程)。こ
の結果、基板表面上のフォトレジスト膜や粘着剤の量
は、更に大きく低減した。
を示す模式的斜視図である。図4に示す洗浄装置76
は、基板を収納するキャリア78と、スプレー部80と
から構成される。洗浄する際、残渣除去工程を終えた基
板81をキャリアに収納し、次いで、基板をキャリアと
一体で回転させながら、スプレー部80から温度調整さ
れたレジスト剥離液、更には有機溶剤を、スプレー噴出
して基板に吹き付けることにより、溶液の衝撃力を残渣
に加えながら洗浄する。スプレー前の溶液の圧力は、い
ずれも7kg/cm2である。
に固定するスピンコータ(図示せず)と、ジェットノズ
ル84とから構成される。洗浄する際、基板81をスピ
ンコーターに固定し、次いで、回転させながら、ジェッ
トノズル84から温度調整されたレジスト剥離液、更に
は有機溶剤を基板81に向けて噴出することにより、基
板81から溶液に遠心力を与えながら洗浄する。噴出前
の溶液の圧力は、いずれも70kg/cm2である。洗浄装置
76又は洗浄装置82を用いると、残渣に物理的な力を
加えて除去でき、また、溶剤が温度調整されているため
残渣を溶解しやすい。洗浄工程を終了した後、実施例1
と同様にして、はんだボールバンプを形成した。
プを形成した半導体装置をフリップチップ・ボンディン
グで実装した製品は、信頼性及び耐久性が、実施例1よ
りも更に大きく改善されることが確認された。また、フ
リップチップ・ボンディングの際の製品歩留りは、高か
った。
と接続する接続部、他端にはんだバンプ下地部、及び、
接続部とはんだバンプ下地部とを接続する配線部を有
し、バリアメタルからなる電極延長部を形成し、次いで
はんだバンプ下地部にはんだバンプを形成する際に、粘
着テープにより基板上の残渣を除去することにより、所
定形状の電極延長部及びはんだバンプを形成し、フリッ
プチップ・ボンディング不良を防止することができる。
よって、本発明方法によりはんだバンプが形成されてい
る半導体装置を実装した製品は、高い信頼性を有する。
の基板断面図である。
とを示す基板断面図である。
用いて粘着テープを基板に貼り付け、次いで、粘着テー
プを剥離する様子を示す模式図である。
る。
ンプを形成する従来の電極の形成方法を示す各工程での
基板断面図である。
プを形成した基板の斜視図である。
極パッド、14……BLM膜、16……開口部、18…
…レジスト膜、20……はんだ膜、22……はんだボー
ルバンプ、23……はんだボールバンプ、24……接続
部、25……はんだバンプ下地部、26……配線部、2
7……電極延長部、29……はんだバンプ下地部、30
……Al電極パッド、32……半導体基板、34……表
面保護膜、36……接続孔、38……開口部、40……
フォトレジスト膜、42……孔壁、44……孔壁、46
……BLM膜(バリアメタル層)、48……バリアメタ
ル層、50……不要なバリアメタル層、52……基板、
54……レジスト膜残渣、56……バリアメタル残渣、
60……処理装置、62……巻テープ62、64……基
板表面処理部、66……巻取ローラ、68……粘着テー
プ、69……移動ローラ、70……粘着剤層、72……
ラミネート紙、76……洗浄装置、78……キャリア、
80……スプレー部、81……基板、82……洗浄装
置、84……ジェットノズル。
Claims (4)
- 【請求項1】 一端に電極パッドと接続する接続部、他
端にはんだバンプ下地部、及び、接続部とはんだバンプ
下地部とを接続する配線部を有する電極延長部をバリア
メタルで形成し、次いではんだバンプ下地部上にはんだ
バンプを形成する際に、 電極パッド及び表面保護膜が順次形成された基板上にレ
ジスト膜を成膜し、次いで、ホトリソグラフィ法により
パターニングし、所定パターンの接続孔を開口する開口
工程と、 次いで、接続孔を開口した基板上にバリアメタル層を成
膜し、更にレジスト膜と共にレジスト膜上のバリアメタ
ル層をレジスト剥離洗浄でリフトオフすることにより除
去して、接続孔内にバリアメタル層からなる電極延長部
を形成する延長部形成工程と、 更に、延長部形成工程を経た基板面に粘着テープを貼り
付けて基板面上の残渣を粘着テープに被着させ、次いで
粘着テープを残渣と共に基板面から剥離して、残渣を基
板面から除去する残渣除去工程とを備えることを特徴と
するはんだバンプの形成方法。 - 【請求項2】 請求項1において、開口工程に続いて、
レジスト膜にスパッタエッチング(逆スパッタリング)
処理を施して、接続孔の開口縁の口径が接続孔の底部に
比べて縮小するオーバーハング状に変形させるスパッタ
エッチング工程を備えることを特徴とするはんだバンプ
の形成方法。 - 【請求項3】 残渣除去工程において、粘着テープを巻
回したローラを基板上で基板の一端から他端まで前進さ
せることにより粘着テープを基板上に貼り付け、次い
で、貼り付けた粘着テープの一端を巻きつけた別のロー
ラを回転させることにより、基板面から粘着テープを剥
離させることを特徴とする請求項1又は2に記載のはん
だバンプの形成方法。 - 【請求項4】 残渣除去工程後、有機溶剤により基板面
を洗浄する洗浄工程を備えることを特徴とする請求項1
から3のうちのいずれか1項に記載のはんだバンプの形
成方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11351896A JP3385604B2 (ja) | 1996-05-08 | 1996-05-08 | はんだバンプの形成方法 |
US08/851,852 US5866475A (en) | 1996-05-08 | 1997-05-06 | Method of forming solder bumps |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11351896A JP3385604B2 (ja) | 1996-05-08 | 1996-05-08 | はんだバンプの形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09298200A JPH09298200A (ja) | 1997-11-18 |
JP3385604B2 true JP3385604B2 (ja) | 2003-03-10 |
Family
ID=14614384
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11351896A Expired - Fee Related JP3385604B2 (ja) | 1996-05-08 | 1996-05-08 | はんだバンプの形成方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5866475A (ja) |
JP (1) | JP3385604B2 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6115262A (en) * | 1998-06-08 | 2000-09-05 | Ford Motor Company | Enhanced mounting pads for printed circuit boards |
JP3727172B2 (ja) * | 1998-06-09 | 2005-12-14 | 沖電気工業株式会社 | 半導体装置 |
US6998711B1 (en) | 1998-08-14 | 2006-02-14 | Micron Technology, Inc. | Method of forming a micro solder ball for use in C4 bonding process |
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US6878396B2 (en) * | 2000-04-10 | 2005-04-12 | Micron Technology, Inc. | Micro C-4 semiconductor die and method for depositing connection sites thereon |
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US7159758B1 (en) * | 2003-06-26 | 2007-01-09 | Emc Corporation | Circuit board processing techniques using solder fusing |
US20080290482A1 (en) * | 2007-05-25 | 2008-11-27 | National Semiconductor Corporation | Method of packaging integrated circuits |
TWI468093B (zh) * | 2008-10-31 | 2015-01-01 | Princo Corp | 多層基板之導孔結構及其製造方法 |
ITMI20101890A1 (it) * | 2010-10-15 | 2012-04-16 | Microcontrol Electronic Srl | Procedimento ed apparecchiatura per la rimozione di metallizzazioni su un substrato quale un wafer. |
JP6978151B2 (ja) | 2017-09-28 | 2021-12-08 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法および半導体装置 |
KR20240058996A (ko) * | 2019-03-31 | 2024-05-03 | 데쿠세리아루즈 가부시키가이샤 | 상날 롤, 슬릿 장치, 슬릿 방법 및 적층 테이프 |
CN111554581A (zh) * | 2020-04-07 | 2020-08-18 | 厦门通富微电子有限公司 | 一种导电柱的形成工艺及封装体 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6461934A (en) * | 1987-09-02 | 1989-03-08 | Nippon Denso Co | Semiconductor device and manufacture thereof |
JP2653179B2 (ja) * | 1989-08-21 | 1997-09-10 | 富士電機株式会社 | 集積回路装置用バンプ電極の製造方法 |
US5200362A (en) * | 1989-09-06 | 1993-04-06 | Motorola, Inc. | Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film |
DE69014871T2 (de) * | 1990-07-31 | 1995-05-24 | Ibm | Verfahren zur Bildung metallischer Kontaktflächen und Anschlüsse auf Halbleiterchips. |
JP3111797B2 (ja) * | 1994-04-01 | 2000-11-27 | 富士電機株式会社 | 薄膜光電変換モジュールの製造方法および製造装置 |
US5393697A (en) * | 1994-05-06 | 1995-02-28 | Industrial Technology Research Institute | Composite bump structure and methods of fabrication |
US5587336A (en) * | 1994-12-09 | 1996-12-24 | Vlsi Technology | Bump formation on yielded semiconductor dies |
-
1996
- 1996-05-08 JP JP11351896A patent/JP3385604B2/ja not_active Expired - Fee Related
-
1997
- 1997-05-06 US US08/851,852 patent/US5866475A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH09298200A (ja) | 1997-11-18 |
US5866475A (en) | 1999-02-02 |
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