JP3356136B2 - Ｐｌｌ回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
-
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-
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- H03L7/0895—Details of the current generators
- H03L7/0896—Details of the current generators the current generators being controlled by differential up-down pulses
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ（Phase-Lo
cked Loop）回路に関し、特に動作電圧を上げることな
く位相オフセットを小さくする技術に関する。
cked Loop）回路に関し、特に動作電圧を上げることな
く位相オフセットを小さくする技術に関する。
【０００２】
【従来の技術】従来、例えば情報処理、通信といった種
々の分野で使用される基礎技術の１つとしてＰＬＬ回路
が知られている。この従来のＰＬＬ回路は、その一例を
図４に示すように、位相周波数比較器５０、チャージポ
ンプ５１、ループフィルタ５２、電圧電流変換回路５
３、電流制御発振器５４及びフィードバック分周器５５
から構成されている。
々の分野で使用される基礎技術の１つとしてＰＬＬ回路
が知られている。この従来のＰＬＬ回路は、その一例を
図４に示すように、位相周波数比較器５０、チャージポ
ンプ５１、ループフィルタ５２、電圧電流変換回路５
３、電流制御発振器５４及びフィードバック分周器５５
から構成されている。
【０００３】位相周波数比較器５０は、入力信号ｆREF
とフィードバック分周器５５からの帰還信号ｆFBとの位
相及び周波数を比較し、これら両信号の誤差を表す増分
信号ＵＰ及び減分信号ＤＯＷＮを生成する。入力信号ｆ
REFとしては、例えば図示しない発振器からのクロック
信号が使用される。この位相周波数比較器５０で生成さ
れる増分信号ＵＰは、入力信号ｆREFに対する帰還信号
ｆFBの周波数低下分と位相遅れに相当するパルス幅を有
する。また、減分信号ＤＯＷＮは、入力信号ｆ REFに対
する帰還信号ｆFBの周波数上昇分と位相進みに相当する
パルス幅を有する。この位相周波数比較器５０で生成さ
れた増分信号ＵＰ及び減分信号ＤＯＷＮはチャージポン
プ５１に供給される。
とフィードバック分周器５５からの帰還信号ｆFBとの位
相及び周波数を比較し、これら両信号の誤差を表す増分
信号ＵＰ及び減分信号ＤＯＷＮを生成する。入力信号ｆ
REFとしては、例えば図示しない発振器からのクロック
信号が使用される。この位相周波数比較器５０で生成さ
れる増分信号ＵＰは、入力信号ｆREFに対する帰還信号
ｆFBの周波数低下分と位相遅れに相当するパルス幅を有
する。また、減分信号ＤＯＷＮは、入力信号ｆ REFに対
する帰還信号ｆFBの周波数上昇分と位相進みに相当する
パルス幅を有する。この位相周波数比較器５０で生成さ
れた増分信号ＵＰ及び減分信号ＤＯＷＮはチャージポン
プ５１に供給される。
【０００４】チャージポンプ５１はシングル出力のチャ
ージポンプであり、増分信号ＵＰ及び減分信号ＤＯＷＮ
の各パルス幅に応じた電流パルスを生成してループフィ
ルタ５２に供給する。ループフィルタ５２は抵抗素子Ｒ
2及びキャパシタＣ4及びＣ5を含む。このループフィル
タ５２は、チャージポンプ５１から供給される電流パル
スに応答してキャパシタＣ4及びＣ5に電荷を蓄積すると
共に、キャパシタＣ4及びＣ5に蓄積された電荷を放電
し、以て上記電流パルスに応じた電圧を発生する。この
ループフィルタ５２で発生された電圧は電圧電流変換回
路５３に供給される。
ージポンプであり、増分信号ＵＰ及び減分信号ＤＯＷＮ
の各パルス幅に応じた電流パルスを生成してループフィ
ルタ５２に供給する。ループフィルタ５２は抵抗素子Ｒ
2及びキャパシタＣ4及びＣ5を含む。このループフィル
タ５２は、チャージポンプ５１から供給される電流パル
スに応答してキャパシタＣ4及びＣ5に電荷を蓄積すると
共に、キャパシタＣ4及びＣ5に蓄積された電荷を放電
し、以て上記電流パルスに応じた電圧を発生する。この
ループフィルタ５２で発生された電圧は電圧電流変換回
路５３に供給される。
【０００５】電圧電流変換回路５３は、ループフィルタ
５２からの電圧を電流に変換し、電流制御発振器５４に
供給する。電流制御発振器５４は、電圧電流変換回路５
３から供給される電流値に応じた周波数で発振する信号
を生成する。この電流制御発振器５４は、ロック状態で
は入力信号ｆREFの周波数のＮ倍の周波数で発振する。
この電流制御発振器５４で生成された信号は、ＰＬＬ回
路の出力信号ｆOUTとして外部に送出されると共に、フ
ィードバック分周器１６に供給される。フィードバック
分周器１６は、出力信号ｆOUTを１／Ｎに分周し、位相
周波数比較器５０に供給する。
５２からの電圧を電流に変換し、電流制御発振器５４に
供給する。電流制御発振器５４は、電圧電流変換回路５
３から供給される電流値に応じた周波数で発振する信号
を生成する。この電流制御発振器５４は、ロック状態で
は入力信号ｆREFの周波数のＮ倍の周波数で発振する。
この電流制御発振器５４で生成された信号は、ＰＬＬ回
路の出力信号ｆOUTとして外部に送出されると共に、フ
ィードバック分周器１６に供給される。フィードバック
分周器１６は、出力信号ｆOUTを１／Ｎに分周し、位相
周波数比較器５０に供給する。
【０００６】次に、上記のように構成される従来のＰＬ
Ｌ回路の動作を説明する。今、フィードバック分周器５
５から位相周波数比較器５０に帰還される帰還信号ｆFB
の位相が入力信号ｆREFの位相より遅れていると仮定す
る。この場合、位相周波数比較器５０は周波数低下分と
位相遅れに相当するパルス幅を有する増分信号ＵＰを生
成し、チャージポンプ５１に供給する。チャージポンプ
５１は増分信号ＵＰに応じた電流を流出してループフィ
ルタ５２のＣ4及びＣ5を充電する。これにより、ループ
フィルタ５２で発生される電圧は高くなり、電圧電流変
換回路５３から出力される電流が増加する。その結果、
電流制御発振器５４から出力される出力信号ｆOUTの発
振周波数が上昇すると共に、出力信号ｆOUTの位相が進
んで入力信号ｆREFの位相に近づく。
Ｌ回路の動作を説明する。今、フィードバック分周器５
５から位相周波数比較器５０に帰還される帰還信号ｆFB
の位相が入力信号ｆREFの位相より遅れていると仮定す
る。この場合、位相周波数比較器５０は周波数低下分と
位相遅れに相当するパルス幅を有する増分信号ＵＰを生
成し、チャージポンプ５１に供給する。チャージポンプ
５１は増分信号ＵＰに応じた電流を流出してループフィ
ルタ５２のＣ4及びＣ5を充電する。これにより、ループ
フィルタ５２で発生される電圧は高くなり、電圧電流変
換回路５３から出力される電流が増加する。その結果、
電流制御発振器５４から出力される出力信号ｆOUTの発
振周波数が上昇すると共に、出力信号ｆOUTの位相が進
んで入力信号ｆREFの位相に近づく。
【０００７】一方、帰還信号ｆFBの位相が入力信号ｆ
REFの位相より進んでいる場合は、位相周波数比較器５
０は周波数上昇分と位相進みに相当するパルス幅を有す
る減分信号ＤＯＷＮを生成し、チャージポンプ５１に供
給する。これにより、チャージポンプ５１は減分信号Ｄ
ＯＷＮに応じた電流を引き込んでループフィルタ５２の
Ｃ4及びＣ5を放電させる。これにより、ループフィルタ
５２から出力される電圧は低くなり電圧電流変換回路５
３から出力される電流が小さくなる。その結果、電流制
御発振器５４から出力される出力信号ｆOUTの発振周波
数が下降すると共に、出力信号ｆOUTの位相が遅れて入
力信号ｆREFの位相に近づく。
REFの位相より進んでいる場合は、位相周波数比較器５
０は周波数上昇分と位相進みに相当するパルス幅を有す
る減分信号ＤＯＷＮを生成し、チャージポンプ５１に供
給する。これにより、チャージポンプ５１は減分信号Ｄ
ＯＷＮに応じた電流を引き込んでループフィルタ５２の
Ｃ4及びＣ5を放電させる。これにより、ループフィルタ
５２から出力される電圧は低くなり電圧電流変換回路５
３から出力される電流が小さくなる。その結果、電流制
御発振器５４から出力される出力信号ｆOUTの発振周波
数が下降すると共に、出力信号ｆOUTの位相が遅れて入
力信号ｆREFの位相に近づく。
【０００８】このように、ＰＬＬ回路では、出力信号ｆ
OUTの位相及び周波数と入力信号ｆR EFの位相及び周波数
とが常に比較され、入力信号ｆREFに対する出力信号ｆ
OUTの位相遅れ又は位相進みが存在すればそれらを補正
するようにフィードバック制御される。そして、位相遅
れ及び位相進みが所定の範囲内に収束したら、位相周波
数比較器５０は、同一の短いパルス幅を有する増分信号
ＵＰ及び減分信号ＤＯＷＮを生成する。これにより、ル
ープフィルタ５２のキャパシタＣ4及びＣ5で充放電され
る電荷の量が等しくなって平衡し、このＰＬＬ回路はロ
ック状態に入る。このロック状態において、出力信号ｆ
OUTの位相及び周波数は入力信号ｆREFの位相及び周波数
に合致する。なお、チャージポンプ５１は、通常、位相
差即ち位相遅れ或いは位相進みと充放電される電荷の量
との関係において、ある程度以上の位相差がないと電荷
の充放電が起こらないという不感帯を有しているので、
ロック状態でも同一のパルス幅を有する増分信号及び減
分信号が生成されるようになっている。
OUTの位相及び周波数と入力信号ｆR EFの位相及び周波数
とが常に比較され、入力信号ｆREFに対する出力信号ｆ
OUTの位相遅れ又は位相進みが存在すればそれらを補正
するようにフィードバック制御される。そして、位相遅
れ及び位相進みが所定の範囲内に収束したら、位相周波
数比較器５０は、同一の短いパルス幅を有する増分信号
ＵＰ及び減分信号ＤＯＷＮを生成する。これにより、ル
ープフィルタ５２のキャパシタＣ4及びＣ5で充放電され
る電荷の量が等しくなって平衡し、このＰＬＬ回路はロ
ック状態に入る。このロック状態において、出力信号ｆ
OUTの位相及び周波数は入力信号ｆREFの位相及び周波数
に合致する。なお、チャージポンプ５１は、通常、位相
差即ち位相遅れ或いは位相進みと充放電される電荷の量
との関係において、ある程度以上の位相差がないと電荷
の充放電が起こらないという不感帯を有しているので、
ロック状態でも同一のパルス幅を有する増分信号及び減
分信号が生成されるようになっている。
【０００９】次に、従来の他のＰＬＬ回路の構成例を図
５に示す。このＰＬＬ回路で使用されるチャージポンプ
６１は、差動出力ポンプである。即ち、チャージポンプ
６１は、増分信号ＵＰのパルス幅に応じた電流パルスＯ
ＵＴ１及び減分信号ＤＯＷＮのパルス幅に応じた電流パ
ルスＯＵＴ２を生成し、第１ループフィルタ６２Ａ及び
第２ループフィルタ６２Ｂに夫々供給する。第１ループ
フィルタ６２Ａ及び第２ループフィルタ６２Ｂの構成及
び動作は、上述したループフィルタ５２の構成及び動作
と同じである。そして、電圧電流変換回路５３は、第１
ループフィルタ６２Ａからの信号と第２ループフィルタ
６２Ｂからの信号との電位差を電流信号に変換する。こ
のＰＬＬ回路によれば、電源雑音やループフィルタ以外
の回路とのカップリング雑音等の原因により第１ループ
フィルタ６２Ａ及び第２ループフィルタ６２Ｂの夫々に
含まれるノイズ成分は同等であって、全体としてのノイ
ズが電圧電流変換回路５３でキャンセルされる。即ち、
第１ループフィルタ６２Ａと第２ループフィルタ６２Ｂ
との電位差は上記ノイズの影響を受けることがなく、ノ
イズに強いＰＬＬ回路が得られるという利点がある。な
お、図４及び図５において、キャパシタＣ5及びＣ5’は
パルス性雑音やジッターによる信号波形の急激な変化を
鈍らせるために設けられており、キャパシタＣ5及び
Ｃ5’の容量は、それぞれキャパシタＣ4及びＣ4’の容
量に比べて非常に小さな値である。
５に示す。このＰＬＬ回路で使用されるチャージポンプ
６１は、差動出力ポンプである。即ち、チャージポンプ
６１は、増分信号ＵＰのパルス幅に応じた電流パルスＯ
ＵＴ１及び減分信号ＤＯＷＮのパルス幅に応じた電流パ
ルスＯＵＴ２を生成し、第１ループフィルタ６２Ａ及び
第２ループフィルタ６２Ｂに夫々供給する。第１ループ
フィルタ６２Ａ及び第２ループフィルタ６２Ｂの構成及
び動作は、上述したループフィルタ５２の構成及び動作
と同じである。そして、電圧電流変換回路５３は、第１
ループフィルタ６２Ａからの信号と第２ループフィルタ
６２Ｂからの信号との電位差を電流信号に変換する。こ
のＰＬＬ回路によれば、電源雑音やループフィルタ以外
の回路とのカップリング雑音等の原因により第１ループ
フィルタ６２Ａ及び第２ループフィルタ６２Ｂの夫々に
含まれるノイズ成分は同等であって、全体としてのノイ
ズが電圧電流変換回路５３でキャンセルされる。即ち、
第１ループフィルタ６２Ａと第２ループフィルタ６２Ｂ
との電位差は上記ノイズの影響を受けることがなく、ノ
イズに強いＰＬＬ回路が得られるという利点がある。な
お、図４及び図５において、キャパシタＣ5及びＣ5’は
パルス性雑音やジッターによる信号波形の急激な変化を
鈍らせるために設けられており、キャパシタＣ5及び
Ｃ5’の容量は、それぞれキャパシタＣ4及びＣ4’の容
量に比べて非常に小さな値である。
【００１０】以上は従来の一般的なＰＬＬ回路の例であ
るが、これら従来のＰＬＬ回路が有する幾つかの欠点を
除去したＰＬＬ回路が、特開平８−８４０７３号公報に
「可変負荷を有する差動電流制御発振器」として開示さ
れている。このＰＬＬ回路の主要部の構成を図６に示
す。このＰＬＬ回路では、位相周波数比較器５０は、基
準クロックとなる入力信号ｆREF及びフィードバック分
周器１６からの帰還信号ｆFBを入力し、一対の増分パル
スＵＰ及び減分パルスＤＯＷＮを出力する。また、第１
チャージポンプ７１Ａの差動出力はループフィルタ７２
ＡのキャパシタＣA及びＣBに夫々供給され、電圧電流変
換回路５３を経て電流制御発振器５４に供給される。一
方、第２チャージポンプ７１Ｂから出力される電流は電
流制御発振器５４に直接供給される。これら電圧電流変
換回路５３からの電流及び第２チャージポンプ７１Ｂか
らの電流により、電流制御発振器５４の発振周波数が決
定される。この電流制御発振器５４の出力は、出力信号
ｆOUTとして外部に出力されると共に、フィードバック
分周器１６を経由して帰還信号ｆFBとして位相周波数比
較器５０に供給される。
るが、これら従来のＰＬＬ回路が有する幾つかの欠点を
除去したＰＬＬ回路が、特開平８−８４０７３号公報に
「可変負荷を有する差動電流制御発振器」として開示さ
れている。このＰＬＬ回路の主要部の構成を図６に示
す。このＰＬＬ回路では、位相周波数比較器５０は、基
準クロックとなる入力信号ｆREF及びフィードバック分
周器１６からの帰還信号ｆFBを入力し、一対の増分パル
スＵＰ及び減分パルスＤＯＷＮを出力する。また、第１
チャージポンプ７１Ａの差動出力はループフィルタ７２
ＡのキャパシタＣA及びＣBに夫々供給され、電圧電流変
換回路５３を経て電流制御発振器５４に供給される。一
方、第２チャージポンプ７１Ｂから出力される電流は電
流制御発振器５４に直接供給される。これら電圧電流変
換回路５３からの電流及び第２チャージポンプ７１Ｂか
らの電流により、電流制御発振器５４の発振周波数が決
定される。この電流制御発振器５４の出力は、出力信号
ｆOUTとして外部に出力されると共に、フィードバック
分周器１６を経由して帰還信号ｆFBとして位相周波数比
較器５０に供給される。
【００１１】このＰＬＬ回路では、図４及び図５に示し
たＰＬＬ回路と異なり、２つのチャージポンプを備えて
いる。図４におけるチャージポンプの出力電流をＩPと
したとき、ループフィルタでの信号処理は、交流理論に
おけるラプラス変換後の式として、「ＩP・（Ｒ2＋１／
（ｓ・Ｃ4））＝ＩP・Ｒ2＋ＩP／（ｓ・Ｃ4）」と表す
ことができ、この式の右辺第２項は、周波数を変化させ
る積分項であり、右辺第１項は瞬時的に位相を変化させ
る線形項である。これに対し、図６のＰＬＬ回路では、
第１チャージポンプ７１Ａは周波数（積分項）を制御
し、第２チャージポンプ７１Ｂは位相（線形項）を制御
する。なお、線形項は、電圧電流変換回路のゲインをｇ
vi」としたとき、「ＩP・Ｒ2・ｇvi」となる電流値が直
接電流制御発振器に入力されるように第２チャージポン
プを設計すればよい。
たＰＬＬ回路と異なり、２つのチャージポンプを備えて
いる。図４におけるチャージポンプの出力電流をＩPと
したとき、ループフィルタでの信号処理は、交流理論に
おけるラプラス変換後の式として、「ＩP・（Ｒ2＋１／
（ｓ・Ｃ4））＝ＩP・Ｒ2＋ＩP／（ｓ・Ｃ4）」と表す
ことができ、この式の右辺第２項は、周波数を変化させ
る積分項であり、右辺第１項は瞬時的に位相を変化させ
る線形項である。これに対し、図６のＰＬＬ回路では、
第１チャージポンプ７１Ａは周波数（積分項）を制御
し、第２チャージポンプ７１Ｂは位相（線形項）を制御
する。なお、線形項は、電圧電流変換回路のゲインをｇ
vi」としたとき、「ＩP・Ｒ2・ｇvi」となる電流値が直
接電流制御発振器に入力されるように第２チャージポン
プを設計すればよい。
【００１２】このように、チャージポンプを２つに分け
ることにより、図４及び図５に示したループフィルタを
構成する抵抗素子Ｒ2、Ｒ2’が不要になる。その結果、
抵抗を形成するためのチップ面積が不要になるので、集
積度の向上に大きく寄与するという利点がある。通常、
抵抗素子Ｒ2の抵抗値は１００ＫΩ〜１０ＭΩであり、
チップ面積のうち１００μｍ角〜１ｍｍ角の領域を占め
ているので、この抵抗素子を不要にすることは、集積度
の向上に大きく寄与する。
ることにより、図４及び図５に示したループフィルタを
構成する抵抗素子Ｒ2、Ｒ2’が不要になる。その結果、
抵抗を形成するためのチップ面積が不要になるので、集
積度の向上に大きく寄与するという利点がある。通常、
抵抗素子Ｒ2の抵抗値は１００ＫΩ〜１０ＭΩであり、
チップ面積のうち１００μｍ角〜１ｍｍ角の領域を占め
ているので、この抵抗素子を不要にすることは、集積度
の向上に大きく寄与する。
【００１３】
【発明が解決しようとする課題】ところで、図４に示す
ＰＬＬ回路のチャージポンプ５１は、例えば図７に示す
ように構成されている。このチャージポンプ５１では、
増分信号ＵＰに応答してＰチャネルＭＯＳトランジスタ
Ｑ２がオンすることにより、電源ＶDDからループフィル
タ５２の容量素子（キャパシタＣ4及びＣ5）に電荷が注
入され、減分信号ＤＯＷＮに応答してＮチャネルＭＯＳ
トランジスタＱ１１がオンすることによりループフィル
タ５２の容量素子に蓄積された電荷が放電される。
ＰＬＬ回路のチャージポンプ５１は、例えば図７に示す
ように構成されている。このチャージポンプ５１では、
増分信号ＵＰに応答してＰチャネルＭＯＳトランジスタ
Ｑ２がオンすることにより、電源ＶDDからループフィル
タ５２の容量素子（キャパシタＣ4及びＣ5）に電荷が注
入され、減分信号ＤＯＷＮに応答してＮチャネルＭＯＳ
トランジスタＱ１１がオンすることによりループフィル
タ５２の容量素子に蓄積された電荷が放電される。
【００１４】ところが、この従来のチャージポンプ５１
には、次のような問題がある。ロック状態では、増分信
号ＵＰのパルス幅と減分信号ＤＯＷＮのパルス幅は同じ
であることから、ループフィルタ５２の容量素子に注入
される電荷と容量素子から引き去られる電荷の量は同じ
であるはずが、以下の２つの原因によって異なってしま
うという問題である。第１の原因は、以下の通りでる。
即ち、スイッチとして動作するＰチャネルＭＯＳトラン
ジスタＱ１０がオンした時に、定電流源として動作する
ＰチャネルＭＯＳトランジスタＱ９のソース−ドレイン
間に印加される電圧がループフィルタの電圧に依存して
変化し、同様に、スイッチとして動作するＮチャネルＭ
ＯＳトランジスタＱ１１がオンした時に、定電流源とし
て動作するＮＭＯＳトランジスタＱ１２のソース−ドレ
イン間に印加される電圧がループフィルタの電圧に依存
して変化する。何れの場合も単位時間にループフィルタ
に流入する電荷量、あるいは流出する電荷量がループフ
ィルタの電圧に依存して変化するが、この時の電荷量の
ループフィルタの電圧に依存する変化分はＶDDにつなが
るＰチャネルＭＯＳトランジスタＱ９側と、接地につな
がるＮチャネルＭＯＳトランジスタＱ１２側とで逆方向
である。その結果、増分信号ＵＰと減分信号ＤＯＷＮが
同じ長さのパルスであっても、容量素子に充放電される
電荷の量が異なってしまう。
には、次のような問題がある。ロック状態では、増分信
号ＵＰのパルス幅と減分信号ＤＯＷＮのパルス幅は同じ
であることから、ループフィルタ５２の容量素子に注入
される電荷と容量素子から引き去られる電荷の量は同じ
であるはずが、以下の２つの原因によって異なってしま
うという問題である。第１の原因は、以下の通りでる。
即ち、スイッチとして動作するＰチャネルＭＯＳトラン
ジスタＱ１０がオンした時に、定電流源として動作する
ＰチャネルＭＯＳトランジスタＱ９のソース−ドレイン
間に印加される電圧がループフィルタの電圧に依存して
変化し、同様に、スイッチとして動作するＮチャネルＭ
ＯＳトランジスタＱ１１がオンした時に、定電流源とし
て動作するＮＭＯＳトランジスタＱ１２のソース−ドレ
イン間に印加される電圧がループフィルタの電圧に依存
して変化する。何れの場合も単位時間にループフィルタ
に流入する電荷量、あるいは流出する電荷量がループフ
ィルタの電圧に依存して変化するが、この時の電荷量の
ループフィルタの電圧に依存する変化分はＶDDにつなが
るＰチャネルＭＯＳトランジスタＱ９側と、接地につな
がるＮチャネルＭＯＳトランジスタＱ１２側とで逆方向
である。その結果、増分信号ＵＰと減分信号ＤＯＷＮが
同じ長さのパルスであっても、容量素子に充放電される
電荷の量が異なってしまう。
【００１５】第２の原因は、プロセス上の要因等により
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとに形成
される各寄生容量が異なるということである。その結
果、寄生容量への電荷の注入及び引き去りはループフィ
ルタ５２の出力電圧、即ち発振周波数に依存して変化
し、且つこれらがキャンセルされることはない。
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとに形成
される各寄生容量が異なるということである。その結
果、寄生容量への電荷の注入及び引き去りはループフィ
ルタ５２の出力電圧、即ち発振周波数に依存して変化
し、且つこれらがキャンセルされることはない。
【００１６】その結果、容量素子が実質的に例えば余分
に充電されてしまうという状態が発生する。この状態に
なると、発振周波数が高くなると共に、入力信号ｆREF
の位相に対して出力信号ｆOUTの位相が進む。これによ
り、減分信号ＤＯＷＮのパルス幅が長くなって容量素子
から引き去る電荷の量がゼロになるように調整され、こ
の状態で平衡する。従って、入力信号ｆREFの周波数は
出力信号ｆOUTに同期するが、出力信号ｆOUTの位相は入
力信号ｆREFの位相に対してが進んだままでロック状態
に入るという所謂位相オフセットが発生する。
に充電されてしまうという状態が発生する。この状態に
なると、発振周波数が高くなると共に、入力信号ｆREF
の位相に対して出力信号ｆOUTの位相が進む。これによ
り、減分信号ＤＯＷＮのパルス幅が長くなって容量素子
から引き去る電荷の量がゼロになるように調整され、こ
の状態で平衡する。従って、入力信号ｆREFの周波数は
出力信号ｆOUTに同期するが、出力信号ｆOUTの位相は入
力信号ｆREFの位相に対してが進んだままでロック状態
に入るという所謂位相オフセットが発生する。
【００１７】上記第１の問題は、特開平８−８４０７３
号公報に開示されたＰＬＬ回路で採用されているような
カスコード接続という回路技術を使用することにより解
消できる。しかしながら、カスコード接続を使用すると
高い動作電圧を供給しなければならないという問題があ
る。そこで、カスコード接続を用いないＰＬＬ回路が望
まれている。また、上記第２の問題は、特開平８−８４
０７３号公報に開示されたＰＬＬ回路のように、スイッ
チ回路を差動回路で構成することにより緩和できるが十
分とは言えない。
号公報に開示されたＰＬＬ回路で採用されているような
カスコード接続という回路技術を使用することにより解
消できる。しかしながら、カスコード接続を使用すると
高い動作電圧を供給しなければならないという問題があ
る。そこで、カスコード接続を用いないＰＬＬ回路が望
まれている。また、上記第２の問題は、特開平８−８４
０７３号公報に開示されたＰＬＬ回路のように、スイッ
チ回路を差動回路で構成することにより緩和できるが十
分とは言えない。
【００１８】本発明は、上述した問題を解消するために
なされたものであり、その目的は位相オフセットの発生
を防止できるＰＬＬ回路を提供することにある。また、
本発明の他の目的は、動作電圧を低く抑えることのでき
るＰＬＬ回路を提供することにある。
なされたものであり、その目的は位相オフセットの発生
を防止できるＰＬＬ回路を提供することにある。また、
本発明の他の目的は、動作電圧を低く抑えることのでき
るＰＬＬ回路を提供することにある。
【００１９】
【課題を解決するための手段】本発明の第１の態様に係
るＰＬＬ回路は、上記目的を達成するために、外部から
の入力信号と帰還信号との位相及び周波数を比較する位
相周波数比較器と、該位相周波数比較器からの比較結果
に応じて出力信号の発振周波数を制御するための電流を
生成する積分部と、前記位相周波数比較器からの比較結
果に応じて前記出力信号の位相を、ロック状態で起こる
前記入力信号と前記出力信号の位相差が減少するように
制御するための位相制御部と、前記積分部で生成された
電流に前記位相制御部で生成された電流を加えた電流の
値に応じた周波数で発振する前記出力信号を生成する電
流制御発振器と、該電流制御発振器からの出力信号を分
周して前記位相周波数比較器に前記帰還信号としてフィ
ードバックするフィードバック分周器、とを備えたＰＬ
Ｌ回路であって、前記位相制御部は、前記位相周波数比
較器からの比較結果に応じた電流を夫々流すための第１
出力端子及び第２出力端子を備えた差動チャージポンプ
と、該差動チャージポンプの前記第１出力端子に接続さ
れた第１容量素子、前記第２出力端子に接続された第２
容量素子及び前記第１出力端子及び第２出力端子の間に
接続された抵抗素子から成るループフィルタと、該ルー
プフィルタの前記抵抗素子で発生された電圧を電流に変
換する電圧電流変換回路と、前記差動チャージポンプの
出力を前記電圧電流変換回路の入力許容範囲に収めるた
めの同相電圧制御回路、とを備えている。
るＰＬＬ回路は、上記目的を達成するために、外部から
の入力信号と帰還信号との位相及び周波数を比較する位
相周波数比較器と、該位相周波数比較器からの比較結果
に応じて出力信号の発振周波数を制御するための電流を
生成する積分部と、前記位相周波数比較器からの比較結
果に応じて前記出力信号の位相を、ロック状態で起こる
前記入力信号と前記出力信号の位相差が減少するように
制御するための位相制御部と、前記積分部で生成された
電流に前記位相制御部で生成された電流を加えた電流の
値に応じた周波数で発振する前記出力信号を生成する電
流制御発振器と、該電流制御発振器からの出力信号を分
周して前記位相周波数比較器に前記帰還信号としてフィ
ードバックするフィードバック分周器、とを備えたＰＬ
Ｌ回路であって、前記位相制御部は、前記位相周波数比
較器からの比較結果に応じた電流を夫々流すための第１
出力端子及び第２出力端子を備えた差動チャージポンプ
と、該差動チャージポンプの前記第１出力端子に接続さ
れた第１容量素子、前記第２出力端子に接続された第２
容量素子及び前記第１出力端子及び第２出力端子の間に
接続された抵抗素子から成るループフィルタと、該ルー
プフィルタの前記抵抗素子で発生された電圧を電流に変
換する電圧電流変換回路と、前記差動チャージポンプの
出力を前記電圧電流変換回路の入力許容範囲に収めるた
めの同相電圧制御回路、とを備えている。
【００２０】本発明の第２の態様に係るＰＬＬ回路は、
上記と同様の目的で、外部からの入力信号と帰還信号と
の位相及び周波数を比較する位相周波数比較器と、該位
相周波数比較器からの比較結果に応じて出力信号の発振
周波数を制御するための電流を生成する積分部と、前記
位相周波数比較器からの比較結果に応じて前記出力信号
の位相を、ロック状態で起こる前記入力信号と前記出力
信号の位相差が減少するように制御するための位相制御
部と、前記積分部で生成された電流に前記位相制御部で
生成された電流を加えた電流の値に応じた周波数で発振
する前記出力信号を生成する電流制御発振器と、該電流
制御発振器からの出力信号を分周して前記位相周波数比
較器に前記帰還信号としてフィードバックするフィード
バック分周器、とを備えたＰＬＬ回路であって、前記位
相制御部は、前記位相周波数比較器からの比較結果に応
じた電流を夫々流すための第１出力端子及び第２出力端
子を備えた差動チャージポンプと、該差動チャージポン
プの前記第１出力端子と前記第２出力端子との間に接続
された容量素子及び前記第１出力端子と第２出力端子と
の間に接続された抵抗素子とから成るループフィルタ
と、該ループフィルタの前記抵抗素子で発生された電圧
を電流に変換する電圧電流変換回路と、前記差動チャー
ジポンプの出力を前記電圧電流変換回路の入力許容範囲
に収めるための同相電圧制御回路、とを備えている。
上記と同様の目的で、外部からの入力信号と帰還信号と
の位相及び周波数を比較する位相周波数比較器と、該位
相周波数比較器からの比較結果に応じて出力信号の発振
周波数を制御するための電流を生成する積分部と、前記
位相周波数比較器からの比較結果に応じて前記出力信号
の位相を、ロック状態で起こる前記入力信号と前記出力
信号の位相差が減少するように制御するための位相制御
部と、前記積分部で生成された電流に前記位相制御部で
生成された電流を加えた電流の値に応じた周波数で発振
する前記出力信号を生成する電流制御発振器と、該電流
制御発振器からの出力信号を分周して前記位相周波数比
較器に前記帰還信号としてフィードバックするフィード
バック分周器、とを備えたＰＬＬ回路であって、前記位
相制御部は、前記位相周波数比較器からの比較結果に応
じた電流を夫々流すための第１出力端子及び第２出力端
子を備えた差動チャージポンプと、該差動チャージポン
プの前記第１出力端子と前記第２出力端子との間に接続
された容量素子及び前記第１出力端子と第２出力端子と
の間に接続された抵抗素子とから成るループフィルタ
と、該ループフィルタの前記抵抗素子で発生された電圧
を電流に変換する電圧電流変換回路と、前記差動チャー
ジポンプの出力を前記電圧電流変換回路の入力許容範囲
に収めるための同相電圧制御回路、とを備えている。
【００２１】本発明の第１及び第２の態様に係るＰＬＬ
回路によれば、位相制御部は、位相周波数比較器からの
比較結果に応じて電流パルスを短時間だけ発生し、出力
信号の位相を制御する。これにより、ロック状態で起こ
る入力信号と出力信号の位相差である位相オフセットを
減少させることができるので、位相オフセットの発生を
防止できる。
回路によれば、位相制御部は、位相周波数比較器からの
比較結果に応じて電流パルスを短時間だけ発生し、出力
信号の位相を制御する。これにより、ロック状態で起こ
る入力信号と出力信号の位相差である位相オフセットを
減少させることができるので、位相オフセットの発生を
防止できる。
【００２２】本発明の第１及び第２の態様に係るＰＬＬ
回路では、、前記同相電圧制御回路は、前記抵抗素子を
２等分する抵抗分割点に所定の電圧を供給することによ
り構成できる。この構成によれば、同相電圧制御回路の
構成が簡単になる。
回路では、、前記同相電圧制御回路は、前記抵抗素子を
２等分する抵抗分割点に所定の電圧を供給することによ
り構成できる。この構成によれば、同相電圧制御回路の
構成が簡単になる。
【００２３】また、前記差動チャージポンプは、定電流
源、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳ
トランジスタ及び定電流源が直列に接続され且つ前記Ｐ
チャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトラ
ンジスタの接続点から前記第１出力端子が引き出された
第１回路と、定電流源、ＰチャネルＭＯＳトランジス
タ、ＮチャネルＭＯＳトランジスタ及び定電流源が直列
に接続され且つ前記ＰチャネルＭＯＳトランジスタ及び
ＮチャネルＭＯＳトランジスタの接続点から前記第２出
力端子が引き出された第２回路、とから構成できる。
源、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳ
トランジスタ及び定電流源が直列に接続され且つ前記Ｐ
チャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトラ
ンジスタの接続点から前記第１出力端子が引き出された
第１回路と、定電流源、ＰチャネルＭＯＳトランジス
タ、ＮチャネルＭＯＳトランジスタ及び定電流源が直列
に接続され且つ前記ＰチャネルＭＯＳトランジスタ及び
ＮチャネルＭＯＳトランジスタの接続点から前記第２出
力端子が引き出された第２回路、とから構成できる。
【００２４】この構成によれば、従来の技術の欄で説明
したようなカスコード接続という回路技術は不要になる
ので、ＰＬＬ回路を低電圧で動作させることができると
いう利点がある。
したようなカスコード接続という回路技術は不要になる
ので、ＰＬＬ回路を低電圧で動作させることができると
いう利点がある。
【００２５】また、前記積分部は、前記位相周波数比較
器からの比較結果に応じた電流を流すための出力端子を
備えたシングル出力のチャージポンプと、該チャージポ
ンプの前記出力端子に接続された容量素子から成るルー
プフィルタと、該ループフィルタので発生された電圧を
電流に変換する電圧電流変換回路、とから構成できる。
器からの比較結果に応じた電流を流すための出力端子を
備えたシングル出力のチャージポンプと、該チャージポ
ンプの前記出力端子に接続された容量素子から成るルー
プフィルタと、該ループフィルタので発生された電圧を
電流に変換する電圧電流変換回路、とから構成できる。
【００２６】更に、前記積分部は、前記位相周波数比較
器からの比較結果に応じた電流を夫々流すための第１出
力端子及び第２出力端子を備えた差動チャージポンプ
と、該差動チャージポンプの前記第１出力端子に接続さ
れた第１容量素子、及び前記第２出力端子に接続された
第２容量素子から成るループフィルタと、該ループフィ
ルタで発生された電圧を電流に変換する電圧電流変換回
路と、前記差動チャージポンプの出力を前記電圧電流変
換回路の入力許容範囲に収めるための同相電圧制御回
路、とから構成できる。
器からの比較結果に応じた電流を夫々流すための第１出
力端子及び第２出力端子を備えた差動チャージポンプ
と、該差動チャージポンプの前記第１出力端子に接続さ
れた第１容量素子、及び前記第２出力端子に接続された
第２容量素子から成るループフィルタと、該ループフィ
ルタで発生された電圧を電流に変換する電圧電流変換回
路と、前記差動チャージポンプの出力を前記電圧電流変
換回路の入力許容範囲に収めるための同相電圧制御回
路、とから構成できる。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照しながら説明する。
面を参照しながら説明する。
【００２８】図１は本発明の実施の形態に係るＰＬＬ回
路の構成を示すブロック図である。このＰＬＬ回路は、
位相周波数比較器１０、積分部２０、位相制御部２１、
電流制御発振器１４、ＣＴＳバッファ１５及びフィード
バック分周器１６から構成されている。
路の構成を示すブロック図である。このＰＬＬ回路は、
位相周波数比較器１０、積分部２０、位相制御部２１、
電流制御発振器１４、ＣＴＳバッファ１５及びフィード
バック分周器１６から構成されている。
【００２９】位相周波数比較器１０は、入力信号ｆREF
とフィードバック分周器１６からの帰還信号ｆFBとの位
相及び周波数を比較し、これら両信号の誤差を表す増分
信号ＵＰ及び減分信号ＤＯＷＮを生成する。入力信号ｆ
REFとしては、例えば図示しない発振器からのクロック
信号が使用される。この位相周波数比較器１０で生成さ
れる増分信号ＵＰは、入力信号ｆREFに対する帰還信号
ｆFBの位相遅れに相当するパルス幅を有する。また、減
分信号ＤＯＷＮは、入力信号ｆREFに対する帰還信号ｆ
FBの位相進みに相当するパルス幅を有する。この位相周
波数比較器１０で生成された増分信号ＵＰ及び減分信号
ＤＯＷＮは、積分部２０及び位相制御部２１に供給され
る。
とフィードバック分周器１６からの帰還信号ｆFBとの位
相及び周波数を比較し、これら両信号の誤差を表す増分
信号ＵＰ及び減分信号ＤＯＷＮを生成する。入力信号ｆ
REFとしては、例えば図示しない発振器からのクロック
信号が使用される。この位相周波数比較器１０で生成さ
れる増分信号ＵＰは、入力信号ｆREFに対する帰還信号
ｆFBの位相遅れに相当するパルス幅を有する。また、減
分信号ＤＯＷＮは、入力信号ｆREFに対する帰還信号ｆ
FBの位相進みに相当するパルス幅を有する。この位相周
波数比較器１０で生成された増分信号ＵＰ及び減分信号
ＤＯＷＮは、積分部２０及び位相制御部２１に供給され
る。
【００３０】積分部２０は、第１チャージポンプ１１
Ａ、第１ループフィルタ１２Ａ、第１電圧電流変換回路
１３Ａ及び第１同相電圧制御回路１７Ａから構成されて
いる。第１チャージポンプ１１Ａは差動出力のチャージ
ポンプであり、例えば図２に示すように、駆動信号発生
回路１１０、第１回路１１１及び第２回路１１２から構
成されている。
Ａ、第１ループフィルタ１２Ａ、第１電圧電流変換回路
１３Ａ及び第１同相電圧制御回路１７Ａから構成されて
いる。第１チャージポンプ１１Ａは差動出力のチャージ
ポンプであり、例えば図２に示すように、駆動信号発生
回路１１０、第１回路１１１及び第２回路１１２から構
成されている。
【００３１】駆動信号発生回路１１０は、第１回路１１
１を駆動するための信号¬Ｕ（”¬”は反転を表す。以
下同じ）及びＤ、並びに第２回路１１２を駆動するため
の¬Ｄ及びＵを生成する。この駆動信号発生回路１１０
は、インバータＩＮＶ１〜ＩＮＶ４並びに遅延回路ＤＬ
Ｙ１及びＤＬＹ２から構成されている。インバータＩＮ
Ｖ１〜ＩＮＶ４の夫々は同一の電気特性を有し、遅延回
路ＤＬＹ１及びＤＬＹ２はインバータＩＮＶ１〜ＩＮＶ
４と同一の遅延特性を有する。
１を駆動するための信号¬Ｕ（”¬”は反転を表す。以
下同じ）及びＤ、並びに第２回路１１２を駆動するため
の¬Ｄ及びＵを生成する。この駆動信号発生回路１１０
は、インバータＩＮＶ１〜ＩＮＶ４並びに遅延回路ＤＬ
Ｙ１及びＤＬＹ２から構成されている。インバータＩＮ
Ｖ１〜ＩＮＶ４の夫々は同一の電気特性を有し、遅延回
路ＤＬＹ１及びＤＬＹ２はインバータＩＮＶ１〜ＩＮＶ
４と同一の遅延特性を有する。
【００３２】位相周波数比較器１０からの増分信号ＵＰ
はインバータＩＮＶ１で反転され、インバータＩＮＶ２
及び遅延回路ＤＬＹ１に供給される。インバータＩＮＶ
２は、インバータＩＮＶ１からの信号を反転し、信号Ｕ
として第２回路１１２に供給する。遅延回路ＤＬＹ１
は、インバータＩＮＶ１からの信号を遅延させ、信号¬
Ｕとして第１回路１１１に供給する。従って、信号¬Ｕ
の変化タイミングは信号Ｕの変化タイミングに一致す
る。
はインバータＩＮＶ１で反転され、インバータＩＮＶ２
及び遅延回路ＤＬＹ１に供給される。インバータＩＮＶ
２は、インバータＩＮＶ１からの信号を反転し、信号Ｕ
として第２回路１１２に供給する。遅延回路ＤＬＹ１
は、インバータＩＮＶ１からの信号を遅延させ、信号¬
Ｕとして第１回路１１１に供給する。従って、信号¬Ｕ
の変化タイミングは信号Ｕの変化タイミングに一致す
る。
【００３３】同様に、位相周波数比較器１０からの減分
信号ＤＯＷＮはインバータＩＮＶ３で反転され、インバ
ータＩＮＶ４及び遅延回路ＤＬＹ２に供給される。イン
バータＩＮＶ４は、インバータＩＮＶ３からの信号を反
転し、信号Ｄとして第１回路１１１に供給する。遅延回
路ＤＬＹ２は、インバータＩＮＶ３からの信号を遅延さ
せ、信号¬Ｄとして第２回路１１２に供給する。従っ
て、信号¬Ｄの変化タイミングは信号Ｄの変化タイミン
グに一致する。
信号ＤＯＷＮはインバータＩＮＶ３で反転され、インバ
ータＩＮＶ４及び遅延回路ＤＬＹ２に供給される。イン
バータＩＮＶ４は、インバータＩＮＶ３からの信号を反
転し、信号Ｄとして第１回路１１１に供給する。遅延回
路ＤＬＹ２は、インバータＩＮＶ３からの信号を遅延さ
せ、信号¬Ｄとして第２回路１１２に供給する。従っ
て、信号¬Ｄの変化タイミングは信号Ｄの変化タイミン
グに一致する。
【００３４】第１回路１１１は、トランジスタＱ１〜Ｑ
４が直列接続されることにより構成されている。トラン
ジスタＱ１及びＱ２はＰチャネルＭＯＳトランジスタで
構成され、トランジスタＱ３及びＱ４はＮチャネルＭＯ
Ｓトランジスタで構成されている。トランジスタＱ１の
ドレインは電源ＶDDに接続され、ソースはトランジスタ
Ｑ２のドレインに接続されている。このトランジスタＱ
１のゲートには図示しない電圧源からバイアス２が供給
されている。これにより、トランジスタＱ１は定電流源
として動作する。トランジスタＱ２のソースはトランジ
スタＱ３のドレインに接続され、ゲートには駆動信号発
生回路１１０から信号¬Ｕが供給される。このトランジ
スタＱ２は、信号¬Ｕに応答してオン又はオフするスイ
ッチとして動作する。
４が直列接続されることにより構成されている。トラン
ジスタＱ１及びＱ２はＰチャネルＭＯＳトランジスタで
構成され、トランジスタＱ３及びＱ４はＮチャネルＭＯ
Ｓトランジスタで構成されている。トランジスタＱ１の
ドレインは電源ＶDDに接続され、ソースはトランジスタ
Ｑ２のドレインに接続されている。このトランジスタＱ
１のゲートには図示しない電圧源からバイアス２が供給
されている。これにより、トランジスタＱ１は定電流源
として動作する。トランジスタＱ２のソースはトランジ
スタＱ３のドレインに接続され、ゲートには駆動信号発
生回路１１０から信号¬Ｕが供給される。このトランジ
スタＱ２は、信号¬Ｕに応答してオン又はオフするスイ
ッチとして動作する。
【００３５】トランジスタＱ３のソースはトランジスタ
Ｑ４のドレインに接続され、ゲートには駆動信号発生回
路１１０から信号Ｄが供給される。このトランジスタＱ
３は、信号Ｄに応答してオン又はオフするスイッチとし
て動作する。トランジスタＱ４のソースは接地され、ゲ
ートには図示しない電圧源からバイアス１が供給されて
いる。これにより、トランジスタＱ４は定電流源として
動作する。上記トランジスタＱ２とＱ３の接続点から
は、第１出力端子ＯＵＴ１１が引き出されている。
Ｑ４のドレインに接続され、ゲートには駆動信号発生回
路１１０から信号Ｄが供給される。このトランジスタＱ
３は、信号Ｄに応答してオン又はオフするスイッチとし
て動作する。トランジスタＱ４のソースは接地され、ゲ
ートには図示しない電圧源からバイアス１が供給されて
いる。これにより、トランジスタＱ４は定電流源として
動作する。上記トランジスタＱ２とＱ３の接続点から
は、第１出力端子ＯＵＴ１１が引き出されている。
【００３６】同様に、第２回路１１２は、トランジスタ
Ｑ５〜Ｑ８が直列接続されることにより構成されてい
る。トランジスタＱ５及びＱ６はＰチャネルＭＯＳトラ
ンジスタで構成され、トランジスタＱ７及びＱ８はＮチ
ャネルＭＯＳトランジスタで構成されている。トランジ
スタＱ５のドレインは電源ＶDDに接続され、ソースはト
ランジスタＱ６のドレインに接続されている。このトラ
ンジスタＱ５のゲートには図示しない電圧源からバイア
ス２が供給されている。これにより、トランジスタＱ５
は定電流源として動作する。トランジスタＱ６のソース
はトランジスタＱ７のドレインに接続され、ゲートには
駆動信号発生回路１１０から信号¬Ｄが供給される。こ
のトランジスタＱ６は、信号¬Ｄに応答してオン又はオ
フするスイッチとして動作する。
Ｑ５〜Ｑ８が直列接続されることにより構成されてい
る。トランジスタＱ５及びＱ６はＰチャネルＭＯＳトラ
ンジスタで構成され、トランジスタＱ７及びＱ８はＮチ
ャネルＭＯＳトランジスタで構成されている。トランジ
スタＱ５のドレインは電源ＶDDに接続され、ソースはト
ランジスタＱ６のドレインに接続されている。このトラ
ンジスタＱ５のゲートには図示しない電圧源からバイア
ス２が供給されている。これにより、トランジスタＱ５
は定電流源として動作する。トランジスタＱ６のソース
はトランジスタＱ７のドレインに接続され、ゲートには
駆動信号発生回路１１０から信号¬Ｄが供給される。こ
のトランジスタＱ６は、信号¬Ｄに応答してオン又はオ
フするスイッチとして動作する。
【００３７】トランジスタＱ７のソースはトランジスタ
Ｑ８のドレインに接続され、ゲートには駆動信号発生回
路１１０から信号Ｕが供給される。このトランジスタＱ
７は、信号Ｕに応答してオン又はオフするスイッチとし
て動作する。トランジスタＱ８のソースは接地され、ゲ
ートには図示しない電圧源からバイアス１が供給されて
いる。これにより、トランジスタＱ８は定電流源として
動作する。上記トランジスタＱ６とＱ７の接続点から
は、第２出力端子ＯＵＴ１２が引き出されている。な
お、定電流源として動作するトランジスタＱ１、Ｑ４、
Ｑ５及びＱ８を流れる電流値は全て同じである。
Ｑ８のドレインに接続され、ゲートには駆動信号発生回
路１１０から信号Ｕが供給される。このトランジスタＱ
７は、信号Ｕに応答してオン又はオフするスイッチとし
て動作する。トランジスタＱ８のソースは接地され、ゲ
ートには図示しない電圧源からバイアス１が供給されて
いる。これにより、トランジスタＱ８は定電流源として
動作する。上記トランジスタＱ６とＱ７の接続点から
は、第２出力端子ＯＵＴ１２が引き出されている。な
お、定電流源として動作するトランジスタＱ１、Ｑ４、
Ｑ５及びＱ８を流れる電流値は全て同じである。
【００３８】第１チャージポンプ１１Ａの第１出力端子
ＯＵＴ１１は、第１ループフィルタ１２Ａを経由して第
１電圧電流変換回路１３Ａ及び第１同相電圧制御回路１
７Ａの夫々の一方の入力端子に接続されている。また、
第２出力端子ＯＵＴ１２は、第１ループフィルタ１２Ａ
を経由して第１電圧電流変換回路１３Ａ及び第１同相電
圧制御回路１７Ａの夫々の他方の入力端子に接続されて
いる。
ＯＵＴ１１は、第１ループフィルタ１２Ａを経由して第
１電圧電流変換回路１３Ａ及び第１同相電圧制御回路１
７Ａの夫々の一方の入力端子に接続されている。また、
第２出力端子ＯＵＴ１２は、第１ループフィルタ１２Ａ
を経由して第１電圧電流変換回路１３Ａ及び第１同相電
圧制御回路１７Ａの夫々の他方の入力端子に接続されて
いる。
【００３９】第１ループフィルタ１２Ａは、キャパシタ
ＣA及びキャパシタＣBから構成されている。キャパシタ
ＣAの一方の端子は第１チャージポンプ１１Ａの第１出
力端子ＯＵＴ１１に接続され、他方の端子は接地されて
いる。また、キャパシタＣBの一方の端子は第２出力端
子ＯＵＴ１２に接続され、他方の端子は接地されてい
る。この第１ループフィルタ１２Ａの出力（第１出力端
子ＯＵＴ１１の電位及び第２出力端子ＯＵＴ１２の電
位）は第１電圧電流変換回路１３Ａ及び第１同相電圧制
御回路１７Ａに供給される。なお、第１ループフィルタ
１２Ａは、第１チャージポンプ１１Ａの第１出力端子Ｏ
ＵＴ１１と第２出力端子ＯＵＴ１２との間にキャパシタ
を設ける構成にしてもよい。
ＣA及びキャパシタＣBから構成されている。キャパシタ
ＣAの一方の端子は第１チャージポンプ１１Ａの第１出
力端子ＯＵＴ１１に接続され、他方の端子は接地されて
いる。また、キャパシタＣBの一方の端子は第２出力端
子ＯＵＴ１２に接続され、他方の端子は接地されてい
る。この第１ループフィルタ１２Ａの出力（第１出力端
子ＯＵＴ１１の電位及び第２出力端子ＯＵＴ１２の電
位）は第１電圧電流変換回路１３Ａ及び第１同相電圧制
御回路１７Ａに供給される。なお、第１ループフィルタ
１２Ａは、第１チャージポンプ１１Ａの第１出力端子Ｏ
ＵＴ１１と第２出力端子ＯＵＴ１２との間にキャパシタ
を設ける構成にしてもよい。
【００４０】第１電圧電流変換回路１３Ａは、第１ルー
プフィルタ１２Ａからの電位の差を電流信号に変換し、
電流制御発振器１４に供給する周知の回路である。この
第１電圧電流変換回路１３Ａに入力される電位を所定の
範囲に維持するために第１同相電圧制御回路１７Ａが使
用される。この第１同相電圧制御回路１７Ａは、出力の
平均電圧を決定するために使用される周知の回路であ
る。この第１電圧電流変換回路１３Ａから出力される電
流信号は電流制御発振器１４に供給される。
プフィルタ１２Ａからの電位の差を電流信号に変換し、
電流制御発振器１４に供給する周知の回路である。この
第１電圧電流変換回路１３Ａに入力される電位を所定の
範囲に維持するために第１同相電圧制御回路１７Ａが使
用される。この第１同相電圧制御回路１７Ａは、出力の
平均電圧を決定するために使用される周知の回路であ
る。この第１電圧電流変換回路１３Ａから出力される電
流信号は電流制御発振器１４に供給される。
【００４１】位相制御部２１は、第２チャージポンプ１
１Ｂ、第２ループフィルタ１２Ｂ、第２電圧電流変換回
路１３Ｂ及び第２同相電圧制御回路１７Ｂから構成され
ている。第２チャージポンプ１１Ｂの構成は、上述した
第１チャージポンプ１１Ａの構成と同じである。
１Ｂ、第２ループフィルタ１２Ｂ、第２電圧電流変換回
路１３Ｂ及び第２同相電圧制御回路１７Ｂから構成され
ている。第２チャージポンプ１１Ｂの構成は、上述した
第１チャージポンプ１１Ａの構成と同じである。
【００４２】第２チャージポンプ１１Ｂの第１出力端子
ＯＵＴ２１は、第２ループフィルタ１２Ｂを経由して第
２電圧電流変換回路１３Ｂ及び第２同相電圧制御回路１
７Ｂの夫々の一方の入力端子に接続されている。また、
第２出力端子ＯＵＴ２２は、第２ループフィルタ１２Ｂ
を経由して第２電圧電流変換回路１３Ｂ及び第２同相電
圧制御回路１７Ｂの夫々の他方の入力端子に接続されて
いる。
ＯＵＴ２１は、第２ループフィルタ１２Ｂを経由して第
２電圧電流変換回路１３Ｂ及び第２同相電圧制御回路１
７Ｂの夫々の一方の入力端子に接続されている。また、
第２出力端子ＯＵＴ２２は、第２ループフィルタ１２Ｂ
を経由して第２電圧電流変換回路１３Ｂ及び第２同相電
圧制御回路１７Ｂの夫々の他方の入力端子に接続されて
いる。
【００４３】第２ループフィルタ１２Ｂは、キャパシタ
Ｃ1、キャパシタＣ2及び抵抗素子Ｒ 1から構成されてい
る。キャパシタＣ1の一方の端子は第２チャージポンプ
１１Ｂの第１出力端子ＯＵＴ２１に接続され、他方の端
子は接地されている。また、キャパシタＣ2の一方の端
子は第２出力端子ＯＵＴ２２に接続され、他方の端子は
接地されている。また、抵抗素子Ｒ1は、第１出力端子
ＯＵＴ２１と第２出力端子ＯＵＴ２２との間に接続され
ている。抵抗素子Ｒ1の抵抗値は例えば１ＫΩ程度とす
ることができる。この程度の抵抗素子であれば、チップ
面積のうち１０μｍ角程度の領域を占めるだけなので、
集積度の低下は問題にならない。
Ｃ1、キャパシタＣ2及び抵抗素子Ｒ 1から構成されてい
る。キャパシタＣ1の一方の端子は第２チャージポンプ
１１Ｂの第１出力端子ＯＵＴ２１に接続され、他方の端
子は接地されている。また、キャパシタＣ2の一方の端
子は第２出力端子ＯＵＴ２２に接続され、他方の端子は
接地されている。また、抵抗素子Ｒ1は、第１出力端子
ＯＵＴ２１と第２出力端子ＯＵＴ２２との間に接続され
ている。抵抗素子Ｒ1の抵抗値は例えば１ＫΩ程度とす
ることができる。この程度の抵抗素子であれば、チップ
面積のうち１０μｍ角程度の領域を占めるだけなので、
集積度の低下は問題にならない。
【００４４】この第２ループフィルタ１２Ｂの出力（第
１出力端子ＯＵＴ２１の電位及び第２出力端子ＯＵＴ２
２の電位）は第２電圧電流変換回路１３Ｂ及び第２同相
電圧制御回路１７Ｂに供給される。
１出力端子ＯＵＴ２１の電位及び第２出力端子ＯＵＴ２
２の電位）は第２電圧電流変換回路１３Ｂ及び第２同相
電圧制御回路１７Ｂに供給される。
【００４５】なお、上記第２ループフィルタ１２Ｂの代
わりに、図３に示すような構成のループフィルタ１２Ｃ
を用いることができる。このループフィルタ１２Ｃは、
第２チャージポンプ１１Ｂの第１出力端子ＯＵＴ２１と
第２出力端子ＯＵＴ２２との間に接続されたキャパシタ
Ｃ3及び抵抗素子Ｒ1で構成されている。このループフィ
ルタ１２Ｃによっても、上記第２ループフィルタ１２Ｂ
と同様の作用・効果を奏する。ところで、図１の第２ル
ープフィルタ１２ＢにおけるキャパシタＣ1及びＣ2は、
パルス性雑音による急激な電圧変動を防止するためのも
のであり、パルス性雑音が十分小さい場合は、これらキ
ャパシタＣ1及びＣ2を省略できる。
わりに、図３に示すような構成のループフィルタ１２Ｃ
を用いることができる。このループフィルタ１２Ｃは、
第２チャージポンプ１１Ｂの第１出力端子ＯＵＴ２１と
第２出力端子ＯＵＴ２２との間に接続されたキャパシタ
Ｃ3及び抵抗素子Ｒ1で構成されている。このループフィ
ルタ１２Ｃによっても、上記第２ループフィルタ１２Ｂ
と同様の作用・効果を奏する。ところで、図１の第２ル
ープフィルタ１２ＢにおけるキャパシタＣ1及びＣ2は、
パルス性雑音による急激な電圧変動を防止するためのも
のであり、パルス性雑音が十分小さい場合は、これらキ
ャパシタＣ1及びＣ2を省略できる。
【００４６】第２電圧電流変換回路１３Ｂの構成は、上
述した第１電圧電流変換回路１３Ａの構成と同じであ
り、第２同相電圧制御回路１７Ｂの構成は、上述した第
１同相電圧制御回路１７Ａの構成と同じである。第２電
圧電流変換回路１３Ｂの出力線は第１電圧電流変換回路
１３Ａの出力線に結線されている。これにより、第２電
圧電流変換回路１３Ｂから出力される電流と第１電圧電
流変換回路１３Ａから出力される電流とが加算されるこ
とにより合成電流として電流制御発振器１４に供給され
る。
述した第１電圧電流変換回路１３Ａの構成と同じであ
り、第２同相電圧制御回路１７Ｂの構成は、上述した第
１同相電圧制御回路１７Ａの構成と同じである。第２電
圧電流変換回路１３Ｂの出力線は第１電圧電流変換回路
１３Ａの出力線に結線されている。これにより、第２電
圧電流変換回路１３Ｂから出力される電流と第１電圧電
流変換回路１３Ａから出力される電流とが加算されるこ
とにより合成電流として電流制御発振器１４に供給され
る。
【００４７】なお、この位相制御部２１における第２同
相電圧制御回路１７Ｂは、上述した抵抗素子Ｒ1の例え
ば中点に所定の電圧源を供給するように構成することで
代用できる。この場合、電圧源は、電源電圧ＶDDを抵抗
分割してＶDD／２の電圧を生成することにより構成でき
る。この構成によれば、第２同相電圧制御回路１７Ｂが
不要になり回路が簡単になるという利点がある。
相電圧制御回路１７Ｂは、上述した抵抗素子Ｒ1の例え
ば中点に所定の電圧源を供給するように構成することで
代用できる。この場合、電圧源は、電源電圧ＶDDを抵抗
分割してＶDD／２の電圧を生成することにより構成でき
る。この構成によれば、第２同相電圧制御回路１７Ｂが
不要になり回路が簡単になるという利点がある。
【００４８】電流制御発振器１４は、上記合成電流の電
流値に応じた周波数で発振する信号を生成する。この電
流制御発振器１４は、ロック状態では入力信号ｆREFの
周波数のＮ倍の周波数で発振する。この電流制御発振器
５４で生成された信号は、ＰＬＬ回路の出力信号ｆOUT
として外部に出力されると共に、ＣＴＳバッファ１５に
供給される。
流値に応じた周波数で発振する信号を生成する。この電
流制御発振器１４は、ロック状態では入力信号ｆREFの
周波数のＮ倍の周波数で発振する。この電流制御発振器
５４で生成された信号は、ＰＬＬ回路の出力信号ｆOUT
として外部に出力されると共に、ＣＴＳバッファ１５に
供給される。
【００４９】ＣＴＳバッファ（Clock Tree Synthesis）
１５は、電流制御発振器１４からの出力信号ｆOUTを入
力する複数のバッファ回路から構成されている。各バッ
ファ回路の出力は、このＰＬＬ回路が搭載される電気回
路の各部にクロック信号として供給される。これによ
り、複数のクロック信号の間のスキューが補正されるよ
うになっている。
１５は、電流制御発振器１４からの出力信号ｆOUTを入
力する複数のバッファ回路から構成されている。各バッ
ファ回路の出力は、このＰＬＬ回路が搭載される電気回
路の各部にクロック信号として供給される。これによ
り、複数のクロック信号の間のスキューが補正されるよ
うになっている。
【００５０】ＣＴＳバッファ１５の中の１つのバッファ
回路からのクロック信号は、フィードバック分周器１６
に供給される。フィードバック分周器１６は、出力信号
ｆOU Tを１／Ｎに分周し、位相周波数比較器１０に供給
する。
回路からのクロック信号は、フィードバック分周器１６
に供給される。フィードバック分周器１６は、出力信号
ｆOU Tを１／Ｎに分周し、位相周波数比較器１０に供給
する。
【００５１】次に、上記のように構成される本発明の実
施の形態に係るＰＬＬ回路の動作を説明する。先ず、フ
ィードバック分周器１６から位相周波数比較器１０に帰
還される帰還信号ｆFBの位相が入力信号ｆREFの位相よ
り遅れている場合を考える。この場合、位相周波数比較
器１０は位相遅れに相当するパルス幅を有する増分信号
ＵＰを生成し、積分部２０の第１チャージポンプ１１Ａ
及び位相制御部２１の第２チャージポンプ１１Ｂに供給
する。
施の形態に係るＰＬＬ回路の動作を説明する。先ず、フ
ィードバック分周器１６から位相周波数比較器１０に帰
還される帰還信号ｆFBの位相が入力信号ｆREFの位相よ
り遅れている場合を考える。この場合、位相周波数比較
器１０は位相遅れに相当するパルス幅を有する増分信号
ＵＰを生成し、積分部２０の第１チャージポンプ１１Ａ
及び位相制御部２１の第２チャージポンプ１１Ｂに供給
する。
【００５２】先ず、積分部２０の動作は次のようにな
る。即ち、第１チャージポンプ１１Ａの駆動信号発生回
路１１０は、増分信号ＵＰに応答して信号¬Ｕ及び信号
Ｕを生成する。この生成された信号¬Ｕがトランジスタ
Ｑ２に供給されることにより該トランジスタＱ２がオン
にされる。これにより、第１出力端子ＯＵＴ１１から電
流が流出してキャパシタＣAに電荷が注入される。その
結果、第１出力端子ＯＵＴ１１には信号¬Ｕのパルス幅
に応じた電位が現れる。
る。即ち、第１チャージポンプ１１Ａの駆動信号発生回
路１１０は、増分信号ＵＰに応答して信号¬Ｕ及び信号
Ｕを生成する。この生成された信号¬Ｕがトランジスタ
Ｑ２に供給されることにより該トランジスタＱ２がオン
にされる。これにより、第１出力端子ＯＵＴ１１から電
流が流出してキャパシタＣAに電荷が注入される。その
結果、第１出力端子ＯＵＴ１１には信号¬Ｕのパルス幅
に応じた電位が現れる。
【００５３】同時に、駆動信号発生回路１１０で生成さ
れた信号ＵがトランジスタＱ７に供給されることにより
該トランジスタＱ７がオンにされる。これにより、第２
出力端子ＯＵＴ１２から電流が引き込まれてキャパシタ
ＣBに蓄積されている電荷が放電される。その結果、第
２出力端子ＯＵＴ２２には信号Ｕのパルス幅に応じた電
位が現れる。これら第１出力端子ＯＵＴ１１の電位及び
第２出力端子ＯＵＴ１２の電位は第１電圧電流変換回路
１３Ａ及び第１同相電圧制御回路１７Ａに供給される。
れた信号ＵがトランジスタＱ７に供給されることにより
該トランジスタＱ７がオンにされる。これにより、第２
出力端子ＯＵＴ１２から電流が引き込まれてキャパシタ
ＣBに蓄積されている電荷が放電される。その結果、第
２出力端子ＯＵＴ２２には信号Ｕのパルス幅に応じた電
位が現れる。これら第１出力端子ＯＵＴ１１の電位及び
第２出力端子ＯＵＴ１２の電位は第１電圧電流変換回路
１３Ａ及び第１同相電圧制御回路１７Ａに供給される。
【００５４】第１電圧電流変換回路１３Ａは、第１ルー
プフィルタ１２Ａからの電位の差を電流信号に変換し、
電流制御発振器１４に供給する。この場合、上記電位の
差が正（第１出力端子ＯＵＴ１１の電位が第２出力端子
ＯＵＴ１２の電位より高い場合を言う。以下、同じ）で
あり、第１電圧電流変換回路１３Ａから出力される電流
が増加する。これにより、電流制御発振器１４から出力
される出力信号ｆOUTの発振周波数が上昇する。
プフィルタ１２Ａからの電位の差を電流信号に変換し、
電流制御発振器１４に供給する。この場合、上記電位の
差が正（第１出力端子ＯＵＴ１１の電位が第２出力端子
ＯＵＴ１２の電位より高い場合を言う。以下、同じ）で
あり、第１電圧電流変換回路１３Ａから出力される電流
が増加する。これにより、電流制御発振器１４から出力
される出力信号ｆOUTの発振周波数が上昇する。
【００５５】次に、位相制御部２１の動作は次のように
なる。即ち、第２チャージポンプ１１Ｂは、位相周波数
比較器１０から増分信号ＵＰが供給されると、上述した
第１チャージポンプ１１Ａと同様に動作し、第１出力端
子ＯＵＴ２１から電流を流出すると共に第２出力端子Ｏ
ＵＴ２２から電流を引き込む。これにより、キャパシタ
Ｃ1に電荷が注入され、第１出力端子ＯＵＴ２１には信
号¬Ｕのパルス幅に応じた電位が現れる。
なる。即ち、第２チャージポンプ１１Ｂは、位相周波数
比較器１０から増分信号ＵＰが供給されると、上述した
第１チャージポンプ１１Ａと同様に動作し、第１出力端
子ＯＵＴ２１から電流を流出すると共に第２出力端子Ｏ
ＵＴ２２から電流を引き込む。これにより、キャパシタ
Ｃ1に電荷が注入され、第１出力端子ＯＵＴ２１には信
号¬Ｕのパルス幅に応じた電位が現れる。
【００５６】同時に、キャパシタＣ2に蓄積されている
電荷が放電され、第２出力端子ＯＵＴ２２には信号Ｕの
パルス幅に応じた電位が現れる。ところが、第１出力端
子ＯＵＴ２１及び第２出力端子ＯＵＴ２２に現れた電位
は、これら第１出力端子ＯＵＴ２１及び第２出力端子Ｏ
ＵＴ２２が抵抗素子Ｒ1で接続されていることにより、
キャパシタＣ1、Ｃ2及び抵抗素子Ｒ1の時定数で定まる
時間が経過した後は等しくなる。これら第１出力端子Ｏ
ＵＴ２１の電位及び第２出力端子ＯＵＴ２２の電位は第
２電圧電流変換回路１３Ｂ及び第２同相電圧制御回路１
７Ｂに供給される。
電荷が放電され、第２出力端子ＯＵＴ２２には信号Ｕの
パルス幅に応じた電位が現れる。ところが、第１出力端
子ＯＵＴ２１及び第２出力端子ＯＵＴ２２に現れた電位
は、これら第１出力端子ＯＵＴ２１及び第２出力端子Ｏ
ＵＴ２２が抵抗素子Ｒ1で接続されていることにより、
キャパシタＣ1、Ｃ2及び抵抗素子Ｒ1の時定数で定まる
時間が経過した後は等しくなる。これら第１出力端子Ｏ
ＵＴ２１の電位及び第２出力端子ＯＵＴ２２の電位は第
２電圧電流変換回路１３Ｂ及び第２同相電圧制御回路１
７Ｂに供給される。
【００５７】第２電圧電流変換回路１３Ｂは、第２ルー
プフィルタ１２Ｂからの電位の差を電流信号に変換し、
電流制御発振器１４に供給する。この場合、上記電位の
差が正であるので、第２電圧電流変換回路１３Ｂから出
力される電流が短時間だけ増加する。これにより、電流
制御発振器１４から出力される出力信号ｆOUTの発振周
波数が短時間だけ上昇して出力信号ｆOUTの位相が進
み、入力信号ｆREFの位相に近づく。この電流制御発振
器１４からの出力信号ｆOUTは、ＣＴＳバッファ１５を
経由してフィードバック分周器１６に供給される。そし
て、フィードバック分周器１６で分周された後に帰還信
号ｆREFとして位相周波数比較器１０にフィードバック
される。
プフィルタ１２Ｂからの電位の差を電流信号に変換し、
電流制御発振器１４に供給する。この場合、上記電位の
差が正であるので、第２電圧電流変換回路１３Ｂから出
力される電流が短時間だけ増加する。これにより、電流
制御発振器１４から出力される出力信号ｆOUTの発振周
波数が短時間だけ上昇して出力信号ｆOUTの位相が進
み、入力信号ｆREFの位相に近づく。この電流制御発振
器１４からの出力信号ｆOUTは、ＣＴＳバッファ１５を
経由してフィードバック分周器１６に供給される。そし
て、フィードバック分周器１６で分周された後に帰還信
号ｆREFとして位相周波数比較器１０にフィードバック
される。
【００５８】次に、フィードバック分周器１６から位相
周波数比較器１０に帰還される帰還信号ｆFBの位相が入
力信号ｆREFの位相より進んでいる場合を考える。この
場合、位相周波数比較器１０は位相進みに相当するパル
ス幅を有する減分信号ＤＯＷＮを生成し、積分部２０の
第１チャージポンプ１１Ａ及び位相制御部２１の第２チ
ャージポンプ１１Ｂに供給する。
周波数比較器１０に帰還される帰還信号ｆFBの位相が入
力信号ｆREFの位相より進んでいる場合を考える。この
場合、位相周波数比較器１０は位相進みに相当するパル
ス幅を有する減分信号ＤＯＷＮを生成し、積分部２０の
第１チャージポンプ１１Ａ及び位相制御部２１の第２チ
ャージポンプ１１Ｂに供給する。
【００５９】先ず、積分部２０の動作は次のようにな
る。即ち、第１チャージポンプ１１Ａの駆動信号発生回
路１１０は、減分信号ＤＯＷＮに応答して信号Ｄ及び信
号¬Ｄを生成する。この生成された信号Ｄがトランジス
タＱ３に供給されることにより該トランジスタＱ３がオ
ンにされる。これにより、第１出力端子ＯＵＴ１１から
電流が引き込まれてキャパシタＣAに蓄積されている電
荷が放電される。その結果、第１出力端子ＯＵＴ１１に
は信号Ｄのパルス幅に応じた電位が現れる。
る。即ち、第１チャージポンプ１１Ａの駆動信号発生回
路１１０は、減分信号ＤＯＷＮに応答して信号Ｄ及び信
号¬Ｄを生成する。この生成された信号Ｄがトランジス
タＱ３に供給されることにより該トランジスタＱ３がオ
ンにされる。これにより、第１出力端子ＯＵＴ１１から
電流が引き込まれてキャパシタＣAに蓄積されている電
荷が放電される。その結果、第１出力端子ＯＵＴ１１に
は信号Ｄのパルス幅に応じた電位が現れる。
【００６０】同時に、駆動信号発生回路１１０で生成さ
れた信号¬ＤがトランジスタＱ６に供給されることによ
り該トランジスタＱ６がオンにされる。これにより、第
２出力端子ＯＵＴ１２から電流が流出してキャパシタＣ
Bに電荷が注入される。その結果、第２出力端子ＯＵＴ
１２には信号Ｄのパルス幅に応じた電位が現れる。これ
ら第１出力端子ＯＵＴ１１の電位及び第２出力端子ＯＵ
Ｔ１２の電位は第１電圧電流変換回路１３Ａ及び第１同
相電圧制御回路１７Ａに供給される。
れた信号¬ＤがトランジスタＱ６に供給されることによ
り該トランジスタＱ６がオンにされる。これにより、第
２出力端子ＯＵＴ１２から電流が流出してキャパシタＣ
Bに電荷が注入される。その結果、第２出力端子ＯＵＴ
１２には信号Ｄのパルス幅に応じた電位が現れる。これ
ら第１出力端子ＯＵＴ１１の電位及び第２出力端子ＯＵ
Ｔ１２の電位は第１電圧電流変換回路１３Ａ及び第１同
相電圧制御回路１７Ａに供給される。
【００６１】第１電圧電流変換回路１３Ａは、第１ルー
プフィルタ１２Ａからの電位の差を電流信号に変換し、
電流制御発振器１４に供給する。この場合、上記電位の
差が負（第１出力端子ＯＵＴ１１の電位が第２出力端子
ＯＵＴ１２の電位より低い場合を言う。以下、同じ）で
あり、第１電圧電流変換回路１３Ａから出力される電流
が減少する。これにより、電流制御発振器５４から出力
される出力信号ｆOUTの発振周波数が下降する。
プフィルタ１２Ａからの電位の差を電流信号に変換し、
電流制御発振器１４に供給する。この場合、上記電位の
差が負（第１出力端子ＯＵＴ１１の電位が第２出力端子
ＯＵＴ１２の電位より低い場合を言う。以下、同じ）で
あり、第１電圧電流変換回路１３Ａから出力される電流
が減少する。これにより、電流制御発振器５４から出力
される出力信号ｆOUTの発振周波数が下降する。
【００６２】次に、位相制御部２１の動作は次のように
なる。即ち、第２チャージポンプ１１Ｂは、位相周波数
比較器１０から減分信号ＤＯＷＮが供給されると、上述
した第１チャージポンプ１１Ａと同様に動作し、第１出
力端子ＯＵＴ２１から電流を引き込むと共に第２出力端
子ＯＵＴ２２から電流を流出する。これにより、キャパ
シタＣ1に蓄積されている電荷が放電され、第１出力端
子ＯＵＴ２１には信号Ｄのパルス幅に応じた電位が現れ
る。
なる。即ち、第２チャージポンプ１１Ｂは、位相周波数
比較器１０から減分信号ＤＯＷＮが供給されると、上述
した第１チャージポンプ１１Ａと同様に動作し、第１出
力端子ＯＵＴ２１から電流を引き込むと共に第２出力端
子ＯＵＴ２２から電流を流出する。これにより、キャパ
シタＣ1に蓄積されている電荷が放電され、第１出力端
子ＯＵＴ２１には信号Ｄのパルス幅に応じた電位が現れ
る。
【００６３】同時に、キャパシタＣ2に電荷が注入さ
れ、第２出力端子ＯＵＴ２２には信号¬Ｄのパルス幅に
応じた電位が現れる。ところが、第１出力端子ＯＵＴ２
１及び第２出力端子ＯＵＴ２２に現れた電位は、これら
第１出力端子ＯＵＴ２１及び第２出力端子ＯＵＴ２２が
抵抗素子Ｒ1で接続されていることにより、キャパシタ
Ｃ1、Ｃ2及び抵抗素子Ｒ1の時定数で定まる時間が経過
した後は等しくなる。これら第１出力端子ＯＵＴ２１の
電位及び第２出力端子ＯＵＴ２２の電位は第２電圧電流
変換回路１３Ｂ及び第２同相電圧制御回路１７Ｂに供給
される。
れ、第２出力端子ＯＵＴ２２には信号¬Ｄのパルス幅に
応じた電位が現れる。ところが、第１出力端子ＯＵＴ２
１及び第２出力端子ＯＵＴ２２に現れた電位は、これら
第１出力端子ＯＵＴ２１及び第２出力端子ＯＵＴ２２が
抵抗素子Ｒ1で接続されていることにより、キャパシタ
Ｃ1、Ｃ2及び抵抗素子Ｒ1の時定数で定まる時間が経過
した後は等しくなる。これら第１出力端子ＯＵＴ２１の
電位及び第２出力端子ＯＵＴ２２の電位は第２電圧電流
変換回路１３Ｂ及び第２同相電圧制御回路１７Ｂに供給
される。
【００６４】第２電圧電流変換回路１３Ｂは、第２ルー
プフィルタ１２Ｂからの電位の差を電流信号に変換し、
電流制御発振器１４に供給する。この場合、上記電位の
差が負であるので、第２電圧電流変換回路１３Ｂから出
力される電流が短時間だけ減少する。これにより、電流
制御発振器１４から出力される出力信号ｆOUTの発振周
波数が短時間だけ下降して出力信号ｆOUTの位相が遅
れ、入力信号ｆREFの位相に近づく。電流制御発振器１
４からの出力信号ｆOUTは、上記と同様に、ＣＴＳバッ
ファ１５を経由してフィードバック分周器１６に供給さ
れ。そして、フィードバック分周器１６で分周された後
に帰還信号ｆREFとして位相周波数比較器１０にフィー
ドバックされる。
プフィルタ１２Ｂからの電位の差を電流信号に変換し、
電流制御発振器１４に供給する。この場合、上記電位の
差が負であるので、第２電圧電流変換回路１３Ｂから出
力される電流が短時間だけ減少する。これにより、電流
制御発振器１４から出力される出力信号ｆOUTの発振周
波数が短時間だけ下降して出力信号ｆOUTの位相が遅
れ、入力信号ｆREFの位相に近づく。電流制御発振器１
４からの出力信号ｆOUTは、上記と同様に、ＣＴＳバッ
ファ１５を経由してフィードバック分周器１６に供給さ
れ。そして、フィードバック分周器１６で分周された後
に帰還信号ｆREFとして位相周波数比較器１０にフィー
ドバックされる。
【００６５】以上説明したように、本発明の実施の形態
に係るＰＬＬ回路によれば、位相制御部２１で常に小さ
い電流パルスが出力されて位相が調整されるので、位相
オフセットを有しない出力信号ｆOUTを得ることができ
る。また、このＰＬＬ回路のチャージポンプでは、例え
ば図３に示すように、カスコード接続という回路技術を
使用していないので、低電圧で動作させることが可能で
ある。
に係るＰＬＬ回路によれば、位相制御部２１で常に小さ
い電流パルスが出力されて位相が調整されるので、位相
オフセットを有しない出力信号ｆOUTを得ることができ
る。また、このＰＬＬ回路のチャージポンプでは、例え
ば図３に示すように、カスコード接続という回路技術を
使用していないので、低電圧で動作させることが可能で
ある。
【００６６】なお、上述した実施の形態では、積分部２
０として差動出力のチャージポンプを使用しているが、
図４に示すような、シングル出力のチャージポンプを使
用することもできる。この場合も、上述した差動出力の
チャージポンプを使用した場合と同様の作用及び効果を
奏する。
０として差動出力のチャージポンプを使用しているが、
図４に示すような、シングル出力のチャージポンプを使
用することもできる。この場合も、上述した差動出力の
チャージポンプを使用した場合と同様の作用及び効果を
奏する。
【００６７】また、上述した実施の形態では、位相と周
波数を比較する位相周波数比較器を有するＰＬＬ回路に
ついて説明したが、単に位相のみを比較する位相比較器
を有するＰＬＬ回路であっても上述した位相制御部をそ
のまま適用できる。この場合も、上述した実施の形態と
同様の作用及び効果を奏する。
波数を比較する位相周波数比較器を有するＰＬＬ回路に
ついて説明したが、単に位相のみを比較する位相比較器
を有するＰＬＬ回路であっても上述した位相制御部をそ
のまま適用できる。この場合も、上述した実施の形態と
同様の作用及び効果を奏する。
【００６８】
【発明の効果】以上詳述したように、本発明によれば、
位相オフセットの発生を防止でき、しかも動作電圧を低
く抑えることのできるＰＬＬ回路を提供できる。
位相オフセットの発生を防止でき、しかも動作電圧を低
く抑えることのできるＰＬＬ回路を提供できる。
【図１】本発明の実施の形態に係るＰＬＬ回路の構成を
示すブロック図である。
示すブロック図である。
【図２】図１における第１及び第２チャージポンプの構
成を示す回路図である。
成を示す回路図である。
【図３】図１における第２ループフィルタの変形例を示
す回路図である。
す回路図である。
【図４】従来のＰＬＬ回路の構成例を示すブロック図で
ある。
ある。
【図５】従来の他のＰＬＬ回路の構成例を示すブロック
図である。
図である。
【図６】従来の更に他のＰＬＬ回路の構成例を示すブロ
ック図である。
ック図である。
【図７】従来のＰＬＬ回路におけるチャージポンプ及び
ループフィルタの詳細な構成を示す回路図である。
ループフィルタの詳細な構成を示す回路図である。
１０ 位相周波数比較器 １１Ａ 第１チャージポンプ １１Ｂ 第２チャージポンプ １２Ａ 第１ループフィルタ １２Ｂ 第２ループフィルタ １３Ａ 第１電圧電流変換回路 １３Ｂ 第２電圧電流変換回路 １４ 電流制御発振器 １５ バッファ １６ フィードバック分周器 １７Ａ 第１同相電圧制御回路 １７Ｂ 第２同相電圧制御回路 ２０ 積分部 ２１ 位相制御部 １１０ 駆動信号発生回路 １１１ 第１回路 １１２ 第２回路 ＣA、ＣB、Ｃ1〜Ｃ4、Ｃ3’、Ｃ4’ キャパシタ Ｒ1、Ｒ2、Ｒ2’ 抵抗素子 ＩＮＶ１〜ＩＮＶ４ インバータ ＤＬＹ１、ＤＬＹ２ 遅延回路 Ｑ１〜Ｑ１２ トランジスタ
Claims (5)
- 【請求項１】 外部からの入力信号と帰還信号との位相
及び周波数を比較する位相周波数比較器と、 第１差動チャージポンプを含み、該第１差動チャージポ
ンプを用いて、前記位相周波数比較器からの比較結果に
応じた第１電流を出力する積分部と、 第２差動チャージポンプを含み、前記位相周波数比較器
からの前記比較結果に変化があったとき、該第２差動チ
ャージポンプを用いて、前記比較結果の変化に対応する
時間、前記比較結果の変化に応じた第２電流を出力し、
該第２差動チャージポンプの差動出力は前記変化に対応
する時間以外の時間は同電位にある位相制御部と、 前記第１電流と前記第２電流の和に応じた周波数で発振
する出力信号を生成する電流制御発振器と、 前記電流制御発振器からの前記出力信号を分周して前記
位相周波数比較器に前記帰還信号としてフィードバック
するフィードバック分周器とを具備し、 前記位相制御部は、 第１出力端子及び第２出力端子を有し、前記位相周波数
比較器からの前記比較結果に応じた電流を前記第１出力
端子と前記第２出力端子それぞれに出力する前記第２差
動チャージポンプと、 前記第２差動チャージポンプの前記第１出力端子に接続
された第１容量素子、前記第２出力端子に接続された第
２容量素子及び前記第１出力端子及び第２出力端子の間
に接続された抵抗素子を有するループフィルタと、 前記ループフィルタの前記抵抗素子で発生された電圧を
前記第２電流に変換する電圧電流変換回路と、 前記第２差動チャージポンプの前記出力を前記電圧電流
変換回路の入力許容範囲に収めるための同相電圧制御回
路と、を具備する ＰＬＬ回路。 - 【請求項２】 外部からの入力信号と帰還信号との位相
及び周波数を比較する位相周波数比較器と、 第１差動チャージポンプを含み、該第１差動チャージポ
ンプを用いて、前記位 相周波数比較器からの比較結果に
応じた第１電流を出力する積分部と、 第２差動チャージポンプを含み、前記位相周波数比較器
からの前記比較結果に変化があったとき、該第２差動チ
ャージポンプを用いて、前記比較結果の変化に対応する
時間、前記比較結果の変化に応じた第２電流を出力し、
該第２差動チャージポンプの差動出力は前記変化に対応
する時間以外の時間は同電位にある位相制御部と、 前記第１電流と前記第２電流の和に応じた周波数で発振
する出力信号を生成する電流制御発振器と、 前記電流制御発振器からの前記出力信号を分周して前記
位相周波数比較器に前記帰還信号としてフィードバック
するフィードバック分周器と、を具備し、 前記位相制御
部は、 第１出力端子及び第２出力端子を備え、前記位相周波数
比較器からの前記比較結果に応じた電流を前記第１出力
端子と前記第２出力端子それぞれに出力する前記第２差
動チャージポンプと、 前記第２差動チャージポンプの前記第１出力端子と前記
第２出力端子との間に接続された容量素子及び前記第１
出力端子と第２出力端子との間に接続された抵抗素子を
有するループフィルタと、 前記ループフィルタの前記抵抗素子で発生された電圧を
前記第２電流に変換する電圧電流変換回路と、 前記第２差動チャージポンプの前記出力を前記電圧電流
変換回路の入力許容範囲に収めるための同相電圧制御回
路とを具備するＰＬＬ回路。 - 【請求項３】前記同相電圧制御回路は、前記抵抗素子を
２等分する抵抗分割点に所定の電圧を供給する請求項１
又は請求項２の何れか１項に記載のＰＬＬ回路。 - 【請求項４】 前記第１と第２の差動チャージポンプの
各々は、定電流源、ＰチャネルＭＯＳトランジスタ、Ｎ
チャネルＭＯＳトランジスタ及び定電流源が直列に接続
され且つ前記ＰチャネルＭＯＳトランジスタ及びＮチャ
ネルＭＯＳトランジスタの接続点から前記第１出力端子
が引き出された第１回路と、定電流源、ＰチャネルＭＯ
Ｓトランジスタ、ＮチャネルＭＯＳトランジスタ及び定
電流源が直列に接続され且つ前記ＰチャネルＭＯＳトラ
ンジスタ及びＮチャネルＭＯＳトランジスタの接続点か
ら前記第２出力端子が引き出された第２回路を具備する
請求項１乃至請求項３の何れか１項に記載のＰＬＬ回
路。 - 【請求項５】 前記積分部は、 第１出力端子及び第２出力端子を備え、前記位相周波数
比較器からの前記比較結果に応じた電流を前記第１出力
端子と前記第２出力端子それぞれに出力する前記第１差
動チャージポンプと、 前記第１差動チャージポンプの前記第１出力端子に接続
された第１容量素子、及び前記第２出力端子に接続され
た第２容量素子を有するループフィルタと、 前記ループフィルタで発生された電圧を電流に変換する
電圧電流変換回路と、 前記第１差動チャージポンプの出力を前記電圧電流変換
回路の入力許容範囲に収めるための同相電圧制御回路と
を備えた請求項１乃至請求項４の何れか１項に記載のＰ
ＬＬ回路。
Priority Applications (6)
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|---|---|---|---|
| JP29637699A JP3356136B2 (ja) | 1999-10-19 | 1999-10-19 | Ｐｌｌ回路 |
| KR1020000059449A KR100348198B1 (ko) | 1999-10-19 | 2000-10-10 | 동작 전압의 증가 없이 위상 오프셋을 감소시킬 수 있는위상 동기 루프 회로 |
| EP00122468A EP1094609B1 (en) | 1999-10-19 | 2000-10-13 | PLL circuit which can reduce phase offset without increase in operation voltage |
| DE60024393T DE60024393T2 (de) | 1999-10-19 | 2000-10-13 | PLL-Schaltung mit reduziertem Phasenoffset ohne Erhöhung der Betriebsspannung |
| CNB001301438A CN1179483C (zh) | 1999-10-19 | 2000-10-17 | 减小相位偏移而不增加工作电压的锁相环电路 |
| US09/688,967 US6320435B1 (en) | 1999-10-19 | 2000-10-17 | PLL circuit which can reduce phase offset without increase in operation voltage |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
| JP2001119296A JP2001119296A (ja) | 2001-04-27 |
| JP3356136B2 true JP3356136B2 (ja) | 2002-12-09 |
Family
ID=17832759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29637699A Expired - Fee Related JP3356136B2 (ja) | 1999-10-19 | 1999-10-19 | Ｐｌｌ回路 |
Country Status (6)
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|---|---|
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| EP (1) | EP1094609B1 (ja) |
| JP (1) | JP3356136B2 (ja) |
| KR (1) | KR100348198B1 (ja) |
| CN (1) | CN1179483C (ja) |
| DE (1) | DE60024393T2 (ja) |
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| US6556067B2 (en) * | 2000-06-13 | 2003-04-29 | Linfinity Microelectronics | Charge pump regulator with load current control |
| US6636104B2 (en) * | 2000-06-13 | 2003-10-21 | Microsemi Corporation | Multiple output charge pump |
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| EP1204276A3 (en) * | 2000-10-10 | 2007-01-03 | Matsushita Electric Industrial Co., Ltd. | Apparatus for processing a digital Audio Video signal |
| US6538517B2 (en) * | 2000-12-19 | 2003-03-25 | Intel Corporation | Frequency phase detector for differentiating frequencies having small phase differences |
| WO2002061946A1 (en) * | 2001-01-26 | 2002-08-08 | True Circuits, Inc. | Phase-locked with composite feedback signal formed from phased-shifted variants of output signal |
| EP1229657A1 (en) * | 2001-02-02 | 2002-08-07 | Alcatel | Charge pump |
| US6466078B1 (en) * | 2001-05-04 | 2002-10-15 | Cypress Semiconductor Corp. | Reduced static phase error CMOS PLL charge pump |
| US7386085B2 (en) * | 2002-05-30 | 2008-06-10 | Broadcom Corporation | Method and apparatus for high speed signal recovery |
| US7136444B2 (en) * | 2002-07-25 | 2006-11-14 | Intel Corporation | Techniques to regenerate a signal |
| US6727736B1 (en) | 2002-08-23 | 2004-04-27 | Marvell International, Ltd. | Voltage control oscillator noise reduction technique and method thereof |
| US6894546B2 (en) * | 2002-10-30 | 2005-05-17 | Koninklijke Philips Electronics N.V. | Noise reduction for phase locked loop |
| KR100499276B1 (ko) * | 2002-11-06 | 2005-07-01 | 학교법인 포항공과대학교 | 빠른 락시간을 가지는 디글리치 회로를 사용한 적응대역폭 위상 고정 루프 |
| US6710666B1 (en) * | 2002-11-07 | 2004-03-23 | Mediatek Inc. | Charge pump structure for reducing capacitance in loop filter of a phase locked loop |
| US7164721B2 (en) * | 2002-12-20 | 2007-01-16 | Intel Corporation | Simultaneous bidirectional signal subtraction |
| EP1619819A4 (en) * | 2003-05-01 | 2010-08-04 | Mitsubishi Electric Corp | CLOCK DATA RECOVERY CIRCUIT |
| US6937075B2 (en) * | 2003-05-29 | 2005-08-30 | Intel Corporation | Method and apparatus for reducing lock time in dual charge-pump phase-locked loops |
| JP3971368B2 (ja) * | 2003-11-18 | 2007-09-05 | 株式会社東芝 | 信号強度検波回路およびそれを用いた増幅率制御システム。 |
| US7019571B2 (en) * | 2004-03-31 | 2006-03-28 | Silicon Laboratories, Inc. | Frequency synthesizer for a wireless communication system |
| DE102004019652A1 (de) * | 2004-04-22 | 2005-11-17 | Infineon Technologies Ag | Fehlerkompensierte Ladungspumpen-Schaltung und Verfahren zur Erzeugung eines fehlerkompensierten Ausgangsstroms einer Ladungspumpen-Schaltung |
| US7002418B2 (en) * | 2004-05-07 | 2006-02-21 | Lattice Semiconductor Corporation | Control signal generation for a low jitter switched-capacitor frequency synthesizer |
| US7176731B2 (en) * | 2004-08-26 | 2007-02-13 | International Business Machines Corporation | Variation tolerant charge leakage correction circuit for phase locked loops |
| KR100639677B1 (ko) | 2004-11-08 | 2006-10-30 | 삼성전자주식회사 | 위상 및 지연 동기 루프와 이를 구비한 반도체 메모리 장치 |
| JP4673613B2 (ja) | 2004-12-02 | 2011-04-20 | エルピーダメモリ株式会社 | Ｐｌｌ回路 |
| US7315217B2 (en) * | 2005-03-18 | 2008-01-01 | Avago Technologies General Ip (Singapore) Pte Ltd. | Linear phase-locked loop with dual tuning elements |
| US7518421B1 (en) * | 2005-12-16 | 2009-04-14 | National Semiconductor Corporation | System and method for providing a kick back compensated charge pump with kicker capacitor |
| US7777541B1 (en) | 2006-02-01 | 2010-08-17 | Cypress Semiconductor Corporation | Charge pump circuit and method for phase locked loop |
| JP4668868B2 (ja) * | 2006-08-21 | 2011-04-13 | ルネサスエレクトロニクス株式会社 | Ｐｌｌ回路 |
| JP4769694B2 (ja) * | 2006-11-20 | 2011-09-07 | 富士通テン株式会社 | 電圧出力回路，集積回路，および電子機器 |
| US8334725B2 (en) * | 2007-04-11 | 2012-12-18 | Mediatek Inc. | Circuit and method for controlling mixed mode controlled oscillator and CDR circuit using the same |
| US20090002038A1 (en) * | 2007-06-29 | 2009-01-01 | Boerstler David W | Phase Locked Loop with Stabilized Dynamic Response |
| US7958469B2 (en) * | 2007-06-29 | 2011-06-07 | International Business Machines Corporation | Design structure for a phase locked loop with stabilized dynamic response |
| JP2009152734A (ja) * | 2007-12-19 | 2009-07-09 | Seiko Instruments Inc | Ｐｌｌ回路 |
| US8169241B2 (en) | 2008-01-15 | 2012-05-01 | Atmel Rousset S.A.S. | Proportional phase comparator and method for phase-aligning digital signals |
| US7741919B2 (en) * | 2008-05-02 | 2010-06-22 | International Business Machines Corporation | Architecture for maintaining constant voltage-controlled oscillator gain |
| CN101944910B (zh) * | 2009-07-07 | 2017-03-22 | 晨星软件研发(深圳)有限公司 | 双锁相环电路及其控制方法 |
| TWI381646B (zh) * | 2009-10-01 | 2013-01-01 | Mstar Semiconductor Inc | 鎖相迴路之迴路頻寬控制裝置及迴路頻寬控制方法 |
| KR101283468B1 (ko) * | 2009-11-19 | 2013-07-23 | 한국전자통신연구원 | 루프필터 및 이를 포함하는 위상 고정 루프 |
| WO2011140713A1 (en) | 2010-05-13 | 2011-11-17 | Huawei Technologies Co., Ltd. | System and method for calibrating output frequency in phase locked loop |
| JP5738749B2 (ja) * | 2011-12-15 | 2015-06-24 | ルネサスエレクトロニクス株式会社 | Ｐｌｌ回路 |
| US9065457B2 (en) * | 2012-04-26 | 2015-06-23 | Skyworks Solutions, Inc. | Circuits and methods for eliminating reference spurs in fractional-N frequency synthesis |
| JP6559548B2 (ja) * | 2015-11-11 | 2019-08-14 | エイブリック株式会社 | 発振回路装置 |
| JP2017169109A (ja) * | 2016-03-17 | 2017-09-21 | 株式会社メガチップス | クロック生成回路及びクロック生成方法 |
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| US5740213A (en) * | 1994-06-03 | 1998-04-14 | Dreyer; Stephen F. | Differential charge pump based phase locked loop or delay locked loop |
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| US5619161A (en) * | 1994-08-31 | 1997-04-08 | International Business Machines Corporation | Diffrential charge pump with integrated common mode control |
| US5463353A (en) * | 1994-09-06 | 1995-10-31 | Motorola, Inc. | Resistorless VCO including current source and sink controlling a current controlled oscillator |
| JPH09200046A (ja) * | 1996-01-19 | 1997-07-31 | Toyo Commun Equip Co Ltd | 位相差制御ｐｌｌ回路 |
| JPH09214332A (ja) * | 1996-02-05 | 1997-08-15 | Nec Eng Ltd | Ｐｌｌ回路 |
| JP3080146B2 (ja) * | 1996-08-26 | 2000-08-21 | 日本電気株式会社 | 自動ロック回路 |
| US6065140A (en) * | 1997-04-30 | 2000-05-16 | Motorola, Inc. | Optimized computation of first and second divider values for a phase locked loop system |
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| US6133769A (en) * | 1998-11-30 | 2000-10-17 | Vantis Corporation | Phase locked loop with a lock detector |
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