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JP2001274682A - フェーズロックドループ回路 - Google Patents

フェーズロックドループ回路

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JP2001274682A
JP2001274682A JP2000086171A JP2000086171A JP2001274682A JP 2001274682 A JP2001274682 A JP 2001274682A JP 2000086171 A JP2000086171 A JP 2000086171A JP 2000086171 A JP2000086171 A JP 2000086171A JP 2001274682 A JP2001274682 A JP 2001274682A
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JP
Japan
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signal
frequency
current
phase
voltage
Prior art date
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Pending
Application number
JP2000086171A
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English (en)
Inventor
Hidefumi Kushibe
部 秀 文 櫛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Priority to US09/817,028 priority patent/US6826248B2/en
Publication of JP2001274682A publication Critical patent/JP2001274682A/ja
Pending legal-status Critical Current

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    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】 ロックインタイムを短縮でき、かつ発振動作
を安定化させることができるフェーズロックドループ回
路を提供する。 【解決手段】 本発明のＰＬＬ回路は、小電流を流すチ
ャージポンプ２ｃａと、大電流を流すチャージポンプ２
ｃｂと、チャージポンプ２ｃａ，２ｂのいずれか一方を
選択する切替部６と、位相周波数比較器１から出力され
たＵＰ信号およびDOWN信号のパルス幅が基準値を超えた
か否かを判定する位相周波数判定部７と、遅延回路８
ａ，８ｂとを備える。基準信号ＣＫ１と分周信号ＣＫ２
との位相差および周波数差が基準値Ｔを越えるか否かを
判別し、基準値Ｔを越える場合には大電流のチャージポ
ンプ２ｃを選択してチャージポンプ２ｃの電流を増やす
ため、位相差および周波数差が一致するまでの時間を短
縮できる。また、位相差および周波数差が小さい場合に
は、チャージポンプ２ｃの電流を減らすため、ジッタ成
分が少なくなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、発振信号を分周し
た分周信号と基準信号との位相差および周波数差がゼロ
になるようにフィードバック制御を行うフェーズロック
ドループ（ＰＬＬ）回路に関する。
【０００２】
【従来の技術】図８は従来のフェーズロックドループ
（ＰＬＬ）回路の概略構成を示すブロック図である。従
来のＰＬＬ回路は、図８に示すように、基準信号ＣＫ１
と発振信号を分周した分周信号ＣＫ２との位相差および
周波数差に応じたＵＰ信号およびDOWN信号を出力する位
相周波数比較器１と、ＵＰ信号およびDOWN信号に応じて
電流値が変化するチャージポンプ２と、抵抗素子Ｒ１お
よびキャパシタ素子Ｃ１，Ｃ２で構成されたループフィ
ルタ３と、ループフィルタ３の出力電圧に応じた周波数
の発振信号を出力する電圧制御発振器４と、発振信号を
Ｍ分周して分周信号ＣＫ２を生成する分周器５とを備え
ている。
【０００３】図８のＰＬＬ回路では、分周信号ＣＫ２の
周波数および位相が基準信号ＣＫ１よりも遅れている場
合には、チャージポンプ２からループフィルタ３に電流
が流れて電圧制御発振器４の入力電圧を引き上げる制御
を行う。逆に、分周信号ＣＫ２の周波数および位相が基
準信号ＣＫ１よりも進んでいる場合には、ループフィル
タ３からチャージポンプ２に電流が流れて電圧制御発振
器４の入力電圧を引き下げる制御を行う。このような制
御により、分周信号ＣＫ２の周波数および位相は、基準
信号ＣＫ１に一致するように制御される。
【０００４】分周信号ＣＫ２の周波数および位相が基準
信号ＣＫ１に一致するまでの時間は、ロックインタイム
と呼ばれており、この時間は短いほど望ましい。ロック
インタイムを短くするには、チャージポンプ２を流れる
電流値を大きくするか、あるいはループフィルタ３の容
量Ｃ１，Ｃ２を小さくするしかない。
【０００５】
【発明が解決しようとする課題】しかしながら、単に、
チャージポンプ２を流れる電流値を大きくしたり、ルー
プフィルタ３の容量Ｃ１，Ｃ２を小さくすると、ジッタ
が大きくなったり、発振動作が不安定になる等の問題が
生じる。すなわち、ＰＬＬ回路の安定動作とロックイン
タイムの短縮とは、本来相反するものであり、両者を満
足させることは困難であった。
【０００６】さらに、ＰＬＬ回路を構成する部品の製造
ばらつきや、温度や電圧変動により、ロックインタイム
やジッタ特性等のＰＬＬ回路の特性が変動するおそれが
あり、ＰＬＬ回路で生成された発振信号を利用するシス
テムが誤動作するおそれもあった。
【０００７】本発明は、このような点に鑑みてなされた
ものであり、その目的は、ロックインタイムを短縮で
き、かつ発振動作を安定化させることができるフェーズ
ロックドループ回路を提供することにある。
【０００８】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、基準信号と分周信号との位
相差および周波数差を示すアップ／ダウン信号を出力す
る位相周波数比較手段と、前記アップ／ダウン信号に応
じた電流信号を出力するチャージポンプと、前記電流信
号に応じた周波数の発振信号を出力する発振手段と、前
記発振信号を分周して前記分周信号を生成する分周手段
と、前記基準信号と前記分周信号との位相差および周波
数差が所定の基準値を超えたか否かを判定する位相周波
数判定手段と、前記基準信号と前記分周信号との位相差
および周波数差が前記基準値を超えたか否かにより、前
記電流信号の電流値を切り替える切替手段と、を備え
る。
【０００９】請求項１の発明では、基準信号と分周信号
との位相差および周波数差が基準値を超えたか否かによ
り、発振手段を制御する電流信号の電流値を切り替える
ため、位相差および周波数差が大きい場合には電流信号
の電流値を多くでき、ロックインタイムの短縮化が図れ
る。また、位相差および周波数差が小さい場合には電流
信号の電流値を小さくでき、ジッタ成分を減らして発振
動作を安定化させることができる。
【００１０】請求項２の発明では、それぞれ異なる電流
値を出力する第１および第２の電圧電流変換部を設ける
ため、これら電流変換部を切り替えることで、電流値の
異なる電流信号を容易に出力することができる。
【００１１】請求項３の発明では、アップ信号とダウン
信号をラッチする第１および第２のラッチ手段を設ける
ため、これらラッチ手段の出力論理により、位相差およ
び周波数差の長短を判別することができる。
【００１２】請求項４の発明では、基準信号と分周信号
をそれぞれ第１および第２の遅延手段で遅延させた遅延
信号を基準として、第１および第２のラッチ手段でラッ
チするようにしたため、第１および第２の遅延手段での
遅延時間を調整することで、ラッチタイミングを任意に
可変制御することができる。
【００１３】請求項５の発明は、基準信号と分周信号と
の位相差および周波数差を示すアップ／ダウン信号を出
力する位相周波数比較手段と、前記アップ／ダウン信号
に応じた電流信号を出力するチャージポンプと、前記電
流信号に含まれる高周波成分を除去するループフィルタ
手段と、前記ループフィルタ手段の出力電圧に応じた周
波数の発振信号を出力する発振手段と、前記発振信号を
分周して前記分周信号を生成する分周手段と、前記ルー
プフィルタ手段内の抵抗素子の両端電圧を検出する電圧
検出手段と、検出された電圧に基づいて前記チャージポ
ンプを流れる電流値を調整する電流調整手段と、を備え
る。
【００１４】請求項５の発明では、ループフィルタ手段
内の抵抗の両端電圧に基づいて発振信号の周波数を制御
するため、フェーズロックドループの応答性を簡易に判
別することができ、フェーズロックドループの応答が常
に最適になるようにチャージポンプ電流を可変制御でき
る。
【００１５】請求項６の発明では、ループフィルタ手段
内の抵抗の両端電圧に応じて、チャージポンプを流れる
電流を連続的に可変制御するようにしたため、基準信号
と分周信号との位相差および周波数差をきめ細かく制御
することができる。
【００１６】請求項７の発明では、ループフィルタ手段
内の抵抗素子の両端電圧をキャパシタ素子により検出
し、その検出結果に基づいてチャージポンプ電流を制御
するため、チャージポンプ電流のきめ細かい制御が可能
になる。
【００１７】
【発明の実施の形態】以下、本発明に係るフェーズロッ
クドループ回路について、図面を参照しながら具体的に
説明する。
【００１８】（第１の実施形態）図１は本発明に係るフ
ェーズロックドループ回路（ＰＬＬ回路）の第１の実施
形態の概略構成を示すブロック図である。図１では、図
８と共通する構成部分には同一符号を付しており、以下
では相違点を中心に説明する。
【００１９】図１のＰＬＬ回路は、小電流を流すチャー
ジポンプ（第１の電圧電流変換部）２ａと、大電流を流
すチャージポンプ（第２の電圧電流変換部）２ｂと、チ
ャージポンプ２ａ，２ｂのいずれか一方を選択する切替
部（切替手段）６と、位相周波数比較器１から出力され
たＵＰ信号およびDOWN信号のパルス幅が基準値を超えた
か否かを判定する位相周波数判定部（位相周波数判定手
段）７と、遅延回路８ａ，８ｂとを備える点で、図８に
示す従来のＰＬＬ回路と異なっている。位相周波数比較
器（位相周波数比較手段）１、電圧制御発振器（発振手
段）、および分周器（分周手段）５の構成は従来と同じ
である。
【００２０】チャージポンプ２ａは、電源端子と接地端
子との間に直列接続された定電流源１１、PMOSトランジ
スタＱ１、NMOSトランジスタＱ２および定電流源１２を
有する。また、チャージポンプ２ｂは、電源端子と接地
端子との間に直列接続された定電流源１３、PMOSトラン
ジスタＱ３、NMOSトランジスタＱ４および定電流源１４
を有する。各チャージポンプ内の各トランジスタＱ１〜
Ｑ４のゲート長Ｌやゲート幅Ｗを調整することにより、
チャージポンプ２ａよりも多くの電流をチャージポンプ
２ｂに流すことができる。
【００２１】切替部６は、NANDゲートＧ１，Ｇ２と、Ａ
ＮＤゲートＧ３，Ｇ４と、インバータＩＶ１，ＩＶ２と
を有し、ＵＰ信号またはDOWN信号のパルス幅が基準値Ｔ
を越えたときは大電流を流すチャージポンプ２ｂを選択
し、ＵＰ信号またはDOWN信号のパルス幅が基準値Ｔ以内
のときは小電流を流すチャージポンプ２ａを選択する。
【００２２】位相周波数判定部７は、ＵＰ信号を遅延回
路の出力信号の立ち上がりエッジでラッチするフリップ
フロップ（第１のラッチ手段）７ａと、DOWN信号を遅延
回路の出力信号の立ち上がりエッジでラッチするフリッ
プフロップ（第２のラッチ手段）７ｂとを有する。
【００２３】遅延回路（第１の遅延手段）８ａは基準信
号ＣＫ１を基準値Ｔだけ遅延させた信号を出力し、遅延
回路（第２の遅延手段）８ｂは分周信号ＣＫ２を基準値
Ｔだけ遅延させた信号を出力する。なお、遅延回路８
ａ，８ｂで遅延させる時間は、必ずしも同一でなくても
よい。
【００２４】フリップフロップ７ａの出力がハイレベル
になるのは、分周信号ＣＫ２の位相差および周波数差が
基準信号ＣＫ１に比べて基準値Ｔ以上遅れている場合で
ある。また、フリップフロップ７ｂの出力がハイレベル
になるのは、分周信号ＣＫ２の位相差および周波数差が
基準値Ｔ以上遅れている場合である。
【００２５】図２は図１のＰＬＬ回路の動作タイミング
図であり、図２（ａ）はＵＰ信号およびDOWN信号のパル
ス幅が基準値Ｔよりも大きい例を示し、図２（ｂ）はUP
信号およびDOWN信号のパルス幅が基準値Ｔ以下の例を示
している。以下、図２に基づいて図１のＰＬＬ回路の動
作を説明する。
【００２６】分周信号ＣＫ２の位相差および周波数差が
基準信号ＣＫ１に比べて基準値Ｔより遅れている場合
は、位相周波数比較器１から基準値Ｔより大きいパルス
幅をもつＵＰ信号が出力される。したがって、ＵＰ信号
がハイレベルになった時刻ｔ１から基準値Ｔだけ経過し
た時刻（図２（ａ）の時刻ｔ２）のときに、フリップフ
ロップ７ａのＱ出力はハイレベルになる。
【００２７】時刻ｔ１〜ｔ２の間は、フリップフロップ
７ａ，７ｂのＱ出力はいずれもローレベルであるため、
小電流のチャージポンプ２ａが選択される。また、この
期間内はＵＰ信号がハイレベルであるため、チャージポ
ンプ２ａからループフィルタ３に小電流が流れ、電圧制
御発振器４の発振信号の周波数を引き上げる制御が行わ
れる。
【００２８】次に、時刻ｔ２から分周信号ＣＫ２が立ち
上がる時刻ｔ３までは、フリップフロップ７ａのＱ出力
がハイレベルになるため、大電流のチャージポンプ２ｂ
が選択される。したがって、チャージポンプ２ｂからル
ープフィルタ３に大電流が流れ、電圧制御発振器４の発
振信号の周波数を急速に引き上げる制御が行われる。
【００２９】一方、図２（ａ）の時刻ｔ４以降は、今度
は位相周波数比較器１から基準値Ｔより大きいパルス幅
をもつDOWN信号が出力される。したがって、DOWN信号が
ハイレベルになってから基準値Ｔだけ経過した時刻ｔ５
のときに、フリップフロップ７ｂのＱ出力はハイレベル
になる。
【００３０】時刻ｔ４〜ｔ５の間は、フリップフロップ
７ａ，７ｂのＱ出力はいずれもローレベルであるため、
小電流のチャージポンプ２ａが選択される。また、この
期間内はDOWN信号がハイレベルであるため、ループフィ
ルタ３からチャージポンプ２ａに小電流が流れ、電圧制
御発振器４の発振信号の周波数を引き下げる制御が行わ
れる。
【００３１】次に、時刻ｔ５から基準クロックＣＫ１が
ハイレベルになる時刻ｔ６までは、フリップフロップ７
ｂのＱ出力がハイレベルになるため、大電流のチャージ
ポンプ２ｂが選択される。したがって、ループフィルタ
３からチャージポンプ２ｂに大電流が流れ、電圧制御発
振器４の発振信号の周波数を急速に引き下げる制御が行
われる。
【００３２】一方、分周信号ＣＫ２の位相が基準信号Ｃ
Ｋ１から基準値Ｔ未満しか遅れていない場合は、位相周
波数比較器１から基準値Ｔ以下のパルス幅をもつＵＰ信
号が出力される。したがって、フリップフロップ７ａ，
７ｂのＱ出力はいずれもローレベルになり、小電流のチ
ャージポンプ２が選択される。
【００３３】この場合、ＵＰ信号がハイレベルの期間
（図２（ｂ）の時刻ｔ11〜ｔ12）のみ、チャージポンプ
２からループフィルタ３に小電流が流れ、電圧制御発振
器４の発振信号の周波数を引き上げる制御が行われる。
【００３４】一方、図２（ｂ）の時刻ｔ13以降は、今度
は位相周波数比較器１から基準値Ｔ以下のパルス幅をも
つDOWN信号が出力される。したがって、この場合も、小
電流のチャージポンプ２が選択され、DOWN信号がハイレ
ベルの期間（図２（ｂ）の時刻Ｔ13〜Ｔ14）のみ、ルー
プフィルタ３からチャージポンプ２に小電流が流れ、電
圧制御発振器４の発振信号の周波数を引き下げる制御が
行われる。
【００３５】このように、第１の実施形態では、基準信
号ＣＫ１と分周信号ＣＫ２との位相差および周波数差が
基準値Ｔを越えるか否かを判別し、基準値Ｔを越える場
合には大電流のチャージポンプ２を選択してチャージポ
ンプ２の電流を増やすようにしたため、位相差および周
波数差が一致するまでの時間（周波数引き込み時間とロ
ックインタイム）を短縮できる。また、位相差および周
波数差が小さい場合には、チャージポンプ２の電流を減
らすため、ジッタ成分が少なくなり、安定した発振信号
を出力できる。さらに、ＵＰ信号とDOWN信号のそれぞれ
別個にチャージポンプ２の電流を調整できるため、きめ
細やかな制御が可能になる。
【００３６】（第２の実施形態）第２の実施形態は、ル
ープフィルタ３内の抵抗の両端電圧に応じてチャージポ
ンプ２の電流を可変制御するものである。
【００３７】図３は本発明に係るＰＬＬ回路の第２の実
施形態の概略構成を示すブロック図である。図３では、
図１と共通する構成部分には同一符号を付しており、以
下では相違点を中心に説明する。
【００３８】図３のＰＬＬ回路は、ループフィルタ（ル
ープフィルタ手段）３内の抵抗素子Ｒ１の両端電圧を検
出するキャパシタＣ２と、キャパシタＣ２とループフィ
ルタ３との接続関係を変更するスイッチＳＷ１〜ＳＷ４
と、チャージポンプ２ｃの電流を制御する電圧電流変換
器（電流調整手段）９と、電圧電流変換器９の入力端子
と接地端子間に直列接続されたキャパシタＣ４および基
準電源Ｖrefと、キャパシタＣ３の両端電圧をキャパシ
タＣ４の両端電圧に合算するか否かを切り替えるスイッ
チＳＷ５，ＳＷ６と、スイッチＳＷ５，ＳＷ６の切り替
えを制御するＯＲ回路Ｇ５およびインバータＩＶ３とを
備える点で、図１のＰＬＬ回路と異なっている。ここ
で、キャパシタＣ３が電圧検出手段に対応する。
【００３９】なお、ループフィルタ３は、ラグリード型
フィルタ、ラグフィルタ、およびＲＣアクティブフィル
タも含むものとする。
【００４０】電圧電流変換器９は、オペアンプ１１と、
オペアンプ１１の出力電圧に応じてオン・オフ制御され
るPMOSトランジスタＱ５，Ｑ６と、抵抗素子Ｒ２と、ダ
イオード接続されたNMOSトランジスタＱ７とを有する。
【００４１】チャージポンプ２ｃは、電源端子と接地端
子との間に直列接続されたトランジスタＱ８〜Ｑ11を有
する。PMOSトランジスタＱ８は、電圧電流変換器９内の
PMOSトランジスタＱ５，Ｑ６とミラー接続されており、
同様に、NMOSトランジスタＱ11は、電圧電流変換器９内
のNMOSトランジスタＱ７とミラー接続されている。
【００４２】図４は図３のスイッチＳＷ１〜ＳＷ６のオ
ン・オフとＵＰ信号およびDOWN信号の論理との関係を示
す図である。図示のように、ＵＰ信号がハイレベルにな
るとスイッチＳＷ１，ＳＷ２のみがオンし、DOWN信号が
ハイレベルになるとスイッチＳＷ３，ＳＷ４のみがオン
する。
【００４３】ここで、スイッチＳＷ１，ＳＷ２が第１の
切替手段に対応し、スイッチＳＷ３，ＳＷ４が第２の切
替手段に対応し、スイッチＳＷ５，ＳＷ６が第３の切替
手段に対応する。
【００４４】図５はＵＰ信号またはDOWN信号がハイレベ
ルのときの図３の等価回路図である。この場合、スイッ
チＳＷ１，ＳＷ２のみがオンするか、あるいはスイッチ
ＳＷ３，ＳＷ４のみがオンするため、キャパシタＣ３は
ループフィルタ３内の抵抗素子Ｒ１に並列に接続され
る。
【００４５】ＵＰ信号がハイレベルになると、チャージ
ポンプ２ｃからの電流は、図５の矢印Ｙ１に沿ってルー
プフィルタ３に流れるため、キャパシタＣ３の両端電圧
はループフィルタ３内の抵抗素子Ｒ１の両端電圧と同じ
電圧になる。
【００４６】また、DOWN信号がハイレベルになると、ル
ープフィルタ３からの電流は、図５の矢印Ｙ２に沿って
チャージポンプ２ｃに流れるため、キャパシタＣ３の両
端電圧はループフィルタ３内の抵抗素子Ｒ１の両端電圧
と同じ電圧になる。
【００４７】なお、ＵＰ信号がハイレベルの場合とDOWN
信号がハイレベルの場合で、キャパシタＣ３と抵抗素子
Ｒ１との接続関係が逆になるため、キャパシタＣ３に充
電される電圧の方向が逆になる。すなわち、ＵＰ信号が
ハイレベルのときはキャパシタＣ３のスイッチＳＷ２，
ＳＷ６側が正極性になるのに対し、DOWN信号がハイレベ
ルのときはキャパシタＣ３のスイッチＳＷ１，ＳＷ５側
が正極性になる。
【００４８】一方、図６はＵＰ信号とDOWN信号がともに
ローレベルの場合の図３の等価回路図である。この場
合、スイッチSW５，SW６のみがオンするため、キャパシ
タＣ３とキャパシタＣ４は並列に接続され、キャパシタ
Ｃ３の両端電圧(V1-V2)が電圧電流変換器９の入力端子
に加わる。
【００４９】具体的には、ＵＰ信号またはDOWN信号がハ
イレベルの期間が長いほど、電圧電流変換器９の入力電
圧がより高くなり、電圧電流変換器９内のトランジスタ
を流れる電流が多くなる。電圧電流変換器９内のトラン
ジスタＱ５，Ｑ６は、チャージポンプ２ｃ内のトランジ
スタＱ８とミラー構成になっているため、チャージポン
プ２ｃの電流も増えて、電圧制御発振器４の発振周波数
を高く、あるいは低くするような制御が行われる。
【００５０】図７は図５のＰＬＬ回路の動作タイミング
図である。以下、図７に基づいて図５のＰＬＬ回路の動
作を説明する。基準信号ＣＫ１が分周信号ＣＫ２よりも
先に立ち上がった時点ｔ21で、位相周波数比較器１から
出力されるＵＰ信号はハイレベルになり、その後に分周
信号ＣＫ２が立ち上がる時刻ｔ22までの間、ＵＰ信号は
ハイレベルを保持する。
【００５１】時刻ｔ21〜ｔ22の間は、スイッチＳＷ１，
ＳＷ２がオンして、等価的に図５のような回路になり、
キャパシタＣ３にはループフィルタ３内の抵抗素子Ｒ１
の両端電圧に応じた電荷が蓄積される。
【００５２】時刻ｔ22になると、ＵＰ信号がローレベル
になるため、スイッチＳＷ１，ＳＷ２がオフして、代わ
りにスイッチＳＷ５，ＳＷ６がオンする。これにより、
電圧電流変換器９内のオペアンプ１１の非反転入力端子
の電圧は、キャパシタＣ３の両端電圧分だけ大きくな
り、チャージポンプ２ｃを流れる電流も増大する。
【００５３】一方、時刻ｔ23では、基準信号ＣＫ１より
も分周信号ＣＫ２が先に立ち上がるため、位相周波数比
較器１から出力されるDOWN信号はハイレベルになる。そ
の後、基準信号ＣＫ１が立ち上がる時刻ｔ24までの間、
DOWN信号はハイレベルを保持する。
【００５４】時刻ｔ23〜ｔ24の間は、スイッチＳＷ３，
ＳＷ４がオンして、等価的に図５のような回路になり、
キャパシタＣ３にはループフィルタ３内の抵抗素子Ｒ１
の両端電圧に応じた電荷が蓄積される。なお、電荷が蓄
積される方向は、時刻ｔ21〜ｔ22とは逆である。
【００５５】時刻ｔ24になると、DOWN信号がローレベル
になるため、スイッチＳＷ３，ＳＷ４がオフして、代わ
りにスイッチＳＷ５，ＳＷ６がオンする。これにより、
電圧電流変換器９内のオペアンプ１１の非反転入力端子
の電圧がキャパシタＣ３の両端電圧分だけ大きくなり、
チャージポンプ２ｃを流れる電流も増大する。
【００５６】一方、図５のＰＬＬ回路がロック状態にあ
るとき、すなわち、基準信号ＣＫ１と分周信号ＣＫ２と
の位相差と周波数差が小さい場合には、ＵＰ信号とDOWN
信号のパルス幅が小さくなるため、キャパシタＣ３の両
端電圧も小さくなり、チャージポンプ２ｃに流れる電流
が少なくなる。したがって、ジッタ成分が少なくなり、
安定したクロックを出力できる。また、ＵＰ信号とDOWN
信号のパルス幅に比例してチャージポンプ電流をきめ細
かく制御することができる。
【００５７】また、第２の実施形態では、ループフィル
タ３内の抵抗素子Ｒ１の両端電圧を検出した結果に基づ
いて、フェーズロックドループの応答特性を判別し、フ
ェーズロックドループの応答が常に最適になるようにチ
ャージポンプ電流を可変制御するため、製造ばらつき、
電源電圧、温度変動に依存せず、常に最適な状態でＰＬ
Ｌ回路を動作させることが可能になる。
【００５８】なお、図５では、ループフィルタ３内の抵
抗素子Ｒ１の両端電圧をキャパシタＣ３で検出する例を
説明したが、キャパシタＣ３以外の手法で両端電圧を検
出してもよい。例えば、全差動Ａ／Ｄ変換器を用いてル
ープフィルタ３内の抵抗の両端電圧を検出し、Ａ／Ｄ変
換器の出力に基づいてチャージポンプ２ｃの電流を制御
してもよい。
【００５９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、基準信号と分周信号との位相差および周波数差に
基づいて、発振手段を制御する電流信号の電流値を切り
替えるため、位相差および周波数差が大きい場合には電
流信号の電流値を多くしてロックインタイムの短縮化を
図り、かつ、位相差および周波数差が小さい場合には電
流信号の電流値を少なくして発振動作の安定化を図るこ
とができる。
【００６０】また、フィルタ手段内の抵抗素子の両端電
圧を検出した結果に基づいて、フェーズロックドループ
の応答特性を判別し、フェーズロックドループの応答特
性が常に最適になるようにチャージポンプ電流を可変制
御するため、製造ばらつき、電源電圧、温度変動に依存
せず、フェーズロックドループ回路は常に最適な応答特
性を示すようになる。
【図面の簡単な説明】
【図１】本発明に係るフェーズロックドループ回路（Ｐ
ＬＬ回路）の第１の実施形態の概略構成を示すブロック
図。
【図２】（ａ），（ｂ）は図１のＰＬＬ回路の動作タイ
ミング図。
【図３】本発明に係るＰＬＬ回路の第２の実施形態の概
略構成を示すブロック図。
【図４】図３のスイッチＳＷ１〜ＳＷ６のオン・オフと
ＵＰ信号およびDOWN信号の論理との関係を示す図。
【図５】ＵＰ信号またはDOWN信号がハイレベルのときの
図３の等価回路図。
【図６】ＵＰ信号とDOWN信号がともにローレベルの場合
の図３の等価回路図。
【図７】図５のＰＬＬ回路の動作タイミング図。
【図８】従来のフェーズロックドループ（ＰＬＬ）回路
の概略構成を示すブロック図。
【符号の説明】
１ 位相周波数比較器 ２，２ａ，２ｂ，２ｃ チャージポンプ ３ ループパスフィルタ ４ 電圧制御発振器 ５ 分周器 ６ 切替部 ７ 位相周波数判定部 ７ａ，７ｂ フリップフロップ ８ａ，８ｂ 遅延回路 １１〜１４ 定電流源

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】基準信号と分周信号との位相差および周波
    数差を示すアップ／ダウン信号を出力する位相周波数比
    較手段と、 前記アップ／ダウン信号に応じた電流信号を出力するチ
    ャージポンプと、 前記電流信号に応じた周波数の発振信号を出力する発振
    手段と、 前記発振信号を分周して前記分周信号を生成する分周手
    段と、 前記基準信号と前記分周信号との位相差および周波数差
    が所定の基準値を超えたか否かを判定する位相周波数判
    定手段と、 前記基準信号と前記分周信号との位相差および周波数差
    が前記基準値を超えたか否かにより、前記電流信号の電
    流値を切り替える切替手段と、を備えることを特徴とす
    るフェーズロックドループ回路。
  2. 【請求項２】前記チャージポンプは、 前記アップ／ダウン信号に応じた電流信号を出力する第
    １の電圧電流変換部と、 前記第１のチャージポンプよりも多くの電流を出力可能
    であり、前記アップ／ダウン信号に応じた電流信号を出
    力する第２の電圧電流変換部と、を有し、 前記切替手段は、位相差および周波数差が前記基準値を
    超えたと判定されると、前記第２の電圧電流変換部から
    電流信号を出力させ、位相差および周波数差が前記基準
    値以下と判定されると、前記第１の電圧電流変換部から
    電流信号を出力させることを特徴とする請求項１に記載
    のフェーズロックドループ回路。
  3. 【請求項３】前記位相周波数比較手段は、前記基準信号
    が前記分周信号よりも位相が進んでいることを示すアッ
    プ信号と、前記基準信号が前記分周信号よりも位相が遅
    れていることを示すダウン信号とを出力し、 前記位相周波数判定手段は、 前記アップ信号を第１のタイミングでラッチする第１の
    ラッチ手段と、 前記ダウン信号を第２のタイミングでラッチする第２の
    ラッチ手段と、を有し、 前記切替手段は、前記第１および第２のラッチ手段のラ
    ッチ出力に基づいて、前記第１および第２の電圧電流変
    換部のいずれか一方を選択して前記電流信号を出力させ
    ることを特徴とする請求項２に記載のフェーズロックド
    ループ回路。
  4. 【請求項４】前記基準信号を第１の期間だけ遅延させる
    第１の遅延手段と、 前記分周信号を第２の期間だけ遅延させる第２の遅延手
    段と、を備え、 前記第１のラッチ手段は、前記第１の遅延手段で遅延さ
    れた信号に基づいて前記アップ信号をラッチし、 前記第２のラッチ手段は、前記第２の遅延手段で遅延さ
    れた信号に基づいて前記第ダウン信号をラッチすること
    を特徴とする請求項３に記載のフェーズロックドループ
    回路。
  5. 【請求項５】基準信号と分周信号との位相差および周波
    数差を示すアップ／ダウン信号を出力する位相周波数比
    較手段と、 前記アップ／ダウン信号に応じた電流信号を出力するチ
    ャージポンプと、 前記電流信号に含まれる高周波成分を除去するループフ
    ィルタ手段と、 前記ループフィルタ手段の出力電圧に応じた周波数の発
    振信号を出力する発振手段と、 前記発振信号を分周して前記分周信号を生成する分周手
    段と、 前記ループフィルタ手段内の抵抗素子の両端電圧を検出
    する電圧検出手段と、 検出された電圧に基づいて前記チャージポンプを流れる
    電流値を調整する電流調整手段と、を備えることを特徴
    とするフェーズロックドループ回路。
  6. 【請求項６】前記電流調整手段は、前記電圧検出手段で
    検出された電圧の絶対値が大きいほど、前記チャージポ
    ンプを流れる電流値が大きくなるように、前記チャージ
    ポンプを流れる電流値を制御することを特徴とする請求
    項５に記載のフェーズロックドループ回路。
  7. 【請求項７】前記ループフィルタ手段内の前記抵抗素子
    に並列に接続可能なキャパシタ素子と、 前記キャパシタ素子を前記抵抗素子に並列に接続するか
    否かを切り替える第１の切替手段と、 前記第１の切替手段とは逆向きに前記キャパシタ素子を
    前記抵抗素子に並列に接続するか否かを切り替える第２
    の切替手段と、 前記キャパシタ素子の両端電圧を前記電流調整手段に供
    給するか否かを切り替える第３の切替手段と、を備え、 前記位相周波数比較手段は、前記基準信号が前記分周信
    号よりも位相が進んでいることを示すアップ信号と、前
    記基準信号が前記分周信号よりも位相が遅れていること
    を示すダウン信号とを出力し、 前記第１の切替手段は、前記アップ信号が出力されたと
    きに、前記キャパシタ素子を前記抵抗素子に並列に接続
    し、 前記第２の切替手段は、前記ダウン信号が出力されたと
    きに、前記キャパシタ素子を前記抵抗素子に並列に接続
    し、 前記第３の切替手段は、前記アップ信号と前記ダウン信
    号とのいずれも出力されない場合には、前記キャパシタ
    素子の両端電圧を前記電流調整手段に供給することを特
    徴とする請求項５または６に記載のフェーズロックドル
    ープ回路。
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