JP3343160B2

JP3343160B2 - 液晶表示装置

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Publication number: JP3343160B2
Application number: JP26155593A
Authority: JP
Inventors: 正文国井; 祐司林
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-09-25
Filing date: 1993-09-24
Publication date: 2002-11-11
Anticipated expiration: 2017-11-11
Also published as: JPH06265940A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアクティブマトリクス型
の液晶表示装置に関する。より詳しくは能動素子として
集積形成される薄膜トランジスタの構造に関する。

【０００２】

【従来の技術】薄膜トランジスタ（以下ＴＦＴと称す
る）はアクティブマトリクス型の液晶表示装置や密着型
イメージセンサ等に応用できる為、近年その開発が活発
に行なわれている。特に薄膜材料として多結晶シリコン
（以下ｐｏｌｙ−Ｓｉと称する）は、表示部やセンサ部
を構成するＴＦＴに加えて、周辺駆動回路を構成するＴ
ＦＴを同一基板上に集積形成できる為注目を集めてい
る。

【０００３】アクティブマトリクス型液晶表示装置の画
素をオン／オフする為のスイッチング素子として用いら
れるＴＦＴについては、特に画素輝点欠陥の原因となる
リーク電流を抑制する為、従来から様々な構造が提案さ
れ実用化されてきた。例えば、特公平３−３８７５５号
公報に開示されている様に、ＬＤＤ（ＬｉｇｈｔｌｙＤ
ｏｐｅｄＤｒａｉｎ）構造のＴＦＴ（以下ＬＤＤＴ
ＦＴと称する）が開発されている。このＬＤＤＴＦＴ
はチャネル領域とドレイン領域端部との間にドレイン領
域よりも薄い低濃度不純物領域を有している。このＬＤ
Ｄ構造は、ドレイン領域端部での電界集中を緩和する事
ができオフセットゲート構造と同様にリーク電流抑制効
果がある為、アクティブマトリクス型液晶表示装置等の
回路素子に応用されている。

【０００４】本発明の背景を明らかにする為に、図１２
を参照して従来のＬＤＤ構造を簡潔に説明する。石英基
板１の表面には、所定の形状にパタニングされたｐｏｌ
ｙ−Ｓｉ膜が形成されている。このｐｏｌｙ−Ｓｉ膜に
はチャネル領域２とその両側にソース領域３、ドレイン
領域５とが形成されている。又、チャネル領域２の両端
部には、上述した低濃度不純物領域あるいはＬＤＤ領域
６が介在している。ゲート酸化膜７及びゲート窒化膜８
を介してゲート電極９がパタニング形成されておりＴＦ
Ｔを構成する。ＴＦＴの上には第１層間絶縁膜１０が成
膜されている。さらにその上には配線電極１１がパタニ
ング形成されておりコンタクトホールを介してソース領
域３に電気接続されている。さらに第２層間絶縁膜１２
を介して画素電極１３がパタニング形成されており、同
様にコンタクトホールを介してドレイン領域５に電気接
続されている。

【０００５】ＴＦＴのリーク電流を減少させるもう一つ
の方法として、２個以上のゲート電極を設けた、所謂マ
ルチゲート構造のＴＦＴが従来から知られており、例え
ば特開昭５８−１７１８６０号や特開昭５８−１８００
６３号等に開示されている。本発明の理解を容易にする
為に、図１３を参照してマルチゲート構造のＴＦＴを簡
潔に説明する。石英基板１の表面には所定の形状にパタ
ニングされたｐｏｌｙ−Ｓｉ膜が形成されている。この
ｐｏｌｙ−Ｓｉ膜には互いに分離した一対のチャネル領
域２が形成されており、両者は接続領域４により互いに
接続されている。なおこの接続領域４は一方のＴＦＴに
属するソース領域及び他方のＴＦＴに属するドレイン領
域を含んでいる為、以下の説明上場合によりソース／ド
レイン領域４として表示する事もある。一方のチャネル
領域２の端部にはソース領域３が形成されており、他方
のチャネル領域２の端部にはドレイン領域５が形成され
ている。又、ゲート酸化膜７を介して所定の形状にパタ
ニングされた一対のゲート電極９が夫々チャネル領域２
に整合して設けられている。第１層間絶縁膜１０を介し
て配線電極１１がパタニング形成されており、ソース領
域３に電気接続されている。さらに、第２層間絶縁膜１
２を介して画素電極１３がパタニング形成されており同
じくコンタクトホールを介してドレイン領域５に電気接
続されている。このマルチゲートＴＦＴは、等価回路的
には複数のＴＦＴを直列接続した構成となっている。リ
ーク電流は複数のＴＦＴのうち、オフ電流値の最も低い
ＴＦＴに依存する為、リーク電流を抑制する事ができや
はりアクティブマトリクス型液晶表示装置の画素スイッ
チング素子等に応用されている。

【０００６】図１４は、マルチゲート構造のＴＦＴを採
用したアクティブマトリクス型液晶表示装置の１画素分
を切り取って示した等価回路図である。スイッチング素
子はＴＦＴ１ないしＴＦＴｎの直列接続からなり、個々
のゲート電極は夫々共通にゲート線に接続されている。
ＴＦＴ１のソース領域端部は信号線に接続されている一
方、ＴＦＴｎのドレイン領域端部は画素電極を介して液
晶を駆動する。なお、液晶と並列に補助容量も接続され
ている。

【０００７】

【発明が解決しようとする課題】従来のＬＤＤＴＦＴ
構造では、ＬＤＤ領域の不純物ドーズ量は１×１０¹²〜
１×１０¹³／cm²程度である為、ｐｏｌｙ−Ｓｉ膜中に
不純物イオン打ち込みを行なった場合、ドーズ量の僅な
変動でｐｏｌｙ−Ｓｉ膜の比抵抗値が大きくばらついて
しまう。この為、ＬＤＤ抵抗の変動が生じ易く、ＬＤＤ
ＴＦＴのリーク電流のばらつきの原因となっていた。
リーク電流の高いＴＦＴでは、特に周囲温度を高温（例
えば５０〜８０℃）にした時に、リーク電流が温度に対
して指数関数的に増大する為、液晶表示装置の画面上で
所謂高温輝点欠陥が現われるという課題があった。又、
ＴＦＴの活性領域として用いるｐｏｌｙ−Ｓｉ膜の結晶
性の微妙な差によって、活性領域中の不純物イオンの活
性化率が異なる為、ＴＦＴの閾値電圧（Ｖｔｈ）がばら
つくという課題があった。さらに、ＴＦＴのゲート容量
と補助容量との間の容量カップリングにばらつきが存在
する為、アクティブマトリクス型液晶表示装置の画面に
薄い筋状の輝線欠陥が現われる事があり解決すべき課題
となっている。この容量カップリングによる輝線欠陥
は、特にドレイン電圧が比較的低い状態で画素電極に信
号電荷を書き込む場合に顕著になる。

【０００８】一方、従来のマルチゲート構造のＴＦＴで
はソース領域及びドレイン領域にドーピングされる不純
物に水平方向拡散がある為、例えばＰ^＋イオンをドーピ
ングしたｎチャネルＴＦＴではチャネル長を５μｍ以下
にする事ができないという課題があった。チャネル長を
短縮化すると不純物の水平方向拡散の為実効チャネル長
が短くなり、リーク電流が極端に増大する。この為従来
のマルチゲート構造ではＴＦＴの微細化が困難であり、
アクティブマトリクス型液晶表示装置の高精細化の障害
になっていた。これに加えて、従来のマルチゲート構造
においてもＬＤＤ構造と同様に高温輝点欠陥が多発して
いた。

【０００９】加えて、ＴＦＴをＬＤＤ構造としても、信
号電荷のホールド期間中薄膜トランジスタのリークによ
る点欠陥画素の発生は完全には抑制できない。特に、全
体的にリークレベルが大きくなる高温（例えば５５℃）
では、点滅状態に至る点欠陥画素が多発してしまう。そ
こで解析を試みた所、画素の点欠陥は液晶の交流駆動に
関連しており、印加電圧の極性に依存しソース／ドレイ
ン間にリーク電流が発生している事が判明した。具体的
には、正極性信号電荷の保持期間中連続してゲート電極
と画素電極との間に高電界が印加されており、この為局
在準位を介して流れるリーク電流は負極性信号電荷の保
持期間よりも遥かに大きくなってしまい、正極性保持期
間中高電位の画像信号レベルを十分ホールドできず結果
的に液晶に対する交流駆動のバランスが崩れ、点滅する
点欠陥画素が多発するという課題がある。

【００１０】さらに別の観点から見た従来の技術の課題
を簡潔に説明する。アクティブマトリクス型液晶表示装
置の大型化及び高精細化につれて画素数が顕著に増大す
ると、前述した様に画素欠陥による歩留り低下が製造コ
スト上重大な問題になる。この対策の１つとして従来か
ら冗長構成が採用されている。冗長構成とは、本来不必
要であるが欠陥救済もしくは信頼性向上の為にやむを得
ず導入する構造と一般的には位置付けられている。例え
ば日経ＢＰ社発行「フラットパネルディスプレイ１９９
１」ｐ．１０５〜１０８，ｐ．２０１等に示す様に、画
素駆動用スイッチング素子として用いられるＴＦＴに起
因する画素欠陥の救済策として、１画素に対して複数の
スイッチング素子を設けたり、予備のスイッチング素子
を設ける等の冗長構成が従来から知られている。しかし
ながらこれらの従来方法は上述した様に初期の製造歩留
りをある程度確保する為にやむなく採用されたものであ
り、複数のスイッチング素子を設けるという冗長性の代
償として製造工程の増加、配線の断線故障、接続工程の
複雑化、周辺駆動回路の複雑化等が伴ない、多くの副次
的な欠点を有していた。

【００１１】

【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明はリーク電流が少なく、閾値電圧特性
の制御が容易であり、ゲート容量カップリングの悪影響
を受ける事がなく、安定した交流駆動の行なえる、微細
化の可能なアクティブマトリクス型液晶表示装置用のＴ
ＦＴ構造を提供する事を第１目的とする。かかる第１目
的を達成する為に以下の手段を講じた。即ち、本発明に
かかる液晶表示装置は、基本的な構成要素として、マト
リクス状に配列した画素電極とこの画素電極を駆動する
スイッチング素子とを備えた一方の基板と、対向電極を
有し前記一方の基板に対向配置された他方の基板と、両
方の基板に保持された液晶層とを備えている。本発明の
特徴事項として、前記スイッチング素子は複数個の薄膜
トランジスタを夫々のソース/ドレイン領域を兼ねる接
続領域によって直列接続し且つ各ゲート電極を互いに電
気接続したマルチゲート構造を有する。さらに、マルチ
ゲート構造を構成する各薄膜トランジスタは、少なくと
もソース領域又はドレイン領域とチャネル領域の間にソ
ース領域又はドレイン領域と同一導電型の低濃度不純物
領域を備えたＬＤＤ構造を有している。そして該接続領
域はソース領域及びドレイン領域と同じく、該低濃度不
純物領域より不純物濃度が高い。

【００１２】好ましくは、各薄膜トランジスタは、ソー
ス領域及びドレイン領域の両方とチャネル領域の間に夫
々低濃度不純物領域を備えている。又好ましくは、前記
スイッチング素子は直列接続された一対の薄膜トランジ
スタからなり、一方はソース領域とチャネル領域の間に
のみ低濃度不純物領域を有し、他方はドレイン領域とチ
ャネル領域の間にのみ低濃度不純物領域を有する対称構
造としても良い。さらに好ましくは、各薄膜トランジス
タは５μｍ以下のチャネル長を有している。

【００１３】特に液晶の交流駆動を安定化する為、複数
個の薄膜トランジスタに設けられた複数個の低濃度不純
物領域のうち少なくとも１個は、他の低濃度不純物領域
と異なる長さ寸法を有する様にした。具体的には、画素
電極に一番近い低濃度不純物領域が、他の低濃度不純物
領域に比べて長くなる様にした。あるいは、複数個の薄
膜トランジスタに設けられた複数個の低濃度不純物領域
のうち少なくとも１個は、他の低濃度不純物領域と異な
る濃度を有する様にしても良い。具体的には、画素電極
に一番近い低濃度不純物領域が、他の低濃度不純物領域
に比べて小さな濃度を有する。

【００１４】本発明の第２の目的は、１個の画素に対し
て複数のスイッチング素子を用いる事なくスイッチング
素子自体に冗長性を持たせ、配線の複雑化及び周辺駆動
回路の複雑化をもたらす事なく製造歩留り及び信頼性を
改善する事である。かかる第２の目的を達成する為に以
下の手段を講じた。即ちマトリクス状に配列した画素用
の電極とこの電極を駆動するスイッチング素子とを備え
た表示用の基板において、前記スイッチング素子は基本
的に複数個の薄膜トランジスタからなり各ゲート電極を
共通接続したマルチゲート構造を有する。特徴事項とし
て個々の薄膜トランジスタは低濃度不純物領域であるＬ
ＤＤ領域を備えたＬＤＤ型のリーク電流抑制構造を有し
ており、少なくとも２個の該薄膜トランジスタを夫々の
ソース/ドレイン領域を兼ねる接続領域によって直列接
続し、該接続領域はソース領域及びドレイン領域と同じ
く、該低濃度不純物領域より不純物濃度が高く、電流リ
ーク故障に対する冗長性を付与している。この場合、Ｌ
ＤＤ型の薄膜トランジスタは、少なくともドレインとし
て機能する不純物領域とチャネル領域との間に、該不純
物領域と同一導電型でより低濃度のＬＤＤ領域を有して
いる。又、前記ＬＤＤ型の薄膜トランジスタは該チャネ
ル領域の両側で交互にドレインとして機能する不純物領
域及び付随するＬＤＤ領域を有している。

【００１５】

【作用】本発明の第一側面によれば、画素スイッチング
素子用ＴＦＴのゲート電極をマルチゲート構造とし、且
つＬＤＤ構造を採用している。両構造を組み合せる事に
より、夫々の長所が生かされるとともに短所が除かれる
という顕著な相乗効果が得られる。即ち、リーク電流を
低く抑制でき閾値電圧（Ｖｔｈ）及びゲート容量カップ
リングのばらつきを少なくし、チャネル長の短縮化を図
る事ができる。特に、マルチゲート構造とＬＤＤ構造を
組み合わせた画素スイッチング素子用ＴＦＴにおいて、
画素電極に近接する低濃度不純物領域（ＬＤＤ領域）の
長さ又は濃度を残りの低濃度不純物領域と異ならせる事
により、画素電位の正極性保持期間中チャネル領域にお
ける電界の集中を小さく抑える事ができ局在準位を介し
てのリーク電流を抑制する。さらに、リーク電流を低く
抑えたまま高い駆動電流又はオン電流を得る事ができる
ので、アクティブマトリクス型液晶表示装置の高性能化
に大きく寄与する。又ＴＦＴ設計の自由度が高くなる為
液晶表示装置の開口率向上にも寄与できる。

【００１６】本発明の第二側面によれば、リーク電流抑
制構造を有する薄膜トランジスタを２個以上直列接続し
てマルチゲート構造としており、スイッチング素子自体
に電流リーク故障に対する冗長性を付与している。換言
すると、複数個の薄膜トランジスタのうち少なくとも２
個は、ＴＦＴ単独でも画素欠陥とならない程度にリーク
電流が小さい。従って、製造工程段階もしくは実使用状
態で１個のＴＦＴが電流リーク故障を生じても、残りの
ＴＦＴが補完的に作用しスイッチング素子自体としては
正常に動作可能としている。この様に単独のスイッチン
グ素子自体に冗長性を持たせている為、配線及び周辺駆
動回路の複雑化を招く事なく製造歩留り及び信頼性を従
来に比し飛躍的に改善する事が可能である。

【００１７】

【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかるアクティブマト
リクス型液晶表示装置の第１実施例を示しており、特に
要部となるＴＦＴ周辺を拡大して表わした部分断面図で
ある。図示するＴＦＴはｎチャネル型でありアクティブ
マトリクス型液晶表示装置の画素駆動用スイッチング素
子を構成する。絶縁基板例えば石英基板１の上にはパタ
ニングされた多結晶半導体層例えばｐｏｌｙ−Ｓｉ膜が
形成されている。この膜にはソース領域３と、ソース／
ドレイン領域（接続領域）４と、ドレイン領域５と、こ
の３者の間に位置する一対のチャネル領域２とが形成さ
れている。ソース領域３、ソース／ドレイン領域４及び
ドレイン領域５と、各チャネル領域２との間には夫々ソ
ース領域及びドレイン領域と同一導電型の低濃度不純物
領域即ちＬＤＤ領域６が合計４箇所形成されている。各
チャネル領域２の上方には夫々ゲート絶縁膜を介して対
応するゲート電極９が形成されている。このゲート絶縁
膜は２層構造を有しゲート酸化膜７とゲート窒化膜８と
からなる。石英基板１はＰＳＧ等からなる第１層間絶縁
膜１０により被覆されている。第１層間絶縁膜１０に形
成されたコンタクトホールを介して、アルミニウム等か
らなる配線電極１１がソース領域３に電気接続されてい
る。同じくコンタクトホールを介してＩＴＯ等の透明導
電材料からなる画素電極１３がドレイン領域５に電気接
続されている。この画素電極１３はＰＳＧ等からなる第
２層間絶縁膜１２の上に成膜されている。

【００１８】引続き図１を参照して、本発明の機能的な
利点について詳細に説明する。先ず最初にリーク電流抑
制機能について説明する。一般に、ＴＦＴの活性領域と
なるｐｏｌｙ−Ｓｉ膜は単結晶シリコンに比し欠陥密度
が大きいのでリーク電流が増大する傾向にある。この
為、通常水素拡散処理を施し欠陥密度を減少させてＴＦ
Ｔのリーク電流を下げる様にしている。水素化が進むと
ｐｏｌｙ−Ｓｉの欠陥準位が減少し、結晶粒界のエネル
ギー障壁が小さくなるのでＬＤＤ抵抗が減少する。ＬＤ
Ｄ抵抗は水素化の程度に大きく左右されるので、水素化
の状態によってはウェハ内での個々のＴＦＴのＬＤＤ抵
抗が大きくばらつく。この結果、従来ある統計的な確率
でリーク電流の大きい異常ＴＦＴが出現していた。これ
に対し、本発明のマルチゲート構造ＬＤＤＴＦＴで
は、等価回路的に直列接続された複数のＴＦＴのうち最
もオフ電流の小さいＴＦＴでリーク電流の実効値が決定
される。この為、水素化の程度の相違によるリーク電流
のばらつきは激減した。

【００１９】次に閾値電圧の安定化機能を説明する。水
素化の程度はリーク電流ばかりでなくＴＦＴの閾値電圧
Ｖｔｈにも影響を及ぼす。水素化が過度に進行するとＴ
ＦＴのＶｔｈが低下し、ゲートオフの状態でも電流が流
れる様になる。この為、従来のＴＦＴでは所謂Ｖｔｈ輝
点と呼ばれる画素欠陥が発生し問題となっていた。これ
に対し、本発明のマルチゲート構造ＬＤＤＴＦＴで
は、Ｖｔｈの値は直列接続された複数のＴＦＴのうち最
もＶｔｈの高いＴＦＴで決定される。この結果、Ｖｔｈ
のばらつきも抑制されＶｔｈ輝点欠陥も激減した。

【００２０】次に従来の単一ゲート構造ＬＤＤＴＦＴ
で問題となっていたゲート容量カップリングのばらつき
についても改善する事ができた。本発明のマルチゲート
構造ＬＤＤＴＦＴではＴＦＴ群の間でのゲート容量ば
らつきは、単一のＴＦＴのゲート容量ばらつきよりも小
さいので、従来の単一ゲート型ＬＤＤＴＦＴに比較す
ると輝線欠陥の程度を軽減する事ができた。

【００２１】さらに、チャネル長の短縮化について説明
する。ＬＤＤ領域を設けない従来のマルチゲート構造Ｔ
ＦＴでは、ソース領域及びドレイン領域にドーピングさ
れる不純物の水平方向拡散が大きいので、活性領域とし
てｐｏｌｙ−Ｓｉ膜を用いた場合設定チャネル長を５μ
ｍにすると実効チャネル長は３μｍ以下になってしま
う。この為ドレイン領域端部における電界集中が大きく
なりリーク電流が増大する。従ってアクティブマトリク
ス型液晶表示装置の高精細化及び高開口率化にとっては
不利である。これに対し、本発明のマルチゲート構造Ｌ
ＤＤＴＦＴでは、ＬＤＤ領域を設ける事によりドレイ
ン領域端部での電界集中を緩和する事ができるので、設
定チャネル長を５μｍ以下にする事が可能である。即
ち、本発明によりアクティブマトリクス型液晶表示装置
の高精細化及び高開口率化を図る事が可能になる。

【００２２】以上に説明した本発明の利点をより明確に
示す為、図９に本発明にかかるマルチゲート構造ＬＤＤ
ＴＦＴのゲート電圧対ドレイン電流曲線を示す。又、
比較の為図１０に従来のマルチゲート構造ＴＦＴのゲー
ト電圧対ドレイン電流曲線を示す。なお、測定対象とな
ったダブルゲートＴＦＴサンプルの合計チャネル長は３
μｍ＋３μｍであり、チャネル幅は３μｍである。又、
ソース／ドレイン間電圧を５Ｖに設定しソース／ゲート
間電圧を−１０〜＋１５Ｖに変化させた。ＬＤＤのない
従来のマルチゲートＴＦＴではリーク電流が大きく上昇
し、且つＴＦＴ特性はデプレッション型の曲線を示すの
に対し、本発明のマルチゲート構造ＬＤＤＴＦＴでは
リーク電流の上昇は全く見られない。

【００２３】次に、図１に示したマルチゲート構造ＬＤ
ＤＴＦＴの変形例を説明する。一般に、アクティブマ
トリクス型液晶表示装置では寿命劣化を抑制する為に液
晶層を交流駆動させている。この為、ソース側とドレイ
ン側は交互に入れ替るのでＬＤＤ領域はソース端とドレ
イン端に対して対称的に設ける事が好ましい。前述した
図１の例ではＴＦＴが２個直列に接続されている。もち
ろんＴＦＴの個数は３個以上であっても差し支えない。
液晶を交流駆動させる為ソース側とドレイン側は交互に
入れ替るので、ＬＤＤの構造及び位置関係はソース領域
及びドレイン領域に関し対称的である事が好ましい。即
ち、ソース領域及びドレイン領域は互いに等価で交換可
能である事が好ましい。従って、図１の実施例ではＬＤ
Ｄ領域を各ゲート電極の端面に接して４箇所設けてあ
る。しかしながら、ＬＤＤ領域の配置は図１に示した実
施例に限られる訳ではない。画素スイッチング素子用Ｔ
ＦＴの場合は、ソース／ドレインの対称性が保たれれば
良い。従って、例えば図２に示す様にソース領域３の端
部とドレイン領域５の端部の２箇所のみにＬＤＤ領域６
を設けても良い。あるいは、図３に示す様に内側のソー
ス／ドレイン領域４の両端２箇所のみにＬＤＤ領域６を
設けても良い。なお、理解を容易にする為に図２及び図
３の実施例で図１に示した実施例と共通の部分について
は同一の参照番号を付してある。

【００２４】本発明にかかるマルチゲート構造ＬＤＤ
ＴＦＴは、画素スイッチング素子用に加えて、同一基板
上に同時に形成される周辺回路例えば水平駆動回路や垂
直駆動回路にも用いる事ができる。この例を図４に示
す。なお理解を容易にする為に、図１に示した構造と対
応する部分については対応する参照番号を付してある。
一般に、周辺回路に組み込まれるＴＦＴの場合には、ス
イッチング素子と異なりドレイン側の方向が予め決まっ
ている。従って、図４に示す様にドレイン領域５の端部
や、ソース／ドレイン領域４のドレイン側端部のみにＬ
ＤＤ領域６を設け、ソース領域３の端部やソース／ドレ
イン領域４のソース側端部にＬＤＤ領域を作らない様に
している。この様に、ＬＤＤ領域を一部省略する事によ
りＴＦＴのオン電流が増加し駆動能力が改善される。

【００２５】次に、図５ないし図８を参照して本発明に
かかるマルチゲート構造ＬＤＤ−ＴＦＴの製造工程を詳
細に説明する。先ず図５の工程Ａにおいて、石英基板１
０１上にＬＰＣＶＤ法でｐｏｌｙ−Ｓｉ薄膜１０２を約
７５nmの膜厚で成膜する。必要ならば、この後Ｓｉ^＋イ
オンをイオンインプランテーションする事によりｐｏｌ
ｙ−Ｓｉ薄膜１０２を非晶質化し、続いて６００℃程度
の温度で炉アニールする事により多結晶シリコンを大粒
径化する。なお、非晶質シリコンを予め形成する場合に
はプラズマ化学気相成長法（ＰＣＶＤ法）を用いて１５
０〜２５０℃程度の温度で成膜しても良い。次に工程Ｂ
において、ｐｏｌｙ−Ｓｉ薄膜１０２を所定のパタンに
エッチングする。続いてｐｏｌｙ−Ｓｉ薄膜１０２を酸
化しその表面にゲート酸化膜１０３を約６０nmの膜厚で
形成する。その後、工程ＣにおいてＴＦＴ閾値電圧調整
用にＢ^＋イオンを打ち込む。

【００２６】図６の工程Ｄにおいて、ゲート酸化膜１０
３の上にＬＰＣＶＤ法で窒化シリコン膜（Ｓｉ₃Ｎ
₄膜）１０４を約１０〜２０nmの膜厚で形成する。場合
によってはこの窒化シリコン膜１０４の表面を酸化し、
ＳｉＯ₂膜を約１〜２nmの膜厚で形成する。この様にし
て得られた複合ゲート絶縁膜は、ＳｉＯ₂／Ｓｉ₃Ｎ₄
／ＳｉＯ₂の３層構造となる為ＯＮＯ構造と呼ばれてい
る。この様な構造にするのはゲート耐圧を十分確保し、
信頼性を向上させる為である。続いて工程Ｅにおいて、
ゲート絶縁膜上に燐ドープの低抵抗多結晶シリコンを約
３５０nmの膜厚で形成した後、所定の形状にパタニング
して一対のゲート電極１０５を得る。このゲート電極の
形成方法には以下の３通りがある。第１の方法は、ノン
ドープの多結晶シリコン薄膜を形成し、ＰＣｌＯ₃ガス
から燐を拡散させるものである。第２の方法は、ＰＣｌ
Ｏ₃ガスの代わりにＰＳＧ膜を用いて燐拡散を行なうも
のである。第３の方法は、ＬＰＣＶＤ法でＳｉＨ₄ガス
とＰＨ₃ガスの混合気体を熱分解しドープトｐｏｌｙ−
Ｓｉを成膜するものである。何れの方法でも良いが、本
実施例では第１番目の方法を採用した。なお本実施例で
は、各ＴＦＴのチャネル長Ｌを３μｍに設定しチャネル
幅Ｗが３μｍとなる様にゲート電極をパタニングした。
次にＬＤＤ領域を形成する工程Ｆに移る。ＬＤＤ領域を
形成する為には、ｎチャネルＴＦＴの場合、ゲート電極
１０５を形成した後Ａｓ^＋又はＰ^＋イオンを０．５〜
１．５×１０¹³／cm²のドーズ量で打ち込む。ｐチャネ
ルＴＦＴの場合には、Ａｓ^＋又はＰ^＋イオンの代わりに
Ｂ^＋イオンを０．１〜２．０×１０¹³／cm²のドーズ量
で同様に打ち込めば良い。次に工程ＧにおいてＳｉ₃Ｎ
₄膜１０４をゲート電極１０５の周囲に沿って所定の形
状にカットする。

【００２７】図７の工程Ｈにおいて、ゲート電極１０５
の両側面から１μｍの範囲をＬＤＤ領域１０６として残
す様にレジスト１０７を形成する。続いて、不純物イオ
ンを１〜３×１０¹⁵／cm²のドーズ量で打ち込みソース
領域及びドレイン領域を形成する。ｎチャネルＴＦＴの
場合にはＡｓ^＋又はＰ^＋イオンを用い、ｐチャネルＴＦ
Ｔの場合にはＢ^＋イオンを打ち込む。ＬＤＤ領域１０６
の長さ寸法は１μｍに限られるものではないが、リーク
電流低減の要求が厳しい画素スイッチング素子用ＴＦＴ
では、ＬＤＤ長は０．５μｍ以上が望ましい。この後工
程ＩにおいてＬＰＣＶＤ法によりＰＳＧからなる第１層
間絶縁膜１０８を約６００nmの膜厚で形成した後、１０
００℃１０分間の窒素雰囲気アニールを行ないソース領
域、ドレイン領域、ＬＤＤ領域を活性化させる。続いて
工程Ｊにおいてコンタクトホール１０９を第１層間絶縁
膜１０８の所定箇所に形成する。

【００２８】図８の工程Ｋにおいて配線電極１１０とな
る金属アルミニウムを約６００nmの膜厚で堆積しパタニ
ングする。この上にさらにＰＳＧからなる第２層間絶縁
膜１１１を約４００nmの膜厚で形成する。次に工程Ｌに
おいて、ＰＣＶＤ法により窒化シリコン膜（Ｐ−ＳｉＮ
ｘ膜）１１２を約１００nmの膜厚で形成する。このＰ−
ＳｉＮｘ膜１１２は水素を多量に含有する為、成膜後に
アニールを行なう事によりＴＦＴの水素化を効果的に実
施できる。水素化によりｐｏｌｙ−Ｓｉ膜１０２の欠陥
密度を減少させ、欠陥に起因するＴＦＴのリーク電流を
抑制する事ができる。最後に工程ＭにおいてＰ−ＳｉＮ
ｘ膜をエッチングにより全面除去し、コンタクトホール
を開口した後ＩＴＯ等の透明導電膜を約１５０nmの膜厚
で形成する。このＩＴＯ膜を所定の形状にパタニングし
て画素電極１１３を得る。

【００２９】なお上述した実施例においては、各ＴＦＴ
のチャネル長を３μｍに設定し、チャネル幅を３μｍに
設定し、ＬＤＤ長を１μｍに設定していたが、ＴＦＴの
寸法はこれに限られるものでない事は勿論である。又、
上述した実施例においては、ＴＦＴのゲート電極が多結
晶シリコンで構成され、ゲート絶縁膜が多層構造を有
し、配線電極が金属アルミニウムを用いているが、本発
明はこれに限られるものではない。ゲート電極は、例え
ばシリサイド，ポリサイド，Ｔａ，Ａｌ，Ｃｒ，Ｍｏ，
Ｎｉ等の金属、あるいはこれらの合金を用いる事もでき
る。加えて、本発明はＴＦＴとしてプレーナ型、正スタ
ガ型又は逆スタガ型の何れにも適用可能である事は勿論
である。

【００３０】次に図１１を参照して、本発明にかかるマ
ルチゲート構造ＬＤＤＴＦＴを用いて構成されたアク
ティブマトリクス型液晶表示装置の構成例を説明する。
本装置は、アクティブマトリクス基板２１と対向基板２
２とをスペーサ２３により貼り合わせた構造を有し、両
基板の間に液晶層が充填されている。アクティブマトリ
クス基板２１の表面にはマトリクス状に配列された画素
電極２４とこの画素電極２４を駆動するスイッチング素
子２５とからなる液晶表示部２６と、この液晶表示部２
６に接続される周辺駆動回路部２７とが形成されてい
る。スイッチング素子２５はマルチゲート構造ＬＤＤ
ＴＦＴからなる。又、場合によっては周辺駆動回路２７
を構成するＴＦＴもこの構造としても良い。一方、対向
基板２２の内表面には対向電極が形成されている。

【００３１】次に本発明にかかるアクティブマトリクス
型液晶表示装置の第２実施例を説明する。本実施例は特
に交流駆動に起因するＴＦＴのリーク電流増大防止構造
に関係する。第２実施例の説明に入る前に、背景理解を
容易にする為、図１５を参照して交流駆動時の極性に依
存するＴＦＴの電流リーク現象を簡潔に説明する。一般
にアクティブマトリクス型液晶表示装置では、対向電極
の電位Ｖ_COMに対する画素電極の電位が正極性の充電と
保持、負極性の充電と保持を繰り返しており、ＴＦＴは
画素電極側と入力信号線側の双方でソースにもドレイン
にもなっている。この正極性保持と負極性保持でソース
／ドレイン間のリーク電流の大きさが異なっている事が
判明した。画素電極とＴＦＴのゲート電極間の電位差に
ついては、正極性保持の場合画素電極に高い信号電圧Ｖ
_Hが書き込まれる為、保持時間を通してオフ状態のゲー
ト電圧Ｖ_GOFFとの間に大きな電位差が生じる。一方、負
極性保持の場合、オフ状態のゲート電圧Ｖ_GOFFに近い反
転極性の電圧Ｖ_Lが書き込まれる為、ゲート電極との間
の電位差は小さい。即ち、正極性保持の間のみ連続して
ゲート電極と画素電極との間に高電界がかかっている事
を意味している。又、構造的にＴＦＴが画素電極側と信
号線側とで対称な場合でも、製造工程上の理由により、
ＴＦＴの画素電極側の方が信号線側よりもダメージを受
け易くなっている。この為ｐｏｌｙ−Ｓｉ膜中の欠陥準
位を通して流れるリーク電流は負極性保持の場合よりも
正極性保持の方が遥かに大きくなってしまい書き込まれ
た画素電位を十分保持できず輝点欠陥となって現われる
のである。この対策として、画素電極側のリーク電流を
より抑制する為構造的にＴＦＴを非対称にすると、画素
スイッチング用ＴＦＴ設計の自由度が減る為液晶画素の
開口率を犠牲にせざるを得なかったり、又ＴＦＴのオン
電流を十分確保する事ができず画素電位の書き込み不足
が生ずるという課題があった。以下に説明する第２実施
例は以上の課題を解決するもので、ＴＦＴ設計の自由度
を犠牲にする事なくＴＦＴの高オン電流と低リーク電流
を同時に達成する事を目的とする。

【００３２】図１６はかかる第２実施例を示しており、
特に要部となるＴＦＴ周辺を拡大して表わした部分断面
図である。図示するＴＦＴはｎチャネル型でありアクテ
ィブマトリクス型液晶表示装置の画素駆動用スイッチン
グ素子を構成する。石英基板１の上にはパタニングされ
たｐｏｌｙ−Ｓｉ膜が形成されている。この膜にはソー
ス領域３と、ソース／ドレイン領域（接続領域）４と、
ドレイン領域５と、この三者の間に位置する一対のチャ
ネル領域２とが形成されている。ソース領域３、ソース
／ドレイン領域４及びドレイン領域５と、各チャネル領
域２との間には夫々ソース領域及びドレイン領域と同一
導電型の低濃度不純物領域即ちＬＤＤ領域６１〜６４が
合計４個所形成されている。各チャネル領域２の上方に
は夫々ゲート絶縁膜を介して対応するゲート電極９が形
成されている。このゲート絶縁膜は二層構造を有しゲー
ト酸化膜７とゲート窒化膜８とからなる。石英基板１は
ＰＳＧ等からなる第１層間絶縁膜１０により被覆されて
いる。第１層間絶縁膜１０に形成されたコンタクトホー
ルを介して、アルミニウム等からなる配線電極１１がソ
ース領域３に電気接続されている。同じくコンタクトホ
ールを介してＩＴＯからなる画素電極１３がドレイン領
域５に電気接続されている。この画素電極１３は第２層
間絶縁膜１２の上に成膜されている。

【００３３】本実施例の特徴事項として複数個のＴＦＴ
に設けられた複数個のＬＤＤ領域のうち少なくとも１個
は、他のＬＤＤ領域と異なる長さを有している。即ち、
第１及び第２のＬＤＤ領域６１，６２の長さを夫々１μ
ｍ、第３のＬＤＤ領域６３の長さを０．５μｍ、第４の
ＬＤＤ領域６４の長さを１．５μｍとした。第４のＬＤ
Ｄ領域６４の長さを１．５μｍとしたのは画素電極側の
リーク電流を抑える為である。第３のＬＤＤ領域６３の
長さを０．５μｍとしたのは、第４のＬＤＤ領域６４を
他のＬＤＤ領域より長くした事によるオン電流の落ち込
みを補償し、十分に高い書き込み電流を確保する為であ
る。第３のＬＤＤ領域６３の長さを０．５μｍに短縮し
てもリーク電流が増大する惧れはない。前述した様に正
極性電位を画素電極側が保持している場合に最も高い電
界がかかるのは第４のＬＤＤ領域６４である事が解析に
より明らかになっている。

【００３４】図１７はｎチャネル型ＬＤＤＴＦＴのゲ
ート電圧／ドレイン電流曲線を示すグラフである。実線
は上述した第２実施例にかかるＴＦＴの特性カーブを示
し、点線は従来のＴＦＴの特性カーブである。この従来
例はチャネル長Ｌが５μｍでチャネル幅Ｗが３μｍのシ
ングルゲートＬＤＤＴＦＴであり、ＬＤＤ長は１μ
ｍ、ＬＤＤ濃度は１×１０¹³cm^-2である。測定は何れの
場合も画素電極側がドレインとなる条件で行なった。ド
レイン電圧は１０Ｖである。図から明らかな様に、第２
実施例にかかるＴＦＴは従来のＴＦＴに比べてリーク電
流が１桁低く、且つオン電流が２倍以上大きいという非
常に優れた特性を有している事がわかる。

【００３５】次に、図１８ないし図２０を参照して上述
した第２実施例の製造工程を説明する。先ず石英基板２
０１上にＬＰＣＶＤ法でｐｏｌｙ−Ｓｉ膜２０２を約７
５nmの厚みで成膜する。必要ならばこの後Ｓｉ^＋イオン
をイオンインプランテーションする事により非晶質化
し、続いて６００℃程度の温度で炉アニールする事によ
り、ｐｏｌｙ−Ｓｉを大粒径化する。なお最初から非晶
質シリコンを成膜する場合にはＰＣＶＤ法を用いて１５
０〜２５０℃程度の温度で形成しても良い。この様にし
て大粒径化されたｐｏｌｙ−Ｓｉ膜をＴＦＴに合わせた
パタンにエッチングする。続いてｐｏｌｙ−Ｓｉ膜２０
２を酸化し、ゲート酸化膜２０３を約６０nmの膜厚で形
成する。このゲート酸化膜２０３上にＬＰＣＶＤ法でＳ
ｉ₃Ｎ₄膜２０４を約１０〜２０nm成膜する。場合によ
ってはＳｉ₃Ｎ₄膜２０４を酸化し、ＳｉＯ₂膜を約１
〜２nm形成する。この様にして形成したゲート絶縁膜は
ＳｉＯ₂／Ｓｉ₃Ｎ₄／ＳｉＯ₂の三層構造となる為Ｏ
ＮＯ構造と呼ばれている。この様な構造にするのはゲー
ト耐圧を十分確保し、信頼性を向上させる為である。こ
の後ＴＦＴの閾値電圧Ｖｔｈを制御する為、必要ならば
Ｂ^＋イオンを１〜８×１０¹²cm^-2程度のドーズ量で打ち
込む。このゲート絶縁膜上に燐ドープの低抵抗多結晶シ
リコンを約３５０nm形成してゲート電極２０５とする。
ゲート電極の形成方法には３通りある。第１の方法は、
ノンドープ多結晶シリコン薄膜を形成しＰＣｌＯ₃ガス
から燐を拡散させる方法である。第２の方法は、ＰＣｌ
Ｏ₃ガスの代わりにＰＳＧ膜を用い燐拡散を行なう方法
である。第３の方法は、ＬＰＣＶＤ法でＳｉＨ₄ガスと
ＰＨ₃ガスの混合気体を熱分解しドープトｐｏｌｙ−Ｓ
ｉを成膜する方法である。何れの方法を用いても良い
が、本実施例では第１の方法を採用した。なお本例では
ダブルゲートＴＦＴのチャネル長Ｌは夫々２．５μｍに
設定し、チャネル幅Ｗは３μｍに設定した。続いてＬＤ
Ｄ領域２０６の形成工程に移る。ＬＤＤ領域を形成する
には、ｎチャネルＴＦＴの場合、ゲート電極２０５の形
成後Ａｓ^＋又はＰ^＋イオンを０．５〜１．５×１０¹³／
cm²のドーズ量で打ち込む。ｐチャネルＴＦＴの場合は
Ａｓ^＋又はＰ^＋イオンの代わりにＢ^＋イオンを０．１〜
２．０×１０¹³／cm²のドーズ量で同様に打ち込めば良
い。この後、ゲート電極２０５の周囲に沿ってＳｉ₃Ｎ
₄膜２０４を所定の形状にカッティングする。

【００３６】次に図１９の工程に移る。ゲート電極２０
５の両側面から一定の長さをＬＤＤ領域として残す様に
レジスト２０７を形成する。ｎチャネルＴＦＴを形成す
る為、Ａｓ^＋又はＰ^＋イオンを１〜３×１０¹⁵／cm²の
ドーズ量で打ち込みソース領域及びドレイン領域を設け
る。なおｐチャネルＴＦＴを形成する場合にはＢ^＋イオ
ンを打ち込む。レジスト２０７のパタニング形状を適切
に設定して、夫々所望の長さ寸法を有するＬＤＤ領域を
残す。前述した様に、第１ＬＤＤ領域２０８及び第２Ｌ
ＤＤ領域２０９の長さは１μｍ、第３ＬＤＤ領域２１０
の長さは０．５μｍ、第４ＬＤＤ領域２１１の長さは
１．５μｍである。この後ＬＰＣＶＤ法で第１ＰＳＧ膜
２１２を約６００nmの膜厚で形成し、１０００℃１０分
間のＮ₂アニールを行ないソース領域、ドレイン領域、
ＬＤＤ領域を活性化させる。次いでコンタクトホール２
１３を第１ＰＳＧ膜２１２に開口する。

【００３７】最後に図２０の工程に移る。配線電極２１
４となるアルミニウムを約６００nm形成しパタニングす
る。この上にさらに第２ＰＳＧ膜２１５を約４００nm形
成する。続いてＰＣＶＤ法で窒化シリコン膜（Ｐ−Ｓｉ
Ｎ_x膜）２１６を約１００nm形成する。Ｐ−ＳｉＮ_x膜
は水素を多量に含有する為、成膜後にアニールする事で
ＴＦＴの水素化を効果的に行なえる。水素化によりｐｏ
ｌｙ−Ｓｉ膜の欠陥密度を減少させ、欠陥に起因するＴ
ＦＴのリーク電流を下げる事ができる。最後にＰ−Ｓｉ
Ｎ_x膜をエッチング除去した後、コンタクトホールを開
けＩＴＯ薄膜を約１５０nm形成する。このＩＴＯ薄膜を
所定の形状にパタニングして画素電極２１７を形成す
る。

【００３８】図２１は本発明にかかるアクティブマトリ
クス型液晶表示装置の第３実施例を示す模式的な断面図
である。基本的には上述した第２実施例と同一の構造を
有しており、対応する部分には対応する参照番号を付し
て理解を容易にしている。異なる点は、第１ないし第４
ＬＤＤ領域６１，６２，６３，６４のうち少なくとも１
個は、他のＬＤＤ領域と異なる濃度を有している事であ
る。逆に、全てのＬＤＤ領域は同一の長さ１．０μｍに
設定されている。具体的には、画素電極１３に一番近い
第４のＬＤＤ領域６４が、他のＬＤＤ領域６１，６２，
６３に比べて小さな濃度を有している。例えば、ゲート
電極９の形成後Ａｓ^＋又はＰ^＋イオンを０．１〜０．４
×１０¹³cm^-2程度のドーズ量で打ち込み、次いで第４の
ＬＤＤ領域６４のみをレジストで覆った後再びＡｓ^＋又
はＰ^＋イオンを０．６〜１．２×１０¹³cm^-2程度のドー
ズ量で打ち込む。この様にして第４のＬＤＤ領域６４の
みが濃度の低いＴＦＴができるので、リーク電流を低く
抑える事ができる。本実施例では第１から第４までのＬ
ＤＤ領域の長さは全て１μｍである。オン電流が不足す
る場合は前述した第２実施例と同様に第３のＬＤＤ領域
６３の長さを、例えば０．５μｍ程度に短くしてやれ
ば、リーク電流を抑えたまま高いオン電流を確保する事
ができる。

【００３９】言うまでもなくＴＦＴのＬＤＤ長、ＬＤＤ
濃度、及びそれらの組み合わせは第２及び第３実施例で
開示した場合に止まるものではない。ＬＤＤ長、ＬＤＤ
濃度、及びそれらの組み合わせはＴＦＴを使用するアク
ティブマトリクス型液晶表示装置の仕様が異なれば、当
然それに合わせて最適化すべき性質のものだからであ
る。なお、第２及び第３実施例においてはＴＦＴのチャ
ネル長を２．５μｍに設定し、チャネル幅を３μｍに設
定し、ＬＤＤ長を１μｍに設定していたが、ＴＦＴの寸
法はこれに限られるものでないのは勿論である。以上に
説明した第２及び第３実施例によればＴＦＴ設計時の自
由度が大きくなる為、画素電極パタンレイアウトを設計
する際の自由度も大きくなり、結果的に画素開口率が最
も大きくなる様にＴＦＴを設計する事も可能になる。こ
の様に本発明は液晶表示装置の開口率を改善する点にも
大きな寄与がある。

【００４０】次に、スイッチング素子の冗長性という別
の観点から本発明を詳細に説明する。例えば、図１に示
した第１実施例では、スイッチング素子は２個の薄膜ト
ランジスタからなり各ゲート電極を共通接続したダブル
ゲート構造を有している。なお、一般には３個以上のＴ
ＦＴの直列接続を含めてマルチゲート構造と称してい
る。一対の薄膜トランジスタはリーク電流抑制構造を有
している。具体的にはＬＤＤ構造を有している。この２
個のＬＤＤＴＦＴを直列接続して電流リーク故障に対
する冗長性を確保するものである。以下、ダブルゲート
構造ＬＤＤＴＦＴからなるスイッチング素子の冗長性
に関し、種々の欠陥モードを作成して評価を行なったの
で説明する。

【００４１】先ず最初に図２２を参照して評価の対象と
なったダブルゲートＬＤＤＴＦＴからなるスイッチン
グ素子のモデル構造を説明する。このスイッチング素子
はＴＦＴ１とＴＦＴ２の直列接続からなる。ＴＦＴ１の
開放端側はソースとして接地し、ＴＦＴ２の開放端側は
ドレインとして所定の電圧Ｖｄｓを印加する。又共通接
続されたゲートには所定のゲート電圧Ｖｇｓが印加され
る。この条件でスイッチング素子に流れるリーク電流を
測定し評価するものである。ＴＦＴ１のチャネル領域両
側に設けられたＬＤＤ領域を，で表わし、ＴＦＴ２
のチャネル領域両側に設けられたＬＤＤ領域を，で
表わす。

【００４２】図２２に示したモデルにおいて、４個のＬ
ＤＤ領域〜の１個又は２個を模擬的に破壊したモー
ドを複数種類作成し、リーク電流を測定した。その結果
を以下の表１に示す。

【表１】

【００４３】表１において第１欄はダブルゲートＬＤＤ
ＴＦＴからなるスイッチング素子の各種欠陥モード１
〜１２を挙げている。なお、これらのモードの中には比
較の為シングルゲートＬＤＤＴＦＴに関する欠陥モー
ドも含まれている。本モデルではＴＦＴの寸法はチャネ
ル幅が５０μｍに設定され、チャネル長が２．５μｍに
設定され、ＬＤＤ長は１μｍに設定されている。特に、
リーク電流の測定を容易とする為、チャネル幅を実際の
スイッチング素子用ＴＦＴの１６．７倍に設定した。図
１の第２欄は各モードについて欠陥の生じたＬＤＤ領域
の箇所を示している。第２欄中〜は図２２に示した
４個のＬＤＤ領域の位置に夫々対応している。例えばモ
ード１では全てのＬＤＤ領域〜に○印が付されてい
る。従って、モード１は欠陥のないダブルゲートＬＤＤ
ＴＦＴを表わしている。モード２ではＬＤＤ領域に
×印が付されている。従って、このモード２は図２２を
参照するとＴＦＴ２のドレイン側ＬＤＤ領域に欠陥が
ある事を意味している。なお、この欠陥は人為的にＬＤ
Ｄ領域を削除する事によりシミュレートしている。以下
同様に、各モードについて欠陥ＬＤＤ領域の箇所を表わ
している。但し、モード８及びモード１０は比較の為に
挙げられたシングルゲートＬＤＤＴＦＴからなるスイ
ッチング素子であり、ＬＤＤ領域，に該当する部分
がないので−印を付してある。表１の第３欄は各モード
についてリーク電流を測定した結果を表わしている。な
おこのリーク電流は図２２を参照するとＶｇｓ＝−６Ｖ
に設定し、Ｖｄｓ＝＋１０Ｖに設定して測定したもので
ある。最後に表１の第４欄は各モード毎に評価結果を表
わす判定を示している。モード１〜モード９については
部分的にＬＤＤ欠陥が含まれている場合でも、スイッチ
ング素子として正常に動作し画素欠陥が認められない事
を表わしている。一方、モード１０〜モード１２につい
てはスイッチング素子が正常に動作せず、画素欠陥が現
われる事を示している。

【００４４】以上の条件により作成された表１に基き、
ダブルゲート構造ＬＤＤＴＦＴからなるスイッチング
素子の冗長性につき考察を加える。モード１は４個のＬ
ＤＤ領域〜に全て欠陥がない場合を示しており、リ
ーク電流は当然ながら７．８pAと低く画素欠陥は現われ
ない。次にモード２〜モード５は４個のＬＤＤ領域〜
のうち何れか１箇所が破壊もしくはダメージを受けた
場合である。この場合には、一対のＴＦＴのうち一方は
完全に正常に動作する為、リーク電流は低く画素欠陥は
発生しない。又、モード６，７については片方のＴＦＴ
に含まれるＬＤＤ領域が両方ともダメージを受けた場合
である。この時にも残りのＴＦＴが正常に動作する為リ
ーク電流は低く画素欠陥は発生しない。一方モード８は
比較の為シングルゲートＬＤＤＴＦＴからなるスイッ
チング素子を表わしており、ＬＤＤ領域の破壊がない限
りリーク電流を抑制でき画素欠陥は発生しない。しかし
ながら、モード１０に示す様にシングルゲートＬＤＤ
ＴＦＴの一方のＬＤＤ領域（モード１０ではドレイン側
ＬＤＤ領域）がダメージを受けるとリーク電流が極端に
増大し画素欠陥となる。従ってシングルゲート構造では
何等冗長性が得られず、ＬＤＤ領域の破壊は直ちに画素
欠陥に繋がる。さらに、モード９，１１はダブルゲート
構造で両ＴＦＴの夫々に１箇所ずつＬＤＤ領域のダメー
ジが生じた場合を表わしている。モート９では一方のＴ
ＦＴのドレイン側ＬＤＤ領域と他方のＴＦＴのソース
側ＬＤＤ領域が破壊されている。この場合でも、他方
のＴＦＴのドレイン側ＬＤＤ領域が効果的に機能しリ
ーク電流を抑制できる。これに対してモード１１では各
ＴＦＴのドレイン側ＬＤＤ領域，が同時に破壊され
ている。この時に限り、リーク電流が増大し画素欠陥が
発生する。従って、ダブルゲート構造では、少なくとも
ドレインとして機能する不純物領域とチャネル領域との
間にＬＤＤ領域を設ける事により、所望の冗長性を確保
する事が可能になる。但し、ダブルゲート構造のスイッ
チング素子を液晶画素駆動に用いた場合、交流駆動を行
なうのでソース領域とドレイン領域は交互に入れ替わり
互いに等価である。従ってこの場合には図１に示した第
１実施例の様に、一対のチャネル領域の両側に合計４箇
所のＬＤＤ領域を設ける事が最適な構造となる。最後に
モード１２は４個のＬＤＤ領域が全て破壊された場合を
示しており、当然ながらリーク電流が増大し画素欠陥が
現われる。但し、モード１２が発生する確率は統計的に
極めて低く、電流リーク性の画素欠陥を事実上完全にな
くす事ができる。

【００４５】以上の考察から明らかな様に、ダブルゲー
ト構造を構成する一対のＬＤＤＴＦＴのうち少なくと
も一方が単独でも十分リーク電流を抑制する機能を保持
している時画素欠陥は発生しない事が理解される。１個
のＴＦＴが製造工程中でリーク電流の増大をもたらす様
なダメージを受ける確率、あるいはリーク電流増大に繋
がる結晶欠陥を有する確率は、１０万画素につき１〜数
画素にすぎず、１０^-5のオーダーである事が経験的に確
認されている。従って、直列接続された一対のＴＦＴが
同時にダメージを受け、あるいは同時にリーク電流増大
に繋がる結晶欠陥を有していて実際の画素欠陥が発生す
る確率は（１０^-5）²＝１０^-10となり、１００億分の
１程度である。従って、事実上画素欠陥は消滅する事に
なる。実際に本発明にかかるダブルゲート構造ＬＤＤ
ＴＦＴからなるスイッチング素子を用いてアクティブマ
トリクス型液晶表示装置を作成し、約３３００万画素分
を検査したところ、スイッチング素子の電流リークが原
因となって生じる画素輝点欠陥は全く発生しておらず、
本発明にかかるダブルゲートＬＤＤＴＦＴの冗長性効
果は絶大である事が明らかである。

【００４６】一方、従来のＬＤＤ領域を備えていないマ
ルチゲート構造ＴＦＴをスイッチング素子として利用し
た場合、電流リーク欠陥に対する冗長性は得られない。
なぜなら従来のマルチゲート構造ＴＦＴは１個のＴＦＴ
で十分にリーク電流を抑える事ができない為に考案され
たものであり、冗長性に必要な「１個のＴＦＴでリーク
電流が十分に低い」という条件を満たしていないからで
ある。

【００４７】又従来のシングルゲート構造ＬＤＤＴＦ
Ｔを画素駆動用スイッチング素子に採用した場合、画素
欠陥の大部分が、スイッチング素子のオフ状態における
電流リーク増大故障に起因している事が明らかになって
いる。この様にＴＦＴの電流リークが画素欠陥の大部分
を占めているのは、プラズマ工程、ラビング工程等の製
造処理中静電気が画素電極を通して画素電極側のＴＦＴ
ドレイン端部に位置するＰＮ接合を破壊する事が主な原
因であると考えられている。この様なリーク欠陥は従来
のシングルゲート構造スイッチング素子を用いたアクテ
ィブマトリクス型液晶表示装置の場合、１０万画素につ
き１〜数画素の割合で発生しており製造工程上の対策で
は静電気の発生を制御できず、完全に画素欠陥を撲滅す
る事ができなかった。又静電ダメージ以外にはＴＦＴの
素子領域を構成するｐｏｌｙ−Ｓｉの結晶欠陥に起因す
るリーク電流増大も欠陥原因の１つであり、これも製造
工程上の改善では対処する事が困難であった。

【００４８】さらにアクティブマトリクス型液晶表示装
置の製造歩留りを改善する為、従来から種々の冗長構成
が採用されてきた。例えば１画素に対して複数のスイッ
チング素子を設けたり、予備のスイッチング素子を設け
る等の構成が従来から知られている。しかしながらこれ
らの従来方法は初期の製造歩留りをある程度確保する為
やむなく採用されるものであり、複数のスイッチング素
子を１個の画素に対して設けるという冗長性の代償とし
て、製造工程の増加、配線の断線故障、接続工程の複雑
化、周辺駆動回路の複雑化等といった多くの欠点が生じ
ていた。これに対して本発明ではダブルゲート構造ＬＤ
ＤＴＦＴを採用する事により単独のスイッチング素子
自体に冗長性を持たせており上述した従来の欠点は一切
存在しない。即ち、製造工程の増加はなく欠陥画素をリ
ペアする必要もなく、周辺駆動回路の変更も勿論必要な
い。以上述べた様に、ダブルゲート構造ＬＤＤＴＦＴ
によって得られる冗長性の利点は絶大であり実に図り知
れないものがある。特に次世代の高品位テレビジョンシ
ステム用に開発される数１００万画素以上を含むアクテ
ィブマトリクス型液晶表示装置に対して、本発明は極め
て有効な技術となる。

【００４９】なお本実施例ではダブルゲート構造ＬＤＤ
ＴＦＴを例にとってスイッチング素子の冗長性を説明
したが、以上の説明から理解できる様に本発明はこれに
限られるものではない。例えば、１個のスイッチング素
子に含まれるＴＦＴは２個に限られず３個以上のマルチ
ゲート構造としても良い。又スイッチング素子の構成要
素としてＴＦＴに代え単結晶シリコンウェハ上に形成し
たＭＯＳＦＥＴの直列接続であっても良い。さらにレー
ザアニールｐｏｌｙ−ＳｉＴＦＴの直列接続でも良い
し、アモルファスシリコンＴＦＴの直列接続としても良
い。これらのトランジスタ素子はＬＤＤＴＦＴと同様
に所定の電流リーク抑制構造を備えている。又アクティ
ブマトリクス液晶表示装置として利用する場合、画素の
大きさや補助容量の大きさも本実施例に限られるもので
はない事は当然である。

【００５０】最後に参考として、表１に示した各モード
１〜１２の具体的な構成について説明する。先ず最初に
モード１については、図２３に示すスイッチング素子構
成を採用した。この例ではスイッチング素子はｎチャネ
ル型からなる一対のＴＦＴを直列接続しており、例えば
アクティブマトリクス液晶表示装置の画素駆動に用いら
れる。液晶画素は一般に交流駆動する為、スイッチング
素子のソース側とドレイン側は交互に入れ替わる。従っ
て、ＬＤＤＴＦＴの構造、位置関係はソース及びドレ
イン領域に対して対称でなくてはならない。即ち、ソー
ス及びドレイン領域は互いに等価で交換可能でなくては
ならない。従って基本的な構成となるモード１では、Ｌ
ＤＤ領域は一対のゲート電極の端面に接して４箇所設け
てある。以下具体的にその構成を説明する。石英等から
なる絶縁基板１の上にはパタニングされた多結晶半導体
層例えばｐｏｌｙ−Ｓｉ膜が形成されている。この膜に
はソース領域３とソース／ドレイン領域４とドレイン領
域５と、この３者の間に位置する一対のチャネル領域２
とが形成されている。ソース領域３、ソース／ドレイン
領域４及びドレイン領域５と、各チャネル領域２との間
には同一導電型の低濃度不純物領域即ちＬＤＤ領域６が
合計４箇所形成されている。図２２に示したモデルと対
応させる為、４個のＬＤＤ領域には〜の符号が付し
てある。各チャネル領域２の上方にはゲート絶縁膜を介
してゲート電極９が形成されている。絶縁基板１は層間
絶縁膜１０により被覆されている。層間絶縁膜１０に形
成されたコンタクトホールを介して配線電極１１がソー
ス領域３に電気接続されている。同じくコンタクトホー
ルを介して画素電極１３がドレイン領域５に電気接続さ
れている。

【００５１】図２４は図２３に示したスイッチング素子
のドレイン電流（Ｉｄｓ）／ゲート電圧（Ｖｇｓ）特性
を示すグラフである。表１において先に示した様に、ゲ
ート電圧Ｖｇｓを−６Ｖに設定した場合のリーク電流は
７．８pAであった。この様にダブルゲート構造ＬＤＤ
ＴＦＴを採用する事によりスイッチング素子のリーク電
流を大幅に抑制できリーク電流増大等に起因する画素欠
陥を劇的に減少させる事に成功した。

【００５２】図２５はモード２に対応するスイッチング
素子構造を示している。このモード２では一方のＬＤＤ
ＴＦＴのドレイン端側に位置するＬＤＤ領域が除か
れており、等価的に考えると当該ＬＤＤ部分にダメージ
が生じた事を意味している。即ちＬＤＤ領域を除く事
は当該部分の静電破壊あるいは結晶欠陥等をシミュレー
トしていると考えられる。なお層間絶縁膜、配線電極、
画素電極等の構造については図２３に示した第１モード
と同一であるので図示を省略してある。以下全てのモー
ドについて同様である。

【００５３】図２５に示したモード２のスイッチング素
子について、ドレイン電流／ゲート電圧特性を測定した
結果を図２６のグラフに示す。モード１と同一条件下で
のリーク電流は表１に示した様に２７．７pAと高くなる
が、画素欠陥となる程ではなくリーク電流は十分低く抑
えられている。即ち、モード２の意味するところは、Ｌ
ＤＤ領域にダメージが生じてもスイッチング素子自体
は正常に動作可能であり所望の冗長性が得られている事
である。

【００５４】次にモード３については、図２５に示した
モード２の極性を反転する事により実現できる。即ちス
イッチング素子のドレイン電圧の極性を反転させ、ソー
ス端側となるＬＤＤ領域を省いた条件として、ドレイ
ン電流／ゲート電圧特性を測定した。このモード３は図
２３の構造を参照すると、ソース端側の接合にダメージ
や結晶欠陥がある場合をシミュレートしていると考えら
れる。モード１と同条件下でのリーク電流測定結果は
９．０pAであり、リーク電流差は測定誤差範囲内になっ
ており、実質上ソース端側のダメージはリーク特性に影
響しない事が分かる。

【００５５】次に図２７はモード４に対応するモデル構
造を示しており、ＬＤＤ領域が除かれている。即ちこ
の部分にダメージ又は結晶欠陥が発生した事をシミュレ
ートしている。この場合のリーク電流は表１に示す様に
１４．６pA程度であり僅かに上昇するが十分に低い値で
あり画素欠陥とはならない。

【００５６】次にモード５については図２７に示したモ
ード４のスイッチング素子に対してＴＦＴのドレイン電
圧の極性を反転させる事により実現した。即ち図２７に
示すドレイン側とソース側を入れ替える事により、等価
的にＬＤＤ領域を除いた事になる。ドレイン電圧の極
性を反転させた条件でドレイン電流／ゲート電圧特性を
測定したところモード１と同一条件でのリーク電流は
６．６pA程度でありその差は誤差範囲内である。従っ
て、実質上ＬＤＤ領域にダメージが加わってもスイッ
チング素子のリーク特性に影響しない事が分かる。

【００５７】図２８はモード６に対応するスイッチング
素子のモデルを表わしている。即ち一方のＴＦＴ側のＬ
ＤＤ領域，が両方とも除去されたものである。この
場合のリーク電流は１３．１pA程度であり僅かに上昇す
るが十分に低い値であり、やはり画素欠陥とはならな
い。

【００５８】モード７については、図２８に示したモー
ド６のソース側とドレイン側を入れ替える事により実現
した。即ち、等価的に一対のＬＤＤ領域，を同時に
除去した事になる。この場合のリーク電流は２５．５pA
とやや高くなるが、これも画素欠陥となる程ではなくリ
ーク電流は十分低く抑えられている。

【００５９】モード８は比較の為作成されたものであ
り、シングルゲート構造のＬＤＤＴＦＴからなるスイ
ッチング素子である。チャネル幅は５０μｍに設定さ
れ、チャネル長は２．５μｍに設定され、ＬＤＤ長は１
μｍに設定されている。モード１と同一条件で測定され
たリーク電流は２４．６pA程度であり画素欠陥は発生し
ない。即ち、シングルゲート構造であってもＬＤＤＴ
ＦＴが正常である場合に限りスイッチング素子は正常に
動作する。しかしながら当然の様にシングルゲート構造
では所望の冗長性を得る事はできない。

【００６０】図３０はモード９に対応するスイッチング
素子のモデルを表わしている。即ちダブルゲートを構成
する一方のＴＦＴからＬＤＤ領域が除かれ、同じく他
方のＴＦＴからＬＤＤ領域が除かれている。この場合
におけるモード１と同一条件下のリーク電流は１４．７
pA程度であり僅かに上昇するが十分に低い値であり、や
はり画素欠陥とはならない。即ち、一対のＬＤＤＴＦ
Ｔに同時にダメージが加わっても依然としてスイッチン
グ素子自体の正常な動作を確保でき所望の冗長性が得ら
れる。特にモード９の場合ドレイン側に位置するＬＤＤ
領域が残されておりこの存在がリーク電流抑制に大き
く寄与している。

【００６１】図３１は比較例として設けられたモード１
０に対応するスイッチング素子のモデル構造を表わして
いる。このスイッチング素子は、シングルゲート構造の
ＬＤＤＴＦＴからなりドレイン側のＬＤＤ領域が除
去されている。なお比較の為ダブルゲート構造と同様
に、チャネル幅は５０μｍに設定され、チャネル長は
２．５μｍに設定され、ＬＤＤ長は１．０μｍに設定さ
れている。

【００６２】このモード１０のドレイン電流／ゲート電
圧特性を図３２のグラフに示す。このグラフから明らか
な様にリーク電流は大きく上昇し、モード１と同一条件
ではリーク電流が１nA以上となる。同時に短チャネル化
によりＴＦＴの閾値電圧Ｖｔｈが大きくデプレッション
側にシフトし、画素欠陥となる。

【００６３】図３３はモード１１に対応するスイッチン
グ素子のモデル構造を表わしている。このモードでは一
方のＴＦＴのドレイン側からＬＤＤ領域が除去され、
他方のＴＦＴのドレイン側からもＬＤＤ領域が除去さ
れている。

【００６４】図３３に示したモード１１のスイッチング
素子についてドレイン電流／ゲート電圧特性を測定した
結果を図３４のグラフに示す。リーク電流が著しく増大
しており、モード１と同一測定条件でリーク電流は３４
０pA程度である。

【００６５】最後に図３５は比較例としてモード１２に
対応するスイッチング素子構造を示している。このモー
ドはダブルゲート構造を有しているが全てのＬＤＤ領域
〜が除去されており、結果的にＬＤＤ構造を採用し
ない従来のダブルゲート構造となっている。

【００６６】図３６は図３５に示したモード１２のスイ
ッチング素子のドレイン電流／ゲート電圧特性を示すグ
ラフである。図示する様にリーク電流は著しく増大して
おり、モード１と同一測定条件でリーク電流は４８８pA
程度である。

【００６７】モード１１，１２の何れの場合も最早画素
欠陥を抑える事はできない。従ってリーク欠陥を抑える
為の冗長性を確保する為には、ダブルゲート構造を構成
する２個のＴＦＴの各々が、そのＴＦＴと等価な単独Ｔ
ＦＴを画素駆動用スイッチング素子として用いた場合で
も画素欠陥が生じない程度にリーク電流が小さい事が必
要である事が分かる。

【００６８】

【発明の効果】以上説明した様に、本発明の一側面によ
れば、画素駆動用のスイッチング素子は、マルチゲート
構造にＬＤＤ構造を付加したＴＦＴからなる為、微細化
してもリーク電流を低く抑制でき且つＴＦＴ閾値電圧の
ばらつきの少ない状態を容易に実現できるという効果が
ある。加えて、ゲート容量カップリングのばらつきを低
く抑える事もできるという効果がある。この為、高精
細、高解像度、高開口率のアクティブマトリクス型液晶
表示装置を実現できその効果は絶大なものがある。又、
複数個の低濃度不純物領域のうち少なくとも１個は他の
低濃度不純物領域と異なる長さ又は異なる濃度とする事
により、ＴＦＴのリーク電流を低く抑えたまま高いオン
電流を得る事ができるので、アクティブマトリクス型液
晶表示装置の高性能化に大きく寄与する。又ＴＦＴ設計
の自由度が高くなる為画素開口率の向上にも寄与する。
本発明の他の側面によれば、スイッチング素子は複数個
の薄膜トランジスタからなり各ゲート電極を共通接続し
たマルチゲート構造を有する。個々の薄膜トランジスタ
はリーク電流抑制構造を有しており、少なくとも２個の
薄膜トランジスタを直列接続して電流リーク故障に対す
る冗長性を付与している。この様に、スイッチング素子
自体に冗長性を付与した為、配線や周辺駆動回路を複雑
化する事なく、スイッチング素子のリーク電流欠陥を大
幅に抑制する事が可能になり、例えば液晶画素駆動に用
いた場合画素欠陥の発生を従来に比し顕著に抑える事が
でき歩留りや信頼性が格段に改善できるという効果があ
る。この様に本発明はアクティブマトリクス型液晶表示
装置の性能向上に多大な効果を奏するものである。

【図面の簡単な説明】

【図１】本発明にかかるアクティブマトリクス型液晶表
示装置の第１実施例の要部となるＴＦＴを示す模式的な
部分断面図である。

【図２】図１に示したＴＦＴの変形例を示す模式的な断
面図である。

【図３】同じく図１に示したＴＦＴの他の変形例を示す
模式的な断面図である。

【図４】同じく図１に示したＴＦＴのさらに別の変形例
を示す模式的な断面図である。

【図５】図１に示したＴＦＴの製造工程図である。

【図６】同じく製造工程図である。

【図７】同じく製造工程図である。

【図８】同じく製造工程図である。

【図９】本発明にかかるｎチャネル型マルチゲートＬＤ
ＤＴＦＴのゲート電圧／ドレイン電流特性を示すグラ
フである。

【図１０】従来のｎチャネル型マルチゲートＴＦＴのゲ
ート電圧／ドレイン電流特性を示すグラフである。

【図１１】本発明にかかるマルチゲート構造ＬＤＤＴ
ＦＴを用いて構成されたアクティブマトリクス型液晶表
示装置の一例を示す斜視図である。

【図１２】従来のＬＤＤ構造ＴＦＴを示す断面図であ
る。

【図１３】従来のマルチゲート構造ＴＦＴを示す断面図
である。

【図１４】従来のマルチゲート構造ＴＦＴをスイッチン
グ素子に用いたアクティブマトリクス型液晶表示装置に
おける１画素分の等価回路図である。

【図１５】従来のアクティブマトリクス型液晶表示装置
における画素電位の変化を示す波形図である。

【図１６】本発明にかかるアクティブマトリクス型液晶
表示装置の第２実施例の要部となるＴＦＴを示す模式的
な部分断面図である。

【図１７】本発明にかかるｎチャネル型マルチゲートＬ
ＤＤＴＦＴのゲート電圧／ドレイン電流特性を示すグ
ラフである。

【図１８】図１６に示したＴＦＴの製造工程図である。

【図１９】同じく製造工程図である。

【図２０】同じく製造工程図である。

【図２１】本発明にかかるアクティブマトリクス型液晶
表示装置の第３実施例の要部となるＴＦＴを示す模式的
な部分断面図である。

【図２２】本発明にかかるスイッチング素子の冗長モデ
ルを表わす模式図である。

【図２３】本発明にかかるスイッチング素子の冗長性の
説明に供する断面図である。

【図２４】同じく冗長性の説明に供するドレイン電流／
ゲート電圧特性図である。

【図２５】同じく冗長性の説明に供する断面図である。

【図２６】同じく冗長性の説明に供するドレイン電流／
ゲート電圧特性図である。

【図２７】同じく冗長性の説明に供する断面図である。

【図２８】同じく冗長性の説明に供する断面図である。

【図２９】同じく冗長性の説明に供する断面図である。

【図３０】同じく冗長性の説明に供する断面図である。

【図３１】同じく冗長性の説明に供する断面図である。

【図３２】同じく冗長性の説明に供するドレイン電流／
ゲート電圧特性図である。

【図３３】同じく冗長性の説明に供する断面図である。

【図３４】同じく冗長性の説明に供するドレイン電流／
ゲート電圧特性図である。

【図３５】同じく冗長性の説明に供する断面図である。

【図３６】同じく冗長性の説明に供するドレイン電流／
ゲート電圧特性図である。

【符号の説明】

１石英基板２チャネル領域３ソース領域４ソース／ドレイン領域（接続領域）５ドレイン領域６ＬＤＤ領域７ゲート酸化膜８ゲート窒化膜９ゲート電極１０第１層間絶縁膜１１配線電極１２第２層間絶縁膜１３画素電極

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平１−218070（ＪＰ，Ａ) 特開平２−247619（ＪＰ，Ａ) 特開昭63−64363（ＪＰ，Ａ) 特開昭63−200534（ＪＰ，Ａ) 特開平５−121439（ＪＰ，Ａ) 特開平５−289103（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】マトリクス状に配列した画素電極とこの
画素電極を駆動するスイッチング素子とを備えた一方の
基板と、対向電極を有し前記一方の基板に対向配置された他方の
基板と、両方の基板に保持された液晶層とを備えた液晶表示装置
であって、前記スイッチング素子は、複数個の薄膜トラ
ンジスタを夫々のソース/ドレイン領域を兼ねる接続領域によって直列接続し且つ各ゲー
ト電極を互いに電気接続したマルチゲート構造を有し、各薄膜トランジスタは、少なくともソース領域又はドレ
イン領域とチャネル領域の間にソース領域又はドレイン
領域と同一導電型の低濃度不純物領域を備えたＬＤＤ構
造を有し、該接続領域はソース領域及びドレイン領域と同じく、該
低濃度不純物領域より不純物濃度が高い事を特徴とする
液晶表示装置。
【請求項２】少なくとも画素電極に一番近いソース領
域又はドレイン領域の間に備えられた低濃度不純物領域
と画素電極に一番遠いソース領域又はドレイン領域とチ
ャネル領域の間に備えられた低濃度不純物領域とを有す
る事を特徴とする請求項１記載の液晶表示装置。
【請求項３】各薄膜トランジスタは、ソース領域及び
ドレイン領域の両者とチャネル領域の間に夫々低濃度不
純物領域を備えている事を特徴とする請求項１記載の液
晶表示装置。
【請求項４】前記スイッチング素子は、直列接続され
た一対の薄膜トランジスタからなり、一方はソース領域
とチャネル領域の間にのみ低濃度不純物領域を有し、他
方はドレイン領域とチャネル領域の間にのみ低濃度不純
物領域を有する事を特徴とする請求項１記載の液晶表示
装置。
【請求項５】各薄膜トランジスタは５μｍ以下のチャ
ネル長を有する事を特徴とする請求項１記載の液晶表示
装置。
【請求項６】複数個の薄膜トランジスタに設けられた
複数個の低濃度不純物領域のうち少なくとも１個は、他
の低濃度不純物領域と異なる長さを有する事を特徴とす
る請求項１記載の液晶表示装置。
【請求項７】マトリクス状に配列した画素電極とこの
画素電極を駆動するスイッチング素子とを備えた一方の
基板と、対向電極を有し前記一方の基板に対向配置され
た他方の基板と、両方の基板に保持された液晶層とを備
えた液晶表示装置であって、前記スイッチング素子は、複数個の薄膜トランジスタを
直列接続し且つ各ゲート電極を互いに電気接続したマル
チゲート構造を有し、各薄膜トランジスタは、少なくともソース領域又はドレ
イン領域とチャネル領域の間にソース領域又はドレイン
領域と同一導電型の低濃度不純物領域を備えたＬＤＤ構
造を有し、該複数個の薄膜トランジスタに設けられた複数個の低濃
度不純物領域のうち少なくとも１個は、他の低濃度不純
物領域と異なる長さを有し、画素電極に一番近い低濃度不純物領域が、他の低濃度不
純物領域より長い事を特徴とする液晶表示装置。
【請求項８】マトリクス状に配列した画素電極とこの
画素電極を駆動するスイッチング素子とを備えた一方の
基板と、対向電極を有し前記一方の基板に対向配置され
た他方の基板と、両方の基板に保持された液晶層とを備
えた液晶表示装置であって、前記スイッチング素子は、複数個の薄膜トランジスタを
直列接続し且つ各ゲート電極を互いに電気接続したマル
チゲート構造を有し、各薄膜トランジスタは、少なくともソース領域又はドレ
イン領域とチャネル領域の間にソース領域又はドレイン
領域と同一導電型の低濃度不純物領域を備えたＬＤＤ構
造を有し、該複数個の薄膜トランジスタに設けられた複数個の低濃
度不純物領域のうち少なくとも１個は、他の低濃度不純
物領域と異なる濃度を有する事を特徴とする液晶表示装
置。
【請求項９】画素電極に一番近い低濃度不純物領域
が、他の低濃度不純物領域に比べて小さな濃度を有する
事を特徴とする請求項８記載の液晶表示装置。
【請求項１０】マトリクス状に配列した画素用の電極
とこの電極を駆動するスイッチング素子とを備えた表示
用の基板であって、前記スイッチング素子は、複数個の薄膜トランジスタか
らなり各ゲート電極を共通接続したマルチゲート構造を
有し、個々の薄膜トランジスタは低濃度不純物領域であるＬＤ
Ｄ領域を備えたＬＤＤ型のリーク電流抑制構造を有して
おり、少なくとも２個の該薄膜トランジスタを夫々のソース/
ドレイン領域を兼ねる接続領域によって直列接続し、該接続領域はソース領域及びドレイン領域と同じく、該
低濃度不純物領域より不純物濃度が高いものであり、電
流リーク故障に対する冗長性を付与した事を特徴とする
表示用の基板。
【請求項１１】前記ＬＤＤ型の薄膜トランジスタは、
少なくともドレインとして機能する不純物領域とチャネ
ル領域との間に、該不純物領域と同一導電型でより低濃
度のＬＤＤ領域を有する事を特徴とする請求項１０記載
の表示用の基板。
【請求項１２】前記ＬＤＤ型の薄膜トランジスタは該
チャネル領域の両側で交互にドレインとして機能する不
純物領域及び付随するＬＤＤ領域を有する事を特徴とす
る請求項１１記載の表示用の基板。