JP3222979B2 - 全回転ケース中での高速ページモードの使用 - Google Patents

Description

【発明の詳細な説明】

【０００１】〔発明の背景〕本発明は画像のラインをビ
ットシフトし、それらをバッファメモリに記憶し、異な
る順番で読み出し、再びビットシフトすることでディジ
タル画像を９０度の任意倍数回転し、ほとんど全てのメ
モリとの間の転送は高速ページモードで行われる改善形
の回路に関する。

【０００２】基本的な回路は米国特許出願０７／４５
３，７３８号「ビットマップを９０度回転する方法 (Me
thod To Rotate a Bitmap 90 Degrees) 」に記載されて
おり、アドレス指定の詳細の更に詳細な説明は米国出願
０７／７２１，７９７号「並列回転アルゴリズム (Para
llel Rotation Algorithm)」に含まれており、その両方
をここに参照として引用する。

【０００３】画像ブロックを回転する基本的なシステム
では、まず画像の各々のブロックの各々のラインをブロ
ック内のライン数だけ循環的にシフトし、次にバッファ
メモリに記憶することが必要である。例えばライン０を
０ビット循環的にシフトし、ライン１を循環的に１ビッ
トシフトするというようである。この時点で画像はバッ
ファから読み出して全く回転せずに、あるいは全ての鏡
像を含め最終画像を９０度の倍数だけ回転するといった
方法で読み取ることができる。

【０００４】元の方位に戻るには、画像を１時に１ライ
ンを読み取り、その元の形式に単にシフトするだけであ
る。回転画像を得るには、画像ブロックをバッファから
対角線に沿って読み取り、再び循環的にシフトする。

【０００５】画像データをバッファに読み込むときは、
高速ページモードを使用することができる。これは記憶
装置に設計された機能であり、行アドレスが１つのアク
セスから次のアクセスで変化しなければデータをより速
い速度で記憶あるいは読み取ることができる。例えばバ
ッファにワードを読み込むとき、行０列０、行０列１、
行０列２などに読み込むと想定する。ここで行アドレス
は変化しないので、高速ページモードを使用することが
出来、全てのデータ転送はさもなくばかかる時間のほん
の一部の時間で行うことができる。列アドレスは一定し
たものである限り順次のものである必要はない。

【０００６】同様に非回転形式でバッファからデータを
取り出す場合は、ロード手順を単に逆にすればよく、こ
れも高速ページモードで取り扱うことができる。

【０００７】問題は回転モードでバッファから読み出す
ときに生じる。ここでビットを行０列０、次に行１列
０、行２列０などで取り出すとする。ここでは行アドレ
スが各々の読み取りで異なるので高速ページモードは使
用できず、従って回転画像の生成には回転しないものの
制作に比べてかなり長い時間が必要となる。従って回転
及び非回転の両方の画像を高速ページモードのものに近
い速度で生成する改善形の回路が必要とされる。

【０００８】〔発明の概要〕一般的なプリンタでは、画
像を受け取っているとき、ワードカウンタはワード数を
記録し、画像内のワードの合計カウントを最終的に含む
ようになる。矩形の画像を垂直方向に受けとる場合は、
一般にカウンタの最下位の半分を使用して垂直方向の画
像をアドレスし、カウンタの最上位の半分を使用して水
平方向の画像をアドレスする。この画像は一時的に列と
行のアドレス・ラインを有する記憶装置からなるページ
バッファに記憶する。一般に垂直方向の画像をアドレス
する画像カウンタの最下位の半分は記憶装置の列アドレ
ス・ラインに接続し、水平方向の画像をアドレスする画
像カウンタの最上位半分は記憶装置の行アドレス・ライ
ンに接続する。その結果、データを垂直方向でバッファ
から読み取る場合（データは記憶したときと同様の方法
でバッファから読み取る）、高速ページモードを使用す
ることができるが、データを水平方向に読み取る場合は
（データはバッファから９０度回転した方向で読み取
る）、高速ページモードは使用できない。

【０００９】本発明の中心的な概念は、垂直方向の画像
のアドレスの最下位ビットの半分と水平方向の画像のア
ドレスの最下位ビットの半分をページバッファの記憶装
置の列アドレス・ピンに接続し、同様に垂直、水平方向
の画像のアドレスの他の半分をバッファの行アドレス・
ピンに接続するということである。ここでシステムが垂
直ないし水平方向の画像を段階的に通過しても、１つの
低速ページモード読み取りを使用する前にいくつかの高
速ページモード読み取りを行うことができる。

【００１０】数値的な例を使用するため、５１２ワード
（ワード当り１６ビット）×８Ｋラインを記憶するため
に１６素子を使用する従来のバッファメモリを想定す
る。この場合、ワードカウンタは入力ワードを数えるた
めに２２ビットを使用し、カウンタの最下位９ビットを
使用して垂直方向の画像をアドレスし、最上位１３ビッ
トを使用して水平方向の画像をアドレスする。一般に画
像カウンタの最下位の半分は記憶装置の列アドレス・ラ
インに接続し、他の半分は行アドレス・ラインに接続す
る。従ってデータに垂直方向にアクセスした場合、高速
ページモードは１方向のみしか使用することができな
い。

【００１１】それとは対照的に本発明ではカウンタの最
下位６ビットを使用して垂直方向の画像をアドレスし、
カウンタの最下位５ビットを使用して水平方向の画像に
ページバッファの記憶装置の列アドレス入力としてアド
レスする。同様に垂直及び水平方向のアドレスの残りの
最上位ビットは全てページバッファの記憶装置の行アド
レス・ラインに接続する。

【００１２】ここでデータを垂直方向に記憶ないし読み
取る場合（９０度の回転はなし）、記憶装置の行アドレ
スでビット変化が生じる前に高速ページモードで６３回
の読み出し（６アドレス・ラインについて）を行うこと
が出来るが、その１回の読み取りに対して１回の低速ペ
ージモード読み取りが必要になる。次にシステムは別の
６３回の高速読み取りに戻る。同様にメモリを水平方向
に読み取る場合（９０度の回転）、行アドレス内でビッ
ト変化が生じる前に３１回の読み取り（５アドレス・ラ
インについて）を行うことができるが、その１回の読み
取りについて１回の低速ページモード読み取りが必要に
なる。次にシステムは別の３１回の高速読み取りに戻
る。どちらの場合も平均読み取り速度は殆ど高速モード
の速度に等しくなる。このようにして画像の垂直あるい
は水平方向の読み取りであっても、即ち画像が回転され
ていてもいなくても、高速ページモードに近い速度を得
ることができる。

【００１３】〔図面の簡単な説明〕図１は原画像の図で
ある。図２は従来技術で画像をバッファメモリにロード
する方法を示す図である。図３はロード中にページバッ
ファにアドレスする従来の方法を示す図である。図４は
ページバッファ内のデータの構成を示す図である。図５
は回転画像を読み取る時にページバッファにアドレスす
る従来の方法を示す図である。図６は回路全体を簡略化
した図である。図７は本発明の回路を簡略化した図であ
る。

【００１４】〔発明の詳細な説明〕図１は原画像の図で
ある。各々の走査線はそれぞれ１６ビットの５１２ワー
ドの合計８Ｋビットからなり、ページには８Ｋ走査線が
ある。従って画像には８Ｋ（垂直）行及び５１２（水
平）列がある。それらは次に図示するように１６×１６
のブロックにグループ化する。

【００１５】図２は従来技術で画像をバッファメモリに
ロードする方法を示す図である。各々の走査線は必要に
応じてシフトし、図示するようにバッファの５１２ワー
ドにロードする。結果は各々の走査線に対して１行とな
る。

【００１６】非回転形式で読み取るには、データはそれ
が記憶された通りに読み取り、次にシフトバックして原
画像を再生する。ロードするあるいは読み取りを行うこ
の従来技術のシステムを図３、４に示す。８Ｋ×８Ｋバ
ッファは１６ビットワードにセグメント化し、合計４，
１９４，３０４ワードがあり、それには２２ビットワー
ドカウンタが必要となる。最下位の９ラインのＣ０から
Ｃ８は、画像（５１２）内の各々の垂直ブロックライン
のワードを数え、ビットＣ９−Ｃ１２はブロック（１６
×１６ビットブロック）内の行ラインを数え、残りの９
アドレス・ラインのＣ１３−Ｃ２１は画像の水平方向の
ブロックを数える。カウンタビットＣ９−Ｃ１２はロー
ドする前にデータをシフトしなければならないビット数
に値が同じで、従ってシフタを制御し、バッファをアド
レスするのに使用する。

【００１７】非回転画像の読み取り中、それらのカウン
タビットは図３に示すように直接的に使用する。Ｃ０−
Ｃ８は記憶装置のＡ０−Ａ８に接続し、垂直方向のブロ
ックをアドレスするのに使用し、Ｃ１３−Ｃ２１は記憶
装置のＡ１３−Ａ２１に接続して水平方向のブロックを
アドレスするのに使用し、Ｃ９−Ｃ１２はＡ９−Ａ１２
に接続して１６ブロック内のラインをアドレスし、シフ
タを制御してデータをその元の位置にシフトバックする
のに使用する。

【００１８】図４はページバッファ・データ構成を示す
図である。図示するように、画像は１６ライン（水平方
向）×１６ビット（ワード当り）のブロックに分割され
ている。最初のブロックについては、アドレス・ライン
Ａ０−Ａ８とＡ１３−Ａ２１はすべて０である。走査線
方向の第２のブロックについては、アドレス・ラインＡ
０−Ａ８は１に等しく、アドレス・ラインＡ１３−Ａ２
１は０に等しい。ブロック内では、個々のワードはアド
レス・ラインＡ９−Ａ１２によりアドレスされる。

【００１９】従来技術での非回転画像のロード中あるい
は読み取り中、各々の５１２ワードの全走査線は次のラ
インが開始する前に完全に読み込みないし読み取りが行
われる。回転画像については、読み込みは同じである
が、読み取りに関しては、その過程では１６ビットブロ
ック内の全ての対角線にアクセスするまで、水平線内の
全てのブロック内の次の対角線に行く前にブロックの同
水平線内の全てのブロックから同一対角線を読み取る。
次に水平方向の次の１６ビットブロックの集合の全ての
ブロックから対角線を読み取る。従って各々のＲＡＭに
ついて、各々の連続的な読み取りは異なる行から来て低
速ページモードを使用しなければならない。この従来の
アドレス指定システムの全体を図５に示す。水平方向の
１６ビットブロックをアドレスする記憶装置のアドレス
・ラインＡ１３−Ａ２１はカウンタＣ０−Ｃ８から取り
出し、垂直方向の１６ビットブロックをアドレスする記
憶装置のラインＡ０−Ａ８はＣ１３−Ｃ２１から取る。
次にブロック内の各々のビットについて、各々のＲＡＭ
装置へのアドレス・ラインＡ９−Ａ１２はカウンタビッ
トＣ９−Ｃ１２の関数となる。ここで次の対角線に行く
前に水平方向の５１２ブロックの各々のビット９−１２
により定義される同一対角線を読み取る。

【００２０】図６は図３，５に示す従来のアドレス構成
の回路である。ここで画像は５１２×８Ｋワードである
が、メモリは２Ｋ×２Ｋとして構成され、行列アドレス
に対して１１アドレス・ラインが必要であることに留意
すべきである。従って非回転画像については、列アドレ
スにはビットＣ０−Ｃ１０を使用し、行アドレスにはＣ
１１−Ｃ２１を使用する。

【００２１】回転画像については、図示するようにマル
チプレクサ１２，１３がビットＣ０−Ｃ８をアドレス・
ラインＡ１３−Ａ２１に結合し、Ｃ１３−Ｃ２１をアド
レス・ラインＡ０−Ａ８に結合する。これにより読み取
りは垂直線沿いから水平線沿いに効率的に切り替わる。
しかし図示するように、中央の４ビットは不変のままと
なる。それらのビットはブロック内のラインを決定し、
この数は読み取りが行あるいは列沿いであっても代わら
ない。上記のように回転画像の読み取りは水平方向であ
り（カウンタは最初に行アドレスＡ１３−Ａ２１を増分
する）、従って低速ページモード速度で行わなければな
らない。

【００２２】図７は本発明を簡略化した図である。ここ
でカウンタ１０とマルチプレクサ１２、１３の構成は従
来技術のものと同一である。しかしＲＡＭへの列アドレ
ス・ラインは行と列カウンタの最下位ビットであるアド
レス・ライン・レジスタ１１のビットＡ０−Ａ５とＡ１
３−Ａ１７から取る。従って低速モード読み取りが必要
になる前に高速ページモードで行ないし列に沿って３１
ないし６３回の読み取りを行うことができる。

【００２３】性能の点では、高速ページモードを用いて
非回転画像についてデータを２００Ｍビット／秒の速度
で、そして高速ページモードを使用せずに回転画像につ
いて８０Ｍビット／秒の速度でアクセスできれば、本発
明では非回転画像については１９１．３Ｍビット／秒
で、回転画像については１８３．８Ｍビット／秒でデー
タにアクセスできる。従って本発明により全ての状況下
で高速ページモードに近い速度を得ることができる。

【図面の簡単な説明】

【図１】 原画像の図である。

【図２】 従来技術で画像をバッファメモリにロードす
る方法を示す図である。

【図３】 ロード中にページバッファにアドレスする従
来の方法を示す図である。

【図４】 ページバッファ内のデータの構成を示す図で
ある。

【図５】 回転画像を読み取る時にページバッファにア
ドレスする従来の方法を示す図である。

【図６】 回路全体を簡略化した図である。

【図７】 本発明の回路を簡略化した図である。

【符号の説明】

１０ カウンタ、１１ アドレス・ライン・レジスタ、
１２，１３ マルチプレクサ、１４ ＲＡＭ装置

フロントページの続き (56)参考文献 特開 平３−116254（ＪＰ，Ａ) 特開 平１−293480（ＪＰ，Ａ) 特開 平１−189777（ＪＰ，Ａ) 特開 昭61−170843（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06T 1/00 - 7/60 G06F 12/00 550 - 570 G09G 5/36 - 5/38 H04N 1/387 - 1/393

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 いくつかの列アドレス・ラインといくつ
   かの行アドレス・ラインに分割されたｘアドレス・ライ
   ンを有する１×２^x ＲＡＭ装置のビットをアドレスす
   る、次のものを有する回路：ｙ最下位ビットとｚ最上位
   ビットを有し、前記ｙとｚビットは更にいくつかの上位
   と下位ビットに分割されるｘビットカウンタと、 前記ｙビットの前記最下位と前記ｚビットの前記最下位
   を前記装置の前記列アドレスラインに加え、前記ｙビッ
   トの前記最上位と前記ｚビットの前記最上位を前記装置
   の前記行アドレスラインに加える手段。