JP3210236B2 - Ｉｃ試験装置のパターン発生装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣ（集積回路）
の電気的特性を検査するＩＣ試験装置に係り、特に被測
定ＩＣに印加される試験信号の基準となるパターンデー
タを発生するＩＣ試験装置のパターン発生装置に関す
る。

【０００２】

【従来の技術】性能や品質の保証されたＩＣを最終製品
として出荷するためには、製造部門、検査部門の各工程
でＩＣ製品の全部又は一部を抜き取り、その電気的特性
を検査する必要がある。ＩＣ試験装置はこのような電気
的特性を検査する装置である。ＩＣ試験装置は、被測定
ＩＣに所定の試験用パターンデータを与え、それに応じ
て被測定ＩＣから出力されるデータを読み取り、被測定
ＩＣの基本的動作及び機能に問題が無いかどうかをその
出力データに基づいて解析し、電気的特性に関する検査
を行うものである。ＩＣ試験装置における試験は直流試
験（ＤＣ測定試験）とファンクション試験（ＦＣ測定試
験）とに大別される。直流試験は被測定ＩＣの入出力端
子にＤＣ測定手段から所定の電圧又は電流を印加するこ
とにより、被測定ＩＣの基本的動作に不良が無いかどう
かを検査するものである。一方、ファンクション試験は
被測定ＩＣの入力端子にパターン発生手段から所定の試
験用パターンデータを与え、それによる被測定ＩＣの出
力データを読み取り、被測定ＩＣの基本的動作及び機能
に問題が無いかどうかを検査するものである。

【０００３】図２は従来のＩＣ試験装置の概略構成を示
すブロック図である。ＩＣ試験装置は大別してテスタ部
５０とＩＣ取付装置７０とから成る。テスタ部５０は制
御手段５１、ＤＣ測定手段５２、タイミング発生手段５
３、パターン発生手段５４、ピン制御手段５５、ピンエ
レクトロニクス５６、フェイルメモリ５７及び入出力切
替手段５８から構成される。実際のテスタ部５０には、
この他にも種々の構成部品が存在するが本明細書中では
必要な部分のみが示してある。テスタ部５０とＩＣ取付
装置７０との間は、ＩＣ取付装置７０の全入出力端子数
（ｍ個）に対応する複数本（ｍ本）の同軸ケーブル等か
ら成る信号線によって接続され、端子−同軸ケーブル間
の接続関係は図示していないリレーマトリックスによっ
て対応付けられており、各種信号の伝送が所定の端子と
同軸ケーブルとの間で行なわれるように構成されてい
る。なお、この信号線は、物理的にはＩＣ取付装置７０
の全入出力端子数ｍと同じ数だけ存在する。

【０００４】ＩＣ取付装置７０は、複数個の被測定ＩＣ
７１をソケットに搭載できるように構成されている。被
測定ＩＣ７１の入出力端子とＩＣ取付装置７０の入出力
端子とはそれぞれ１対１に対応付けられて接続されてい
る。例えば、入出力端子数２８個の被測定ＩＣ７１を１
０個搭載可能なＩＣ取付装置７０の場合は、全体で２８
０個の入出力端子を有することになる。現在、市販され
ているものの中には、１０２４個の入出力端子を有する
ものがある。制御手段５１はＩＣ試験装置全体の制御、
運用及び管理等を行うものであり、マイクロプロセッサ
構成になっている。従って、図示していないが、システ
ムプログラムを格納するＲＯＭや各種データ等を格納す
るＲＡＭ等を有している。また、制御手段５１は、ＤＣ
測定手段５２、タイミング発生手段５３、パターン発生
手段５４、ピン制御手段５５及びフェイルメモリ５７に
バス（データバス、アドレスバス、制御バス）６５及び
それぞれの内部レジスタを介して接続されている。制御
手段５１は、直流試験用のデータをＤＣ測定手段５２
に、ファンクション試験開始用の信号をタイミング発生
手段５３に、テストパターン発生用のデータ等をパター
ン発生手段５４に、期待値データ等をピン制御手段５５
に、それぞれ出力する。この他にも制御手段５１は各種
データをバスを介してそれぞれの構成要素に出力してい
る。特に、制御手段５１は各入出力端子に関するデータ
を格納するためのピン対応の内部レジスタ（以下「ピン
レジスタ」と呼ぶ）をその入出力端子数に相当する数だ
け有し、ここにデータを書き込むことによって、各構成
手段に入出力端子に関するデータを転送している。ま
た、制御手段５１は、フェイルメモリ５７及びＤＣ測定
手段５２から試験結果（フェイルデータ及び直流デー
タ）を読み出して種々のデータ処理等を行い、試験デー
タを解析し、ＩＣの良否を判定する。

【０００５】ＤＣ測定手段５２は、制御手段５１からの
直流試験データを受け取り、これに基づいてＩＣ取付装
置７０の被測定ＩＣ７１に対して直流試験を行う。ＤＣ
測定手段５２は制御手段５１から測定開始信号を入力す
ることによって、直流試験を開始し、その試験結果を示
すデータを内部レジスタへ書込む。ＤＣ測定手段５２は
試験結果データの書込みを終了するとエンド信号を制御
手段５１に出力する。ＤＣ測定手段５２の内部レジスタ
に書き込まれた試験結果を示すデータはバス６５を介し
て制御手段５１に読み取られ、そこで解析される。この
ようにして直流試験は行われる。また、ＤＣ測定手段５
２は、ピンエレクトロニクス５６のドライバ６３及びコ
ンパレータ６４に対して基準電圧ＶＩＨ，ＶＩＬ，ＶＯ
Ｈ，ＶＯＬを出力する。

【０００６】タイミング発生手段５３は、ピン制御手段
５５に所定のクロックを出力し、データセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１及びコンパ
レータロジック回路６２の動作速度等を制御する。従っ
て、フォーマッタ６０からピンエレクトロニクス５６に
出力される試験信号Ｐ２、及びＩ／Ｏフォーマッタ６１
から入出力切替手段５８に出力される切替信号Ｐ６の出
力タイミングもタイミング発生手段５３からの高速の動
作クロックＣＬＫに応じて制御される。パターン発生手
段５４は、制御手段５１からのテストパターン発生用の
データ等を入力し、それに基づいたパターンデータをピ
ン制御手段５５のデータセレクタ５９に出力する。

【０００７】ピン制御手段５５はデータセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１及びコンパ
レータロジック回路６２から構成される。データセレク
タ５９は、各種の試験信号作成データ（アドレスデータ
・書込データ）Ｐ１、切替信号作成データＰ５及び期待
値データＰ４を記憶したメモリで構成されており、パタ
ーン発生手段５４からのパターンデータをアドレスとし
て入力し、そのアドレスに応じた試験信号作成データＰ
１及び切替信号作成データＰ５をフォーマッタ６０及び
Ｉ／Ｏフォーマッタ６１に、期待値データＰ４をコンパ
レータロジック回路６２にそれぞれ出力する。

【０００８】フォーマッタ６０は、フリップフロップ回
路及び論理回路が多段構成されたものであり、データセ
レクタ５９からの試験信号作成データ（アドレスデータ
・書込データ）Ｐ１を加工して所定の印加波形を作成
し、それを試験信号Ｐ２としてタイミング発生手段５３
からのタイミング信号（レート信号ＲＡＴＥ又はエッジ
信号ＥＤＧＥ）に同期してピンエレクトロニクス５６の
ドライバ６３に出力する。Ｉ／Ｏフォーマッタ６１もフ
ォーマッタ６０と同様にフリップフロップ回路及び論理
回路の多段構成されたものであり、データセレクタ５９
からの切替信号作成データＰ５を加工して所定の印加波
形を作成し、それを切替信号Ｐ６としてタイミング発生
手段５３からのタイミング信号に同期して入出力切替手
段５８に出力する。

【０００９】コンパレータロジック回路６２は、ピンエ
レクトロニクス５６のコンパレータ６４からの読出デー
タＰ３と、データセレクタ５９からの期待値データＰ４
とを比較判定し、その判定結果をフェイルデータＦＤと
してフェイルメモリ５７に出力する。ピンエレクトロニ
クス５６は、複数のドライバ６３及びコンパレータ６４
から構成される。ドライバ６３及びコンパレータ６４は
ＩＣ取付装置７０のそれぞれの入出力端子に対して１個
ずつ設けられており、入出力切替手段５８を介していず
れか一方が接続されるようになっている。入出力切替手
段５８は、Ｉ／Ｏフォーマッタ６１からの切替信号Ｐ５
に応じてドライバ６３及びコンパレータ６４のいずれか
一方と、ＩＣ取付装置７０の入出力端子との間の接続状
態を切り替えるものである。すなわち、ＩＣ取付装置７
０の入出力端子の数がｍ個の場合、ドライバ６３、コン
パレータ６４及び入出力切替手段５８はそれぞれｍ個で
構成される。但し、メモリＩＣ等を測定する場合には、
アドレス端子やチップセレクト端子等に対してはコンパ
レータは必要ないので、コンパレータ及び入出力切替手
段の数が少ない場合もある。

【００１０】ドライバ６３は、ＩＣ取付装置７０の入出
力端子、すなわち被測定ＩＣ７１のアドレス端子、デー
タ入力端子、チップセレクト端子、ライトイネーブル端
子等の信号入力端子に、入出力切替手段５８を介して、
ピン制御手段５５のフォーマッタ６０からの試験信号Ｐ
２に応じたハイレベル“１”又はローレベル“０”の信
号を印加し、所望のテストパターンを被測定ＩＣ７１に
書き込む。コンパレータ６４は、被測定ＩＣ７１のデー
タ出力端子から入出力切替手段５８を介して出力される
信号を入力し、それを制御手段５１からのストローブ信
号のタイミングで基準電圧ＶＯＨ，ＶＯＬと比較し、そ
の比較結果をハイレベル“１”又はローレベル“０”の
読出データＰ３としてコンパレータロジック回路６２に
出力する。

【００１１】フェイルメモリ５７は、コンパレータロジ
ック回路６２から出力されるフェイルデータＦＤを記憶
するものであり、被測定ＩＣ７１と同程度の記憶容量を
有する随時読み書き可能なＲＡＭで構成されている。フ
ェイルメモリ５７は、ＩＣ取付装置７０のデータ出力端
子に固定的に対応するデータ入出力端子を有する。例え
ば、ＩＣ取付装置７０の全入出力端子数が２８０個であ
り、その中の１６０個がデータ出力端子である場合に
は、フェイルメモリ５７はこのデータ出力端子数と同じ
か又はそれ以上のデータ入力端子を有するメモリで構成
される。このフェイルメモリ５７に記憶されたフェイル
データＦＤは制御手段５１によって読み出され、図示し
ていないデータ処理用のメモリに転送され、解析され
る。このようにしてファンクション試験は行われる。

【００１２】図３は、図２のパターン発生手段５４の概
略構成を示すブロック図である。パターン発生手段５４
はシーケンスコントロールメモリ（ＳＱＭ）３１、パタ
ーンメモリアドレス発生器３２及びパターンメモリ９か
ら構成される。シーケンスコントロールメモリ３１は、
指定アドレスへのジャンプを指示する命令（ＪＭＰ）や
指定回数の繰り返し処理を指示する命令（ＲＰＴ）や停
止を指示する命令（ＳＴＯＰ）などのシーケンス制御に
関するシーケンス命令だけを格納している。このシーケ
ンス命令はオペレーションコードとオペランドからな
る。例えば、パターンメモリアドレスが『ａ』になった
らパターンメモリアドレスを『ｂ』にジャンプするとい
うジャンプ命令の場合は『ＪＭＰ ｂ，ａ，ｓｂ』のよ
うに表される。ここで、オペランドの『ａ』はジャンプ
命令の実行アドレスを、『ｂ』はジャンプ命令の飛び先
のアドレスを、『ｓｂ』はシーケンスコントロールメモ
リ３１内における飛び先のシーケンスメモリアドレスを
示す。パターンメモリアドレス発生器３２はシーケンス
コントロールメモリ３１からのシーケンス命令に従って
パターンメモリアドレスを、タイミング発生手段５３か
らの動作クロックＣＬＫに応じて発生する。すなわち、
パターンメモリアドレス発生器３２は動作クロックをカ
ウントするプログラムカウンタを内蔵しており、シーケ
ンス命令内の実行アドレスに達するまで内蔵プログラム
カウンタをインクリメント又はデクリメントし、内蔵プ
ログラムカウンタの値が実行アドレスに達した時点でそ
の命令を実行するようになっている。例えば、シーケン
ス命令が上述のような『ＪＭＰ ｂ，ａ，ｓｂ』の場合
には、パターンメモリアドレス発生器３２は内蔵のプロ
グラムカウンタの値が実行アドレス『ａ』に達した時点
で、そのジャンプ命令を実行する。その結果、次のタイ
ミングではパターンメモリアドレスは飛び先アドレス
『ｂ』になり、シーケンスコントロールメモリ３１の飛
び先アドレス『ｓｂ』に対応した位置から新たなシーケ
ンス命令が読み出される。パターンメモリ９はパターン
メモリアドレス発生器３２からのパターンメモリアドレ
スに対応した位置に記憶されているパターンデータＰＤ
を出力する。

【００１３】

【発明が解決しようとする課題】上述のように従来のパ
ターン発生手段５４のパターンメモリアドレス発生器３
２は、タイミング発生手段５３からの動作クロックＣＬ
Ｋに応じて動作しているので、動作クロックＣＬＫを高
速にすればするほど、パターン発生手段５４の動作速度
を高速にすることができる。ところが、従来のパターン
発生手段５４はパターンメモリアドレス発生器３２の出
力するパターンメモリアドレスに応じてシーケンスコン
トロールメモリ３１をアクセスし、アクセスされたシー
ケンス命令に応じて再び内蔵のプログラムカウンタのカ
ウント動作を制御するというフィードバック方式を採用
している関係上、パターン発生手段５４の動作速度がシ
ーケンスコントロールメモリ３１のアクセス速度による
制限を受け、シーケンスコントロールメモリ３１のアク
セス速度以上の高速化を図ることが困難であるという問
題を有していた。

【００１４】本発明は上述の点に鑑みてなされたもので
あり、パターン発生手段の動作速度すなわちシーケンス
コントロールメモリのアクセス速度の限界以上の速度で
パターンデータを高速に発生することのできるパターン
発生装置を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明に係るＩＣ試験装
置のパターン発生装置は、複数のシーケンス命令を記憶
し、シーケンスメモリアドレスの入力に応じてそのシー
ケンスメモリアドレスに記憶しているシーケンス命令を
出力するシーケンスコントロールメモリと、前記シーケ
ンスコントロールメモリから出力される前記シーケンス
命令を入力し、カウント値が前記シーケンス命令を実行
すべきシーケンスメモリアドレスに達するまで、第１の
動作クロックを第１の内蔵カウンタでカウントし、その
第１の内蔵カウンタのカウント値を前記シーケンスメモ
リアドレスとして前記シーケンスコントロールメモリに
出力し、前記第１の内蔵カウンタのカウント値が前記シ
ーケンス命令を実行すべきシーケンスメモリアドレスに
達した時点で前記シーケンス命令を実行して前記第１の
内蔵カウンタのカウント値を制御するシーケンスメモリ
アドレス発生手段と、前記第１の動作クロックに同期し
て前記シーケンスコントロールメモリから順次出力され
るシーケンス命令をその出力順に複数個分記憶し、記憶
しているシーケンス命令を並列的に出力する命令保持手
段と、前記命令保持手段から並列的に出力されている前
記シーケンス命令を記憶された順番に選択的に出力する
選択手段と、前記選択手段を介して前記シーケンス命令
を入力し、カウント値が前記シーケンス命令を実行すべ
きパターンメモリアドレスに達するまで、前記第１の動
作クロックよりも高速の第２の動作クロックを第２の内
蔵カウンタでカウントし、そのカウント値をパターンメ
モリアドレスとして出力し、前記第２の内蔵カウンタの
カウント値が前記選択手段を介して入力中のシーケンス
命令を実行すべきパターンメモリアドレスに達した時点
で前記シーケンス命令を実行して前記第２の内蔵カウン
タのカウント値を制御するパターンメモリアドレス発生
手段と、前記第２のプログラムカウンタのカウント値が
前記シーケンス命令を実行すべきパターンメモリアドレ
スに達した時点で前記選択手段に次のシーケンス命令を
選択するように指示する選択指示手段とを備えたもので
ある。

【００１６】シーケンスコントロールメモリは、シーケ
ンスメモリアドレス発生手段内の第１の内蔵カウンタか
ら出力されるカウント値をシーケンスメモリアドレスと
して入力し、そのアドレスに対応したシーケンス命令を
出力する。シーケンスメモリアドレス発生手段は、シー
ケンスコントロールメモリから出力されるシーケンス命
令に応じて第１の内蔵カウンタのカウント動作を制御す
る。命令保持手段は、シーケンスコントロールメモリか
ら低速動作クロック（第１の動作クロック）に同期した
タイミングで順次出力されるシーケンス命令をその出力
された順番で次々と記憶し、記憶したシーケンス命令を
並列的に出力する。選択手段は、命令保持手段から並列
的に出力されるシーケンス命令を記憶された順番で選択
的に出力する。従って、命令保持手段に最初に記憶され
たシーケンス命令が最初に選択手段によって選択され
て、パターンメモリアドレス発生手段に出力される。パ
ターンメモリアドレス発生手段は選択手段によって選択
されたシーケンス命令に応じて第２の内蔵カウンタのカ
ウント動作を制御し、そのカウント値をパターンメモリ
アドレスとしてパターンメモリに供給する。第２の内蔵
カウンタは、高速動作クロック（第２の動作クロック）
をカウントする。選択指示手段はパターンメモリアドレ
ス発生手段内の第２の内蔵カウンタからのカウント値
（すなわちパターンメモリアドレス）と、シーケンス命
令を実行すべきパターンメモリアドレスとが一致した時
点で選択手段に次のシーケンス命令を選択するように指
示する。すなわち、選択手段は選択指示手段からの指示
に応じて次のシーケンス命令を記憶している命令保持手
段に記憶されているシーケンス命令をパターンメモリ発
生手段に出力する。これによって、従来のようにシーケ
ンスコントロールメモリにそのシーケンスメモリアドレ
スをフィードバックし、フィードバックされたアドレス
でメモリをアクセスしなくてもよくなり、選択手段の切
換え動作だけで高速動作クロックに同期したタイミング
でシーケンス命令を容易にアクセスすることができ、シ
ーケンスコントロールメモリのアクセス速度の限界以上
の速度でパターンデータを高速に発生することができ
る。

【００１７】

【発明の実施の形態】以下、本発明の一実施の形態を添
付図面に従って説明する。図１は、本発明に係るＩＣ試
験装置のパターン発生装置の一実施の形態の構成を示す
図である。シーケンスコントロールメモリ（ＳＱＭ）１
は、指定アドレスへのジャンプを指示する命令（ＪＭ
Ｐ）や指定回数の繰り返し処理を指示する命令（ＲＰ
Ｔ）や停止を指示する命令（ＳＴＯＰ）などのシーケン
ス制御に関する命令（以下「シーケンス命令」とする）
だけを格納しており、シーケンスメモリアドレス発生器
２からの読み出しアドレスに対応したシーケンス命令を
シーケンスメモリアドレス発生器２及びマルチプレクサ
３に出力する。このシーケンス命令はオペレーションコ
ードとオペランドとからなる。例えば、パターンメモリ
アドレスが『ａ』になったらパターンメモリアドレスを
『ｂ』にジャンプするというジャンプ命令の場合は『Ｊ
ＭＰ ｂ，ａ，ｓｂ，ｓａ』のように表される。ここ
で、オペランドの『ａ』はジャンプ命令の実行パターン
メモリアドレスを示し、『ｂ』はジャンプ命令の飛び先
のパターンメモリアドレスを示す。また、『ｓａ』はジ
ャンプ命令のシーケンスコントロールメモリ１内におけ
る実行シーケンスメモリアドレスを示し、『ｓｂ』はジ
ャンプ命令のシーケンスコントロールメモリ１内におけ
る飛び先のシーケンスメモリアドレスを示す。すなわ
ち、この実施の形態では、シーケンスコントロールメモ
リ１内における実行シーケンスメモリアドレスを示すオ
ペランドがシーケンス命令内に追加記憶されている。

【００１８】シーケンスメモリアドレス発生器２はシー
ケンスコントロールメモリ１からのシーケンス命令に従
ってシーケンスコントロールメモリ１の読み出しアドレ
ス（シーケンスメモリアドレス）を、タイミング発生手
段５３からの低速動作クロックＣＬＫＬに同期して発生
し、シーケンスコントロールメモリ１にフィードバック
する。すなわち、シーケンスメモリアドレス発生器２は
低速動作クロックＣＬＫＬをカウントするプログラムカ
ウンタを内蔵しており、この内蔵プログラムカウンタの
値がシーケンス命令中の実行シーケンスメモリアドレス
に達するまでプログラムカウンタをインクリメント又は
デクリメントし、内蔵プログラムカウンタの値が実行シ
ーケンスメモリアドレスに達した時点でそのシーケンス
命令を実行するようになっている。例えば、シーケンス
命令が上述のような『ＪＭＰ ｂ，ａ，ｓｂ，ｓａ』の
場合には、シーケンスメモリアドレス発生器２は内蔵の
プログラムカウンタの値が『ｓａ』に達した時点で、そ
のジャンプ命令を実行する。その結果、次のタイミング
ではシーケンスメモリアドレスは飛び先アドレス『ｓ
ｂ』になり、シーケンスコントロールメモリ１の飛び先
アドレス『ｓｂ』から新たなシーケンス命令が読み出さ
れ、シーケンスメモリアドレス発生器２及びマルチプレ
クサ３に出力されるようになる。

【００１９】書き込み用カウンタ６は、タイミング発生
手段５３からの低速動作クロックＣＬＫＬをカウントす
る巡回形の３ビットカウンタであり、そのカウント値を
マルチプレクサ３の選択制御端子Ｓに出力する。フリッ
プフロップ回路４１〜４８はシーケンスコントロールメ
モリ１からのシーケンス命令を一時的に記憶するもので
あり、８つのシーケンス命令を記憶することができるよ
うになっている。マルチプレクサ３は、選択制御端子Ｓ
に入力中の書き込み用カウンタ６からの３ビットのカウ
ント値に応じてフリップフロップ回路４１〜４８を順番
に選択する。従って、マルチプレクサ３によって選択さ
れているフリップフロップ回路４１〜４８のいずれか１
つにシーケンスコントロールメモリ１からのシーケンス
命令が書き込まれる。読み出し用カウンタ７は、比較判
定回路１０からの一致信号をカウントする巡回形の３ビ
ットカウンタであり、そのカウント値をマルチプレクサ
５の選択制御端子Ｓに出力する。比較判定回路１０はパ
ターンメモリアドレス発生器８から出力されるパターン
メモリアドレスと、マルチプレクサ５によって選択され
ているフリップフロップ回路４１〜４８のいずれか１つ
から出力されるシーケンス命令内の実行パターンメモリ
アドレスとを入力し、両者が一致した時点で一致信号を
読み出し用カウンタ７に出力する。マルチプレクサ５
は、選択制御端子Ｓに入力中の読み出し用カウンタ７か
らの３ビットのカウント値に応じてフリップフロップ回
路４１〜４８のいずれか１つを順番に選択し、そこに格
納されているシーケンス命令をパターンメモリアドレス
発生器８に出力する。なお、シーケンスメモリアドレス
発生器２及び書き込み用カウンタ６に供給される低速動
作クロックＣＬＫＬは、書き込み用カウンタ６のカウン
ト値が読み出し用カウンタ７のカウント値よりも１だけ
小さい値に達した時点でマスクされ、シーケンスメモリ
アドレス発生器２及び書き込み用カウンタ６には供給さ
れないようになっている。すなわち、全てのフリップフ
ロップ回路４１〜４８にシーケンスコントロールメモリ
１からのシーケンス命令が格納されると、その時点で、
シーケンスメモリアドレス発生器２及び書き込み用カウ
ンタ６の動作は停止されることになる。以上のように、
マルチプレクサ３、フリップフロップ回路４１〜４８、
マルチプレクサ５、書き込み用カウンタ６及び読み出し
用カウンタ７は、シーケンスコントロールメモリ１から
出力されるシーケンス命令の８つ分を順次格納し、それ
を格納した順序でパターンメモリアドレス発生器８に出
力するというＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ Ｆｉｒｓｔ
−Ｏｕｔ）回路として動作する。

【００２０】パターンメモリアドレス発生器８は、マル
チプレクサ５からのシーケンス命令に従ってパターンメ
モリ９のパターンメモリアドレスを、タイミング発生手
段５３からの高速動作クロックＣＬＫＨに同期して発生
する。すなわち、パターンメモリアドレス発生器８は高
速動作クロックＣＬＫＨをカウントするプログラムカウ
ンタを内蔵しており、シーケンス命令内の実行パターン
メモリアドレスに達するまで内蔵プログラムカウンタを
インクリメント又はデクリメントし、内蔵プログラムカ
ウンタの値が実行パターンメモリアドレスに達した時点
でそのシーケンス命令を実行するようになっている。例
えば、シーケンス命令が上述のような『ＪＭＰ ｂ，
ａ，ｓｂ，ｓａ』の場合には、パターンメモリアドレス
発生器８は内蔵プログラムカウンタの値が実行パターン
メモリアドレス『ａ』に達した時点で、そのジャンプ命
令を実行し、次のタイミングでパターンメモリアドレス
を飛び先アドレス『ｂ』にする。なお、シーケンス命令
中のシーケンスメモリアドレスに関するオペランドはこ
のパターンメモリアドレス発生器８の処理では無視され
る。パターンメモリ９はパターンメモリアドレス発生器
８から高速動作クロックＣＬＫＨに同期して順次出力さ
れるパターンメモリアドレスに対応した位置に記憶され
ているパターンデータＰＤを出力する。このようにし
て、パターンメモリアドレス発生器８は高速動作クロッ
クＣＬＫＨの速度でパターンデータを順次出力すること
ができる。

【００２１】なお、上述の実施の形態では、フリップフ
ロップ回路が８個の場合について説明したが、これは一
例であり、これ以外の２個、４個、１６個などでもよい
ことはいうまでもない。この場合、書き込み用カウンタ
及び読み出し用カウンタは１ビットカウンタ、２ビット
カウンタ、４ビットカウンタにすればよい。

【００２２】

【発明の効果】本発明のＩＣ試験装置のパターン発生装
置によれば、シーケンスコントロールメモリのアクセス
速度の限界以上の速度でパターンデータを高速に発生す
ることができるという効果がある。

【図面の簡単な説明】

【図１】 本発明に係るＩＣ試験装置のパターン発生装
置の一実施の形態の構成を示す図である。

【図２】 ＩＣ試験装置の全体構成を示すブロック図で
ある。

【図３】 従来のパターン発生装置の概略構成を示す図
である。

【符号の説明】

１…シーケンスコントロールメモリ、２…シーケンスメ
モリアドレス発生器、３，５…マルチプレクサ、４１〜
４８…フリップフロップ回路、６…書き込み用カウン
タ、７…読み出し用カウンタ、８…パターンメモリアド
レス発生器、９…パターンメモリ

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/3183

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 複数のシーケンス命令を記憶し、シーケ
   ンスメモリアドレスの入力に応じてそのシーケンスメモ
   リアドレスに記憶しているシーケンス命令を出力するシ
   ーケンスコントロールメモリと、 前記シーケンスコントロールメモリから出力される前記
   シーケンス命令を入力し、カウント値が前記シーケンス
   命令を実行すべきシーケンスメモリアドレスに達するま
   で、第１の動作クロックを第１の内蔵カウンタでカウン
   トし、その第１の内蔵カウンタのカウント値を前記シー
   ケンスメモリアドレスとして前記シーケンスコントロー
   ルメモリに出力し、前記第１の内蔵カウンタのカウント
   値が前記シーケンス命令を実行すべきシーケンスメモリ
   アドレスに達した時点で前記シーケンス命令を実行して
   前記第１の内蔵カウンタのカウント値を制御するシーケ
   ンスメモリアドレス発生手段と、 前記第１の動作クロックに同期して前記シーケンスコン
   トロールメモリから順次出力されるシーケンス命令をそ
   の出力順に複数個分記憶し、記憶しているシーケンス命
   令を並列的に出力する命令保持手段と、 前記命令保持手段から並列的に出力されている前記シー
   ケンス命令を記憶された順番に選択的に出力する選択手
   段と、 前記選択手段を介して前記シーケンス命令を入力し、カ
   ウント値が前記シーケンス命令を実行すべきパターンメ
   モリアドレスに達するまで、前記第１の動作クロックよ
   りも高速の第２の動作クロックを第２の内蔵カウンタで
   カウントし、そのカウント値をパターンメモリアドレス
   として出力し、前記第２の内蔵カウンタのカウント値が
   前記選択手段を介して入力中のシーケンス命令を実行す
   べきパターンメモリアドレスに達した時点で前記シーケ
   ンス命令を実行して前記第２の内蔵カウンタのカウント
   値を制御するパターンメモリアドレス発生手段と、 前記第２の内蔵カウンタのカウント値が前記シーケンス
   命令を実行すべきパターンメモリアドレスに達した時点
   で前記選択手段に次のシーケンス命令を選択するように
   指示する選択指示手段とを備えたことを特徴とするＩＣ
   試験装置のパターン発生装置。
2. 【請求項２】 複数のシーケンス命令を記憶し、シーケ
   ンスメモリアドレスの入力に応じてそのシーケンスメモ
   リアドレスに記憶しているシーケンス命令を出力するシ
   ーケンスコントロールメモリと、 前記シーケンスコントロールメモリから出力される前記
   シーケンス命令を入力し、カウント値が前記シーケンス
   命令を実行すべきシーケンスメモリアドレスに達するま
   で、第１の動作クロックを第１の内蔵カウンタでカウン
   トし、その第１の内蔵カウンタのカウント値を前記シー
   ケンスメモリアドレスとして前記シーケンスコントロー
   ルメモリに出力し、前記第１の内蔵カウンタのカウント
   値が前記シーケンス命令を実行すべきシーケンスメモリ
   アドレスに達した時点で前記シーケンス命令を実行して
   前記第１の内蔵カウンタのカウント値を制御するシーケ
   ンスメモリアドレス発生手段と、 前記第１の動作クロックをカウントし、そのカウント値
   を出力する第１のカウント手段と、 前記シーケンス命令を別々に保持して出力する複数の命
   令保持手段と、 前記第１のカウント手段からのカウント値に基づいて前
   記命令保持手段を順番に選択し、選択された命令保持手
   段に前記シーケンスコントロールメモリからのシーケン
   ス命令を格納する第１の選択手段と、 一致信号をカウントし、そのカウント値を出力する第２
   のカウント手段と、 前記第２のカウント手段からのカウント値に基づいて前
   記命令保持手段を順番に選択し、選択された命令保持手
   段に保持されている前記シーケンス命令を出力する第２
   の選択手段と、 前記第２の選択手段を介して前記シーケンス命令を入力
   し、カウント値が前記シーケンス命令を実行すべきパタ
   ーンメモリアドレスに達するまで、前記第１の動作クロ
   ックよりも高速の第２の動作クロックを第２の内蔵カウ
   ンタでカウントし、そのカウント値をパターンメモリア
   ドレスとして出力し、前記第２の内蔵カウンタのカウン
   ト値が前記第２の選択手段を介して入力中のシーケンス
   命令を実行すべきパターンメモリアドレスに達した時点
   で前記シーケンス命令を実行して前記第２の内蔵カウン
   タのカウント値を制御するパターンメモリアドレス発生
   手段と、 前記第２の内蔵カウンタのカウント値と前記シーケンス
   命令を実行すべきパターンメモリアドレスとを比較し、
   両者が一致した時点で前記一致信号を前記第２のカウン
   ト手段に出力する比較判定手段とを備えたことを特徴と
   するＩＣ試験装置のパターン発生装置。
3. 【請求項３】 前記命令保持手段が保持可能な数のシー
   ケンス命令を保持している場合には、前記シーケンスメ
   モリアドレス発生手段に対して前記第１の動作クロック
   の供給を停止することを特徴とする請求項１又は２に記
   載のＩＣ試験装置のパターン発生装置。