Nothing Special   »   [go: up one dir, main page]

JP3145283B2 - Ic試験装置のレジスタデータ書込み方式 - Google Patents

Ic試験装置のレジスタデータ書込み方式

Info

Publication number
JP3145283B2
JP3145283B2 JP25197995A JP25197995A JP3145283B2 JP 3145283 B2 JP3145283 B2 JP 3145283B2 JP 25197995 A JP25197995 A JP 25197995A JP 25197995 A JP25197995 A JP 25197995A JP 3145283 B2 JP3145283 B2 JP 3145283B2
Authority
JP
Japan
Prior art keywords
data
register
pin
test
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP25197995A
Other languages
English (en)
Other versions
JPH0972945A (ja
Inventor
朗 向井
Original Assignee
日立電子エンジニアリング株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日立電子エンジニアリング株式会社 filed Critical 日立電子エンジニアリング株式会社
Priority to JP25197995A priority Critical patent/JP3145283B2/ja
Publication of JPH0972945A publication Critical patent/JPH0972945A/ja
Application granted granted Critical
Publication of JP3145283B2 publication Critical patent/JP3145283B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Testing Of Individual Semiconductor Devices (AREA)
  • Tests Of Electronic Circuits (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、IC(集積回路)
の電気的特性を検査するIC試験装置に係り、特にピン
毎に設けられたレジスタに対するデータ設定時間を短縮
することのできるIC試験装置のレジスタデータ書込み
方式に関する。
【0002】
【従来の技術】性能や品質の保証されたICを最終製品
として出荷するためには、製造部門、検査部門の各工程
でIC製品の全部又は一部を抜き取り、その電気的特性
を検査する必要がある。IC試験装置はこのような電気
的特性を検査する装置である。IC試験装置は、被測定
ICに所定の試験用パターンデータを与え、それに応じ
て被測定ICから出力されるデータを読み取り、被測定
ICの基本的動作及び機能に問題が無いかどうかをその
出力データに基づいて解析し、電気的特性に関する検査
を行うものである。
【0003】IC試験装置における試験は直流試験(D
C測定試験)とファンクション試験(FC測定試験)と
に大別される。直流試験は被測定ICの入出力端子にD
C測定手段から所定の電圧又は電流を印加することによ
り、被測定ICの基本的動作に不良が無いかどうかを検
査するものである。一方、ファンクション試験は被測定
ICの入力端子にパターン発生手段から所定の試験用パ
ターンデータを与え、それによる被測定ICの出力デー
タを読み取り、被測定ICの基本的動作及び機能に問題
が無いかどうかを検査するものである。
【0004】図2は従来のIC試験装置の概略構成を示
すブロック図である。IC試験装置は大別してテスタ部
50とIC取付装置70とから成る。テスタ部50は制
御手段51、DC測定手段52、タイミング発生手段5
3、パターン発生手段54、ピン制御手段55、ピンエ
レクトロニクス56、フェイルメモリ57及び入出力切
替手段58から構成される。実際のテスタ部50には、
この他にも種々の構成部品が存在するが本明細書中では
必要な部分のみが示してある。
【0005】テスタ部50とIC取付装置70との間
は、IC取付装置70の全入出力端子数(m個)に対応
する複数本(m本)の同軸ケーブル等から成る信号線に
よって接続され、端子−同軸ケーブル間の接続関係は図
示していないリレーマトリックスによって対応付けられ
ており、各種信号の伝送が所定の端子と同軸ケーブルと
の間で行なわれるように構成されている。なお、この信
号線は、物理的にはIC取付装置70の全入出力端子数
mと同じ数だけ存在する。
【0006】IC取付装置70は、複数個の被測定IC
71をソケットに搭載できるように構成されている。被
測定IC71の入出力端子とIC取付装置70の入出力
端子とはそれぞれ1対1に対応付けられて接続されてい
る。例えば、入出力端子数28個の被測定IC71を1
0個搭載可能なIC取付装置70の場合は、全体で28
0個の入出力端子を有することになる。現在、市販され
ているものの中には、1024個の入出力端子を有する
ものがある。
【0007】制御手段51はIC試験装置全体の制御、
運用及び管理等を行うものであり、マイクロプロセッサ
構成になっている。従って、図示していないが、システ
ムプログラムを格納するROMや各種データ等を格納す
るRAM等を有している。また、制御手段51は、DC
測定手段52、タイミング発生手段53、パターン発生
手段54、ピン制御手段55及びフェイルメモリ57に
バス(データバス、アドレスバス、制御バス)65及び
それぞれの内部レジスタを介して接続されている。制御
手段51は、直流試験用のデータをDC測定手段52
に、ファンクション試験開始用の信号をタイミング発生
手段53に、テストパターン発生用のデータ等をパター
ン発生手段54に、期待値データ等をピン制御手段55
に、それぞれ出力する。この他にも制御手段51は各種
データをバスを介してそれぞれの構成要素に出力してい
る。特に、制御手段51は各入出力端子に関するデータ
を格納するためのピン対応の内部レジスタ(以下「ピン
レジスタ」と呼ぶ)をその入出力端子数に相当する数だ
け有し、ここにデータを書き込むことによって、各構成
手段に入出力端子に関するデータを転送している。ま
た、制御手段51は、フェイルメモリ57及びDC測定
手段52から試験結果(フェイルデータ及び直流デー
タ)を読み出して種々のデータ処理等を行い、試験デー
タを解析し、ICの良否を判定する。
【0008】DC測定手段52は、制御手段51からの
直流試験データを受け取り、これに基づいてIC取付装
置70の被測定IC71に対して直流試験を行う。DC
測定手段52は制御手段51から測定開始信号を入力す
ることによって、直流試験を開始し、その試験結果を示
すデータを内部レジスタへ書込む。DC測定手段52は
試験結果データの書込みを終了するとエンド信号を制御
手段51に出力する。DC測定手段52の内部レジスタ
に書き込まれた試験結果を示すデータはバス65を介し
て制御手段51に読み取られ、そこで解析される。この
ようにして直流試験は行われる。また、DC測定手段5
2は、ピンエレクトロニクス56のドライバ63及びコ
ンパレータ64に対して基準電圧VIH,VIL,VO
H,VOLを出力する。
【0009】タイミング発生手段53は、ピン制御手段
55に所定のクロックを出力し、データセレクタ59、
フォーマッタ60、I/Oフォーマッタ61及びコンパ
レータロジック回路62の動作速度等を制御する。従っ
て、フォーマッタ60からピンエレクトロニクス56に
出力される試験信号P2、及びI/Oフォーマッタ61
から入出力切替手段58に出力される切替信号P6の出
力タイミングもタイミング発生手段53からの高速クロ
ックに応じて制御される。パターン発生手段54は、制
御手段51からのパターンデータを入力し、それに基づ
いたパターンデータをピン制御手段55のデータセレク
タ59に出力する。
【0010】ピン制御手段55はデータセレクタ59、
フォーマッタ60、I/Oフォーマッタ61及びコンパ
レータロジック回路62から構成される。データセレク
タ59は、各種の試験信号作成データ(アドレスデータ
・書込データ)P1、切替信号作成データP5及び期待
値データP4を記憶したメモリで構成されており、パタ
ーン発生手段54からのパターンデータをアドレスとし
て入力し、そのアドレスに応じた試験信号作成データP
1及び切替信号作成データP5をフォーマッタ60及び
I/Oフォーマッタ61に、期待値データP4をコンパ
レータロジック回路62にそれぞれ出力する。
【0011】フォーマッタ60は、フリップフロップ回
路及び論理回路が多段構成されたものであり、データセ
レクタ59からの試験信号作成データ(アドレスデータ
・書込データ)P1を加工して所定の印加波形を作成
し、それを試験信号P2としてタイミング発生手段53
からのタイミング信号(レート信号RATE又はエッジ
信号EDGE)に同期してピンエレクトロニクス56の
ドライバ63に出力する。I/Oフォーマッタ61もフ
ォーマッタ60と同様にフリップフロップ回路及び論理
回路の多段構成されたものであり、データセレクタ59
からの切替信号作成データP5を加工して所定の印加波
形を作成し、それを切替信号P6としてタイミング発生
手段53からのタイミング信号に同期して入出力切替手
段58に出力する。
【0012】コンパレータロジック回路62は、ピンエ
レクトロニクス56のコンパレータ64からの読出デー
タP3と、データセレクタ59からの期待値データP4
とを比較判定し、その判定結果をフェイルデータFDと
してフェイルメモリ57に出力する。ピンエレクトロニ
クス56は、複数のドライバ63及びコンパレータ64
から構成される。ドライバ63及びコンパレータ64は
IC取付装置70のそれぞれの入出力端子に対して1個
ずつ設けられており、入出力切替手段58を介していず
れか一方が接続されるようになっている。入出力切替手
段58は、I/Oフォーマッタ61からの切替信号P5
に応じてドライバ63及びコンパレータ64のいずれか
一方と、IC取付装置70の入出力端子との間の接続状
態を切り替えるものである。すなわち、IC取付装置7
0の入出力端子の数がm個の場合、ドライバ63、コン
パレータ64及び入出力切替手段58はそれぞれm個で
構成される。但し、メモリIC等を測定する場合には、
アドレス端子やチップセレクト端子等に対してはコンパ
レータは必要ないので、コンパレータ及び入出力切替手
段の数が少ない場合もある。
【0013】ドライバ63は、IC取付装置70の入出
力端子、すなわち被測定IC71のアドレス端子、デー
タ入力端子、チップセレクト端子、ライトイネーブル端
子等の信号入力端子に、入出力切替手段58を介して、
ピン制御手段55のフォーマッタ60からの試験信号P
2に応じたハイレベル“1”又はローレベル“0”の信
号を印加し、所望のテストパターンを被測定IC71に
書き込む。コンパレータ64は、被測定IC71のデー
タ出力端子から入出力切替手段58を介して出力される
信号を入力し、それを制御手段51からのストローブ信
号のタイミングで基準電圧VOH,VOLと比較し、そ
の比較結果をハイレベル“1”又はローレベル“0”の
読出データP3としてコンパレータロジック回路62に
出力する。
【0014】フェイルメモリ57は、コンパレータロジ
ック回路62から出力されるフェイルデータFDを記憶
するものであり、被測定IC71と同程度の記憶容量を
有する随時読み書き可能なRAMで構成されている。フ
ェイルメモリ57は、IC取付装置70のデータ出力端
子に固定的に対応するデータ入出力端子を有する。例え
ば、IC取付装置70の全入出力端子数が280個であ
り、その中の160個がデータ出力端子である場合に
は、フェイルメモリ57はこのデータ出力端子数と同じ
か又はそれ以上のデータ入力端子を有するメモリで構成
される。このフェイルメモリ57に記憶されたフェイル
データFDは制御手段51によって読み出され、図示し
ていないデータ処理用のメモリに転送され、解析され
る。このようにしてファンクション試験は行われる。
【0015】
【発明が解決しようとする課題】このようなIC試験装
置を用いてメモリを検査する場合、制御手段51は被測
定IC71のアドレス端子、データ入力端子、チップセ
レクト端子、ライトイネーブル端子等の各入出力端子に
関するデータを格納するためのピンレジスタを、その端
子数と同じ数だけ有する。すなわち、入出力端子数がP
個の被測定IC71をQ個搭載可能なIC取付装置70
を有するIC試験装置の場合には、全体でP×Q個の入
出力端子を有するので、そのピンレジスタをそれと同じ
数(P×Q個)だけ有することになる。従来は、これら
のピンレジスタに対して個別にデータを格納していたの
で、測定可能なICの個数が増加すればするほど、それ
に伴ってピンレジスタの数も増加し、これらのピンレジ
スタに対するデータ格納時間も大幅に増大する。そこ
で、従来は、各ピンレジスタに対するアクセススピード
を上げることによってデータ格納時間の短縮化を図って
いたが、これにも限界があり、ピン数が500個以上に
なると、このピンレジスタに対してデータを格納するた
めの時間の増大が深刻な問題となってきた。本発明は、
ピンレジスタに対するデータ設定時間を短縮することの
できるIC試験装置のレジスタデータ書込み方式を提供
することを目的とする。
【0016】
【課題を解決するための手段】この発明に係るIC試験
装置のレジスタ書込み方式は、被測定ICのピンに関す
るデータを格納するレジスタを複数有するピンレジスタ
群と、前記ピンレジスタ群の中から任意のレジスタをグ
ループ化し、グループ化されたレジスタを特定するため
のレジスタセレクトデータを格納するグループ設定レジ
スタと、前記グループ設定レジスタに格納されている前
記レジスタセレクトデータに基づいて前記ピンレジスタ
群の中の対応するレジスタに前記被測定ICのピンに関
するデータを同時に書き込む書込み手段とを具えたもの
である。従来は、ピンレジスタ群を構成するレジスタに
被測定ICのピンに関するデータを順番に書き込んでい
たが、この発明では、同じ内容のデータが書き込まれる
レジスタをグループ化し、グループ化されたレジスタを
特定するためのレジスタセレクトデータをグループ設定
レジスタに格納しておき、このレジスタセレクトデータ
に基づいてピンレジスタ群の中の対応するレジスタに対
して同じデータを同時に書き込むようにした。これによ
って、グループ化されたレジスタに対しては1回でデー
タの書き込むが終了するので、書込み時間を大幅に短縮
することができる。
【0017】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を説明する。図1は本発明のIC試験装置のレジ
スタデータ書込み方式の概略構成を示す図であり、図2
の制御手段51内のピンレジスタに対するデータ書込み
方式を示す図である。CPU1は制御手段51すなわち
IC試験装置全体の制御、運用及び管理等を行うもので
あり、図示していないが、バス6を介してシステムプロ
グラムを格納したROMや各種データ等を格納したRA
M等に接続されている。デコーダ(DEC)2はCPU
1からアドレスADRを入力し、そのアドレスADRに
対応したデコード信号(チップセレクト信号)をグルー
プ設定レジスタ3又はナンド回路(NAND)41〜4
Nに出力する。すなわち、デコーダ2はアドレスADR
がグループ設定レジスタアドレス『A』の場合にはグル
ープ設定レジスタ3の各ビットのチップセレクト端子に
チップセレクト信号CSAを出力し、アドレスADRが
レジスタアドレス『B』の場合にはナンド回路41〜4
Nの第2の入力端子にレジスタチップセレクト信号CS
Bをそれぞれ並列的に出力する。
【0018】グループ設定レジスタ3はNビット構成の
レジスタであり、各ビット毎にチップセレクト端子及び
データ端子を有する。それぞれのチップセレクト端子に
はデコーダ2からのチップセレクト信号CSAが入力し
ている。一方、データ端子にはデータバス7からN本の
データ線を介してレジスタセレクトデータRSD1〜R
SDNが入力している。ナンド(NAND)回路41〜
4Nはグループ設定レジスタ3の各ビットに格納されて
いるレジスタセレクトデータRSD1〜RSDNを第1
の入力端子に入力し、デコーダ2からのレジスタチップ
セレクト信号CSBを第2の入力端子に入力し、両方の
入力信号の論理積の否定値をピンレジスタ5の各チップ
セレクト端子に出力している。ピンレジスタ5はMビッ
ト構成のレジスタをN段、すなわち入出力端子数Nに相
当する数だけ有する。すなわち、ピンレジスタ5は第1
のピンに関するデータを格納するPIN−1レジスタ、
第2のピンに関するデータを格納するPIN−2レジス
タ、第3のピンに関するデータを格納するPIN−3レ
ジスタ、・・・、第Nのピンに関するデータを格納する
PIN−Nレジスタから構成される。ピンレジスタ5の
各段のチップセレクト端子はそれぞれ対応するナンド回
路41〜4Nの出力端子に接続されている。ピンレジス
タ5の各段のデータ端子にはデータバス7を介してMビ
ット構成のデータが入力している。
【0019】次に、このピンレジスタ5にデータを書き
込む場合の動作について説明する。まず、CPU1がア
ドレスADRとしてグループ設定レジスタアドレス
『A』を出力する。すると、デコーダ2はグループ設定
レジスタ3の各ビットのチップセレクト端子にチップセ
レクト信号CSAを出力し、グループ設定レジスタ3の
各ビットを書込みイネーブルとする。このとき、グルー
プ設定レジスタ3のデータ端子にはデータバス7を介し
てレジスタセレクトデータRSD1〜RSDNが入力し
ているので、グループ設定レジスタ3が書込みイネーブ
ルとなった時点で、そのレジスタセレクトデータRSD
1〜RSDNがグループ設定レジスタ3の各ビットに書
き込まれる。図では、グループ設定レジスタ3の第1ビ
ットにハイレベル“1”のレジスタセレクトデータRS
D1が、第2ビットにローレベル“0”のレジスタセレ
クトデータRSD2が、第3ビットにハイレベル“1”
のレジスタセレクトデータRSD3が、第Nビットにロ
ーレベル“0”のレジスタセレクトデータRSDNがそ
れぞれ格納された状態が示してある。
【0020】このようにして、グループ設定レジスタ3
へのレジスタセレクトデータRSD1〜RSDNの書込
みが終了すると、今度はCPU1はアドレスADRとし
てレジスタアドレス『B』を出力する。すると、デコー
ダ2はナンド回路41〜4Nに対してチップセレクト信
号CSBを出力する。このとき、ナンド回路41〜4N
のそれぞれの第1の入力端子には、グループ設定レジス
タ3に格納されているレジスタセレクトデータRSD1
〜RSDNが入力しているので、ハイレベル“1”のレ
ジスタセレクトデータを入力しているナンド回路41〜
4Nは最終的なチップセレクト信号をピンレジスタ5に
出力し、ローレベル“0”のレジスタセレクトデータを
入力しているナンド回路41〜4Nはチップセレクト信
号を出力しない。例えば、図1の場合には、グループ設
定レジスタ3の第1ビット及び第3ビットにはハイレベ
ル“1”のレジスタセレクトデータRSD1及びRSD
3が格納されているので、ナンド回路41及び43はチ
ップセレクト信号CSBの入力に応じてチップセレクト
信号をピンレジスタ5のPIN−1レジスタ及びPIN
−3レジスタのチップセレクト端子にそれぞれ出力す
る。一方、グループ設定レジスタ3の第2ビット及び第
Nビットにはローレベル“0”のレジスタセレクトデー
タRSD2及びRSDNが格納されているので、ナンド
回路42及び4Nのチップセレクト端子にはチップセレ
クト信号は入力しない。
【0021】以上のようなこの発明の実施の形態によれ
ば、ピンレジスタ5のPIN−1〜Nレジスタの中で同
じMビット構成のデータを格納する場合には、予めグル
ープ設定レジスタ3にハイレベル“1”のレジスタセレ
クトデータを設定しておくことによって、1回のアクセ
スで同時に複数のレジスタにMビット構成のデータを書
き込むことができるようになり、ピンレジスタに対する
データ設定時間を大幅に短縮することができる。
【0022】なお、上述の実施の形態では、同時に2個
以上のレジスタに対してデータを書込む場合には有効で
あるが、個々のレジスタにそれぞれ異なるデータを順次
書込む場合には不利である。そこで、このような場合に
備えて、デコーダ2をナンド回路41〜4Nのチップセ
レクト端子にそれぞれ個別にチップセレクト信号を出力
可能な構成にする。すなわち、デコーダ2がそれぞれの
ナンド回路41〜4Nに対してデコード信号(チップセ
レクト信号)を出力できるようにする。例えば、デコー
ダ2はピンレジスタ5のPIN─1レジスタに対応する
アドレスADR1を入力したら、ナンド回路41の第2
の入力端子にチップセレクト信号CS1を出力し、ピン
レジスタ5のPIN─Nレジスタに対応するアドレスA
DRNを入力したら、ナンド回路4Nの第2の入力端子
にチップセレクト信号CSNを出力する。デコーダ2を
このようにすれば、CPU1はグループ設定レジスタ3
の全ビットにハイレベル“1”のレジスタセレクトデー
タを設定した後に、アドレスADR1〜ADRNを出力
することによって、従来のようにチップセレクト信号を
ピンレジスタ5のPIN─1レジスタ〜PIN−Nレジ
スタに所望の順番で印加することができるようになる。
【0023】
【発明の効果】本発明によれば、ピン毎に設けられたレ
ジスタに対するデータ設定時間を大幅に短縮することが
できるという効果がある。
【図面の簡単な説明】
【図1】 本発明のIC試験装置のレジスタデータ書込
み方式の概略構成を示す図である。
【図2】 本発明に係るIC試験装置の概略構成を示す
ブロック図である。
【符号の説明】
1…CPU、2…デコーダ、3…グループ設定レジス
タ、41〜4N…ナンド回路、5…ピンレジスタ、6…
バス、7…データバス、50…テスタ部、51…制御手
段、52…DC測定手段、53…タイミング発生手段、
54…パターン発生手段、55…ピン制御手段、56…
ピンエレクトロニクス、57…フェイルメモリ、58…
入出力切替手段、59…データセレクタ、60,FM
1,FM2…フォーマッタ、61…I/Oフォーマッ
タ、62…コンパレータロジック回路、63…ドライ
バ、64…コンパレータ、65…バス、70…IC取付
装置、71…被測定IC

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項1】 被測定ICのピンに関するデータを格納
    するレジスタを複数有するピンレジスタ群と、 前記ピンレジスタ群の中から任意のレジスタをグループ
    化し、グループ化されたレジスタを特定するためのレジ
    スタセレクトデータを格納するグループ設定レジスタ
    と、 前記グループ設定レジスタに格納されている前記レジス
    タセレクトデータに基づいて前記ピンレジスタ群の中の
    対応するレジスタに前記被測定ICのピンに関するデー
    タを同時に書き込む書込み手段とを具えたことを特徴と
    するIC試験装置のレジスタデータ書込み方式。
  2. 【請求項2】 前記レジスタセレクトデータの内容を書
    き換えることによってレジスタのグループを任意に変更
    することを特徴とする請求項1に記載のIC試験装置の
    レジスタデータ書込み方式。
JP25197995A 1995-09-05 1995-09-05 Ic試験装置のレジスタデータ書込み方式 Expired - Fee Related JP3145283B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP25197995A JP3145283B2 (ja) 1995-09-05 1995-09-05 Ic試験装置のレジスタデータ書込み方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP25197995A JP3145283B2 (ja) 1995-09-05 1995-09-05 Ic試験装置のレジスタデータ書込み方式

Publications (2)

Publication Number Publication Date
JPH0972945A JPH0972945A (ja) 1997-03-18
JP3145283B2 true JP3145283B2 (ja) 2001-03-12

Family

ID=17230855

Family Applications (1)

Application Number Title Priority Date Filing Date
JP25197995A Expired - Fee Related JP3145283B2 (ja) 1995-09-05 1995-09-05 Ic試験装置のレジスタデータ書込み方式

Country Status (1)

Country Link
JP (1) JP3145283B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010043972A (ja) * 2008-08-13 2010-02-25 Yokogawa Electric Corp 半導体試験装置
JP2012185596A (ja) * 2011-03-04 2012-09-27 Toshiba Tec Corp 電子機器、電子機器の制御方法およびプログラム

Also Published As

Publication number Publication date
JPH0972945A (ja) 1997-03-18

Similar Documents

Publication Publication Date Title
US6195772B1 (en) Electronic circuit testing methods and apparatus
US4460999A (en) Memory tester having memory repair analysis under pattern generator control
US20020199142A1 (en) Semiconductor programming and testing method and apparatus
JP3145283B2 (ja) Ic試験装置のレジスタデータ書込み方式
JPH11211793A (ja) Ic試験装置
US6642734B1 (en) Method and apparatus to generate a ground level of a semiconductor IC tester having a plurality of substrates
JP3089192B2 (ja) Ic試験装置
JP3089193B2 (ja) Ic試験装置
JPH0252446A (ja) 集積回路の試験装置
JP3210236B2 (ja) Ic試験装置のパターン発生装置
JP3215600B2 (ja) Ic試験装置
JPH09152470A (ja) 高速データ取り込み装置及びic試験装置
JP2000091388A (ja) Ic試験装置の救済判定方式
JP3377371B2 (ja) Ic試験装置
JPH08315597A (ja) Ic試験装置
JP3264812B2 (ja) Ic試験装置のタイミング同期方式
JPH11295398A (ja) Ic試験装置のパターン発生装置
JP3185187B2 (ja) Ic試験装置
JP2903443B2 (ja) Ic試験装置
JPH09171058A (ja) Ic試験装置のパターン発生装置
JP3080296B2 (ja) Ic試験装置
JP2916594B2 (ja) Ic試験装置の波形発生器
JPH07140211A (ja) Ic試験装置のパターン発生装置
JP2769588B2 (ja) Ic試験装置内のデータ出力タイミング同期方式
JPH05126914A (ja) Ic試験装置

Legal Events

Date Code Title Description
S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080105

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090105

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100105

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100105

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110105

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110105

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130105

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130105

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140105

Year of fee payment: 13

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees