JP3201468B2 - 容量素子及びその製造方法 - Google Patents
容量素子及びその製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Description
【０００１】
【発明の属する技術分野】本発明は、大規模集積回路素
子用容量素子、特にメモリ用容量素子として有用な誘電
体容量素子及びその製造方法に関する。
子用容量素子、特にメモリ用容量素子として有用な誘電
体容量素子及びその製造方法に関する。
【０００２】
【従来の技術】現在、ＰＺＴ（ＰｂＺｒXＴｉ
1-xＯ3）、ＳｒＢｉ2Ｔａ2Ｏ9等の強誘電体を容量絶縁
膜とした容量素子を集積化した強誘電体不揮発性メモリ
が提案、研究開発されている。例としては、特開平６−
２７５７９２号公報に述べられている一つのトランジス
タと一つの容量素子からなるメモリセルがある。これを
図７を用いて説明する。このメモリセルは、まず、Ｓｉ
基板７０１上にソース・ドレイン・ゲートからなるＭＯ
Ｓ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）トランジスタと絶縁膜７１２により分離絶縁され
た強誘電体７０７を上下電極７０６、７０８で挟んでな
る容量素子とを設けた後に、この両素子を分離している
絶縁膜７１２にソース・ドレインおよび容量素子の上下
電極に対応する各コンタクトホール７１０ａ〜ｄを設
け、それらのコンタクトホールに少なくとも１膜以上の
金属膜を充填し、最後に配線金属膜をコンタクトホール
に充填した金属に接続した構造を有する。
1-xＯ3）、ＳｒＢｉ2Ｔａ2Ｏ9等の強誘電体を容量絶縁
膜とした容量素子を集積化した強誘電体不揮発性メモリ
が提案、研究開発されている。例としては、特開平６−
２７５７９２号公報に述べられている一つのトランジス
タと一つの容量素子からなるメモリセルがある。これを
図７を用いて説明する。このメモリセルは、まず、Ｓｉ
基板７０１上にソース・ドレイン・ゲートからなるＭＯ
Ｓ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔ
ｏｒ）トランジスタと絶縁膜７１２により分離絶縁され
た強誘電体７０７を上下電極７０６、７０８で挟んでな
る容量素子とを設けた後に、この両素子を分離している
絶縁膜７１２にソース・ドレインおよび容量素子の上下
電極に対応する各コンタクトホール７１０ａ〜ｄを設
け、それらのコンタクトホールに少なくとも１膜以上の
金属膜を充填し、最後に配線金属膜をコンタクトホール
に充填した金属に接続した構造を有する。
【０００３】また、特開平５−１１０１１０号公報よ
り、容量素子を構成する強誘電体（８０７）をトランジ
スタの高濃度拡散膜の位置するＳｉ基板に形成された溝
に埋め込む構造も知られている（図８参照）。
り、容量素子を構成する強誘電体（８０７）をトランジ
スタの高濃度拡散膜の位置するＳｉ基板に形成された溝
に埋め込む構造も知られている（図８参照）。
【０００４】更に、特開平７−１６１８５４号公報に
は、メモリセルを構成する薄膜トランジスタのバックチ
ャネルに容量素子を埋め込み、当該容量素子の分極特性
を微少電流によって反転させるメモリ素子が開示されて
いる。この素子の形成は図９に示す工程により行われ
る。すなわち、まず、Ｓｉ基板９０１上のフィールド酸
化膜９０２上に多結晶Ｓｉ膜９０３を成膜し、その上に
Ｓｉ酸化膜９０４を成膜する。次に、その酸化膜に溝を
形成し、その溝にＰＺＴ等の強誘電体９０５を埋め込
む。それから、その強誘電体９０５の上部にＳｉ酸化膜
９０６を介して、ソース・ドレイン拡散膜を備える薄膜
トランジスタを形成する。この強誘電体と薄膜トランジ
スタの活性膜との間に設けられた酸化膜９０６は強誘電
体、特にＰＺＴ層とＳｉ層との界面に発生する準位を抑
制するためのものである。
は、メモリセルを構成する薄膜トランジスタのバックチ
ャネルに容量素子を埋め込み、当該容量素子の分極特性
を微少電流によって反転させるメモリ素子が開示されて
いる。この素子の形成は図９に示す工程により行われ
る。すなわち、まず、Ｓｉ基板９０１上のフィールド酸
化膜９０２上に多結晶Ｓｉ膜９０３を成膜し、その上に
Ｓｉ酸化膜９０４を成膜する。次に、その酸化膜に溝を
形成し、その溝にＰＺＴ等の強誘電体９０５を埋め込
む。それから、その強誘電体９０５の上部にＳｉ酸化膜
９０６を介して、ソース・ドレイン拡散膜を備える薄膜
トランジスタを形成する。この強誘電体と薄膜トランジ
スタの活性膜との間に設けられた酸化膜９０６は強誘電
体、特にＰＺＴ層とＳｉ層との界面に発生する準位を抑
制するためのものである。
【０００５】
【発明が解決しようとする課題】しかしながら上述した
従来のメモリセル等の大規模集積回路に組み込む容量素
子の製造においては以下のような問題があった。
従来のメモリセル等の大規模集積回路に組み込む容量素
子の製造においては以下のような問題があった。
【０００６】第１の問題点は、層間絶縁膜成膜時の強誘
電体の膜質劣化である。例えば、特開平６−２７５７９
２号公報に記載の強誘電体メモリセル構造では、容量素
子の下部電極上に形成される強誘電体は後で成膜される
層間絶縁膜としてのＳｉ酸化膜７１２の成膜時に成膜雰
囲気に曝されることになる。Ｓｉ酸化膜をシランを原料
としたＣＶＤ法で成膜した場合、成膜時の雰囲気は水素
を多く含む還元性の雰囲気となるため、強誘電体が酸化
物から形成されているとその表面が還元されて劣化して
いまうという問題が生じる。
電体の膜質劣化である。例えば、特開平６−２７５７９
２号公報に記載の強誘電体メモリセル構造では、容量素
子の下部電極上に形成される強誘電体は後で成膜される
層間絶縁膜としてのＳｉ酸化膜７１２の成膜時に成膜雰
囲気に曝されることになる。Ｓｉ酸化膜をシランを原料
としたＣＶＤ法で成膜した場合、成膜時の雰囲気は水素
を多く含む還元性の雰囲気となるため、強誘電体が酸化
物から形成されているとその表面が還元されて劣化して
いまうという問題が生じる。
【０００７】第２の問題は、成膜されたＳｉ酸化膜中に
水分が多く含まれる場合である。ＢＰＳＧ（Borophosph
osilicate glass）、ＢＳＧ（Borosilicate glass）、
ＰＳＧ（Phosphosilicate glass）等のボロンまたはリ
ンを含むＳｉ酸化膜または低温で成膜されたオゾン−Ｔ
ＥＯＳ（Tetraethoxysilane）膜を容量素子を覆うよう
に成膜してカバー膜とした場合、Ｓｉ酸化膜中に水分を
多く含む場合があり、容量素子のリーク電流特性、絶縁
特性を劣化させることがある。
水分が多く含まれる場合である。ＢＰＳＧ（Borophosph
osilicate glass）、ＢＳＧ（Borosilicate glass）、
ＰＳＧ（Phosphosilicate glass）等のボロンまたはリ
ンを含むＳｉ酸化膜または低温で成膜されたオゾン−Ｔ
ＥＯＳ（Tetraethoxysilane）膜を容量素子を覆うよう
に成膜してカバー膜とした場合、Ｓｉ酸化膜中に水分を
多く含む場合があり、容量素子のリーク電流特性、絶縁
特性を劣化させることがある。
【０００８】第３の問題は、段差の発生と工程数の増大
である。例えば特開平６−２７５７９２号公報に示され
るように、強誘電体素子の形成をフィールド酸化膜７０
３上に行うと、下部電極７０６、誘電体膜７０７等の形
成により最表膜に表われる段差がより顕著になり、加工
に用いる露光工程での一括した焦点合わせが難しくな
る、という不都合が生じる。そこで、各段差に合わせて
焦点調整と露光処理を行いながらコンタクト孔を形成す
ると、各コンタクト孔を一括して形成できず、工程数が
増大する場合がある。また、この構成において層間絶縁
膜表面を容量素子部の膜厚に合わせて平坦化した場合、
場所によっては膜厚が過度に大きくなり、コンタクト孔
の深さが増大し、配線金属の埋め込みが困難になる場合
がある。
である。例えば特開平６−２７５７９２号公報に示され
るように、強誘電体素子の形成をフィールド酸化膜７０
３上に行うと、下部電極７０６、誘電体膜７０７等の形
成により最表膜に表われる段差がより顕著になり、加工
に用いる露光工程での一括した焦点合わせが難しくな
る、という不都合が生じる。そこで、各段差に合わせて
焦点調整と露光処理を行いながらコンタクト孔を形成す
ると、各コンタクト孔を一括して形成できず、工程数が
増大する場合がある。また、この構成において層間絶縁
膜表面を容量素子部の膜厚に合わせて平坦化した場合、
場所によっては膜厚が過度に大きくなり、コンタクト孔
の深さが増大し、配線金属の埋め込みが困難になる場合
がある。
【０００９】第４の問題としては、特開平５−１１０１
１０号公報及び特開平７−１６１８５４号公報に示され
るような、強誘電体とＳｉが直接接触する構造の場合、
強誘電体形成（成膜）時の熱過程で強誘電体を構成する
金属とＳｉが反応しやすいこと、そして、同時にＳｉは
酸化されやすく、強誘電体とＳｉ膜との間にＳｉの酸化
膜が形成されやすいこと等を挙げることができる。強誘
電体は一般的に誘電率がＳｉ酸化膜よりかなり大きく、
強誘電体膜とＳｉ膜の間にＳｉ酸化膜が形成されると、
誘電率の大きな誘電体と小さい誘電体とが電極間に直列
に挟まれた構造が形成されることになり、その場合、印
加された電圧は、誘電率小さい方に大きくかかるように
配分される。つまり、強誘電体とＳｉの間のＳｉ酸化膜
に電圧がかかり、所望とする強誘電体の分極特性が十分
得られない。
１０号公報及び特開平７−１６１８５４号公報に示され
るような、強誘電体とＳｉが直接接触する構造の場合、
強誘電体形成（成膜）時の熱過程で強誘電体を構成する
金属とＳｉが反応しやすいこと、そして、同時にＳｉは
酸化されやすく、強誘電体とＳｉ膜との間にＳｉの酸化
膜が形成されやすいこと等を挙げることができる。強誘
電体は一般的に誘電率がＳｉ酸化膜よりかなり大きく、
強誘電体膜とＳｉ膜の間にＳｉ酸化膜が形成されると、
誘電率の大きな誘電体と小さい誘電体とが電極間に直列
に挟まれた構造が形成されることになり、その場合、印
加された電圧は、誘電率小さい方に大きくかかるように
配分される。つまり、強誘電体とＳｉの間のＳｉ酸化膜
に電圧がかかり、所望とする強誘電体の分極特性が十分
得られない。
【００１０】第５の問題は、上下電極に強誘電体を挟ん
だ容量素子を加工形成する場合、特に電極材料にＰｔや
Ａｕのような反応性に乏しい金属材料を用いると、従来
の容量素子の構造では、加工方法によっては上下電極間
に短絡経路が形成されるという点である。回路配置の問
題から、容量素子の形成時における加工手順としては大
きく分けて３種の手順がある。第１の方法は、下部電
極、強誘電体、上部電極の順に連続的に成膜し、マスク
を用いてその３膜を上から下へ順に所定形状にエッチン
グ加工する方法である。第２の方法は、下部電極を最初
に成膜して所定形状に加工した後に、これに強誘電体と
上部電極を成膜積膜してからこれらを所定形状に加工す
る２回加工方法である。第３の方法は、下部電極と強誘
電体を成膜して所定形状に加工した後、その上に上部電
極を成膜して所定形状に加工する２回加工方法である。
第１及び第２の方法は、上部電極の下膜の強誘電体膜の
エッチングの後、下部電極がプラズマエッチングにより
加工される。この時、反応性に乏しい金属材料を下部電
極に用いているとプラズマ中の加速されたイオンがこの
金属からなる表面をたたき、その結果たたき出された金
属原子が既に加工されている強誘電体膜の側面に付着
し、側壁膜を形成することがある。このような金属から
かる側壁膜が上部電極と下部電極間を連結する程度に大
きくなると短絡経路となり、所望とする容量特性が得ら
れなくなる。更に、第３の方法でも、露光時の目ずれに
よる上部電極と下部電極との短絡の発生が生じる場合が
ある。すなわち、下部電極と強誘電体が既に所定形状に
加工されている上に上部電極用の材料からなる膜を被覆
してからこれを露光工程とエッチング工程により加工す
る場合、通常エッチングレジストを加工する際の露光マ
スク寸法を下地の加工された下部電極及び強誘電体寸法
よりも小さくすることで下部電極と上部電極形成用の膜
が接している部分をエッチングできるようにするが、露
光目合せにおける目ズレが生じると、下部電極と上部電
極形成用の膜が接している部分にレジストで覆われてエ
ッチングされない領域が発生することになり、短絡が生
じる。そこで、精度良い目合せを効率良く行うには、上
部電極寸法とその下部の強誘電体及び下部電極寸法の差
を大きく取っておけば良いが、回路の更なる集積化を達
成しようとすると、容量素子の寸法も縮小され、その結
果、このようなマージンを十分に持たせるのに必要な面
積を確保できなくなる。
だ容量素子を加工形成する場合、特に電極材料にＰｔや
Ａｕのような反応性に乏しい金属材料を用いると、従来
の容量素子の構造では、加工方法によっては上下電極間
に短絡経路が形成されるという点である。回路配置の問
題から、容量素子の形成時における加工手順としては大
きく分けて３種の手順がある。第１の方法は、下部電
極、強誘電体、上部電極の順に連続的に成膜し、マスク
を用いてその３膜を上から下へ順に所定形状にエッチン
グ加工する方法である。第２の方法は、下部電極を最初
に成膜して所定形状に加工した後に、これに強誘電体と
上部電極を成膜積膜してからこれらを所定形状に加工す
る２回加工方法である。第３の方法は、下部電極と強誘
電体を成膜して所定形状に加工した後、その上に上部電
極を成膜して所定形状に加工する２回加工方法である。
第１及び第２の方法は、上部電極の下膜の強誘電体膜の
エッチングの後、下部電極がプラズマエッチングにより
加工される。この時、反応性に乏しい金属材料を下部電
極に用いているとプラズマ中の加速されたイオンがこの
金属からなる表面をたたき、その結果たたき出された金
属原子が既に加工されている強誘電体膜の側面に付着
し、側壁膜を形成することがある。このような金属から
かる側壁膜が上部電極と下部電極間を連結する程度に大
きくなると短絡経路となり、所望とする容量特性が得ら
れなくなる。更に、第３の方法でも、露光時の目ずれに
よる上部電極と下部電極との短絡の発生が生じる場合が
ある。すなわち、下部電極と強誘電体が既に所定形状に
加工されている上に上部電極用の材料からなる膜を被覆
してからこれを露光工程とエッチング工程により加工す
る場合、通常エッチングレジストを加工する際の露光マ
スク寸法を下地の加工された下部電極及び強誘電体寸法
よりも小さくすることで下部電極と上部電極形成用の膜
が接している部分をエッチングできるようにするが、露
光目合せにおける目ズレが生じると、下部電極と上部電
極形成用の膜が接している部分にレジストで覆われてエ
ッチングされない領域が発生することになり、短絡が生
じる。そこで、精度良い目合せを効率良く行うには、上
部電極寸法とその下部の強誘電体及び下部電極寸法の差
を大きく取っておけば良いが、回路の更なる集積化を達
成しようとすると、容量素子の寸法も縮小され、その結
果、このようなマージンを十分に持たせるのに必要な面
積を確保できなくなる。
【００１１】本発明の目的は、反応性に乏しい電極用金
属材料を電極に用いた場合でも、上限電極間での短絡の
発生を効果的防止し、かつ所望とする容量特性を確保で
き、更に容量素子の更なる小型化にも対応可能な構造を
有するＬＳＩ素子等に用いる容量素子の製造方法を提供
することにある。
属材料を電極に用いた場合でも、上限電極間での短絡の
発生を効果的防止し、かつ所望とする容量特性を確保で
き、更に容量素子の更なる小型化にも対応可能な構造を
有するＬＳＩ素子等に用いる容量素子の製造方法を提供
することにある。
【００１２】本発明の他の目的は、ＬＳＩ素子等におい
て容量素子をカバーする絶縁膜の形成時における強誘電
体の膜質劣化や絶縁膜中への水分残留による容量特性の
低下を効果的に防止できる強誘電体素子の製造方法を提
供することにある。
て容量素子をカバーする絶縁膜の形成時における強誘電
体の膜質劣化や絶縁膜中への水分残留による容量特性の
低下を効果的に防止できる強誘電体素子の製造方法を提
供することにある。
【００１３】本発明の他の目的は、容量素子自身の工程
数の増大を防止し、更に、これを組み込むＬＳＩ素子等
の容量素子に関係する部分の製造における工程数の増大
を防止することのできる強誘電体素子の製造方法を提供
することにある。
数の増大を防止し、更に、これを組み込むＬＳＩ素子等
の容量素子に関係する部分の製造における工程数の増大
を防止することのできる強誘電体素子の製造方法を提供
することにある。
【００１４】
【課題を解決するための手段】本発明の強誘電体素子の
製造方法は、上部電極と下部電極とで強誘電体からなる
容量部を挟持した構造を有し、これら電極の少なくとも
一方が、酸素と難反応性の金属またはその酸化物が導電
性を維持し得る金属または導電性金属酸化物からなる単
層または積層構造からなる製造方法において、下部電極
を設ける工程と、該下部電極上に、前記強誘電体より低
誘電率の絶縁膜を成膜した後、該絶縁膜の該下部電極上
の、該下部電極の外縁部よりも内側の領域を除去して開
口部を形成する工程と、該開口部内に強誘電体からなる
容量部を形成する工程と、該容量部表面に上部電極を設
ける工程とを有することを特徴とする。
製造方法は、上部電極と下部電極とで強誘電体からなる
容量部を挟持した構造を有し、これら電極の少なくとも
一方が、酸素と難反応性の金属またはその酸化物が導電
性を維持し得る金属または導電性金属酸化物からなる単
層または積層構造からなる製造方法において、下部電極
を設ける工程と、該下部電極上に、前記強誘電体より低
誘電率の絶縁膜を成膜した後、該絶縁膜の該下部電極上
の、該下部電極の外縁部よりも内側の領域を除去して開
口部を形成する工程と、該開口部内に強誘電体からなる
容量部を形成する工程と、該容量部表面に上部電極を設
ける工程とを有することを特徴とする。
【００１５】本発明の製造方法においては、上部電極の
形成時において下部電極の上面は強誘電体膜及び絶縁膜
で覆われており、下部電極と上部電極との間での短絡経
路の形成を確実に防止できる。更に、容量素子を集積回
路中に組み込む場合、容量素子を本発明の方法で形成す
れば、容量素子と他の素子とを分離する層間絶縁膜の形
成時には強誘電体膜よりも先に層間絶縁膜が形成され、
しかも上部電極の形成時には容量部を構成する強誘電体
膜の周囲はすでに層間絶縁層で覆われているので、強誘
電体膜からなる容量部を先に形成してから層間絶縁膜を
形成する場合の強誘電体膜への膜質劣化等の悪影響を回
避することができる。その結果、層間絶縁膜の構成材料
や製造方法の選択幅を拡大させることが可能となる。な
お、下部電極は金属から構成されるので、シリコン（Ｓ
ｉ）とする場合に問題となる界面の寄生容量成分となる
ＳｉＯ2の形成はない。
形成時において下部電極の上面は強誘電体膜及び絶縁膜
で覆われており、下部電極と上部電極との間での短絡経
路の形成を確実に防止できる。更に、容量素子を集積回
路中に組み込む場合、容量素子を本発明の方法で形成す
れば、容量素子と他の素子とを分離する層間絶縁膜の形
成時には強誘電体膜よりも先に層間絶縁膜が形成され、
しかも上部電極の形成時には容量部を構成する強誘電体
膜の周囲はすでに層間絶縁層で覆われているので、強誘
電体膜からなる容量部を先に形成してから層間絶縁膜を
形成する場合の強誘電体膜への膜質劣化等の悪影響を回
避することができる。その結果、層間絶縁膜の構成材料
や製造方法の選択幅を拡大させることが可能となる。な
お、下部電極は金属から構成されるので、シリコン（Ｓ
ｉ）とする場合に問題となる界面の寄生容量成分となる
ＳｉＯ2の形成はない。
【００１６】下部電極上の絶縁膜の形成にスピン塗布法
を用いてスピンオングラス（ＳＯＧ）とすることによっ
て、研磨等の工程を行わずに平坦化された成膜表面を得
ることができる。また、低温乾燥及び酸素を含む雰囲気
での熱処理によって絶縁膜から水分を除去することで強
誘電体膜への水分残留による問題を更に回避することが
でき、更に絶縁膜の緻密化も図れる。更に、この絶縁膜
をＢＰＳＧ、ＰＳＧまたはＢＳＧ等の膜とすることで熱
処理による表面平坦化が可能となる。更に、この絶縁膜
をシリコン酸化膜とし、これをＣＶＤ法で形成すれば、
絶縁膜の高速成膜が可能となり、その結果、下部電極よ
り下層に低融点の材料を用いることができる。
を用いてスピンオングラス（ＳＯＧ）とすることによっ
て、研磨等の工程を行わずに平坦化された成膜表面を得
ることができる。また、低温乾燥及び酸素を含む雰囲気
での熱処理によって絶縁膜から水分を除去することで強
誘電体膜への水分残留による問題を更に回避することが
でき、更に絶縁膜の緻密化も図れる。更に、この絶縁膜
をＢＰＳＧ、ＰＳＧまたはＢＳＧ等の膜とすることで熱
処理による表面平坦化が可能となる。更に、この絶縁膜
をシリコン酸化膜とし、これをＣＶＤ法で形成すれば、
絶縁膜の高速成膜が可能となり、その結果、下部電極よ
り下層に低融点の材料を用いることができる。
【００１７】一方、下部電極上に開口部を有する絶縁膜
を設けた面に強誘電体膜と上部電極膜とをこの順に連続
的に積層してから、絶縁膜上の不要な部分を除去する工
程を採用することで露光回数を低減させることができ
る。また、絶縁膜の表面と上部電極の表面とを最終的に
同一の高さに揃えた構造とする場合、この不要部除去工
程に化学的機械的研磨法が利用でき、容易に平坦性を向
上させることができる。そして、この方法を採用するこ
とにより、ＬＳＩ等に容量素子を組み込んだ場合におけ
る信頼性を向上させることができる。なお、この容量素
子の強誘電体膜の表面に凹部を設けてその中に上部電極
を埋め込む構造とすることで、容量素子上面の平坦化に
好適な構造を得ることができる。
を設けた面に強誘電体膜と上部電極膜とをこの順に連続
的に積層してから、絶縁膜上の不要な部分を除去する工
程を採用することで露光回数を低減させることができ
る。また、絶縁膜の表面と上部電極の表面とを最終的に
同一の高さに揃えた構造とする場合、この不要部除去工
程に化学的機械的研磨法が利用でき、容易に平坦性を向
上させることができる。そして、この方法を採用するこ
とにより、ＬＳＩ等に容量素子を組み込んだ場合におけ
る信頼性を向上させることができる。なお、この容量素
子の強誘電体膜の表面に凹部を設けてその中に上部電極
を埋め込む構造とすることで、容量素子上面の平坦化に
好適な構造を得ることができる。
【００１８】更に、絶縁膜上の不要部の除去に化学的機
械的研磨法を用いれば、プラズマを用いる方法における
ようなイオンによる強誘電体膜へのダメージという問題
を回避できる。そして、化学的機械的研磨法での表面平
坦化は低温で行うことができるので、下部電極材料や、
容量素子の下層に他の素子を設けた場合に、それらの材
料として低融点材料を用いることが可能となる。
械的研磨法を用いれば、プラズマを用いる方法における
ようなイオンによる強誘電体膜へのダメージという問題
を回避できる。そして、化学的機械的研磨法での表面平
坦化は低温で行うことができるので、下部電極材料や、
容量素子の下層に他の素子を設けた場合に、それらの材
料として低融点材料を用いることが可能となる。
【００１９】また、下部電極上に開口部を有する絶縁膜
を設けた面に強誘電体膜、上部電極膜及びシリコン酸化
膜を成膜してから、その表面を平坦化した後、絶縁膜が
露出するまでエッチングする工程を採用することもで
き、その場合にはエッチング後に熱処理を行って強誘電
体膜へのエッチング時のダメージを回復させることがで
きる。また、この工程においてシリコン酸化膜の形成に
スピン塗布法を用いることで、平坦化された表面を簡易
に得ることができ、平坦化処理を省略できる。すなわ
ち、この上部電極用の電極材料膜上に被覆するシリコン
酸化膜をスピン塗布法を用いてスピンオングラス（ＳＯ
Ｇ）とする場合、ＳＯＧ原料液をスピン塗布、成膜する
ことで、シリコン酸化膜は絶縁膜の開口部上等の凹部に
は厚く、その他の部分には薄く成膜されて平坦な表面が
得られる。この状態でその全面を絶縁膜の上面が露出す
るまでエッチバックすることで、強誘電体膜と上部電極
用の電極材料膜の絶縁膜上の不要部を除去して、下部電
極上の開口部を含む領域に容量部と上部電極の積層構造
を形成することができる。なお、この時、ＳＯＧ膜のエ
ッチングレートがその下層のエッチングレートよりも著
しく大きく所望とするエッチング効果が得難い場合は、
ＳＯＧ成膜時にこれを酸素中でアニールすることで膜密
度を高めてそのエッチンググレートを調整することがで
きる。
を設けた面に強誘電体膜、上部電極膜及びシリコン酸化
膜を成膜してから、その表面を平坦化した後、絶縁膜が
露出するまでエッチングする工程を採用することもで
き、その場合にはエッチング後に熱処理を行って強誘電
体膜へのエッチング時のダメージを回復させることがで
きる。また、この工程においてシリコン酸化膜の形成に
スピン塗布法を用いることで、平坦化された表面を簡易
に得ることができ、平坦化処理を省略できる。すなわ
ち、この上部電極用の電極材料膜上に被覆するシリコン
酸化膜をスピン塗布法を用いてスピンオングラス（ＳＯ
Ｇ）とする場合、ＳＯＧ原料液をスピン塗布、成膜する
ことで、シリコン酸化膜は絶縁膜の開口部上等の凹部に
は厚く、その他の部分には薄く成膜されて平坦な表面が
得られる。この状態でその全面を絶縁膜の上面が露出す
るまでエッチバックすることで、強誘電体膜と上部電極
用の電極材料膜の絶縁膜上の不要部を除去して、下部電
極上の開口部を含む領域に容量部と上部電極の積層構造
を形成することができる。なお、この時、ＳＯＧ膜のエ
ッチングレートがその下層のエッチングレートよりも著
しく大きく所望とするエッチング効果が得難い場合は、
ＳＯＧ成膜時にこれを酸素中でアニールすることで膜密
度を高めてそのエッチンググレートを調整することがで
きる。
【００２０】
【発明の実施の形態】以下の図面を参照しつつ本発明を
説明する。図１は本発明において得られる容量素子の構
造を示す断面図である。この容量素子は絶縁膜下地１０
１上に下部電極１０２、絶縁膜１０５、強誘電体膜１０
３及び上部電極１０４を設けた構造を有する。なお、強
誘電体膜１０３の厚さは、その上面が絶縁膜１０５の上
面よりも低い位置となるように設定されている。更に、
上部電極１０４はその外縁部よりも内側の領域で強誘電
体膜１０３の上面と接している。
説明する。図１は本発明において得られる容量素子の構
造を示す断面図である。この容量素子は絶縁膜下地１０
１上に下部電極１０２、絶縁膜１０５、強誘電体膜１０
３及び上部電極１０４を設けた構造を有する。なお、強
誘電体膜１０３の厚さは、その上面が絶縁膜１０５の上
面よりも低い位置となるように設定されている。更に、
上部電極１０４はその外縁部よりも内側の領域で強誘電
体膜１０３の上面と接している。
【００２１】上部電極１０４及び下部電極１０２は、例
えばＰｔ及びＡｕ等の酸素と高温でも反応しにくい難反
応性で電極として機能し得る金属、Ｒｕのように酸化さ
れてその強誘電体膜１０３との界面に金属酸化物が形成
されても、その酸化物が導電性を有し、電極として機能
し得る金属あるいは導電性金属酸化物から形成される。
なお、図示した例では両方の電極をこれらの材料から形
成した場合を示すが、所望とする構造に応じて、これら
の少なくとも一方が、これらの材料から形成されている
ものでもよい。また、電極は単層構造または複数の層の
積層構造として形成することができる。
えばＰｔ及びＡｕ等の酸素と高温でも反応しにくい難反
応性で電極として機能し得る金属、Ｒｕのように酸化さ
れてその強誘電体膜１０３との界面に金属酸化物が形成
されても、その酸化物が導電性を有し、電極として機能
し得る金属あるいは導電性金属酸化物から形成される。
なお、図示した例では両方の電極をこれらの材料から形
成した場合を示すが、所望とする構造に応じて、これら
の少なくとも一方が、これらの材料から形成されている
ものでもよい。また、電極は単層構造または複数の層の
積層構造として形成することができる。
【００２２】なお、図２に示すように、上部電極の一部
が強誘電体膜２０３の上面に設けられた凹部内に埋め込
まれた構成とすることもでき、この埋め込み構造は、上
部電極の全てが凹部内に埋め込まれた構造とすることも
できる。更に、図６に示すように、誘電体膜の上面及び
上部電極の上面が、絶縁膜の上面と同一面をなすように
構成してもよい。
が強誘電体膜２０３の上面に設けられた凹部内に埋め込
まれた構成とすることもでき、この埋め込み構造は、上
部電極の全てが凹部内に埋め込まれた構造とすることも
できる。更に、図６に示すように、誘電体膜の上面及び
上部電極の上面が、絶縁膜の上面と同一面をなすように
構成してもよい。
【００２３】このような構成とすることで、上部電極形
成工程で露光マスクの目ずれが生じも、上部電極１０４
によって強誘電体膜１０３の上面が確実に覆われるの
で、実効的な容量面積の減少を防ぐことができる。
成工程で露光マスクの目ずれが生じも、上部電極１０４
によって強誘電体膜１０３の上面が確実に覆われるの
で、実効的な容量面積の減少を防ぐことができる。
【００２４】図２に示す構造の容量素子は、例えば図３
に示す工程によって製造することができる。まず、Ｓｉ
酸化膜等の絶縁膜３０１の上にＰｔまたはＲｕＯ2等の
電極材料を５０〜３０ｎｍの膜厚で成膜する。この膜厚
は必要とされる下部電極の抵抗値やこれにより生じる段
差の程度を考慮して決定されるのが好ましい。露光技術
とスパッタエッチング法を利用した方法でこれを加工
し、下部電極３０２を得る（図３（ａ））。次に、全面
にＳｉ酸化膜を２００〜６００ｎｍ成膜する。Ｓｉ酸化
酸化膜の成膜には、ＣＶＤ法、スピン塗布法等各種の成
膜方法が使用できる。ＣＶＤ法を用いた場合、絶縁膜の
高速成膜が可能となり、その結果、下部電極より下層に
低融点の材料を用いることができる。また、スピン塗布
法を用いれば、Ｓｉ酸化膜を平坦な表面を有する膜とし
て形成でき、更に、この絶縁膜をＢＰＳＧ、ＰＳＧまた
はＢＳＧ等の膜とすることで熱処理による表面平坦化が
容易となる。この熱処理によって容易に平坦化されるＢ
ＰＳＧ等のＳｉ酸化膜を用いる場合には８００℃以上で
所望とする膜機能を損なわない温度で熱処理して、表面
を平坦化することが望ましい。
に示す工程によって製造することができる。まず、Ｓｉ
酸化膜等の絶縁膜３０１の上にＰｔまたはＲｕＯ2等の
電極材料を５０〜３０ｎｍの膜厚で成膜する。この膜厚
は必要とされる下部電極の抵抗値やこれにより生じる段
差の程度を考慮して決定されるのが好ましい。露光技術
とスパッタエッチング法を利用した方法でこれを加工
し、下部電極３０２を得る（図３（ａ））。次に、全面
にＳｉ酸化膜を２００〜６００ｎｍ成膜する。Ｓｉ酸化
酸化膜の成膜には、ＣＶＤ法、スピン塗布法等各種の成
膜方法が使用できる。ＣＶＤ法を用いた場合、絶縁膜の
高速成膜が可能となり、その結果、下部電極より下層に
低融点の材料を用いることができる。また、スピン塗布
法を用いれば、Ｓｉ酸化膜を平坦な表面を有する膜とし
て形成でき、更に、この絶縁膜をＢＰＳＧ、ＰＳＧまた
はＢＳＧ等の膜とすることで熱処理による表面平坦化が
容易となる。この熱処理によって容易に平坦化されるＢ
ＰＳＧ等のＳｉ酸化膜を用いる場合には８００℃以上で
所望とする膜機能を損なわない温度で熱処理して、表面
を平坦化することが望ましい。
【００２５】熱処理で平坦化が困難なＳｉ酸化膜の場合
は、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）により平坦化する
ことができる。なお、この例では強誘電体膜の側面に接
触させて設ける絶縁膜としてＳｉ酸化膜を用いている
が、絶縁膜は、強誘電体膜が容量素子の容量部としての
所望の機能を発揮できる程度に強誘電体膜よりも低い誘
電率を有する誘電体からなる絶縁膜であればよく、例え
ば酸化シリコンまたは窒化シリコンなどを用いることが
できる。
は、化学的機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）により平坦化する
ことができる。なお、この例では強誘電体膜の側面に接
触させて設ける絶縁膜としてＳｉ酸化膜を用いている
が、絶縁膜は、強誘電体膜が容量素子の容量部としての
所望の機能を発揮できる程度に強誘電体膜よりも低い誘
電率を有する誘電体からなる絶縁膜であればよく、例え
ば酸化シリコンまたは窒化シリコンなどを用いることが
できる。
【００２６】次に、露光技術とウエットエッチングまた
はドライエッチング技術により、その端部が下部電極の
外縁部よりも内側に位置する開口部３０６を形成する
（図３（ｂ））。開口部の寸法は、下部電極の大きさ及
び用いるエッチング技術におけるエッチング精度等を考
慮して選択することができ、メモリ素子に組み込む場合
は例えば０．１〜４μｍの幅でメモリ素子用として必要
な寸法とすることができる。次に、強誘電体膜を成膜
し、得られた膜の絶縁膜３０２上の部分を除去して、開
口部内に強誘電体膜からなる容量部３０４を形成する
（図３（ｃ））。強誘電体膜の成膜には、スパッタ法、
ＣＶＤ法及びゾルゲル法等が利用でき、ＰＺＴ（ＰｂＺ
ｒXＴｉ1-xＯ3）、ＳｒＢｉ2Ｔａ2Ｏ9等の強誘電体を５
０〜４００ｎｍ成膜する。強誘電体膜成膜時の温度条件
は、成膜方法、成膜材料等によって適宜選択することが
できる。ＰＺＴのスパッタ成膜では５５０〜６５０℃が
適当である。また、成膜後の酸素中でのアニールによっ
て分極値が上昇する等の特性上の効果が得られる場合
は、このアニール処理を必要に応じて行うことができ
る。
はドライエッチング技術により、その端部が下部電極の
外縁部よりも内側に位置する開口部３０６を形成する
（図３（ｂ））。開口部の寸法は、下部電極の大きさ及
び用いるエッチング技術におけるエッチング精度等を考
慮して選択することができ、メモリ素子に組み込む場合
は例えば０．１〜４μｍの幅でメモリ素子用として必要
な寸法とすることができる。次に、強誘電体膜を成膜
し、得られた膜の絶縁膜３０２上の部分を除去して、開
口部内に強誘電体膜からなる容量部３０４を形成する
（図３（ｃ））。強誘電体膜の成膜には、スパッタ法、
ＣＶＤ法及びゾルゲル法等が利用でき、ＰＺＴ（ＰｂＺ
ｒXＴｉ1-xＯ3）、ＳｒＢｉ2Ｔａ2Ｏ9等の強誘電体を５
０〜４００ｎｍ成膜する。強誘電体膜成膜時の温度条件
は、成膜方法、成膜材料等によって適宜選択することが
できる。ＰＺＴのスパッタ成膜では５５０〜６５０℃が
適当である。また、成膜後の酸素中でのアニールによっ
て分極値が上昇する等の特性上の効果が得られる場合
は、このアニール処理を必要に応じて行うことができ
る。
【００２７】この強誘電体膜を成膜した段階では、上部
電極３０２表面のうちの開口部３０６中に露出した領域
と、Ｓｉ酸化膜３０３の表面に強誘電体の膜が成膜され
ており、例えばＣＭＰでＳｉ酸化膜３０２の表面が露出
するまで研磨を行うことで図３（ｃ）に示される構造を
得ることができる。なお、強誘電体の膜の表面が比較的
平坦な場合はこのＣＭＰの代りにプラズマドライエッチ
ングまたはイオンミリングで全面エッチングして強誘電
体の膜の不要部を除去することもできる。ＣＰＭの場
合、研磨処理後に研磨液の除去、研磨時に発生し、表面
に残存するゴミの洗浄等の後処理が必要であるが、これ
らのエッチング法を用いればこのような後処理を省略で
きる。しかしながら、プラズマの強誘電体膜への影響が
問題となる場合には、ＣＭＰのような非プラズマ処理が
好ましい。
電極３０２表面のうちの開口部３０６中に露出した領域
と、Ｓｉ酸化膜３０３の表面に強誘電体の膜が成膜され
ており、例えばＣＭＰでＳｉ酸化膜３０２の表面が露出
するまで研磨を行うことで図３（ｃ）に示される構造を
得ることができる。なお、強誘電体の膜の表面が比較的
平坦な場合はこのＣＭＰの代りにプラズマドライエッチ
ングまたはイオンミリングで全面エッチングして強誘電
体の膜の不要部を除去することもできる。ＣＰＭの場
合、研磨処理後に研磨液の除去、研磨時に発生し、表面
に残存するゴミの洗浄等の後処理が必要であるが、これ
らのエッチング法を用いればこのような後処理を省略で
きる。しかしながら、プラズマの強誘電体膜への影響が
問題となる場合には、ＣＭＰのような非プラズマ処理が
好ましい。
【００２８】次に、上部電極用の金属材料を例えば５０
〜３００ｎｍの膜厚で成膜した後、常法により加工して
上部電極３０５を形成して容量素子を得ることができる
（図３（ｄ））。上部電極の加工には、例えば塩素系の
ガスを用いたドライエッチング等が利用できる。
〜３００ｎｍの膜厚で成膜した後、常法により加工して
上部電極３０５を形成して容量素子を得ることができる
（図３（ｄ））。上部電極の加工には、例えば塩素系の
ガスを用いたドライエッチング等が利用できる。
【００２９】次に、強誘電体膜と上部電極用の電極材料
膜は連続的に成膜してから加工することができ、この方
法を導入することで加工工程の簡略化（露光工程を１回
減らすことができる）が達成できる。例えば図４（ａ）
及び（ｂ）に示すように、開口部４０６を有する絶縁膜
４０３の形成までを図３で説明した工程と同様にして行
った後に、強誘電体膜４０４ａに連続して、電極材料膜
４０５ａを成膜する（図４（ｃ））。膜厚は、図３で説
明した構造と同様とすることができる。次に、露光工程
とドライエッチングを組み合せて、電極材料膜と強誘電
体膜を加工してそれぞれ強誘電体からなる上部電極４０
５ｂと容量部４０４ｂとする（図４（ｄ））。なお、必
要に応じて、Ｓｉ酸化膜４０３の表面から突出した部分
Ａも、ＣＭＰ等の方法で除去して容量素子の上面を平坦
化してもよい。
膜は連続的に成膜してから加工することができ、この方
法を導入することで加工工程の簡略化（露光工程を１回
減らすことができる）が達成できる。例えば図４（ａ）
及び（ｂ）に示すように、開口部４０６を有する絶縁膜
４０３の形成までを図３で説明した工程と同様にして行
った後に、強誘電体膜４０４ａに連続して、電極材料膜
４０５ａを成膜する（図４（ｃ））。膜厚は、図３で説
明した構造と同様とすることができる。次に、露光工程
とドライエッチングを組み合せて、電極材料膜と強誘電
体膜を加工してそれぞれ強誘電体からなる上部電極４０
５ｂと容量部４０４ｂとする（図４（ｄ））。なお、必
要に応じて、Ｓｉ酸化膜４０３の表面から突出した部分
Ａも、ＣＭＰ等の方法で除去して容量素子の上面を平坦
化してもよい。
【００３０】なお、図４（ｃ）の状態が得られたところ
で上部電極用の電極材料膜４０５ａ上に、更に、Ｓｉ酸
化膜を成膜し、引き続き、その表面を必要に応じて平坦
化した後、絶縁膜４０３が露出するまで全面をエッチバ
ックし、その後、プラズマでエッチバックした時点で生
じると予想される強誘電体膜中の欠陥を回復するための
熱処理（例えば、ＳｒＢｉ2Ｔａ2Ｏ9では８０℃程度）
を行って、容量部及び上部電極を形成することもでき
る。この方法によればシリコン酸化膜を一度成膜しエッ
チバックすることで、図４（ｃ）中において、強誘電体
と上部電極とが層間絶縁膜より高さＡ分だけ突出してい
るのを層間絶縁膜の厚みを低下させることを防ぎながら
その高さＡを低下させるかまたは無くすことが可能にな
り、素子の平坦化構造を効果的に得ることができる。ま
た、同時に、製造工程で発生する素子特性の劣化を回復
または防止することができる。
で上部電極用の電極材料膜４０５ａ上に、更に、Ｓｉ酸
化膜を成膜し、引き続き、その表面を必要に応じて平坦
化した後、絶縁膜４０３が露出するまで全面をエッチバ
ックし、その後、プラズマでエッチバックした時点で生
じると予想される強誘電体膜中の欠陥を回復するための
熱処理（例えば、ＳｒＢｉ2Ｔａ2Ｏ9では８０℃程度）
を行って、容量部及び上部電極を形成することもでき
る。この方法によればシリコン酸化膜を一度成膜しエッ
チバックすることで、図４（ｃ）中において、強誘電体
と上部電極とが層間絶縁膜より高さＡ分だけ突出してい
るのを層間絶縁膜の厚みを低下させることを防ぎながら
その高さＡを低下させるかまたは無くすことが可能にな
り、素子の平坦化構造を効果的に得ることができる。ま
た、同時に、製造工程で発生する素子特性の劣化を回復
または防止することができる。
【００３１】更に、この上部電極用電極材料層上に設け
るＳｉ酸化膜は、スピン塗布法で表面が平坦な膜（ＳＯ
Ｇ）として成膜したものでも良く、ボロンまたはリンを
含むＳｉ酸化膜を成膜し、熱処理によってその表面を平
坦化したものでもよい。更に、この平坦化には、ＣＭＰ
等の化学的機械的研磨法が利用できる。
るＳｉ酸化膜は、スピン塗布法で表面が平坦な膜（ＳＯ
Ｇ）として成膜したものでも良く、ボロンまたはリンを
含むＳｉ酸化膜を成膜し、熱処理によってその表面を平
坦化したものでもよい。更に、この平坦化には、ＣＭＰ
等の化学的機械的研磨法が利用できる。
【００３２】
【実施例】以下本発明を実施例によって更に説明する。
【００３３】実施例１ 図５を用いて本発明における第１の実施例について説明
する。まず、Ｓｉ酸化膜下地５０１上にＰｔ膜をスパッ
タ成膜した後、レジストマスクを介してイオンミリング
でパターニングして下部電極５０２を得た（図５
（ａ））。次に、ＣＶＤ法でＳｉ酸化膜を３００ｎｍ成
膜し、図５（ｂ）bノ示すように一辺が２μｍの正方形状
の断面（開口方向に対して垂直な断面）を有する開口部
をレジストマスクを用いたドライエッチング加工で形成
し、層間絶縁膜として機能するＳｉ酸化膜５０３を得
る。ここで下部電極５０２上に成膜したＳｉ酸化膜は窒
化シリコン膜でもよい。
する。まず、Ｓｉ酸化膜下地５０１上にＰｔ膜をスパッ
タ成膜した後、レジストマスクを介してイオンミリング
でパターニングして下部電極５０２を得た（図５
（ａ））。次に、ＣＶＤ法でＳｉ酸化膜を３００ｎｍ成
膜し、図５（ｂ）bノ示すように一辺が２μｍの正方形状
の断面（開口方向に対して垂直な断面）を有する開口部
をレジストマスクを用いたドライエッチング加工で形成
し、層間絶縁膜として機能するＳｉ酸化膜５０３を得
る。ここで下部電極５０２上に成膜したＳｉ酸化膜は窒
化シリコン膜でもよい。
【００３４】引き続き、ＳｒＢｉ2Ｔａ2Ｏ9強誘電体膜
を１００ｎｍスパッタ成膜し、そのＳｉ酸化膜５０３上
にある不要部を除去することで強誘電体膜からなる容量
部５０４を得る（図５（ｃ））。このとき、スパッタは
ＲＦスパッタで行うとよいが、スパッタターゲットを金
属ターゲットにしてＤＣスパッタ方式で行うことも可能
である。その場合、スパッタプラズマ発生用のガスを酸
素とＡｒまたはＸｅとの混合ガスにすると有効である。
また、この強誘電体膜の成膜はＣＶＤ法やＭＯＤ（ＳＯ
Ｌ−ＧＥＬ）法でも可能である。次に、ＣＭＰ法により
表面を研磨して、Ｓｉ酸化膜上の強誘電体膜を除去して
開口部内にのみ強誘電体膜を残す。その後、上部電極と
なるＰｔを１５０ｎｍスパッタ成膜し、レジストマスク
を用いたエッチングで加工して上部電極５０５を得る
（図５（ｄ））。
を１００ｎｍスパッタ成膜し、そのＳｉ酸化膜５０３上
にある不要部を除去することで強誘電体膜からなる容量
部５０４を得る（図５（ｃ））。このとき、スパッタは
ＲＦスパッタで行うとよいが、スパッタターゲットを金
属ターゲットにしてＤＣスパッタ方式で行うことも可能
である。その場合、スパッタプラズマ発生用のガスを酸
素とＡｒまたはＸｅとの混合ガスにすると有効である。
また、この強誘電体膜の成膜はＣＶＤ法やＭＯＤ（ＳＯ
Ｌ−ＧＥＬ）法でも可能である。次に、ＣＭＰ法により
表面を研磨して、Ｓｉ酸化膜上の強誘電体膜を除去して
開口部内にのみ強誘電体膜を残す。その後、上部電極と
なるＰｔを１５０ｎｍスパッタ成膜し、レジストマスク
を用いたエッチングで加工して上部電極５０５を得る
（図５（ｄ））。
【００３５】次に、第２の層間絶縁膜としてのオゾンＴ
ＥＯＳ膜５０６を４００ｎｍ成膜し、上部電極と下部電
極に到達するコンタクト孔５０７ａ、ｂを設ける。Ｔｉ
／ＴｉＮのバリア膜を成膜した後、ＡｌＳｉＣｕ等のＡ
ｌ系配線材料を成膜加工して金属配線５０８ａ、ｂとし
て容量素子を完成する。
ＥＯＳ膜５０６を４００ｎｍ成膜し、上部電極と下部電
極に到達するコンタクト孔５０７ａ、ｂを設ける。Ｔｉ
／ＴｉＮのバリア膜を成膜した後、ＡｌＳｉＣｕ等のＡ
ｌ系配線材料を成膜加工して金属配線５０８ａ、ｂとし
て容量素子を完成する。
【００３６】実施例２ 図６を用いて本発明の第２の実施例について説明する。
まず、図６（ａ）に示すように、シリコン基板６０１上
に素子分離のための絶縁膜６０２をＬＯＣＯＳプロセス
で形成する。絶縁膜の厚みは３００〜５００ｎｍ程度の
範囲内から選択することができる。この場合は、４００
ｎｍとした。次に、図６（ｂ）に示すように、ポリシリ
コンをゲート電極６０５とするＭＯＳトランジスタを素
子領域に形成する。ゲート長は、この場合は、０．６μ
ｍとした。ソース・ドレインの拡散層は、砒素イオン注
入と熱処理との組合せで行った。ここで、図６（ｃ）に
示すように、第１層間絶縁膜６０６としてＣＶＤシリコ
ン酸化膜を５００ｎｍ成膜した。次に、容量素子の下部
電極６０７となるＰｔを１５０ｎｍの厚さでスパッタ成
膜した。ここで、Ｐｔ膜の下にＴｉを１０〜５０ｎｍ成
膜してＰｔと下地シリコン酸化膜との密着層としてもよ
い。レジストマスクを用いたミリングまたはＲＩＥエッ
チングで加工し、下部電極６０７とした（図６
（ｄ））。引き続き、第２層間膜６０８としてシリコン
酸化膜のスピンオングラス（ＳＯＧ）を成膜した（図６
（ｅ））。このＳＯＧ成膜においては、まず、原料液を
スピン塗布し、２００〜３００℃程度の低温でベーク乾
燥した。次に、酸素を含む雰囲気中６００〜８００℃で
熱処理して膜の緻密化を行った。
まず、図６（ａ）に示すように、シリコン基板６０１上
に素子分離のための絶縁膜６０２をＬＯＣＯＳプロセス
で形成する。絶縁膜の厚みは３００〜５００ｎｍ程度の
範囲内から選択することができる。この場合は、４００
ｎｍとした。次に、図６（ｂ）に示すように、ポリシリ
コンをゲート電極６０５とするＭＯＳトランジスタを素
子領域に形成する。ゲート長は、この場合は、０．６μ
ｍとした。ソース・ドレインの拡散層は、砒素イオン注
入と熱処理との組合せで行った。ここで、図６（ｃ）に
示すように、第１層間絶縁膜６０６としてＣＶＤシリコ
ン酸化膜を５００ｎｍ成膜した。次に、容量素子の下部
電極６０７となるＰｔを１５０ｎｍの厚さでスパッタ成
膜した。ここで、Ｐｔ膜の下にＴｉを１０〜５０ｎｍ成
膜してＰｔと下地シリコン酸化膜との密着層としてもよ
い。レジストマスクを用いたミリングまたはＲＩＥエッ
チングで加工し、下部電極６０７とした（図６
（ｄ））。引き続き、第２層間膜６０８としてシリコン
酸化膜のスピンオングラス（ＳＯＧ）を成膜した（図６
（ｅ））。このＳＯＧ成膜においては、まず、原料液を
スピン塗布し、２００〜３００℃程度の低温でベーク乾
燥した。次に、酸素を含む雰囲気中６００〜８００℃で
熱処理して膜の緻密化を行った。
【００３７】こうして形成したＳＯＧの下部電極上の所
定部に、更に開口方向に垂直な断面が一辺が０．３μｍ
の正方形である開口部をレジストマスクを用いたエッチ
ングにより形成した。次に、容量部６０９を構成するＰ
ＺＴ強誘電体膜をスパッタ法で１５０ｎｍの厚さで成膜
し、酸素を含む雰囲気中で６００℃で熱処理して膜質を
向上させた。引き続き、上部電極６１０としてＰｔを１
５０ｎｍの厚さで成膜した（図６（ｆ））。その後、こ
の膜を、第２層間膜６０８の表面が露出し、開口内に強
誘電体膜６０９と上部電極６１０が残るようにＣＭＰで
研磨処理した（図６（ｇ））。ここで、上部電極６１０
用の材料は、Ｒｕ等のその酸化物が導電体である金属で
もかまわない。更に、図６（ｈ）に示すように、容量カ
バー絶縁膜６１１としてオゾンＴＥＯＳを４００ｎｍ成
膜してから、コンタクト孔６１２ａ、ｂ、６１３ａ、ｂ
を形成して、更にＴｉ及びバリア層としてのＴｉＮを成
膜し、その上にＡｌＳｉＣｕを成膜した。最後に、図６
（ｉ）に示すようにレジストマスクを用いたエッチング
で加工して金属配線６１４ａ〜ｄとして、ＭＯＳトラン
ジスタと容量素子を有する集積回路を得た。
定部に、更に開口方向に垂直な断面が一辺が０．３μｍ
の正方形である開口部をレジストマスクを用いたエッチ
ングにより形成した。次に、容量部６０９を構成するＰ
ＺＴ強誘電体膜をスパッタ法で１５０ｎｍの厚さで成膜
し、酸素を含む雰囲気中で６００℃で熱処理して膜質を
向上させた。引き続き、上部電極６１０としてＰｔを１
５０ｎｍの厚さで成膜した（図６（ｆ））。その後、こ
の膜を、第２層間膜６０８の表面が露出し、開口内に強
誘電体膜６０９と上部電極６１０が残るようにＣＭＰで
研磨処理した（図６（ｇ））。ここで、上部電極６１０
用の材料は、Ｒｕ等のその酸化物が導電体である金属で
もかまわない。更に、図６（ｈ）に示すように、容量カ
バー絶縁膜６１１としてオゾンＴＥＯＳを４００ｎｍ成
膜してから、コンタクト孔６１２ａ、ｂ、６１３ａ、ｂ
を形成して、更にＴｉ及びバリア層としてのＴｉＮを成
膜し、その上にＡｌＳｉＣｕを成膜した。最後に、図６
（ｉ）に示すようにレジストマスクを用いたエッチング
で加工して金属配線６１４ａ〜ｄとして、ＭＯＳトラン
ジスタと容量素子を有する集積回路を得た。
【００３８】
【発明の効果】本発明においては、上部電極形成時にお
いて下部電極上の強誘電体膜はその側面が絶縁膜ですで
に覆われた状態にあるので、上部電極形成工程で露光マ
スクの目ずれが生じても上下電極間での電気的な短絡を
生じることがない。その上、容量部の表面を覆う以上の
大きさの上部電極を設けた場合には、その上部電極形成
工程で露光マスクの目ずれが生じも実効的な容量面積の
減少を防ぐことができる。また、容量素子が形成された
時点で、すでに容量素子の上面まで絶縁膜が形成されて
おり、深い段差に層間絶縁膜を埋め込む必要がなく、容
量素子列を大規模に集積化した場合でも、容量素子間の
間隔を小さくすることが可能となる。また、強誘電体膜
の側面を取囲む絶縁膜の水分含量を効果的に低減して水
分が存在することによる問題を回避することができる。
いて下部電極上の強誘電体膜はその側面が絶縁膜ですで
に覆われた状態にあるので、上部電極形成工程で露光マ
スクの目ずれが生じても上下電極間での電気的な短絡を
生じることがない。その上、容量部の表面を覆う以上の
大きさの上部電極を設けた場合には、その上部電極形成
工程で露光マスクの目ずれが生じも実効的な容量面積の
減少を防ぐことができる。また、容量素子が形成された
時点で、すでに容量素子の上面まで絶縁膜が形成されて
おり、深い段差に層間絶縁膜を埋め込む必要がなく、容
量素子列を大規模に集積化した場合でも、容量素子間の
間隔を小さくすることが可能となる。また、強誘電体膜
の側面を取囲む絶縁膜の水分含量を効果的に低減して水
分が存在することによる問題を回避することができる。
【図１】本発明における容量素子の一例の断面図であ
る。
る。
【図２】本発明における容量素子の一例の断面図であ
る。
る。
【図３】本発明の容量素子の製造方法の一例を示す工程
図である。
図である。
【図４】本発明の容量素子の製造方法の一例を示す工程
図である。
図である。
【図５】本発明の容量素子の製造方法の一例を示す工程
図である。
図である。
【図６】本発明の容量素子の製造方法の一例を示す工程
図である。
図である。
【図７】従来技術における容量素子の構造を示す断面図
である。
である。
【図８】従来技術における容量素子の構造を示す断面図
である。
である。
【図９】従来技術における容量素子の構造を示す断面図
である。
である。
１０１ 絶縁膜下地 １０２ 下部電極 １０３ 強誘電体膜 １０４ 上部電極 １０５ 絶縁膜 ２０１ 絶縁膜下地 ２０２ 下部電極 ２０３ 強誘電体膜 ２０４ 上部電極 ２０５ 絶縁膜 ３０１ 絶縁膜下地 ３０２ 下部電極 ３０３ 絶縁膜 ３０４ 強誘電体膜 ３０５ 上部電極 ３０６ 開口部 ４０１ 絶縁膜下地 ４０２ 下部電極 ４０３ 絶縁膜 ４０４ｂ 強誘電体膜 ４０５ｂ 上部電極 ４０６ 開口部 ５０１ 絶縁膜下地 ５０２ 下部電極 ５０３ 第１層間絶縁膜 ５０４ 強誘電体膜 ５０５ 上部電極 ５０６ 第２層間絶縁膜 ５０７ａ、ｂ コンタクト孔 ５０８ａ、ｂ 金属配線 ６０１ シリコン基板 ６０２ ＬＯＣＯＳ分離層 ６０３ａ、ｂ ソース・ドレイン拡散層 ６０４ ゲート酸化膜 ６０５ ゲート電極 ６０６ 第１層間絶縁膜 ６０７ 下部電極 ６０８ 第２層間絶縁膜 ６０９ 容量部 ６１０ 上部電極 ６１１ 第３層間絶縁膜 ６１２ａ、ｂ トランジスタ層へのコンタクト孔 ６１３ａ、ｂ 容量素子へのコンタクト孔 ６１４ａ〜ｃ 電極配線 ７０１ ｐ型Ｓｉ基板 ７０２ａ、ｂ ソース・ドレイン領域 ７０３ フィールド酸化膜 ７０４ ゲート酸化膜 ７０５ ゲート電極 ７０６ 下部電極 ７０７ 強誘電体膜 ７０８ 上部電極 ７０９ａ、ｂ バリアメタル層 ７１０ａ〜ｄ 第２電極 ７１１ａ〜ｃ Ａｌ−Ｓｉ配線 ８０１ ｐ型シリコン基板 ８０２ ＬＯＣＯＳ分離層 ８０３ ソース・ドレイン ８０４ ソース・ドレイン ８０５ ゲート電極 ８０６ 層間絶縁膜 ８０７ 強誘電体層 ８０８ キャパシタ上部電極 ８０９ 層間絶縁膜 ８１０ａ、ｃ アルミ配線 ９０１ ｐ型シリコン基板 ９０２ フィールド酸化膜 ９０３ ゲートポリシリコン ９０４ 層間絶縁膜 ９０５ 強誘電体膜 ９０６ シリコン酸化膜 ９０７ａ、ｃ ソース・ドレイン ９０７ｂ チャネル領域 ９０８ ゲート酸化膜 ９０９ ゲートポリシリコン ９１０ コンタクト孔 ９１１ ビット線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/108 29/788 29/792 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/316 H01L 21/822 H01L 21/8242 H01L 27/108
Claims (29)
- 【請求項１】 上部電極と下部電極とで強誘電体からな
る容量部を挟持した構造を有し、これら電極の少なくと
も一方が、酸素と難反応性の金属またはその酸化物が導
電性を維持し得る金属または導電性金属酸化物からなる
単層または積層構造からなる容量素子の製造方法におい
て、 下部電極を設ける工程と、 該下部電極上に、前記強誘電体より低誘電率の絶縁膜を
成膜した後、該絶縁膜の該下部電極上の、該下部電極の
外縁部よりも内側の領域を除去して開口部を形成する工
程と、 該開口部内に強誘電体からなる容量部を形成する工程
と、 該容量部表面に上部電極を設ける工程とを有することを
特徴とする容量素子の製造方法。 - 【請求項２】 前記下部電極上に前記開口部を有する絶
縁膜が設けられている面に、強誘電体膜を成膜した後、
該絶縁膜上にある該強誘電体膜の不要部を除去して、該
開口部内の下部電極上に強誘電体からなる容量部を形成
する請求項１に記載の容量素子の製造方法。 - 【請求項３】 前記強誘電体膜の不要部の除去が、化学
的機械的研磨法により行われる請求項２に記載の容量素
子の製造方法。 - 【請求項４】 前記絶縁膜をスピン塗布法で形成する請
求項１〜３のいずれかに記載の容量素子の製造方法。 - 【請求項５】 前記絶縁膜の形成が、原料液をスピン塗
布後、低温で加熱乾燥した後、酸素を含む雰囲気中で熱
処理することにより行われる請求項４に記載の容量素子
の製造方法。 - 【請求項６】 前記絶縁膜の形成がプラズマＣＶＤ法に
より行われる請求項１〜３のいずれかに記載の容量素子
の製造方法。 - 【請求項７】 前記絶縁膜がシリコン酸化膜またはシリ
コン窒化膜である請求項１〜６のいずれかに記載の容量
素子の製造方法。 - 【請求項８】 前記絶縁膜が、シリコン酸化膜を酸素を
含む雰囲気中または不活性雰囲気中で熱処理して水分を
除去したリンまたはボロンを含むシリコン酸化膜である
請求項１〜６のいずれかに記載の容量素子の製造方法。 - 【請求項９】 前記下部電極上に前記開口部を有する絶
縁膜が設けられている面に、強誘電体膜と電極材料膜を
この順に連続的に成膜した後、該絶縁膜上の強誘電体膜
及び電極材料膜の不要部を除去して、該下部電極上の該
開口部を含む領域内に強誘電体からなる容量部と上部電
極をこの順に積層した構造を得る請求項１〜８のいずれ
かに記載の容量素子の製造方法。 - 【請求項１０】 前記強誘電体膜及び前記電極材料膜の
不要部の除去が、化学的機械的研磨法により行われる請
求項９に記載の容量素子の製造方法。 - 【請求項１１】 前記下部電極上に前記開口部を有する
絶縁膜が設けられている面に、強誘電体膜と電極材料膜
をこの順に連続的に成膜した後、更に、シリコン酸化膜
を成膜する工程と、該シリコン酸化膜の設けられた面を
前記絶縁膜が露出するまで全面をエッチバックし、その
後、熱処理する工程とを有する請求項９に記載の容量素
子の製造方法。 - 【請求項１２】 前記下部電極上に前記開口部を有する
絶縁膜が設けられている面に、強誘電体膜と電極材料膜
をこの順に連続的に成膜した後、更に、シリコン酸化膜
をスピン塗布法で成膜する工程と、該シリコン酸化膜の
設けられた面を前記絶縁膜が露出するまで全面をエッチ
バックし、その後、熱処理する工程とを有する請求項９
に記載の容量素子の製造方法。 - 【請求項１３】 前記下部電極上に前記開口部を有する
絶縁膜が設けられている面に、強誘電体膜と電極材料膜
をこの順に連続的に成膜した後、更に、ボロンまたはリ
ンを含むシリコン酸化膜を成膜し、熱処理する工程と、
該シリコン酸化膜の設けられた面を前記絶縁膜が露出す
るまで全面をエッチバックし、その後、熱処理する工程
とを有する請求項９に記載の容量素子の製造方法。 - 【請求項１４】 前記電極材料膜上に設けたシリコン酸
化膜を化学的機械的研磨法で平坦化する請求項１１〜１
３のいずれかに記載の容量素子の製造方法。 - 【請求項１５】 前記上部電極または下部電極が、Ｐ
ｔ、ＡｕまたはＲｕからなる請求項１〜１４のいずれか
に記載の容量素子の製造方法。 - 【請求項１６】 前記強誘電体膜がＰｂＺｒXＴi1-XＯ3
またがＳｒＢｉ2Ｔａ2Ｏ3からなる請求項１〜１５のい
ずれかに記載の容量素子の製造方法。 - 【請求項１７】 前記容量部の上面が前記絶縁膜の上面
よりも低い位置にある請求項１〜１６のいずれかに記載
の容量素子の製造方法。 - 【請求項１８】 前記容量部の上面及び前記上部電極の
上面が、前記絶縁膜の上面と同一面をなす請求項１〜１
７のいずれかに記載の容量素子の製造方法。 - 【請求項１９】 上部電極と下部電極とで強誘電体から
なる容量部を挟持した構造を有し、これら電極の少なく
とも一方が、酸素と難反応性の金属またはその酸化物が
導電性を維持し得る金属または導電性金属酸化物からな
る単層または積層構造からなる容量素子であって、 前記容量部が、前記下部電極の外縁部よりも内側の領域
上に設けられ、かつ該容量部の側面が該容量部を形成す
る強誘電体よりも誘電率の低い絶縁膜で覆われており、 更に、前記上部電極の外縁部よりも内側の領域に該容量
部の上面が接しており、 かつ、前記容量部の上面及び前記上部電極の上面が、前
記絶縁膜の上面と同一面をなしている ことを特徴とする
容量素子。 - 【請求項２０】 前記絶縁膜が酸化シリコンまたは窒化
シリコンからなる請求項１９に記載の容量素子。 - 【請求項２１】 前記上部電極または下部電極が、Ｐ
ｔ、ＡｕまたはＲｕからなる請求項１９に記載の容量素
子。 - 【請求項２２】 前記強誘電体膜がＰｂＺｒ X Ｔｉ1-xＯ
3 またはＳｒＢｉ 2 Ｔａ 2 Ｏ 9 からなる請求項１９に記載の
容量素子。 - 【請求項２３】 上部電極と下部電極とで強誘電体から
なる容量部を挟持した構造を有し、これら電極の少なく
とも一方が、酸素と難反応性の金属またはその酸化物が
導電性を維持し得る金属または導電性金属酸化物からな
る単層または積層構造からなる容量素子であって、 前記容量部が、前記下部電極の外縁部よりも内側の領域
上に設けられ、かつ該容量部の側面が該容量部を形成す
る強誘電体よりも誘電率の低い絶縁膜で覆われており、
更に、該容量部の上面に設けられた凹部内に前記上部電
極が配置されて なることを特徴とする容量素子。 - 【請求項２４】 前記容量部の上面が前記絶縁膜の上面
よりも低い位置にある請求項２３に記載の容量素子。 - 【請求項２５】 前記容量部の上面及び前記上部電極の
上面が、前記絶縁膜の上面と同一面をなす請求項２３に
記載の容量素子。 - 【請求項２６】 前記上部電極の外縁部よりも内側の領
域に該容量部の上面が接している請求項２３〜２５のい
ずれに記載の容量素子。 - 【請求項２７】 前記絶縁膜が酸化シリコンまたは窒化
シリコンからなる請求項２３〜２６のいずれかに記載の
容量素子。 - 【請求項２８】 前記上部電極または下部電極が、Ｐ
ｔ、ＡｕまたはＲｕからなる請求項２３〜２７のいずれ
かに記載の容量素子。 - 【請求項２９】 前記強誘電体膜がＰｂＺｒ X Ｔｉ 1-X Ｏ
3 またはＳｒＢｉ 2 Ｔａ 2 Ｏ 9 からなる請求項２３〜２８の
いずれかに記載の容量素子。
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