JP3269128B2 - 液晶表示装置、電子印字装置及び半導体素子の実装方法 - Google Patents
液晶表示装置、電子印字装置及び半導体素子の実装方法Info
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- JP3269128B2 JP3269128B2 JP23382992A JP23382992A JP3269128B2 JP 3269128 B2 JP3269128 B2 JP 3269128B2 JP 23382992 A JP23382992 A JP 23382992A JP 23382992 A JP23382992 A JP 23382992A JP 3269128 B2 JP3269128 B2 JP 3269128B2
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- wiring pattern
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- pitch
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-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
Description
【０００１】
【産業上の技術分野】本発明は、液晶表示装置、電子印
字装置及び半導体素子の実装方法に関するものである。
字装置及び半導体素子の実装方法に関するものである。
【０００２】
【従来の技術】従来の半導体素子の実装構造について図
に基づき具体的に説明する。図４は従来の半導体素子の
実装構造を示す平面図である。図４において、回路基板
２上には出力端子３・入力端子４・出力配線パターン５
・入力配線パターン６等が形成され、その所定の位置に
半導体素子１が実装されている。この時、半導体素子１
は、回路配線基板２の出力端子５と半導体素子１の主た
る出力端子辺７のなす小さい方の角が９０゜になるよう
に実装していた。
に基づき具体的に説明する。図４は従来の半導体素子の
実装構造を示す平面図である。図４において、回路基板
２上には出力端子３・入力端子４・出力配線パターン５
・入力配線パターン６等が形成され、その所定の位置に
半導体素子１が実装されている。この時、半導体素子１
は、回路配線基板２の出力端子５と半導体素子１の主た
る出力端子辺７のなす小さい方の角が９０゜になるよう
に実装していた。
【０００３】
【発明が解決しようとする課題】しかしながら上記従来
技術は、半導体素子１の出力端子９のピッチよりも回路
基板２の出力端子３のピッチ、あるいはその回路基板２
に接続されている電子素子の入力端子のピッチが小さい
場合には、それぞれのピッチを整合させる別の基板を介
して実装する等の方法が必要で、実装構造として非常に
大きいサイズになってしまうという問題を有し、１機種
の半導体素子で対応できる電子素子の範囲は、回路基板
の出力端子あるいは電子素子の入力端子のピッチが、そ
の半導体素子の出力端子ピッチよりも大きい場合に限ら
れていた。そのため回路基板あるいは電子素子の接続端
子のピッチが小さくなると新しい半導体素子を製作する
必要があり製造コストが高くなってしまっていた。
技術は、半導体素子１の出力端子９のピッチよりも回路
基板２の出力端子３のピッチ、あるいはその回路基板２
に接続されている電子素子の入力端子のピッチが小さい
場合には、それぞれのピッチを整合させる別の基板を介
して実装する等の方法が必要で、実装構造として非常に
大きいサイズになってしまうという問題を有し、１機種
の半導体素子で対応できる電子素子の範囲は、回路基板
の出力端子あるいは電子素子の入力端子のピッチが、そ
の半導体素子の出力端子ピッチよりも大きい場合に限ら
れていた。そのため回路基板あるいは電子素子の接続端
子のピッチが小さくなると新しい半導体素子を製作する
必要があり製造コストが高くなってしまっていた。
【０００４】そこで、本発明の半導体素子の実装構造
は、上記の問題点を解決するために該半導体素子の出力
端子辺と該回路配線基板の主たる出力配線パターンのな
す小さい方の角が０゜を超え９０゜未満になるように半
導体素子を傾けて実装する。
は、上記の問題点を解決するために該半導体素子の出力
端子辺と該回路配線基板の主たる出力配線パターンのな
す小さい方の角が０゜を超え９０゜未満になるように半
導体素子を傾けて実装する。
【０００５】その目的とするところは、安価で汎用性の
高い半導体素子の実装構造の提供することである。
高い半導体素子の実装構造の提供することである。
【０００６】
【課題を解決するための手段】本発明の液晶表示装置
は、表示電極が設けられる基板を備える液晶表示装置に
おいて、前記基板には、前記表示電極に接続される出力
配線パターンが設けられるとともに、前記出力配線パタ
ーンに接続される出力端子を有する半導体素子が実装さ
れ、前記半導体素子は、少なくともその１辺に沿って前
記出力端子を有しており、前記半導体素子は、前記１辺
と前記出力配線パターンとがなす角度θが０°＜θ＜９
０°となるように実装されていることを特徴とする。ま
た、本発明の液晶表示装置は、表示電極が設けられる基
板を備える液晶表示装置において、前記基板には、出力
配線パターンが設けられるとともに、半導体素子が実装
され、前記出力配線パターンは、前記表示電極に接続さ
れ、前記半導体素子は、少なくともその１辺に沿って出
力端子を有し、前記出力配線パターンの配列方向のピッ
チと、前記出力端子の配列方向のピッチとは異なってお
り、前記半導体素子は、前記出力配線パターンに対して
前記１辺を傾けて実装されており、前記出力端子は、前
記出力配線パターンに接続されることを特徴とする。ま
た、本発明の電子印字装置は、電子印字素子が設けられ
る基板を備える電子印字装置において、前記基板には、
前記電子印字素子に接続される出力配線パターンが設け
られるとともに、前記出力配線パターンに接続される出
力端子を有する半導体素子が実装され、前記半導体素子
は、少なくともその１辺に沿って前記出力端子を有して
おり、前記半導体素子は、前記１辺と前記出力配線パタ
ーンとがなす角度θが０°＜θ＜９０°となるように実
装されていることを特徴とする。また、本発明の半導体
素子の実装方法は、少なくともその１辺に沿って第１の
ピッチで配列された端子を有する半導体素子を、第２の
ピッチで配列された配線パターンが設けられた基板に実
装する半導体素子の実装方法において、前記１辺が前記
配線パターンに対して傾くように前記半導体素子を実装
し、前記端子を前記配線パターンに接続する工程を具備
し、前記第１のピッチと前記第２のピッチとは互いに異
なっていることを特徴とする。
は、表示電極が設けられる基板を備える液晶表示装置に
おいて、前記基板には、前記表示電極に接続される出力
配線パターンが設けられるとともに、前記出力配線パタ
ーンに接続される出力端子を有する半導体素子が実装さ
れ、前記半導体素子は、少なくともその１辺に沿って前
記出力端子を有しており、前記半導体素子は、前記１辺
と前記出力配線パターンとがなす角度θが０°＜θ＜９
０°となるように実装されていることを特徴とする。ま
た、本発明の液晶表示装置は、表示電極が設けられる基
板を備える液晶表示装置において、前記基板には、出力
配線パターンが設けられるとともに、半導体素子が実装
され、前記出力配線パターンは、前記表示電極に接続さ
れ、前記半導体素子は、少なくともその１辺に沿って出
力端子を有し、前記出力配線パターンの配列方向のピッ
チと、前記出力端子の配列方向のピッチとは異なってお
り、前記半導体素子は、前記出力配線パターンに対して
前記１辺を傾けて実装されており、前記出力端子は、前
記出力配線パターンに接続されることを特徴とする。ま
た、本発明の電子印字装置は、電子印字素子が設けられ
る基板を備える電子印字装置において、前記基板には、
前記電子印字素子に接続される出力配線パターンが設け
られるとともに、前記出力配線パターンに接続される出
力端子を有する半導体素子が実装され、前記半導体素子
は、少なくともその１辺に沿って前記出力端子を有して
おり、前記半導体素子は、前記１辺と前記出力配線パタ
ーンとがなす角度θが０°＜θ＜９０°となるように実
装されていることを特徴とする。また、本発明の半導体
素子の実装方法は、少なくともその１辺に沿って第１の
ピッチで配列された端子を有する半導体素子を、第２の
ピッチで配列された配線パターンが設けられた基板に実
装する半導体素子の実装方法において、前記１辺が前記
配線パターンに対して傾くように前記半導体素子を実装
し、前記端子を前記配線パターンに接続する工程を具備
し、前記第１のピッチと前記第２のピッチとは互いに異
なっていることを特徴とする。
【０００７】
【実施例】[実施例１] 図１は、本発明の半導体素子の実装構造を示す主要平面
図である。同図において回路配線基板２上には出力配線
パターン５、出力端子パターン３、入力配線パターン６
及び入力端子パターン４が形成されている。その回路配
線基板２の所定の位置に半導体素子１が各配線パターン
と位置合わせされて実装されている。半導体素子１は、
ギャングボンディングにより回路配線基板２にインナー
リードボンディングされている。半導体素子１には、出
力端子辺７に沿って出力端子９が装備され、同様に入力
端子辺８に沿って入力端子１０が装備されている。出力
端子９及び入力端子１０のレイアウトは、出力端子９及
び入力端子１０の全てを半導体素子１の１つの辺に集中
させて設けても良いし複数の辺に設けても良い。また本
実施例では、テープキャリアパッケージ（以下ＴＣＰと
言う）での実施例として、回路配線基板２の材料はポリ
イミドフィルムを用いたが、セラミック・ガラスセラミ
ック等のセラミック材料やエポキシ樹脂・ガラスエポキ
シ樹脂・フェノール・紙フェノール・ベークライト・紙
ベークライト樹脂等の樹脂材料でもよい。また回路配線
についても片面配線・両面配線またはそれ以上の多層配
線でもよい。半導体素子１は出力端子辺７と回路配線基
板２の出力端子パターン３が角度θをなすように傾けて
実装されている。この時のθの値は、０°＜θ＜９０°
の範囲で回路配線基板２の出力端子パターン３のピッチ
に半導体素子１の出力端子９のピッチが整合するように
定める。このように半導体素子１を回路配線基板２の出
力端子パターン３に対して角度θだけ傾けて実装するこ
とにより、回路配線基板２の出力端子パターン３のピッ
チが半導体素子１の出力端子９のピッチよりも小さい値
をとる場合でも、専用の半導体素子を新たに設計・製作
する必要がない。従って少ない種類の半導体素子で多種
のＴＣＰ等の半導体装置及び電子光学装置等の電子装置
を設計・製作することができるため製造コストの削減が
可能である。
図である。同図において回路配線基板２上には出力配線
パターン５、出力端子パターン３、入力配線パターン６
及び入力端子パターン４が形成されている。その回路配
線基板２の所定の位置に半導体素子１が各配線パターン
と位置合わせされて実装されている。半導体素子１は、
ギャングボンディングにより回路配線基板２にインナー
リードボンディングされている。半導体素子１には、出
力端子辺７に沿って出力端子９が装備され、同様に入力
端子辺８に沿って入力端子１０が装備されている。出力
端子９及び入力端子１０のレイアウトは、出力端子９及
び入力端子１０の全てを半導体素子１の１つの辺に集中
させて設けても良いし複数の辺に設けても良い。また本
実施例では、テープキャリアパッケージ（以下ＴＣＰと
言う）での実施例として、回路配線基板２の材料はポリ
イミドフィルムを用いたが、セラミック・ガラスセラミ
ック等のセラミック材料やエポキシ樹脂・ガラスエポキ
シ樹脂・フェノール・紙フェノール・ベークライト・紙
ベークライト樹脂等の樹脂材料でもよい。また回路配線
についても片面配線・両面配線またはそれ以上の多層配
線でもよい。半導体素子１は出力端子辺７と回路配線基
板２の出力端子パターン３が角度θをなすように傾けて
実装されている。この時のθの値は、０°＜θ＜９０°
の範囲で回路配線基板２の出力端子パターン３のピッチ
に半導体素子１の出力端子９のピッチが整合するように
定める。このように半導体素子１を回路配線基板２の出
力端子パターン３に対して角度θだけ傾けて実装するこ
とにより、回路配線基板２の出力端子パターン３のピッ
チが半導体素子１の出力端子９のピッチよりも小さい値
をとる場合でも、専用の半導体素子を新たに設計・製作
する必要がない。従って少ない種類の半導体素子で多種
のＴＣＰ等の半導体装置及び電子光学装置等の電子装置
を設計・製作することができるため製造コストの削減が
可能である。
【０００８】［実施例２］図２は、本発明の半導体素子
の実装構造を液晶表示装置（以下ＬＣＤと言う）に用い
た一実施例であり、図２ａはＬＣＤ全体の平面図、図２
ｂは図２ａのＡ−Ａ’断面図である。図２ａ及び図２ｂ
においてＬＣＤ２１の各電極基板には半導体素子を実装
するスペース２４が設けてある。この実装スペース２４
にはＬＣＤの表示電極につながっている、半導体素子１
用の出力配線パターン２５と、同じく半導体素子１用の
入力配線パターン２６が装備されている。これら配線パ
ターン群の所定の位置に半導体素子１が位置決めされフ
ェイスダウン実装により実装されている。また入力配線
パターン２６にはバス基板２３が異方性導電膜（以下Ａ
ＣＦと言う）２８により接続されている。端子ピッチの
構成は、本実施例でも、実施例１と同様に次のような端
子ピッチ構成となっている。
の実装構造を液晶表示装置（以下ＬＣＤと言う）に用い
た一実施例であり、図２ａはＬＣＤ全体の平面図、図２
ｂは図２ａのＡ−Ａ’断面図である。図２ａ及び図２ｂ
においてＬＣＤ２１の各電極基板には半導体素子を実装
するスペース２４が設けてある。この実装スペース２４
にはＬＣＤの表示電極につながっている、半導体素子１
用の出力配線パターン２５と、同じく半導体素子１用の
入力配線パターン２６が装備されている。これら配線パ
ターン群の所定の位置に半導体素子１が位置決めされフ
ェイスダウン実装により実装されている。また入力配線
パターン２６にはバス基板２３が異方性導電膜（以下Ａ
ＣＦと言う）２８により接続されている。端子ピッチの
構成は、本実施例でも、実施例１と同様に次のような端
子ピッチ構成となっている。
【０００９】ＬＣＤの表示部の表示パターン２７のピッ
チＰｐは、半導体素子１の出力端子９のピッチよりも小
さいピッチとなっているが、半導体素子１を斜めに傾け
て実装することにより、出力端子ピッチの更に小さい半
導体素子を使用することなく電子装置を製作することが
できた。本実施例では、電子表示素子としてＬＣＤを用
いたが、プラズマディスプレイ、ＥＬ（エレクトロルミ
ネッセンス）ディスプレイ、光電管ディスプレイ、ＬＥ
Ｄディスプレイ等でも同様に本実施例の半導体素子の実
装構造を用いることが可能である。
チＰｐは、半導体素子１の出力端子９のピッチよりも小
さいピッチとなっているが、半導体素子１を斜めに傾け
て実装することにより、出力端子ピッチの更に小さい半
導体素子を使用することなく電子装置を製作することが
できた。本実施例では、電子表示素子としてＬＣＤを用
いたが、プラズマディスプレイ、ＥＬ（エレクトロルミ
ネッセンス）ディスプレイ、光電管ディスプレイ、ＬＥ
Ｄディスプレイ等でも同様に本実施例の半導体素子の実
装構造を用いることが可能である。
【００１０】［実施例３］図３は、本発明の半導体素子
の実装構造を感熱式電子印字装置（以下電子印字装置と
言う）に用いた一実施例であり、図３ａは電子印字装置
全体の平面図、図３ｂは図３ａのＢ−Ｂ’断面図であ
る。実施例２と同様に本発明の半導体素子の実装構造を
用いている。
の実装構造を感熱式電子印字装置（以下電子印字装置と
言う）に用いた一実施例であり、図３ａは電子印字装置
全体の平面図、図３ｂは図３ａのＢ−Ｂ’断面図であ
る。実施例２と同様に本発明の半導体素子の実装構造を
用いている。
【００１１】
【発明の効果】以上説明したように本発明の半導体素子
の実装構造を用いることにより、安価で生産性の高い電
子光学装置や電子印字装置等の電子機器を提供すること
が可能となる。
の実装構造を用いることにより、安価で生産性の高い電
子光学装置や電子印字装置等の電子機器を提供すること
が可能となる。
【図１】本発明の半導体素子の実装構造の一実施例を示
す図。
す図。
【図２】本発明の半導体素子の実装構造の一実施例を示
す図。
す図。
【図３】本発明の半導体素子の実装構造の一実施例を示
す図。
す図。
【図４】従来の半導体素子の実装構造の実施例を示す
図。
図。
１．半導体素子 ２．回路配線基板 ３．回路配線基板の出力端子パターン ４．回路配線基板の入力端子パターン ５．出力配線パターン ６．入力配線パターン ７．出力端子辺 ８．入力端子辺 ９．半導体素子の出力端子 １０．半導体素子の入力端子 ２１．液晶表示素子 ２２．電子印字素子 ２３．バス基板 ２４．実装スペース ２５．出力配線パターン ２６．入力配線パターン ２７．表示パターン ２８．異方性導電膜（ＡＣＦ）
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60 H05K 1/18
Claims (4)
- 【請求項１】表示電極が設けられる基板を備える液晶表
示装置において、 前記基板には、前記表示電極に接続される出力配線パタ
ーンが設けられるとともに、前記出力配線パターンに接
続される出力端子を有する半導体素子が実装され、 前記半導体素子は、少なくともその１辺に沿って前記出
力端子を有しており、 前記半導体素子は、前記１辺と前記出力配線パターンと
がなす角度θが０°＜θ＜９０°となるように実装され
ていることを特徴とする液晶表示装置。 - 【請求項２】表示電極が設けられる基板を備える液晶表
示装置において、 前記基板には、出力配線パターンが設けられるととも
に、半導体素子が実装され、 前記出力配線パターンは、前記表示電極に接続され、 前記半導体素子は、少なくともその１辺に沿って出力端
子を有し、 前記出力配線パターンの配列方向のピッチと、前記出力
端子の配列方向のピッチとは異なっており、 前記半導体素子は、前記出力配線パターンに対して前記
１辺を傾けて実装されており、 前記出力端子は、前記出力配線パターンに接続されるこ
とを特徴とする液晶表示装置。 - 【請求項３】電子印字素子が設けられる基板を備える電
子印字装置において、 前記基板には、前記電子印字素子に接続される出力配線
パターンが設けられるとともに、前記出力配線パターン
に接続される出力端子を有する半導体素子が実装され、 前記半導体素子は、少なくともその１辺に沿って前記出
力端子を有しており、前記半導体素子は、前記１辺と前
記出力配線パターンとがなす角度θが０°＜θ＜９０°
となるように実装されていることを特徴とする電子印字
装置。 - 【請求項４】少なくともその１辺に沿って第１のピッチ
で配列された端子を有する半導体素子を、第２のピッチ
で配列された配線パターンが設けられた基板に実装する
半導体素子の実装方法において、 前記１辺が前記配線パターンに対して傾くように前記半
導体素子を実装し、前記端子を前記配線パターンに接続
する工程を具備し、 前記第１のピッチと前記第２のピッチとは互いに異なっ
ていることを特徴とする半導体素子の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23382992A JP3269128B2 (ja) | 1992-09-01 | 1992-09-01 | 液晶表示装置、電子印字装置及び半導体素子の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23382992A JP3269128B2 (ja) | 1992-09-01 | 1992-09-01 | 液晶表示装置、電子印字装置及び半導体素子の実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685000A JPH0685000A (ja) | 1994-03-25 |
| JP3269128B2 true JP3269128B2 (ja) | 2002-03-25 |
Family
ID=16961220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23382992A Expired - Fee Related JP3269128B2 (ja) | 1992-09-01 | 1992-09-01 | 液晶表示装置、電子印字装置及び半導体素子の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3269128B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100665840B1 (ko) * | 2004-12-10 | 2007-01-09 | 삼성전자주식회사 | 데이지 체인 구조의 메모리 모듈 및 그의 형성 방법 |
| JP2007129046A (ja) * | 2005-11-02 | 2007-05-24 | Murata Mfg Co Ltd | コンデンサアレイの実装構造 |
| JP5164547B2 (ja) * | 2007-12-12 | 2013-03-21 | 三菱電機株式会社 | 液晶表示装置 |
| US9360719B2 (en) * | 2012-08-08 | 2016-06-07 | Sharp Kabushiki Kaisha | Display device |
-
1992
- 1992-09-01 JP JP23382992A patent/JP3269128B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0685000A (ja) | 1994-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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