JP3128834B2 - 半導体装置 - Google Patents
半導体装置Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
溝内に形成されたＤＲＡＭセルのキャパシタを具備した
半導体装置に関する。
溝内に形成されたＤＲＡＭセルのキャパシタを具備した
半導体装置に関する。
【０００２】
【従来の技術】ＤＲＡＭセルのキャパシタとして溝は多
用されている。このようなＤＲＡＭセルの一般的な形状
は、以下のようになっている。ＭＯＳトランジスタのゲ
ート電極はワード線として用いられる。ＭＯＳトランジ
スタのソース，ドレイン領域の一方はビット線に接続さ
れ、他方はキャパシタの一方の電極となる。キャパシタ
内壁に設けらてた絶縁膜は容量絶縁膜となり、キャパシ
タ内部に埋め込まれた導体はプレート電極となる。
用されている。このようなＤＲＡＭセルの一般的な形状
は、以下のようになっている。ＭＯＳトランジスタのゲ
ート電極はワード線として用いられる。ＭＯＳトランジ
スタのソース，ドレイン領域の一方はビット線に接続さ
れ、他方はキャパシタの一方の電極となる。キャパシタ
内壁に設けらてた絶縁膜は容量絶縁膜となり、キャパシ
タ内部に埋め込まれた導体はプレート電極となる。
【０００３】このような一般的な構造に対し、α粒子に
よるソフトエラー対策等から、基板をプレート電極（セ
ルプレート）として用いるキャパシタ用溝（ＳＰＴ：Ｓ
ｕｂｓｔｒａｔｅ−Ｐｌａｔｅ Ｔｒｅｎｃｈ−Ｃａｐ
ａｃｉｔｏｒの略）がある。この構造は以下のようにな
ていた。プレート電極となるｐ+ 型シリコン基板表面に
はｎウェルが設けられ、ｎウェル表面にはソース・ドレ
イン領域がワード線となるゲート電極に対して自己整合
的に設けられる。ソース・ドレイン領域の一方と近接し
ｎウェル表面からｐ+ 型シリコン基板に至るキャパシタ
用溝が設けられ、キャパシタ用溝とこれに近接するソー
ス・ドレイン領域とはｎウェル表面上に設けられた導体
膜により接続される。ソース・ドレイン領域の他方は、
ビットコンタクトを介してビット線に接続される。
よるソフトエラー対策等から、基板をプレート電極（セ
ルプレート）として用いるキャパシタ用溝（ＳＰＴ：Ｓ
ｕｂｓｔｒａｔｅ−Ｐｌａｔｅ Ｔｒｅｎｃｈ−Ｃａｐ
ａｃｉｔｏｒの略）がある。この構造は以下のようにな
ていた。プレート電極となるｐ+ 型シリコン基板表面に
はｎウェルが設けられ、ｎウェル表面にはソース・ドレ
イン領域がワード線となるゲート電極に対して自己整合
的に設けられる。ソース・ドレイン領域の一方と近接し
ｎウェル表面からｐ+ 型シリコン基板に至るキャパシタ
用溝が設けられ、キャパシタ用溝とこれに近接するソー
ス・ドレイン領域とはｎウェル表面上に設けられた導体
膜により接続される。ソース・ドレイン領域の他方は、
ビットコンタクトを介してビット線に接続される。
【０００４】ＳＰＴ構造の最近のものとして、ＭＩＮＴ
（Ｍｅｒｇｅｄ Ｉｏｌａｔｉｏｎａｎｄ ＮｏｄｅＴ
ｒｅｎｃｈの略）と称する構造が、１９８８シンポジュ
ーム・オン・ブイエルエスアイ・テクノロジー・ダイジ
ェスト・オブ・テクニカル・ペーパーズ（１９８８ Ｓ
ＹＭＰＯＳＩＵＭ ＯＮ ＶＬＳＩ ＴＥＣＨＮＯＬＯ
ＧＹ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡ
ＰＥＲＳ）の２５−２６ページにディー・ケニー（Ｄ．
ＫＥＮＮＥＹ）等により発表された。図１４に示す平面
模式図，図１５に示す模式的斜視図を用いて、ＭＩＮＴ
構造を有する半導体装置の説明を行なう。なお、図１５
における断面は、図１４における折線ＡＢＣＤＥでの断
面を模式的に示したものである。
（Ｍｅｒｇｅｄ Ｉｏｌａｔｉｏｎａｎｄ ＮｏｄｅＴ
ｒｅｎｃｈの略）と称する構造が、１９８８シンポジュ
ーム・オン・ブイエルエスアイ・テクノロジー・ダイジ
ェスト・オブ・テクニカル・ペーパーズ（１９８８ Ｓ
ＹＭＰＯＳＩＵＭ ＯＮ ＶＬＳＩ ＴＥＣＨＮＯＬＯ
ＧＹ ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡ
ＰＥＲＳ）の２５−２６ページにディー・ケニー（Ｄ．
ＫＥＮＮＥＹ）等により発表された。図１４に示す平面
模式図，図１５に示す模式的斜視図を用いて、ＭＩＮＴ
構造を有する半導体装置の説明を行なう。なお、図１５
における断面は、図１４における折線ＡＢＣＤＥでの断
面を模式的に示したものである。
【０００５】ＭＩＮＴ構造の特徴の１つは、キャパシタ
用溝２３２が素子分離領域となり，かつこれはメモリセ
ルのノードの部分に形成されていることである。この特
徴により、メモリセルサイズは小さくなる。素子分離に
関しては例えば、キャパシタ用溝２３２がｐ+ 型のソー
ス・ドレイン領域２２６ｂ，２２６ｃを分断している。
素子分離にはキャパシタ用溝２３２の他にフィールド酸
化膜２０４も用いられている。ＭＩＮＴ構造の第２の特
徴は、キャパシタ用溝２３２の構造にある。キャパシタ
用溝２３２上部では、容量絶縁膜２１６を覆う環状シリ
コン酸化膜２３１（Ｏｘｉｄｅ Ｃｏｌｌａｒと称して
いる）が設けられている。また、キャパシタ用溝２３２
内部の埋め込み多結晶シリコンからなる蓄積電極２２２
とソース・ドレイン領域２２６ｂとの接続は、帯状導体
膜２３３（Ｓｕｒｆａｃｅ Ｓｔｒａｐと称している）
により行なわれる。環状シリコン酸化膜２３１を設ける
ことにより、蓄積電極２２２がゲート電極，容量絶縁膜
２１６がゲート絶縁膜，ｎウェル２０２がチャネル領域
として機能してｐ+型シリコン基板２０１とソース・ド
レイン領域２２６ｂ，２２６ｃとの間において生じる寄
生ＦＥＴ（電界効果トランジスタ）効果を、緩和してい
る。この他は通常のＳＰＴ構造と同じであり、ソース・
ドレイン領域２２６ａ，２２６ｂ，２２６ｃ，２２６ｄ
はゲート電極を兼るワード線２２４に対して自己整合的
に形成され、例えばソース・ドレイン領域２２６ａは、
ビットコンタクト孔２２９を介してビット線２３０に接
続されている。
用溝２３２が素子分離領域となり，かつこれはメモリセ
ルのノードの部分に形成されていることである。この特
徴により、メモリセルサイズは小さくなる。素子分離に
関しては例えば、キャパシタ用溝２３２がｐ+ 型のソー
ス・ドレイン領域２２６ｂ，２２６ｃを分断している。
素子分離にはキャパシタ用溝２３２の他にフィールド酸
化膜２０４も用いられている。ＭＩＮＴ構造の第２の特
徴は、キャパシタ用溝２３２の構造にある。キャパシタ
用溝２３２上部では、容量絶縁膜２１６を覆う環状シリ
コン酸化膜２３１（Ｏｘｉｄｅ Ｃｏｌｌａｒと称して
いる）が設けられている。また、キャパシタ用溝２３２
内部の埋め込み多結晶シリコンからなる蓄積電極２２２
とソース・ドレイン領域２２６ｂとの接続は、帯状導体
膜２３３（Ｓｕｒｆａｃｅ Ｓｔｒａｐと称している）
により行なわれる。環状シリコン酸化膜２３１を設ける
ことにより、蓄積電極２２２がゲート電極，容量絶縁膜
２１６がゲート絶縁膜，ｎウェル２０２がチャネル領域
として機能してｐ+型シリコン基板２０１とソース・ド
レイン領域２２６ｂ，２２６ｃとの間において生じる寄
生ＦＥＴ（電界効果トランジスタ）効果を、緩和してい
る。この他は通常のＳＰＴ構造と同じであり、ソース・
ドレイン領域２２６ａ，２２６ｂ，２２６ｃ，２２６ｄ
はゲート電極を兼るワード線２２４に対して自己整合的
に形成され、例えばソース・ドレイン領域２２６ａは、
ビットコンタクト孔２２９を介してビット線２３０に接
続されている。
【０００６】
【発明が解決しようとする課題】上述したようにＭＩＮ
Ｔ構造は通常のＳＰＴ構造の改善は行なわれているが、
この構造には以下の３つの難点がある。
Ｔ構造は通常のＳＰＴ構造の改善は行なわれているが、
この構造には以下の３つの難点がある。
【０００７】第１に、ｎウェル表面に形成されたＭＯＳ
トランジスタとキャパシタ用溝内部に形成された蓄積電
極との接続が帯状導体膜によりなされるため、目合せ
（アライメント）の余裕（マージン）が必要となる。こ
のため、メモリセルサイズの縮小はこれにより制約され
る。
トランジスタとキャパシタ用溝内部に形成された蓄積電
極との接続が帯状導体膜によりなされるため、目合せ
（アライメント）の余裕（マージン）が必要となる。こ
のため、メモリセルサイズの縮小はこれにより制約され
る。
【０００８】第２に、環状シリコン酸化膜の存在により
寄生ＦＥＴ効果は緩和されるが、不十分である。これは
環状シリコン酸化膜がｐ+ 型シリコン基板にまで達して
いないため、蓄積電極とｎウェルとが容量絶縁膜のみを
介して接する部分が存在し、この部分における寄生ＦＥ
Ｔ効果は抑制されず、ソース・ドレイン領域とｐ+ 型シ
リコン基板との間のリークが発生する。
寄生ＦＥＴ効果は緩和されるが、不十分である。これは
環状シリコン酸化膜がｐ+ 型シリコン基板にまで達して
いないため、蓄積電極とｎウェルとが容量絶縁膜のみを
介して接する部分が存在し、この部分における寄生ＦＥ
Ｔ効果は抑制されず、ソース・ドレイン領域とｐ+ 型シ
リコン基板との間のリークが発生する。
【０００９】第３に、蓄積電極，これに接続するソース
・ドレイン領域，および環状シリコン酸化膜により形成
される寄生ＧＣＤ（ゲート・コントロール・ダイオー
ド）により、ｎウェルとｐ+ 型シリコン基板との間のリ
ークが発生する。
・ドレイン領域，および環状シリコン酸化膜により形成
される寄生ＧＣＤ（ゲート・コントロール・ダイオー
ド）により、ｎウェルとｐ+ 型シリコン基板との間のリ
ークが発生する。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
主表面に選択的に設けられた一導電型の第１の不純物領
域を有する半導体基板の主表面に、選択的に設けられた
逆導電型の第２の不純物領域と、第２の不純物領域内に
形成された一導電型の第３，および第４の不純物領域を
各々ソース，ドレイン領域とする絶縁ゲート型電界効果
トランジスタと、第３の不純物領域と接触部を有し、第
２の不純物領域の表面から形成され，かつ第２の不純物
領域を貫通するキャパシタ用溝と、接触部を除くキャパ
シタ用溝の内壁表面を覆う容量絶縁膜と、接触部を除
き，かつ第１の不純物領域を除き，かつ接触部と近接す
る部分の第２の不純物領域において、キャパシタ用溝の
内壁表面を覆う第１の絶縁膜と、接触部において第３の
不純物領域と接続し、容量絶縁膜を覆って形成された導
体と、第３の不純物領域とは分離された部分において、
容量絶縁膜を囲む一導電型の第５の不純物領域と、第
３，および第５の不純物領域と接触し、第１の絶縁膜を
囲む逆導電型の第６の不純物領域と、を有している。
主表面に選択的に設けられた一導電型の第１の不純物領
域を有する半導体基板の主表面に、選択的に設けられた
逆導電型の第２の不純物領域と、第２の不純物領域内に
形成された一導電型の第３，および第４の不純物領域を
各々ソース，ドレイン領域とする絶縁ゲート型電界効果
トランジスタと、第３の不純物領域と接触部を有し、第
２の不純物領域の表面から形成され，かつ第２の不純物
領域を貫通するキャパシタ用溝と、接触部を除くキャパ
シタ用溝の内壁表面を覆う容量絶縁膜と、接触部を除
き，かつ第１の不純物領域を除き，かつ接触部と近接す
る部分の第２の不純物領域において、キャパシタ用溝の
内壁表面を覆う第１の絶縁膜と、接触部において第３の
不純物領域と接続し、容量絶縁膜を覆って形成された導
体と、第３の不純物領域とは分離された部分において、
容量絶縁膜を囲む一導電型の第５の不純物領域と、第
３，および第５の不純物領域と接触し、第１の絶縁膜を
囲む逆導電型の第６の不純物領域と、を有している。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。図１，図２は本発明の一実施例を説明するための平
面模式図，断面模式図であり、図２は図１における線Ａ
Ｂでの断面模式図である。
る。図１，図２は本発明の一実施例を説明するための平
面模式図，断面模式図であり、図２は図１における線Ａ
Ｂでの断面模式図である。
【００１２】本実施例のＤＲＡＭセルは、図１，図２に
示すように、基板全体が第１の不純物領域となるｎ型シ
リコン基板１０１の主表面に選択的に設けられた第２の
不純物領域となるｐウェル１０２と、ｐウェル１０２表
面に設けられたＭＯＳトランジスタと、ｐウェル１０２
表面からｐウェル１０２を貫通して設けられたキャパシ
タ用溝とから構成さている。なお、ｎ型シリコン基板１
０１表面にｎ+ 型埋め込み層を設け、さらに表面にｐ型
エピタキシャル層を設けてもよい。また、ｎ型シリコン
基板１０１に代えてｐ型シリコン基板を用い、その表面
にｎ+ 型埋め込み層を設けてもよい。さらに、ｐ型とｎ
型を入れ換えてもよい。キャパシタ用溝とシリコン基板
とが接する表面部分におけるシリコン基板の導電型，す
なわちシリコン基板の主表面に選択的に設けられた第１
の不純物領域の導電型が、ソース・ドレイン領域の導電
型と同一であることが必要である。
示すように、基板全体が第１の不純物領域となるｎ型シ
リコン基板１０１の主表面に選択的に設けられた第２の
不純物領域となるｐウェル１０２と、ｐウェル１０２表
面に設けられたＭＯＳトランジスタと、ｐウェル１０２
表面からｐウェル１０２を貫通して設けられたキャパシ
タ用溝とから構成さている。なお、ｎ型シリコン基板１
０１表面にｎ+ 型埋め込み層を設け、さらに表面にｐ型
エピタキシャル層を設けてもよい。また、ｎ型シリコン
基板１０１に代えてｐ型シリコン基板を用い、その表面
にｎ+ 型埋め込み層を設けてもよい。さらに、ｐ型とｎ
型を入れ換えてもよい。キャパシタ用溝とシリコン基板
とが接する表面部分におけるシリコン基板の導電型，す
なわちシリコン基板の主表面に選択的に設けられた第１
の不純物領域の導電型が、ソース・ドレイン領域の導電
型と同一であることが必要である。
【００１３】キャパシタ用溝は内壁表面に積層膜からな
る容量絶縁膜１１６を有し、内部にｎ+ 型の埋め込み多
結晶シリコンからなる蓄積電極１２２を有している。蓄
積電極１２２は、溝開口部１０８に設けられた溝側壁コ
ンタクト孔１１９を介して、ＭＯＳトランジスタの第３
の不純物領域となるｎ+ 型のソース・ドレイン領域１２
６と電気的に接続されている。キャパシタ用溝の周囲は
第５の不純物領域となるｎ型シリコン基板１０１に延在
するｎ+ 領域１１５で囲まれている。また、ｎ+ 領域１
１５は容量絶縁膜１１６を介して蓄積電極１２２と対向
している。ｎ+ 領域１１５とｎ+ 型のソース・ドレイン
領域１２６とは、その間に存在する第６の不純物領域と
なるｐ+ 領域１１０およびシリコン酸化膜１１２によ
り、電気的に分離されている。このｐ+ 領域１１０は、
第１の絶縁膜となるシリコン酸化膜１１２および容量絶
縁膜１１６を介して、蓄積電極１２２と対向している。
る容量絶縁膜１１６を有し、内部にｎ+ 型の埋め込み多
結晶シリコンからなる蓄積電極１２２を有している。蓄
積電極１２２は、溝開口部１０８に設けられた溝側壁コ
ンタクト孔１１９を介して、ＭＯＳトランジスタの第３
の不純物領域となるｎ+ 型のソース・ドレイン領域１２
６と電気的に接続されている。キャパシタ用溝の周囲は
第５の不純物領域となるｎ型シリコン基板１０１に延在
するｎ+ 領域１１５で囲まれている。また、ｎ+ 領域１
１５は容量絶縁膜１１６を介して蓄積電極１２２と対向
している。ｎ+ 領域１１５とｎ+ 型のソース・ドレイン
領域１２６とは、その間に存在する第６の不純物領域と
なるｐ+ 領域１１０およびシリコン酸化膜１１２によ
り、電気的に分離されている。このｐ+ 領域１１０は、
第１の絶縁膜となるシリコン酸化膜１１２および容量絶
縁膜１１６を介して、蓄積電極１２２と対向している。
【００１４】キャパシタ用溝と接続していない側のＭＯ
Ｓトランジスタの第４の不純物領域となるｎ+ 型のソー
ス・ドレイン領域１２６ａは、ＢＰＳＧ膜１２８に選択
的に設けられたビットコンタクト孔１２９を介して、タ
ングステンシリサイド膜からなるビット線１３０と接続
されている。このＤＲＡＭセルは、ゲート電極を兼るワ
ード線１２４，およびビット線１３０により情報書き込
み状態となり、ＭＯＳトランジスタがオン状態となる
と、溝側壁コンタクト孔１１９を介して電荷が蓄積電極
１２２に蓄えられる。蓄積電極１２２の対極をなすセル
プレートは、本実施例の場合、ｎ型シリコン基板１０１
とｎ+ 領域１１５とから構成され、一定の電位が与えら
れている。
Ｓトランジスタの第４の不純物領域となるｎ+ 型のソー
ス・ドレイン領域１２６ａは、ＢＰＳＧ膜１２８に選択
的に設けられたビットコンタクト孔１２９を介して、タ
ングステンシリサイド膜からなるビット線１３０と接続
されている。このＤＲＡＭセルは、ゲート電極を兼るワ
ード線１２４，およびビット線１３０により情報書き込
み状態となり、ＭＯＳトランジスタがオン状態となる
と、溝側壁コンタクト孔１１９を介して電荷が蓄積電極
１２２に蓄えられる。蓄積電極１２２の対極をなすセル
プレートは、本実施例の場合、ｎ型シリコン基板１０１
とｎ+ 領域１１５とから構成され、一定の電位が与えら
れている。
【００１５】次に、本実施例の半導体装置の製造方法に
ついて、図３−図１３に示す工程順の断面模式図，およ
び図２を用いて説明する。図３−図１３は図１における
線ＡＢに対応する部分での断面模式図である。
ついて、図３−図１３に示す工程順の断面模式図，およ
び図２を用いて説明する。図３−図１３は図１における
線ＡＢに対応する部分での断面模式図である。
【００１６】まず、図３に示すように、ｎ型シリコン基
板１０１の主表面に選択的に深さ３μｍ程度のｐウェル
１０２が形成される。次に、底部にチャネルストプ用の
ｐ+ 領域１０３を有する膜厚５００ｎｍ程度のフィール
ド酸化膜１０４が、選択酸化法により形成される。次
に、膜厚４０ｎｍ程度のシリコン酸化膜１０５が、熱酸
化法により形成される。続いて、膜厚約１００ｎｍの多
結晶シリコン膜１０６が、ＣＶＤ法により形成される。
引き続いて、膜厚約６００ｎｍのシリコン酸化膜１０７
が、ＣＶＤ法による形成される。シリコン酸化膜１０７
は、後述するシリコン基板１０１に対する溝エッチング
の際のマスクとして用いられる。多結晶シリコン膜１０
６は、エッチングマスクとして用いたシリコン酸化膜１
０７を除去する際に、フィールド酸化膜１０４を保護す
る膜として機能する。
板１０１の主表面に選択的に深さ３μｍ程度のｐウェル
１０２が形成される。次に、底部にチャネルストプ用の
ｐ+ 領域１０３を有する膜厚５００ｎｍ程度のフィール
ド酸化膜１０４が、選択酸化法により形成される。次
に、膜厚４０ｎｍ程度のシリコン酸化膜１０５が、熱酸
化法により形成される。続いて、膜厚約１００ｎｍの多
結晶シリコン膜１０６が、ＣＶＤ法により形成される。
引き続いて、膜厚約６００ｎｍのシリコン酸化膜１０７
が、ＣＶＤ法による形成される。シリコン酸化膜１０７
は、後述するシリコン基板１０１に対する溝エッチング
の際のマスクとして用いられる。多結晶シリコン膜１０
６は、エッチングマスクとして用いたシリコン酸化膜１
０７を除去する際に、フィールド酸化膜１０４を保護す
る膜として機能する。
【００１７】次に、図４に示すように、シリコン酸化膜
１０７，多結晶シリコン膜１０６，シリコン酸化膜１０
５およびフィールド酸化膜１０４を選択的に順次エッチ
ング除去し、第１の溝開口部１０８が形成される。
１０７，多結晶シリコン膜１０６，シリコン酸化膜１０
５およびフィールド酸化膜１０４を選択的に順次エッチ
ング除去し、第１の溝開口部１０８が形成される。
【００１８】次に、図５に示すように、異方性のシリコ
ンエッチングを施すことにより、深さ１μｍ程度の第１
の溝１０９が形成される。次に、回転傾斜イオン注入法
により、第１の溝１０９の側壁面に、前述のｐ+ 領域１
０３と接続したｐ+ 領域１１０が形成される。続いて、
シリコン基板１０１に垂直なイオン注入を施すことによ
り、第１の溝の底面に、ｎ+ 領域１１１が形成される。
ンエッチングを施すことにより、深さ１μｍ程度の第１
の溝１０９が形成される。次に、回転傾斜イオン注入法
により、第１の溝１０９の側壁面に、前述のｐ+ 領域１
０３と接続したｐ+ 領域１１０が形成される。続いて、
シリコン基板１０１に垂直なイオン注入を施すことによ
り、第１の溝の底面に、ｎ+ 領域１１１が形成される。
【００１９】次に、図６に示すように、全面に膜厚約１
５０ｎｍのシリコン酸化膜が形成された後、異方性のシ
リコン酸化膜エッチバックを施すことにより、第１の溝
１０９の側壁に選択的にシリコン酸化膜１１２が形成さ
れる。これと同時に、第２の溝開口部１１３が形成され
る。
５０ｎｍのシリコン酸化膜が形成された後、異方性のシ
リコン酸化膜エッチバックを施すことにより、第１の溝
１０９の側壁に選択的にシリコン酸化膜１１２が形成さ
れる。これと同時に、第２の溝開口部１１３が形成され
る。
【００２０】次に、図７に示すように、異方性のシリコ
ンエッチングを施すことにより、ｐウェル１０２の表面
から深さが４μｍ程度の第２の溝１１４が形成される。
第２の溝１１４はｐウェル１０２を貫通し、その底部は
ｎ型シリコン基板１０１中に達している。このとき同時
に、シリコン酸化膜１０７も約３００ｎｍエッチバック
される。次に、回転傾斜イオン注入法および垂直なイオ
ン注入を施すことにより、第２の溝１１４の底面を含め
た側壁面に、前述のｎ+ 領域１１１と接続し，これを介
してｐ+ 領域１１０と接触するｎ+ 領域１１５が形成さ
れる。このｎ+ 領域１１５およびｎ型シリコン基板１０
１は、本実施例のセルプレートを構成する。
ンエッチングを施すことにより、ｐウェル１０２の表面
から深さが４μｍ程度の第２の溝１１４が形成される。
第２の溝１１４はｐウェル１０２を貫通し、その底部は
ｎ型シリコン基板１０１中に達している。このとき同時
に、シリコン酸化膜１０７も約３００ｎｍエッチバック
される。次に、回転傾斜イオン注入法および垂直なイオ
ン注入を施すことにより、第２の溝１１４の底面を含め
た側壁面に、前述のｎ+ 領域１１１と接続し，これを介
してｐ+ 領域１１０と接触するｎ+ 領域１１５が形成さ
れる。このｎ+ 領域１１５およびｎ型シリコン基板１０
１は、本実施例のセルプレートを構成する。
【００２１】次に、図８に示すように、容量絶縁膜１１
６が形成される。容量絶縁膜１１６はシリコン酸化膜，
シリコン窒化膜，シリコン酸化膜の３層の積層膜からな
り、実効的に同一の電気容量が得られるシリコン酸化膜
に換算して６ｎｍの膜厚を有している。次に、膜厚約６
００ｎｍの燐ドープ多結晶シリコン膜１１７が堆積さ
れ、これにより第２の溝１１４が埋設される。
６が形成される。容量絶縁膜１１６はシリコン酸化膜，
シリコン窒化膜，シリコン酸化膜の３層の積層膜からな
り、実効的に同一の電気容量が得られるシリコン酸化膜
に換算して６ｎｍの膜厚を有している。次に、膜厚約６
００ｎｍの燐ドープ多結晶シリコン膜１１７が堆積さ
れ、これにより第２の溝１１４が埋設される。
【００２２】次に、図９に示すように、燐ドープ多結晶
シリコン膜１１７および容量絶縁膜１１６が順次エッチ
バックされ、個々のセル毎に分離された蓄積電極１１８
が選択的に形成される。このとき、シリコン酸化膜１０
７はエッチバックの保護膜として機能し、エッチバック
の終点検出が可能となり、過剰なエッチバックを防ぐ効
果がある。
シリコン膜１１７および容量絶縁膜１１６が順次エッチ
バックされ、個々のセル毎に分離された蓄積電極１１８
が選択的に形成される。このとき、シリコン酸化膜１０
７はエッチバックの保護膜として機能し、エッチバック
の終点検出が可能となり、過剰なエッチバックを防ぐ効
果がある。
【００２３】次に、図１０に示すように、シリコン酸化
膜１０７，シリコン酸化膜１１２，および容量絶縁膜１
１６をエッチバックすることにより、前述の第１の溝１
０９の開口部において、ｐウェル１０２表面から約２０
０ｎｍの深さを有する溝側壁コンタクト孔１１９が形成
される。このとき、多結晶シリコン膜１０６は、エッチ
バックの保護膜として機能し、エッチバックの終点検出
が可能となり、溝側壁コンタクト孔１１９の深さの制御
が容易になる。
膜１０７，シリコン酸化膜１１２，および容量絶縁膜１
１６をエッチバックすることにより、前述の第１の溝１
０９の開口部において、ｐウェル１０２表面から約２０
０ｎｍの深さを有する溝側壁コンタクト孔１１９が形成
される。このとき、多結晶シリコン膜１０６は、エッチ
バックの保護膜として機能し、エッチバックの終点検出
が可能となり、溝側壁コンタクト孔１１９の深さの制御
が容易になる。
【００２４】次に、図１１に示すように、膜厚約１５０
ｎｍの燐ドープ多結晶シリコン膜１２０が堆積され、溝
側壁コンタクト孔１１９がこれにより埋設される。続い
て、熱拡散法により燐ドープ多結晶シリコン膜１２０中
の燐をドープすることにより、溝側壁コンタクト孔１１
９を通ってｐウェル１０２中に燐が拡散し、ｎ+ 領域１
２１が形成される。このｎ+ 領域１２１は、後工程で形
成されるＭＯＳトランジスタのソース・ドレイン領域の
一方と接続される。
ｎｍの燐ドープ多結晶シリコン膜１２０が堆積され、溝
側壁コンタクト孔１１９がこれにより埋設される。続い
て、熱拡散法により燐ドープ多結晶シリコン膜１２０中
の燐をドープすることにより、溝側壁コンタクト孔１１
９を通ってｐウェル１０２中に燐が拡散し、ｎ+ 領域１
２１が形成される。このｎ+ 領域１２１は、後工程で形
成されるＭＯＳトランジスタのソース・ドレイン領域の
一方と接続される。
【００２５】次に、図１２に示すように、燐ドープ多結
晶シリコン膜１２０並びに蓄積電極１１８にエッチバッ
クを施すことにより、ｎ+ 領域１２１に接続された蓄積
電極１２２が形成される。このエッチバックにより、前
述の多結晶シリコン膜１０６も除去される。しかしなが
らこの際、前述のシリコン酸化膜１０５，および前述の
フィールド酸化膜１０４はエッチバックの保護膜として
機能し、エッチバックの終点検出が可能となり、蓄積電
極１２２の高さが適切に制御される。また、シリコン酸
化膜１０５は、ｐウェル１０２表面が上述のエッチバッ
クで損傷を受けるのを防ぎ、後の工程で形成されるＭＯ
Ｓトランジスタの特性を良好なものにする効果がある。
晶シリコン膜１２０並びに蓄積電極１１８にエッチバッ
クを施すことにより、ｎ+ 領域１２１に接続された蓄積
電極１２２が形成される。このエッチバックにより、前
述の多結晶シリコン膜１０６も除去される。しかしなが
らこの際、前述のシリコン酸化膜１０５，および前述の
フィールド酸化膜１０４はエッチバックの保護膜として
機能し、エッチバックの終点検出が可能となり、蓄積電
極１２２の高さが適切に制御される。また、シリコン酸
化膜１０５は、ｐウェル１０２表面が上述のエッチバッ
クで損傷を受けるのを防ぎ、後の工程で形成されるＭＯ
Ｓトランジスタの特性を良好なものにする効果がある。
【００２６】次に、図１３に示すように、シリコン酸化
膜１０５をエッチング除去した後、再び熱酸化法により
膜厚１５ｎｍ程度のシリコン酸化膜１２３が形成され
る。さらに、膜厚約２００ｎｍの燐ドープ多結晶シリコ
ン膜，および膜厚約１５０ｎｍのシリコン酸化膜がＣＶ
Ｄ法により順次堆積される。これらの膜に選択的なエッ
チングを施すことにより、ゲート電極を兼るワード線１
２４が形成される。ワード線１２４上のシリコン酸化膜
１２５は、後工程で電極間絶縁材料として用いられる。
膜１０５をエッチング除去した後、再び熱酸化法により
膜厚１５ｎｍ程度のシリコン酸化膜１２３が形成され
る。さらに、膜厚約２００ｎｍの燐ドープ多結晶シリコ
ン膜，および膜厚約１５０ｎｍのシリコン酸化膜がＣＶ
Ｄ法により順次堆積される。これらの膜に選択的なエッ
チングを施すことにより、ゲート電極を兼るワード線１
２４が形成される。ワード線１２４上のシリコン酸化膜
１２５は、後工程で電極間絶縁材料として用いられる。
【００２７】次に、図２に示すように、イオン注入法に
より燐あるいは砒素をｐウェル１０２に導入して熱処理
を施すことにより、ワード線１２４と自己整合的なｎ+
型のソース・ドレイン領域１２６，１２６ａが形成され
る。このとき、ソース・ドレイン領域１２６はｎ+ 領域
１２１と接続される。次に、膜厚約１００ｎｍのシリコ
ン酸化膜をＣＶＤ法により堆積した後、エッチバックを
施すことにより、ワード線１２４をとり囲むシリコン酸
化膜１２７が形成される。続いて、電極間絶縁膜として
の膜厚約４００ｎｍのＢＰＳＧ膜１２８が堆積され、熱
処理によりリフローされる。次に、ビットコンタクト孔
１２９が選択的に形成される。続いて、膜厚約１５０ｎ
ｍのタングステンシリサイド膜がスパッタリング法によ
り形成され、選択的にエッチングを施すことにより、ビ
ット線１３０が形成され、所望の構造が得られる。
より燐あるいは砒素をｐウェル１０２に導入して熱処理
を施すことにより、ワード線１２４と自己整合的なｎ+
型のソース・ドレイン領域１２６，１２６ａが形成され
る。このとき、ソース・ドレイン領域１２６はｎ+ 領域
１２１と接続される。次に、膜厚約１００ｎｍのシリコ
ン酸化膜をＣＶＤ法により堆積した後、エッチバックを
施すことにより、ワード線１２４をとり囲むシリコン酸
化膜１２７が形成される。続いて、電極間絶縁膜として
の膜厚約４００ｎｍのＢＰＳＧ膜１２８が堆積され、熱
処理によりリフローされる。次に、ビットコンタクト孔
１２９が選択的に形成される。続いて、膜厚約１５０ｎ
ｍのタングステンシリサイド膜がスパッタリング法によ
り形成され、選択的にエッチングを施すことにより、ビ
ット線１３０が形成され、所望の構造が得られる。
【００２８】以上の製造方法において、図４に示した第
１の溝開口部１０８が形成された後から図１２に示した
蓄積電極１２２が形成されるに至るまでの間、フォトマ
スクを用いることなく製造することができる。このた
め、フォトリソグラフィー工程に関わる目合せ誤差の問
題が全く無く、フォトリソグラフィー工程の負担が大幅
に軽減できる。加えて、メモリセルサイズの縮小に対し
て有利になる。また、キャパシタ用溝が形成された時点
において、蓄積電極１２２とソース・ドレイン領域１２
６とを接続するための配線領域はキャパシタ用溝の上部
に必要としないため、ｐウェル１０２表面に存在する段
差はフィールド酸化膜１０４を形成したときの段差と同
等であり、段差の低減に著しい効果がある。
１の溝開口部１０８が形成された後から図１２に示した
蓄積電極１２２が形成されるに至るまでの間、フォトマ
スクを用いることなく製造することができる。このた
め、フォトリソグラフィー工程に関わる目合せ誤差の問
題が全く無く、フォトリソグラフィー工程の負担が大幅
に軽減できる。加えて、メモリセルサイズの縮小に対し
て有利になる。また、キャパシタ用溝が形成された時点
において、蓄積電極１２２とソース・ドレイン領域１２
６とを接続するための配線領域はキャパシタ用溝の上部
に必要としないため、ｐウェル１０２表面に存在する段
差はフィールド酸化膜１０４を形成したときの段差と同
等であり、段差の低減に著しい効果がある。
【００２９】
【発明の効果】以上説明したように本発明は、キャパシ
タ用溝を形成するためのフォトマスクを用いるだけでＭ
ＯＳトランジスタのソース・ドレイン領域とキャパシタ
用溝内に形成された蓄積電極とを接続することができる
ため、目合せ誤差の問題が全く無くなりメモリセルサイ
ズの縮小に大きく寄与する。
タ用溝を形成するためのフォトマスクを用いるだけでＭ
ＯＳトランジスタのソース・ドレイン領域とキャパシタ
用溝内に形成された蓄積電極とを接続することができる
ため、目合せ誤差の問題が全く無くなりメモリセルサイ
ズの縮小に大きく寄与する。
【００３０】また、本発明では、キャパシタ用溝をとり
囲んで形成されたセルプレートの一部となる第６の不純
物領域と蓄積電極に接続する第３の不純物領域（ソース
・ドレイン領域）との間にはキャパシタ用溝をとり囲ん
で形成された第６の不純物領域が存在し，かつ第６の不
純物領域は第１の絶縁膜並びに容量絶縁膜を介してキャ
パシタ用溝内に形成された蓄積電極と対向しているた
め、第６の不純物領域がチャネルストッパーとして機能
することになり、寄生ＦＥＴ効果，および寄生ＧＣＤ効
果を抑制することができる。
囲んで形成されたセルプレートの一部となる第６の不純
物領域と蓄積電極に接続する第３の不純物領域（ソース
・ドレイン領域）との間にはキャパシタ用溝をとり囲ん
で形成された第６の不純物領域が存在し，かつ第６の不
純物領域は第１の絶縁膜並びに容量絶縁膜を介してキャ
パシタ用溝内に形成された蓄積電極と対向しているた
め、第６の不純物領域がチャネルストッパーとして機能
することになり、寄生ＦＥＴ効果，および寄生ＧＣＤ効
果を抑制することができる。
【図１】本発明の一実施例を説明するための平面模式図
である。
である。
【図２】本発明の一実施例を説明するための断面模式図
であり、図１における線ＡＢでの断面模式図である。
であり、図１における線ＡＢでの断面模式図である。
【図３】本発明の一実施例を説明するための製造工程途
中の断面模式図であり、図１における線ＡＢに対応する
部分での断面模式図である。
中の断面模式図であり、図１における線ＡＢに対応する
部分での断面模式図である。
【図４】本発明の一実施例を説明するための製造工程途
中の断面模式図であり、図１における線ＡＢに対応する
部分での断面模式図である。
中の断面模式図であり、図１における線ＡＢに対応する
部分での断面模式図である。
【図５】本発明の一実施例を説明するための製造工程途
中の断面模式図であり、図１における線ＡＢに対応する
部分での断面模式図である。
中の断面模式図であり、図１における線ＡＢに対応する
部分での断面模式図である。
【図６】本発明の一実施例を説明するための製造工程途
中の断面模式図であり、図１における線ＡＢに対応する
部分での断面模式図である。
中の断面模式図であり、図１における線ＡＢに対応する
部分での断面模式図である。
【図７】本発明の一実施例を説明するための製造工程途
中の断面模式図であり、図１における線ＡＢに対応する
部分での断面模式図である。
中の断面模式図であり、図１における線ＡＢに対応する
部分での断面模式図である。
【図８】本発明の一実施例を説明するための製造工程途
中の断面模式図であり、図１における線ＡＢに対応する
部分での断面模式図である。
中の断面模式図であり、図１における線ＡＢに対応する
部分での断面模式図である。
【図９】本発明の一実施例を説明するための製造工程途
中の断面模式図であり、図１における線ＡＢに対応する
部分での断面模式図である。
中の断面模式図であり、図１における線ＡＢに対応する
部分での断面模式図である。
【図１０】本発明の一実施例を説明するための製造工程
途中の断面模式図であり、図１における線ＡＢに対応す
る部分での断面模式図である。
途中の断面模式図であり、図１における線ＡＢに対応す
る部分での断面模式図である。
【図１１】本発明の一実施例を説明するための製造工程
途中の断面模式図であり、図１における線ＡＢに対応す
る部分での断面模式図である。
途中の断面模式図であり、図１における線ＡＢに対応す
る部分での断面模式図である。
【図１２】本発明の一実施例を説明するための製造工程
途中の断面模式図であり、図１における線ＡＢに対応す
る部分での断面模式図である。
途中の断面模式図であり、図１における線ＡＢに対応す
る部分での断面模式図である。
【図１３】本発明の一実施例を説明するための製造工程
途中の断面模式図であり、図１における線ＡＢに対応す
る部分での断面模式図である。
途中の断面模式図であり、図１における線ＡＢに対応す
る部分での断面模式図である。
【図１４】従来の技術を説明するための平面模式図であ
る。
る。
【図１５】従来の技術を説明するための模式的斜視図で
あり、図１４における折線ＡＢＣＤＥでの模式的斜視図
である。
あり、図１４における折線ＡＢＣＤＥでの模式的斜視図
である。
１０１ ｎ型シリコン基板 １０２ ｐウェル １０３，１１０ ｐ+ 領域 １０４，２０４ フィールド酸化膜 １０５，１０７，１１２，１２３，１２５，１２７
シリコン酸化膜 １０６ 多結晶シリコン膜 １０８ 第１の溝開口部 １０９ 第１の溝 １１１，１１５，１２１ ｎ+ 領域 １１３ 第２の溝開口部 １１４ 第２の溝 １１６，２１６ 容量絶縁膜 １１７，１２０ 燐ドープ多結晶シリコン １１８，１２２，２２２ 蓄積電極 １１９ 溝側壁コンタクト孔 １２４，２２４ ワード線 １２６，１２６ａ，２２６ａ，２２６ｂ，２２６ｃ，２
２６ｄ ソース・ドレイン領域 １２８ ＢＰＳＧ膜 １２９，２２９ ビットコンタクト孔 １３０，２３０ ビット線 ２０１ ｐ+ 型シリコン基板 ２０２ ｎウェル ２３１ 環状シリコン酸化膜 ２３２ キャパシタ用溝 ２３３ 帯状導体膜
シリコン酸化膜 １０６ 多結晶シリコン膜 １０８ 第１の溝開口部 １０９ 第１の溝 １１１，１１５，１２１ ｎ+ 領域 １１３ 第２の溝開口部 １１４ 第２の溝 １１６，２１６ 容量絶縁膜 １１７，１２０ 燐ドープ多結晶シリコン １１８，１２２，２２２ 蓄積電極 １１９ 溝側壁コンタクト孔 １２４，２２４ ワード線 １２６，１２６ａ，２２６ａ，２２６ｂ，２２６ｃ，２
２６ｄ ソース・ドレイン領域 １２８ ＢＰＳＧ膜 １２９，２２９ ビットコンタクト孔 １３０，２３０ ビット線 ２０１ ｐ+ 型シリコン基板 ２０２ ｎウェル ２３１ 環状シリコン酸化膜 ２３２ キャパシタ用溝 ２３３ 帯状導体膜
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (7)
- 【請求項１】 主表面に選択的に設けられた一導電型の
第１の不純物領域を有する半導体基板の前記主表面に、
選択的に設けられた逆導電型の第２の不純物領域と、前
記第２の不純物領域内に形成された一導電型の第３，お
よび第４の不純物領域を各々ソース，ドレイン領域とす
る絶縁ゲート型電界効果トランジスタと、前記第３の不
純物領域と接触部を有し、前記第２の不純物領域の表面
から形成され，かつ前記第２の不純物領域を貫通するキ
ャパシタ用溝と、前記接触部を除く前記キャパシタ用溝
の内壁表面を覆う容量絶縁膜と、前記接触部を除き，か
つ前記第１の不純物領域を除き，かつ前記接触部と近接
する部分の前記第２の不純物領域において、前記キャパ
シタ用溝の内壁表面を覆う第１の絶縁膜と、前記接触部
において前記第３の不純物領域と接続し、前記容量絶縁
膜を覆って形成された導体と、前記第３の不純物領域と
は分離された部分において、前記容量絶縁膜を囲む一導
電型の第５の不純物領域と、前記第３，および前記第５
の不純物領域と接触し、前記第１の絶縁膜を囲む逆導電
型の第６の不純物領域と、を有することを特徴とする半
導体装置。 - 【請求項２】 前記半導体基板が一導電型であることを
特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記半導体基板が逆導電型であることを
特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記第１の不純物領域がｎ型であること
を特徴とする請求項２記載の半導体装置。 - 【請求項５】 前記第１の不純物領域がｎ型であること
を特徴とする請求項３記載の半導体装置。 - 【請求項６】 前記第１の不純物領域がｐ型であること
を特徴とする請求項２記載の半導体装置。 - 【請求項７】 前記第１の不純物領域がｐ型であること
を特徴とする請求項３記載の半導体装置。
Priority Applications (3)
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|---|---|---|---|
| JP03008275A JP3128834B2 (ja) | 1991-01-28 | 1991-01-28 | 半導体装置 |
| US07/826,537 US5187550A (en) | 1991-01-28 | 1992-01-27 | Semiconductor device |
| KR1019920001164A KR0139513B1 (ko) | 1991-01-28 | 1992-01-28 | 반도체 장치 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03008275A JP3128834B2 (ja) | 1991-01-28 | 1991-01-28 | 半導体装置 |
Publications (2)
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|---|---|
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Family
ID=11688628
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (3)
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|---|---|
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| JP (1) | JP3128834B2 (ja) |
| KR (1) | KR0139513B1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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