JP3169639B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3169639B2 JP3169639B2 JP18366791A JP18366791A JP3169639B2 JP 3169639 B2 JP3169639 B2 JP 3169639B2 JP 18366791 A JP18366791 A JP 18366791A JP 18366791 A JP18366791 A JP 18366791A JP 3169639 B2 JP3169639 B2 JP 3169639B2
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- Japan
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4009—Coupling between buses with data restructuring
- G06F13/4018—Coupling between buses with data restructuring with data-width conversion
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/04—Addressing variable-length words or parts of words
-
- G—PHYSICS
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- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Dram (AREA)
- Memory System (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、同期式ＲＡＭ（ランダ
ムアクセスメモリ）からなる半導体記憶装置に利用さ
れ、特に、任意のアドレスに同一のデータを書き込み、
それと同時に複数のデータを読み出すことが可能な同期
式ＲＡＭからなる半導体記憶装置に関する。
ムアクセスメモリ）からなる半導体記憶装置に利用さ
れ、特に、任意のアドレスに同一のデータを書き込み、
それと同時に複数のデータを読み出すことが可能な同期
式ＲＡＭからなる半導体記憶装置に関する。
【０００２】
【従来の技術】図４はかかる従来の同期式ＲＡＭからな
る半導体記憶装置の一例の要部を示すブロック構成図で
ある。
る半導体記憶装置の一例の要部を示すブロック構成図で
ある。
【０００３】本従来例は、１ポートＲＡＭ４９と、アド
レスを選択入力するセレクタ４８と、ＲＡＭ４９の出力
をシリアルパラレル変換するシリアルパラレル変換回路
５０と、入力データＤＩを入力するデータ入力端子４１
と、Ｒ／Ｗ（読出し／書込み）制御信号Ｒ／Ｗを入力す
る読出し書込み端子４２と、クロック信号ＣＬＫを入力
するクロック端子４３と、読出しアドレスＲＡＤＤ
（Ｎ）を入力する読出しアドレス端子４４と、読出しア
ドレス（Ｎ−１）を入力する読出しアドレス端子４５
と、書込みアドレスＷＡＤＤを入力する書込みアドレス
端子４６と、アドレスセレクト信号ＳＥＬを入力するア
ドレスセレクト端子４７と、出力データＤＯ（Ｎ）を出
力するデータ出力端子（Ｎ）５１と、出力データＤＯ
（Ｎ−１）を出力するデータ出力端子（Ｎ−１）５２
と、出力データＤＯ（Ｎ−２）を出力するデータ出力端
子（Ｎ−２）５３とを含んでいる。なおここでＮは２以
上の正の整数を表す。
レスを選択入力するセレクタ４８と、ＲＡＭ４９の出力
をシリアルパラレル変換するシリアルパラレル変換回路
５０と、入力データＤＩを入力するデータ入力端子４１
と、Ｒ／Ｗ（読出し／書込み）制御信号Ｒ／Ｗを入力す
る読出し書込み端子４２と、クロック信号ＣＬＫを入力
するクロック端子４３と、読出しアドレスＲＡＤＤ
（Ｎ）を入力する読出しアドレス端子４４と、読出しア
ドレス（Ｎ−１）を入力する読出しアドレス端子４５
と、書込みアドレスＷＡＤＤを入力する書込みアドレス
端子４６と、アドレスセレクト信号ＳＥＬを入力するア
ドレスセレクト端子４７と、出力データＤＯ（Ｎ）を出
力するデータ出力端子（Ｎ）５１と、出力データＤＯ
（Ｎ−１）を出力するデータ出力端子（Ｎ−１）５２
と、出力データＤＯ（Ｎ−２）を出力するデータ出力端
子（Ｎ−２）５３とを含んでいる。なおここでＮは２以
上の正の整数を表す。
【０００４】次に、本従来例の動作について図５に示す
動作タイミング図を参照して説明する。なお図５は説明
を簡単にするためにＮ＝２の場合を示す。
動作タイミング図を参照して説明する。なお図５は説明
を簡単にするためにＮ＝２の場合を示す。
【０００５】図４に示すように、１ポートＲＡＭで１タ
イムスロットにＮ個の異なるアドレスのデータを同時に
取り出そうとすると、１ポートＲＡＭ４９に１タイムス
ロット内に（Ｎ＋１）倍の周波数のクロック信号ＣＬＫ
を入力し、セレクタ４８で切り換えたＮ個の多重アドレ
スをアクセスし、〔Ｒｅａｄ（Ｎ），Ｒｅａｄ（Ｎ−
１）、…，Ｗｒｉｔｅ〕のシーケンスで制御され出力し
たデータをシリアルパラレル変換器５０でシリアルパラ
レル変換し、出力データＤＯ（Ｎ）、ＤＯ（Ｎ−１）、
…を分配出力する。
イムスロットにＮ個の異なるアドレスのデータを同時に
取り出そうとすると、１ポートＲＡＭ４９に１タイムス
ロット内に（Ｎ＋１）倍の周波数のクロック信号ＣＬＫ
を入力し、セレクタ４８で切り換えたＮ個の多重アドレ
スをアクセスし、〔Ｒｅａｄ（Ｎ），Ｒｅａｄ（Ｎ−
１）、…，Ｗｒｉｔｅ〕のシーケンスで制御され出力し
たデータをシリアルパラレル変換器５０でシリアルパラ
レル変換し、出力データＤＯ（Ｎ）、ＤＯ（Ｎ−１）、
…を分配出力する。
【０００６】
【発明が解決しようとする課題】以上説明したように、
図４に示す従来の１ポートＲＡＭを用いた構成の場合、
１タイムスロットにＮ個の異なるアドレスのデータを同
時に取り出そうとすると、１ポートＲＡＭに１タイムス
ロット内に（Ｎ＋１）倍の周波数のクロック信号を入力
する必要があり、クロック信号の周波数が高くなった場
合、ＲＡＭを動作させることができなくなったり、ＲＡ
Ｍに高い特性を要求するため、ＬＳＩの歩留まりが低下
する欠点があった。
図４に示す従来の１ポートＲＡＭを用いた構成の場合、
１タイムスロットにＮ個の異なるアドレスのデータを同
時に取り出そうとすると、１ポートＲＡＭに１タイムス
ロット内に（Ｎ＋１）倍の周波数のクロック信号を入力
する必要があり、クロック信号の周波数が高くなった場
合、ＲＡＭを動作させることができなくなったり、ＲＡ
Ｍに高い特性を要求するため、ＬＳＩの歩留まりが低下
する欠点があった。
【０００７】本発明の目的は、前記の欠点を除去するこ
とにより、１タイムスロットに１度のクロックタイミン
グで、任意のメモリアドレスにデータを書き込むのと同
時に複数のデータを読み出すことができる同期式ＲＡＭ
からなる半導体記憶装置を提供することにある。
とにより、１タイムスロットに１度のクロックタイミン
グで、任意のメモリアドレスにデータを書き込むのと同
時に複数のデータを読み出すことができる同期式ＲＡＭ
からなる半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、クロック信号
に同期して動作するＮ個（Ｎは２以上の正の整数）のＭ
ポートＲＡＭ（Ｍは２以上の正の整数）と、各Ｍポート
ＲＡＭのデータ入力端子共通に書込みデータを入力する
データ入力端子と、各ＭポートＲＡＭの第一から第（Ｍ
−１）ポートアドレス端子にそれぞれ独立に読出しアド
レスを入力するＮ×（Ｍ−１）個の読出しアドレス端子
と、各ポートＲＡＭの第Ｍポートアドレス端子に共通に
書込みアドレスを入力する書込みアドレス端子と、各Ｍ
ポートＲＡＭのデータ出力端子からそれぞれ独立に読出
しデータを出力するＮ×（Ｍ−１）個のデータ出力端子
とを含むことを特徴とする。
に同期して動作するＮ個（Ｎは２以上の正の整数）のＭ
ポートＲＡＭ（Ｍは２以上の正の整数）と、各Ｍポート
ＲＡＭのデータ入力端子共通に書込みデータを入力する
データ入力端子と、各ＭポートＲＡＭの第一から第（Ｍ
−１）ポートアドレス端子にそれぞれ独立に読出しアド
レスを入力するＮ×（Ｍ−１）個の読出しアドレス端子
と、各ポートＲＡＭの第Ｍポートアドレス端子に共通に
書込みアドレスを入力する書込みアドレス端子と、各Ｍ
ポートＲＡＭのデータ出力端子からそれぞれ独立に読出
しデータを出力するＮ×（Ｍ−１）個のデータ出力端子
とを含むことを特徴とする。
【０００９】また、本発明は、Ｍ＝２であることが好ま
しい。
しい。
【００１０】また、本発明は、Ｎ＝Ｍ＝２であることが
好ましい。
好ましい。
【００１１】
【作用】Ｎ個のＭポートＲＡＭには、書込みアドレス端
子から共通に同一アドレスに同一データが書き込まれ
る。一方、読出し時には、各ＭポートＲＡＭごとにそれ
ぞれ独立した読出しアドレス端子から異なる読出しアド
レスが入力され、それに対応して各ＭポートＲＡＭから
はそれぞれ異なる読出しデータが独立したデータ出力端
子に出力される。
子から共通に同一アドレスに同一データが書き込まれ
る。一方、読出し時には、各ＭポートＲＡＭごとにそれ
ぞれ独立した読出しアドレス端子から異なる読出しアド
レスが入力され、それに対応して各ＭポートＲＡＭから
はそれぞれ異なる読出しデータが独立したデータ出力端
子に出力される。
【００１２】従って、１タイムスロットに１度のクロッ
クタイミングで、Ｎ×（Ｍ−１）個の異なるデータを読
み出すことが可能となり、さらに、それと同時に任意の
アドレスに同一データを書き込むことが可能となる。
クタイミングで、Ｎ×（Ｍ−１）個の異なるデータを読
み出すことが可能となり、さらに、それと同時に任意の
アドレスに同一データを書き込むことが可能となる。
【００１３】なお、Ｍ＝２、さらにはＮ＝Ｍ＝２とする
ことにより、実用的なものを容易に得ることができる。
ことにより、実用的なものを容易に得ることができる。
【００１４】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１５】図１は本発明の第一実施例の要部を示すブ
ロック構成図で、本発明の基本的な構成を示す。
ロック構成図で、本発明の基本的な構成を示す。
【００１６】本第一実施例は、本発明の特徴とするとこ
ろの、ＭポートＲＡＭ（Ｎ）８、（Ｎ−１）９、（Ｎ−
２）１０および（Ｎ−３）１１を備え、各ＭポートＲＡ
Ｍ（Ｎ）８、（Ｎ−１）９、（Ｎ−２）１０および（Ｎ
−３）１１の、入力端子ＩＮは、入力データＤＩを入力
するデータ入力端子１に共通接続され、第一ポートアド
レス端子は、読出しアドレスＲＡＤＤ（Ｎ）を入力する
読出しアドレス端（Ｎ）２、読出しアドレスＲＡＤＤ
（Ｎ−１）を入力する読出しアドレス端子（Ｎ−１）
３、読出しアドレスＲＡＤＤ（Ｎ−２）を入力する読出
しアドレス端子（Ｎ−２）４、および読出しアドレスＲ
ＡＤＤ（Ｎ−３）を入力する読出しアドレス端子（Ｎ−
３）５にそれぞれ接続され、第Ｍポートアドレス端子
は、書込みアドレスＷＡＤＤを入力する書込みアドレス
端子６に共通接続され、クロック端子ＣＬＫは、クロッ
ク信号ＣＬＫが入力されるクロック端子７に共通接続さ
れ、出力端子ＯＵＴは、出力データＤＯ（Ｎ）を出力す
るデータ出力端子（Ｎ）１２、出力データＤＯ（Ｎ−
１）を出力するデータ出力端子（Ｎ−１）１３、出力デ
ータＤＯ（Ｎ−２）を出力するデータ出力端子（Ｎ−
２）１４、および出力データＤＯ（Ｎ−３）を出力する
データ出力端子（Ｎ−３）１５にそれぞれ接続される。
ろの、ＭポートＲＡＭ（Ｎ）８、（Ｎ−１）９、（Ｎ−
２）１０および（Ｎ−３）１１を備え、各ＭポートＲＡ
Ｍ（Ｎ）８、（Ｎ−１）９、（Ｎ−２）１０および（Ｎ
−３）１１の、入力端子ＩＮは、入力データＤＩを入力
するデータ入力端子１に共通接続され、第一ポートアド
レス端子は、読出しアドレスＲＡＤＤ（Ｎ）を入力する
読出しアドレス端（Ｎ）２、読出しアドレスＲＡＤＤ
（Ｎ−１）を入力する読出しアドレス端子（Ｎ−１）
３、読出しアドレスＲＡＤＤ（Ｎ−２）を入力する読出
しアドレス端子（Ｎ−２）４、および読出しアドレスＲ
ＡＤＤ（Ｎ−３）を入力する読出しアドレス端子（Ｎ−
３）５にそれぞれ接続され、第Ｍポートアドレス端子
は、書込みアドレスＷＡＤＤを入力する書込みアドレス
端子６に共通接続され、クロック端子ＣＬＫは、クロッ
ク信号ＣＬＫが入力されるクロック端子７に共通接続さ
れ、出力端子ＯＵＴは、出力データＤＯ（Ｎ）を出力す
るデータ出力端子（Ｎ）１２、出力データＤＯ（Ｎ−
１）を出力するデータ出力端子（Ｎ−１）１３、出力デ
ータＤＯ（Ｎ−２）を出力するデータ出力端子（Ｎ−
２）１４、および出力データＤＯ（Ｎ−３）を出力する
データ出力端子（Ｎ−３）１５にそれぞれ接続される。
【００１７】なおここで、ＭおよびＮは２以上の正の整
数を表す。
数を表す。
【００１８】図２は本発明の第二実施例の要部を示すブ
ロック構成図で、図１においてＮ＝Ｍ＝２の場合を示
す。
ロック構成図で、図１においてＮ＝Ｍ＝２の場合を示
す。
【００１９】本第二実施例は、２ポートＲＡＭ（２）２
８および（１）２９を備え、各２ポートＲＡＭ（２）２
８および（１）２９の入力端子ＩＮは入力データＤＩが
入力されるデータ入力端子２１に共通接続され、第一ポ
ートアドレス端子は、読出しアドレスＲＡＤＤ（２）が
入力される読出しアドレス端子（２）２２、および読出
しアドレスＲＡＤＤ（１）が入力される読出しアドレス
端子（１）２３にそれぞれ接続され、第二ポートアドレ
ス端子は、書込みアドレスＷＡＤＤが入力される書込み
アドレス端子２６に共通接続され、クロック端子ＣＬＫ
はクロック信号ＣＬＫが入力されるクロック端子２７に
共通接続され、出力ＯＵＴは、出力データＤＯ（２）が
出力されるデータ出力端子（２）３２、および出力デー
タＤＯ（１）が出力されるデータ出力端子（１）３３に
それぞれ接続される。
８および（１）２９を備え、各２ポートＲＡＭ（２）２
８および（１）２９の入力端子ＩＮは入力データＤＩが
入力されるデータ入力端子２１に共通接続され、第一ポ
ートアドレス端子は、読出しアドレスＲＡＤＤ（２）が
入力される読出しアドレス端子（２）２２、および読出
しアドレスＲＡＤＤ（１）が入力される読出しアドレス
端子（１）２３にそれぞれ接続され、第二ポートアドレ
ス端子は、書込みアドレスＷＡＤＤが入力される書込み
アドレス端子２６に共通接続され、クロック端子ＣＬＫ
はクロック信号ＣＬＫが入力されるクロック端子２７に
共通接続され、出力ＯＵＴは、出力データＤＯ（２）が
出力されるデータ出力端子（２）３２、および出力デー
タＤＯ（１）が出力されるデータ出力端子（１）３３に
それぞれ接続される。
【００２０】次に、本第二実施例の動作について図３に
示す動作タイミング図を参照して説明する。
示す動作タイミング図を参照して説明する。
【００２１】データ書込み時は、書込みアドレス端子２
６から書込みアドレスＷＡＤＤを各２ポートＲＡＭ
（２）２８および（１）２９に入力し、同一アドレスに
同時にデータ入力端子２１より同一入力データＤＩを書
き込む。
６から書込みアドレスＷＡＤＤを各２ポートＲＡＭ
（２）２８および（１）２９に入力し、同一アドレスに
同時にデータ入力端子２１より同一入力データＤＩを書
き込む。
【００２２】データの読出し時は、２ポートＲＡＭ
（２）２８に対して読出しアドレス端子（２）２２より
読出しアドレスＲＡＤＤ（２）を入力し、２ポートＲＡ
Ｍ（１）２９に対して読出しアドレス端子（１）２３よ
り読出しアドレスＲＡＤＤ（２）とは異なる読出しアド
レスＲＡＤＤ（１）を入力することにより、２ポートＲ
ＡＭ（２）２８からは出力データＤＯ（２）がデータ出
力端子（２）３２に出力され、２ポートＲＡＭ（１）２
９からは出力データＤＯ（２）とは異なる出力データＤ
Ｏ（１）がデータ出力端子（１）３３に出力される。
（２）２８に対して読出しアドレス端子（２）２２より
読出しアドレスＲＡＤＤ（２）を入力し、２ポートＲＡ
Ｍ（１）２９に対して読出しアドレス端子（１）２３よ
り読出しアドレスＲＡＤＤ（２）とは異なる読出しアド
レスＲＡＤＤ（１）を入力することにより、２ポートＲ
ＡＭ（２）２８からは出力データＤＯ（２）がデータ出
力端子（２）３２に出力され、２ポートＲＡＭ（１）２
９からは出力データＤＯ（２）とは異なる出力データＤ
Ｏ（１）がデータ出力端子（１）３３に出力される。
【００２３】すなわち、本第二実施例によると、１タイ
ムスロット内に１度のクロックタイミングで異なるデー
タを読み出すことができる。なおこの場合、１度のクロ
ックタイミングで読み出せるデータ数は、図１の一般的
な構成ではＮ×（Ｍ−１）で与えられる。
ムスロット内に１度のクロックタイミングで異なるデー
タを読み出すことができる。なおこの場合、１度のクロ
ックタイミングで読み出せるデータ数は、図１の一般的
な構成ではＮ×（Ｍ−１）で与えられる。
【００２４】さらに、本第二実施例では２ポートＲＡＭ
を用いているので、書込み動作と読出し動作とを同時に
行うことができる。
を用いているので、書込み動作と読出し動作とを同時に
行うことができる。
【００２５】なお、以上の実施例のほかに、例えば、２
ポートＲＡＭを３個以上用いる構成も多数のデータを同
時出力させるには有用である。
ポートＲＡＭを３個以上用いる構成も多数のデータを同
時出力させるには有用である。
【００２６】
【発明の効果】以上説明したように、本発明は、クロッ
クに同期して動作するＮ個のＭポートＲＡＭの、第一か
ら第（Ｍ−１）ポートアドレス端子ならびに読出しデー
タ出力端子にそれぞれ独立したＮ×（Ｍ−１）個の読出
しアドレス端子ならびにデータ出力端子を接続し、第Ｍ
ポートアドレス端子およびデータ入力端子にそれぞれ共
通の書込みアドレス端子およびデータ入力端子を接続す
る構造を有することによって、１タイムスロットに１度
のクロックタイミングでＮ×（Ｍ−１）個のデータを読
み出し、それと同時に任意のアドレスに同一のデータを
書き込むことが可能である効果がある。
クに同期して動作するＮ個のＭポートＲＡＭの、第一か
ら第（Ｍ−１）ポートアドレス端子ならびに読出しデー
タ出力端子にそれぞれ独立したＮ×（Ｍ−１）個の読出
しアドレス端子ならびにデータ出力端子を接続し、第Ｍ
ポートアドレス端子およびデータ入力端子にそれぞれ共
通の書込みアドレス端子およびデータ入力端子を接続す
る構造を有することによって、１タイムスロットに１度
のクロックタイミングでＮ×（Ｍ−１）個のデータを読
み出し、それと同時に任意のアドレスに同一のデータを
書き込むことが可能である効果がある。
【００２７】また、ＲＡＭに高い特性を要求しなくとも
よくなり、ＬＳＩの歩留まりを向上できる効果も得られ
る。
よくなり、ＬＳＩの歩留まりを向上できる効果も得られ
る。
【図１】本発明の第一実施例を示すブロック構成図。
【図２】本発明の第二実施例を示すブロック構成図。
【図３】その動作タイミング図。
【図４】従来例を示すブロック構成図。
【図５】その動作タイミング図。
１、２１、４１ データ入力端子 ２、４４ 読出しアドレス端子（Ｎ） ３、４５ 読出しアドレス端子（Ｎ−１） ４ 読出しアドレス端子（Ｎ−２） ５ 読出しアドレス端子（Ｎ−３） ６、２６、４６ 書込みアドレス端子 ７、２７、４３ クロック端子 ８ＭポートＲＡＭ（Ｎ） ９ＭポートＲＡＭ（Ｎ−１） １０ ＭポートＲＡＭ（Ｎ−２） １１ ＭポートＲＡＭ（Ｎ−３） １２、５１ データ出力端子（Ｎ） １３、５２ データ出力端子（Ｎ−１） １４、５３ データ出力端子（Ｎ−２） １５ データ出力端子（Ｎ−３） ２２ 読出しアドレス端子（２） ２３ 読出しアドレス端子（１） ２８ ２ポートＲＡＭ（２） ２９ ２ポートＲＡＭ（１） ３２ データ出力端子（２） ３３ データ出力端子（１） ４２ 読出し書込み端子 ４７ アドレスセレクト端子 ４８ セレクタ ４９ １ポートＲＡＭ ５０ シリアルパラレル変換回路 ＣＬＫ クロック信号 ＤＩ 入力データ ＤＯ（Ｎ）、ＤＯ（Ｎ−１）、ＤＯ（Ｎ−２）、ＤＯ
（Ｎ−３） 出力データ ＲＡＤＤ（２）、ＲＡＤＤ（１）、ＲＡＤＤ（Ｎ）、Ｒ
ＡＤＤ（Ｎ−１）、ＲＡＤＤ（Ｎ−２）、ＲＡＤＤ（Ｎ
−３） 読出しアドレス Ｒ／Ｗ 読出し／書込み信号 ＷＡＤＤ 書込みアドレス
（Ｎ−３） 出力データ ＲＡＤＤ（２）、ＲＡＤＤ（１）、ＲＡＤＤ（Ｎ）、Ｒ
ＡＤＤ（Ｎ−１）、ＲＡＤＤ（Ｎ−２）、ＲＡＤＤ（Ｎ
−３） 読出しアドレス Ｒ／Ｗ 読出し／書込み信号 ＷＡＤＤ 書込みアドレス
Claims (1)
- 【請求項１】 クロック信号に同期して動作するＮ個
（Ｎは２以上の正の整数）のＭポートＲＡＭ（Ｍは２以
上の正の整数）と、 各ＭポートＲＡＭのデータ入力端子共通に書込みデータ
を入力するデータ入力端子と、 各ＭポートＲＡＭの第一から第（Ｍ−１）ポートアドレ
ス端子にそれぞれ独立に読出しアドレスを入力するＮ×
（Ｍ−１）個の読出しアドレス端子と、 各ポートＲＡＭの第Ｍポートアドレス端子に共通に書込
みアドレスを入力する書込みアドレス端子と、 各ＭポートＲＡＭのデータ出力端子からそれぞれ独立に
読出しデータを出力するＮ×（Ｍ−１）個のデータ出力
端子とを含み、 メモリアクセスの１タイムスロットのうちにクロック信
号に同期し、前記各第Ｍポートアドレス端子に共通に書
き込みアドレスが与えられて前記書き込みデータの書き
込みを行うモードと前記各読出しアドレス端子にそれぞ
れの読出しアドレスが与えられてそれぞれ独立に読出し
データを出力する読出しモードとを同時に行う手段を備
えた ことを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18366791A JP3169639B2 (ja) | 1991-06-27 | 1991-06-27 | 半導体記憶装置 |
| CA002072046A CA2072046C (en) | 1991-06-27 | 1992-06-23 | Semiconductor memory device |
| US07/902,719 US5319596A (en) | 1991-06-27 | 1992-06-23 | Semiconductor memory device employing multi-port RAMs |
| DE69224559T DE69224559T2 (de) | 1991-06-27 | 1992-06-25 | Halbleiterspeicher |
| EP92110672A EP0520425B1 (en) | 1991-06-27 | 1992-06-25 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18366791A JP3169639B2 (ja) | 1991-06-27 | 1991-06-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05100946A JPH05100946A (ja) | 1993-04-23 |
| JP3169639B2 true JP3169639B2 (ja) | 2001-05-28 |
Family
ID=16139826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18366791A Expired - Fee Related JP3169639B2 (ja) | 1991-06-27 | 1991-06-27 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5319596A (ja) |
| EP (1) | EP0520425B1 (ja) |
| JP (1) | JP3169639B2 (ja) |
| CA (1) | CA2072046C (ja) |
| DE (1) | DE69224559T2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436863A (en) * | 1993-04-26 | 1995-07-25 | Nec Corporation | Semiconductor memory device |
| JPH0713847A (ja) * | 1993-04-26 | 1995-01-17 | Nec Corp | 半導体記憶装置 |
| WO1996007139A1 (en) * | 1994-09-01 | 1996-03-07 | Mcalpine Gary L | A multi-port memory system including read and write buffer interfaces |
| JPH1168797A (ja) * | 1997-08-26 | 1999-03-09 | Nec Corp | 可変長セル対応位相乗換装置 |
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