JPS59151371A - 半導体メモリ素子 - Google Patents
半導体メモリ素子Info
- Publication number
- JPS59151371A JPS59151371A JP58016776A JP1677683A JPS59151371A JP S59151371 A JPS59151371 A JP S59151371A JP 58016776 A JP58016776 A JP 58016776A JP 1677683 A JP1677683 A JP 1677683A JP S59151371 A JPS59151371 A JP S59151371A
- Authority
- JP
- Japan
- Prior art keywords
- address
- line
- read
- data line
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリ素子に係り、特にアドレス線およ
びデータ線の改良に関する。
びデータ線の改良に関する。
タトエはマイクロコンピュータのビテオＲＡＭは第１図
に示すように同−ＨＪｖ１のアドレス線およびテータ肪
をＣＰＵ１ｌｌ１１とＣＲＴコントロール側との２系統
で切換えて使用することになる。図中Ｉは読み出し書き
込みメモＩＪ （ＲＡＭ）、２はＣＰＵアドレスｇＣ−
ＡＤとＣＩ（、Ｔコントローラ３から出力するビデオア
ドレス線Ｖ−ＡＩＪの一方を選択してメモリｌのアドレ
スを制御するマルチプレクサである。そして４はＣＰＵ
データ線Ｃ−ＤＴの読み出し、書き込み制御を行なうデ
ータバッファ、５はメ−ｅ＋）ｚのデータ出力を与えら
れかつＣＲＴコントローラ３のクロック信号ＣＬＫによ
り対応するデータをシフトレジスタ６へ並列に入力する
キャラクタジェネレータである。またシフトレジスタ６
はＣＲＴコントローラ３から与えられるセット信号ＳＴ
によってセットされかつシフトクロック５−ＣＬによっ
てキャラクタジェネレータ５の出力データを直列信号に
変換して順次に出力する。そしてシフトレジスタ６かも
出力される直列信号をビデオ信号合成回路７へ与えＣＲ
，Ｔコントローラ３から与えられる同期信号ＳＹＣと合
成してビデオ信号ＶＩＩＪＥＯを得る。なおマルチプレ
クサ２の切換え動作もＣＲＴコントローラ３の制御信号
ＣＴに同期して行ない信号を衝突しないように制御して
いる。さらにメモソノに対してはＣＩ）Ｕメモリ制御信
号Ｃ−ＣＮＴを与えて、ＣＰＵ側で選択時の読み出し、
書き込みのモード制御を行ない、また（１％Ｔコントロ
ーラ３側で選択時は読み出し信号ＲＤを与えて読み出し
モードに制御するようにしている。
に示すように同−ＨＪｖ１のアドレス線およびテータ肪
をＣＰＵ１ｌｌ１１とＣＲＴコントロール側との２系統
で切換えて使用することになる。図中Ｉは読み出し書き
込みメモＩＪ （ＲＡＭ）、２はＣＰＵアドレスｇＣ−
ＡＤとＣＩ（、Ｔコントローラ３から出力するビデオア
ドレス線Ｖ−ＡＩＪの一方を選択してメモリｌのアドレ
スを制御するマルチプレクサである。そして４はＣＰＵ
データ線Ｃ−ＤＴの読み出し、書き込み制御を行なうデ
ータバッファ、５はメ−ｅ＋）ｚのデータ出力を与えら
れかつＣＲＴコントローラ３のクロック信号ＣＬＫによ
り対応するデータをシフトレジスタ６へ並列に入力する
キャラクタジェネレータである。またシフトレジスタ６
はＣＲＴコントローラ３から与えられるセット信号ＳＴ
によってセットされかつシフトクロック５−ＣＬによっ
てキャラクタジェネレータ５の出力データを直列信号に
変換して順次に出力する。そしてシフトレジスタ６かも
出力される直列信号をビデオ信号合成回路７へ与えＣＲ
，Ｔコントローラ３から与えられる同期信号ＳＹＣと合
成してビデオ信号ＶＩＩＪＥＯを得る。なおマルチプレ
クサ２の切換え動作もＣＲＴコントローラ３の制御信号
ＣＴに同期して行ない信号を衝突しないように制御して
いる。さらにメモソノに対してはＣＩ）Ｕメモリ制御信
号Ｃ−ＣＮＴを与えて、ＣＰＵ側で選択時の読み出し、
書き込みのモード制御を行ない、また（１％Ｔコントロ
ーラ３側で選択時は読み出し信号ＲＤを与えて読み出し
モードに制御するようにしている。
すなわち従来のメモリはデータおよびアドレスに関して
単一の入・出力を設けているので異プＩつだ系統、たと
えばＣＰＵ側とＣ１，（、Ｔ コントローラ（１１！
Ｉとでその内容をアクセスする場合には、たとえば全て
のアドレス線を切換える必要があった◇ 〔背景枝術の問題点〕 このために複数系統から同一メモリをアクセスするシス
テム、たとえばＣＰＵと（ＪｔＴコントローラからアク
セスするビデオ用のメモリ、あるいはダイレクトメモリ
アクセス（１）ＭＡ ）制御の対象となるメモリ等を冶
するシステムではアドレス切換え［１１路が複雑になり
コストが高価になる問題があった。また複数系統で同一
メモリを同時にアクセスすることは本質的に不町訃なた
めに、非同期回路を設けてバスの競合を除去するように
制御しなけれはならずｌ’ｆ’ｆ成が俟頼になる。
単一の入・出力を設けているので異プＩつだ系統、たと
えばＣＰＵ側とＣ１，（、Ｔ コントローラ（１１！
Ｉとでその内容をアクセスする場合には、たとえば全て
のアドレス線を切換える必要があった◇ 〔背景枝術の問題点〕 このために複数系統から同一メモリをアクセスするシス
テム、たとえばＣＰＵと（ＪｔＴコントローラからアク
セスするビデオ用のメモリ、あるいはダイレクトメモリ
アクセス（１）ＭＡ ）制御の対象となるメモリ等を冶
するシステムではアドレス切換え［１１路が複雑になり
コストが高価になる問題があった。また複数系統で同一
メモリを同時にアクセスすることは本質的に不町訃なた
めに、非同期回路を設けてバスの競合を除去するように
制御しなけれはならずｌ’ｆ’ｆ成が俟頼になる。
さらには複〃ｆ系統で同一メモリをアクセスオ゛るシス
テムで゛該メ七りのアクセスの比率の高いものではシス
テム全体のスルーグツトが低下する問題もあった。
テムで゛該メ七りのアクセスの比率の高いものではシス
テム全体のスルーグツトが低下する問題もあった。
本発明は上記の事情に鑑みてなされたもので複数系統か
ら同一メモリに対して同時にアクセスすることができか
つ、各系統に対応するアドレス線を設けてシステムの構
成を簡単にできる牛導体メモリ累子を提供することを目
的とするものである。
ら同一メモリに対して同時にアクセスすることができか
つ、各系統に対応するアドレス線を設けてシステムの構
成を簡単にできる牛導体メモリ累子を提供することを目
的とするものである。
すなわち本発明は、２系統のアドレス基ｊによりそれぞ
れ独立に内容をアクセスできるようにし、かつ一方のア
ドレス線に対応して読み出し、書き込み可能なデータ線
を設け、他方のアドレス線に対応して読み出しだけが可
能な出力専用のアドレス線を設けることを特徴とするも
のである。
れ独立に内容をアクセスできるようにし、かつ一方のア
ドレス線に対応して読み出し、書き込み可能なデータ線
を設け、他方のアドレス線に対応して読み出しだけが可
能な出力専用のアドレス線を設けることを特徴とするも
のである。
以下本発明の一実施例を第２図に示づ一ブロック図を参
照して詳細に説明する。第２図において１ノは本発明に
よるメモリ素子で第１のアドレス線１２および第２のア
ドレス線１３を有する。そして第１のアドレス線１２に
対応して第１のデータ線１４を設け、第１のアドレス線
Ｉ２で選択したアドレスに読み書き制御Ｑ Ｒ／Ｗ ｔ
６の内容に応じて読み出し、および書き込みを行なう
。また第２のアドレス線Ｚ３に対応して第２のデータ線
Ｚ５を設け、第２のアドレス線１３で選択したアドレス
の内容の読み出しだけを行なえるようにしている。
照して詳細に説明する。第２図において１ノは本発明に
よるメモリ素子で第１のアドレス線１２および第２のア
ドレス線１３を有する。そして第１のアドレス線１２に
対応して第１のデータ線１４を設け、第１のアドレス線
Ｉ２で選択したアドレスに読み書き制御Ｑ Ｒ／Ｗ ｔ
６の内容に応じて読み出し、および書き込みを行なう
。また第２のアドレス線Ｚ３に対応して第２のデータ線
Ｚ５を設け、第２のアドレス線１３で選択したアドレス
の内容の読み出しだけを行なえるようにしている。
このような構成であれば、このメモリ素子を、たとえば
ビデオ用のメモリとして用いる場合、第１のアドレス線
１２および第１のデータ線Ｉ４をＣＰＬＪ側へ接続し、
第２のアドレスａｌＳおよび第２のデータ線１５をＣＲ
Ｔコントローラ側に接８４して用いれはよい。このよう
にすれば全体の構成を著るしくｍ）単にすることができ
、バスの競合を生じることなく、シかもアドレス線の切
換えを竹なう必要がなく、同時に第１、第２のアドレス
線でメモリ素子の内容をアクセスできることと相俟って
高速動作を行なえスループットの低下も着るしく少なく
できる。
ビデオ用のメモリとして用いる場合、第１のアドレス線
１２および第１のデータ線Ｉ４をＣＰＬＪ側へ接続し、
第２のアドレスａｌＳおよび第２のデータ線１５をＣＲ
Ｔコントローラ側に接８４して用いれはよい。このよう
にすれば全体の構成を著るしくｍ）単にすることができ
、バスの競合を生じることなく、シかもアドレス線の切
換えを竹なう必要がなく、同時に第１、第２のアドレス
線でメモリ素子の内容をアクセスできることと相俟って
高速動作を行なえスループットの低下も着るしく少なく
できる。
以上詳述したように本発明によれは２系統のアドレス線
でそれぞれ独立にメモリの内容をアクセスできるのでシ
ステムの構成を簡単にできコストを安価にすることかり
能でしかもスループットの低下を少なくできる生導体メ
モリ素子を提供することができる。
でそれぞれ独立にメモリの内容をアクセスできるのでシ
ステムの構成を簡単にできコストを安価にすることかり
能でしかもスループットの低下を少なくできる生導体メ
モリ素子を提供することができる。
第１図はビデオＲ，ＡＭの一例を示すブロック図、第２
図は本発明の一実施例を示すブロック図である。 １１・・メモリ素子、１２・・・第１のアドレス線、１
３・・・第２のアドレス線、１４・・・第１のデータ線
、Ｉ５・・・第２のデータ線、Ｉ６・・・読み書き制御
轟〇 出願人代理人 弁理士 鈴 江 武 彦４５９−
図は本発明の一実施例を示すブロック図である。 １１・・メモリ素子、１２・・・第１のアドレス線、１
３・・・第２のアドレス線、１４・・・第１のデータ線
、Ｉ５・・・第２のデータ線、Ｉ６・・・読み書き制御
轟〇 出願人代理人 弁理士 鈴 江 武 彦４５９−
Claims (1)
- 相互に独立してメモリ素子の内容を選択する第１のアド
レス線および第２のアドレス線と、第１のアドレス線で
選択したアドレスに対して読み書き制御蔵の内容に応じ
て読み出しまたは豊き込みを行なう第１のデータ線と、
第２のアドレス線で選択したアドレスの内容を読み出す
鎖２のデータ線とを具備する半導体メモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58016776A JPS59151371A (ja) | 1983-02-03 | 1983-02-03 | 半導体メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58016776A JPS59151371A (ja) | 1983-02-03 | 1983-02-03 | 半導体メモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59151371A true JPS59151371A (ja) | 1984-08-29 |
Family
ID=11925598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58016776A Pending JPS59151371A (ja) | 1983-02-03 | 1983-02-03 | 半導体メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59151371A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6231886A (ja) * | 1985-08-02 | 1987-02-10 | 株式会社日立製作所 | 表示制御装置 |
| US5319596A (en) * | 1991-06-27 | 1994-06-07 | Nec Corporation | Semiconductor memory device employing multi-port RAMs |
| US5359557A (en) * | 1992-12-04 | 1994-10-25 | International Business Machines Corporation | Dual-port array with storage redundancy having a cross-write operation |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52114226A (en) * | 1976-03-22 | 1977-09-24 | Hitachi Ltd | Data processing device |
| JPS52129337A (en) * | 1976-04-23 | 1977-10-29 | Hitachi Ltd | Memory circuit |
-
1983
- 1983-02-03 JP JP58016776A patent/JPS59151371A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52114226A (en) * | 1976-03-22 | 1977-09-24 | Hitachi Ltd | Data processing device |
| JPS52129337A (en) * | 1976-04-23 | 1977-10-29 | Hitachi Ltd | Memory circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6231886A (ja) * | 1985-08-02 | 1987-02-10 | 株式会社日立製作所 | 表示制御装置 |
| US5319596A (en) * | 1991-06-27 | 1994-06-07 | Nec Corporation | Semiconductor memory device employing multi-port RAMs |
| US5359557A (en) * | 1992-12-04 | 1994-10-25 | International Business Machines Corporation | Dual-port array with storage redundancy having a cross-write operation |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03167487A (ja) | テスト容易化回路 | |
| JPS59151371A (ja) | 半導体メモリ素子 | |
| JPH02210685A (ja) | Ｄｒａｍコントローラ | |
| JPS61138330A (ja) | バツフア回路 | |
| JPS6136854A (ja) | メモリ切換装置 | |
| JP2636253B2 (ja) | 拡張バス方式 | |
| JPH07209389A (ja) | 高速パターン発生器 | |
| JPH01194052A (ja) | ディジタル信号処理プロセッサのデータ入出力回路 | |
| JP3038618B2 (ja) | テスト用回路を内蔵したメモリ装置 | |
| JP2545719Y2 (ja) | メモリ試験データ選択回路 | |
| JPH11282794A (ja) | メモリ・アクセス方式 | |
| JPH0668920B2 (ja) | Ｒｏｍ読出しテスト回路 | |
| JPH0375944A (ja) | 情報処理装置 | |
| JPH05134867A (ja) | 制御記憶アクセスシステム | |
| JPH0370052A (ja) | アドレス変換回路、メモリコントロール装置、情報処理装置、および、記録装置 | |
| JPH0619737B2 (ja) | メモリアクセス装置 | |
| JPS6148057A (ja) | アドレス選択回路 | |
| JPS6215947B2 (ja) | ||
| JPH06208614A (ja) | 画像処理装置 | |
| JPH0667769A (ja) | シングルチップマイクロコンピュータ | |
| JPH05189305A (ja) | メモリ制御方法 | |
| JPH08106430A (ja) | データ転送方法 | |
| JPS59210484A (ja) | Ｒａｍの時分割高速アクセス方式 | |
| JPH07121483A (ja) | 共有メモリアクセス制御回路 | |
| JPS6325717A (ja) | デ−タ転送回路 |