JP3156654B2 - 二重化コンピュータシステムおよびその運用方法 - Google Patents
二重化コンピュータシステムおよびその運用方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は二重化コンピュータ
システムおよびその運用方法に関し、特に主記憶装置の
障害時の処理に適応する二重化コンピュータシステムお
よびその運用方法に関する。
システムおよびその運用方法に関し、特に主記憶装置の
障害時の処理に適応する二重化コンピュータシステムお
よびその運用方法に関する。
【０００２】
【従来の技術】従来、二重化コンピュータシステムは処
理内容の高度化とともにその信頼性の向上を図るために
活用されている。そして、その運用においては、通常、
緻密な障害対策や復旧方法が策定されている。
理内容の高度化とともにその信頼性の向上を図るために
活用されている。そして、その運用においては、通常、
緻密な障害対策や復旧方法が策定されている。
【０００３】たとえば、特開平８−２２３９８号公報に
よれば、Ａ系およびＢ系を有する二重化コンピュータシ
ステムにおいて、いずれかの系が正常であればその系に
よって片系運転を継続し、その間に異常な系の復旧を図
り二重化系に戻すようにしている。さらに片系運転中に
障害が発生した場合には、無条件にシステムダウンにし
ている。なお、障害が主記憶装置に発生した場合にも、
上記と同様な手順で運用している。
よれば、Ａ系およびＢ系を有する二重化コンピュータシ
ステムにおいて、いずれかの系が正常であればその系に
よって片系運転を継続し、その間に異常な系の復旧を図
り二重化系に戻すようにしている。さらに片系運転中に
障害が発生した場合には、無条件にシステムダウンにし
ている。なお、障害が主記憶装置に発生した場合にも、
上記と同様な手順で運用している。
【０００４】
【発明が解決しようとする課題】上記のような従来の二
重化コンピュータシステムは次の問題点を有する。
重化コンピュータシステムは次の問題点を有する。
【０００５】すなわち、二重化された機能装置が同期し
て動作するコンピュータシステムにおいては、主記憶も
二重化されているので、片系で主記憶の訂正可能障害が
発生しても両系の同期を取るために障害の訂正を行わ
ず、また当該障害が固定的障害であっても主記憶を縮退
せず、単純に障害となった系を切り離し正常な他系によ
り動作を継続する方式がとられている。したがって主記
憶の障害によって片系で動作を継続中に更なる主記憶障
害が発生した場合には即座にシステムダウンとなってし
まう。
て動作するコンピュータシステムにおいては、主記憶も
二重化されているので、片系で主記憶の訂正可能障害が
発生しても両系の同期を取るために障害の訂正を行わ
ず、また当該障害が固定的障害であっても主記憶を縮退
せず、単純に障害となった系を切り離し正常な他系によ
り動作を継続する方式がとられている。したがって主記
憶の障害によって片系で動作を継続中に更なる主記憶障
害が発生した場合には即座にシステムダウンとなってし
まう。
【０００６】その理由は両系で同期して動作中に片系で
主記憶障害が発生した場合に、訂正可能障害時に障害系
のエラー訂正を行うと、正常な系と同期ずれを起こす。
また、障害系と正常系が同期ずれを起こさないようにす
るためには、障害系からビジー信号を正常系に対し発行
し正常系を待たせる制御が必要となり、制御が複雑とな
るとともに障害系の訂正のための余分な訂正サイクルが
発生し、性能劣化の要因となる。さらに、当該障害が固
定的に発生した場合でも、メモリディアロケートによる
主記憶の縮退運転を行うと、両系の同期をとる為に、正
常な系の主記憶までも縮退してしまう。したがって主記
憶資源の有効活用ができず、性能の劣化になる。
主記憶障害が発生した場合に、訂正可能障害時に障害系
のエラー訂正を行うと、正常な系と同期ずれを起こす。
また、障害系と正常系が同期ずれを起こさないようにす
るためには、障害系からビジー信号を正常系に対し発行
し正常系を待たせる制御が必要となり、制御が複雑とな
るとともに障害系の訂正のための余分な訂正サイクルが
発生し、性能劣化の要因となる。さらに、当該障害が固
定的に発生した場合でも、メモリディアロケートによる
主記憶の縮退運転を行うと、両系の同期をとる為に、正
常な系の主記憶までも縮退してしまう。したがって主記
憶資源の有効活用ができず、性能の劣化になる。
【０００７】本発明の目的は、上記の欠点を改善し、主
記憶障害が発生した場合にその障害を特定しエラーの訂
正やメモリの縮退を実行してシステムの運用を継続し、
その間に二重化システムへの復旧を図るようにした二重
化コンピュータシステムおよびその運用方法を提供する
ことにある。
記憶障害が発生した場合にその障害を特定しエラーの訂
正やメモリの縮退を実行してシステムの運用を継続し、
その間に二重化システムへの復旧を図るようにした二重
化コンピュータシステムおよびその運用方法を提供する
ことにある。
【０００８】
【課題を解決するための手段】本発明の二重化コンピュ
ータシステムは、中央処理装置，主記憶装置，および入
出力制御装置をそれぞれ含む第一および第二の機能装置
を複数のバスによって相互に接続し同期して動作する二
重化コンピュータシステムにおいて、前記第一および第
二の機能装置はそれぞれ、自主記憶装置の障害を検出す
る障害検出手段と、前記障害を検出したとき自主記憶装
置の出力を抑止する出力抑止手段と、他主記憶装置が障
害によってシステムから切り離されたか否かを自制御手
段に示すステータス保持手段と、自主記憶装置の障害が
訂正可能の場合には前記障害を訂正するエラー訂正手段
と、前記障害検出手段が障害を検出した場合に前記ステ
ータス保持手段を参照し，他主記憶装置がシステムから
切り離されていないときには前記出力抑止手段の出力を
選択する第一の指示を送出し，前記他主記憶装置がシス
テムから切り離されているとき前記障害が訂正可能であ
れば前記エラー訂正手段の出力を選択する第二の指示を
送出する制御手段と、前記第一の指示に基いて前記出力
抑止手段の出力により自主記憶装置の出力を抑止し，前
記第二の指示に基づいて前記エラー訂正手段の出力を送
出するセレクタとを有して構成される。
ータシステムは、中央処理装置，主記憶装置，および入
出力制御装置をそれぞれ含む第一および第二の機能装置
を複数のバスによって相互に接続し同期して動作する二
重化コンピュータシステムにおいて、前記第一および第
二の機能装置はそれぞれ、自主記憶装置の障害を検出す
る障害検出手段と、前記障害を検出したとき自主記憶装
置の出力を抑止する出力抑止手段と、他主記憶装置が障
害によってシステムから切り離されたか否かを自制御手
段に示すステータス保持手段と、自主記憶装置の障害が
訂正可能の場合には前記障害を訂正するエラー訂正手段
と、前記障害検出手段が障害を検出した場合に前記ステ
ータス保持手段を参照し，他主記憶装置がシステムから
切り離されていないときには前記出力抑止手段の出力を
選択する第一の指示を送出し，前記他主記憶装置がシス
テムから切り離されているとき前記障害が訂正可能であ
れば前記エラー訂正手段の出力を選択する第二の指示を
送出する制御手段と、前記第一の指示に基いて前記出力
抑止手段の出力により自主記憶装置の出力を抑止し，前
記第二の指示に基づいて前記エラー訂正手段の出力を送
出するセレクタとを有して構成される。
【０００９】さらに、本発明の二重化コンピュータシス
テムにおいて、前記制御手段は他主記憶装置がシステム
から切り離されている場合に自主記憶装置の障害が訂正
不能の固定的な障害のときには前記障害を含むメモリブ
ロックを切り離して処理を継続するメモリディアロケー
ション機能を具備する。
テムにおいて、前記制御手段は他主記憶装置がシステム
から切り離されている場合に自主記憶装置の障害が訂正
不能の固定的な障害のときには前記障害を含むメモリブ
ロックを切り離して処理を継続するメモリディアロケー
ション機能を具備する。
【００１０】
【００１１】また、本発明の二重化コンピュータシステ
ムの運用方法は、中央処理装置，主記憶装置，および入
出力制御装置をそれぞれ含む第一および第二の機能装置
を複数のバスによって相互に接続し同期して動作する二
重化コンピュータシステムにおいて、前記第一および第
二の機能装置はそれぞれ、自主記憶装置の障害を検出す
る障害検出手段と、前記障害を検出したとき自主記憶装
置の出力を抑止する出力抑止手段と、他主記憶装置が障
害によってシステムから切り離されたか否かを自制御手
段に示すステータス保持手段と、自主記憶装置の障害が
訂正可能の場合には前記障害を訂正するエラー訂正手段
とを備え、前記障害検出手段が障害を検出した場合に前
記ステータス保持手段を参照し、他主記憶装置がシステ
ムから切り離されていないときには前記出力抑止手段に
よって出力を抑止するとともに自主記憶装置をシステム
から切り離し他主記憶装置によって処理を継続し、前記
他主記憶装置がシステムから切り離されているとき前記
障害が訂正可能であれば前記エラー訂正手段によって前
記障害を訂正し処理を継続するようにして実現される。
ムの運用方法は、中央処理装置，主記憶装置，および入
出力制御装置をそれぞれ含む第一および第二の機能装置
を複数のバスによって相互に接続し同期して動作する二
重化コンピュータシステムにおいて、前記第一および第
二の機能装置はそれぞれ、自主記憶装置の障害を検出す
る障害検出手段と、前記障害を検出したとき自主記憶装
置の出力を抑止する出力抑止手段と、他主記憶装置が障
害によってシステムから切り離されたか否かを自制御手
段に示すステータス保持手段と、自主記憶装置の障害が
訂正可能の場合には前記障害を訂正するエラー訂正手段
とを備え、前記障害検出手段が障害を検出した場合に前
記ステータス保持手段を参照し、他主記憶装置がシステ
ムから切り離されていないときには前記出力抑止手段に
よって出力を抑止するとともに自主記憶装置をシステム
から切り離し他主記憶装置によって処理を継続し、前記
他主記憶装置がシステムから切り離されているとき前記
障害が訂正可能であれば前記エラー訂正手段によって前
記障害を訂正し処理を継続するようにして実現される。
【００１２】さらに、本発明の二重化コンピュータシス
テムの運用方法において、他主記憶装置がシステムから
切り離されている場合に自主記憶装置の障害が訂正不能
の固定的な障害のときには前記障害を含むメモリブロッ
クを切り離して処理を継続するメモリディアロケーショ
ンを実行するようにして実現される。
テムの運用方法において、他主記憶装置がシステムから
切り離されている場合に自主記憶装置の障害が訂正不能
の固定的な障害のときには前記障害を含むメモリブロッ
クを切り離して処理を継続するメモリディアロケーショ
ンを実行するようにして実現される。
【００１３】
【発明の実施の形態】以下、本発明について図面を参照
しながら説明する。
しながら説明する。
【００１４】図１は本発明の実施の一形態を示すブロッ
ク図である。同図において、本発明による二重化コンピ
ュータシステムは、中央処理装置（以下、ＣＰＵとい
う。）ａ５と主記憶装置ａ７と入出力制御装置（以下、
ＩＯＰという。）ａ２５とから構成される機能装置ａ１
と、前記機能装置ａ１と同期して動作する。ＣＰＵｂ６
と主記憶装置ｂ８とＩＯＰｂ２６とから構成される機能
装置ｂ２と、前記機能装置ａ１およびｂ２の構成要素で
あるＣＰＵａ５およびｂ６，主記憶装置ａ７およびｂ
８，ＩＯＰａ２５およびｂ２６の各々に接続され各構成
要素間のデータ転送を行うバスａ３およびｂ４とから構
成されている。
ク図である。同図において、本発明による二重化コンピ
ュータシステムは、中央処理装置（以下、ＣＰＵとい
う。）ａ５と主記憶装置ａ７と入出力制御装置（以下、
ＩＯＰという。）ａ２５とから構成される機能装置ａ１
と、前記機能装置ａ１と同期して動作する。ＣＰＵｂ６
と主記憶装置ｂ８とＩＯＰｂ２６とから構成される機能
装置ｂ２と、前記機能装置ａ１およびｂ２の構成要素で
あるＣＰＵａ５およびｂ６，主記憶装置ａ７およびｂ
８，ＩＯＰａ２５およびｂ２６の各々に接続され各構成
要素間のデータ転送を行うバスａ３およびｂ４とから構
成されている。
【００１５】そして、主記憶装置ａ７は、主記憶部Ａ９
と、主記憶部Ａ９の障害を検出する障害検出手段ａ１１
と、他系の主記憶部に障害があったことが検出され他系
の主記憶装置がシステムから切り離されたことを保持す
るステータス保持手段ａ１３と、主記憶部ａ９が訂正可
能障害となった場合にエラー訂正を行い訂正後のデータ
を送出するエラー訂正回路ａ１７と、主記憶部ａ９が障
害となった場合に出力抑止を行う出力抑止回路ａ１９
と、主記憶部ａ９の出力，エラー訂正回路ａ１７の出
力，あるいは出力抑止回路ａ１９の出力を選択するセレ
クタａ２１と、障害検出手段ａ１１により主記憶部ａ９
の障害が検出された場合にステータス保持手段ａ１３の
ステータスをチェックしセレクタａ２１へ選択指示を出
す制御手段ａ１５とを備える。
と、主記憶部Ａ９の障害を検出する障害検出手段ａ１１
と、他系の主記憶部に障害があったことが検出され他系
の主記憶装置がシステムから切り離されたことを保持す
るステータス保持手段ａ１３と、主記憶部ａ９が訂正可
能障害となった場合にエラー訂正を行い訂正後のデータ
を送出するエラー訂正回路ａ１７と、主記憶部ａ９が障
害となった場合に出力抑止を行う出力抑止回路ａ１９
と、主記憶部ａ９の出力，エラー訂正回路ａ１７の出
力，あるいは出力抑止回路ａ１９の出力を選択するセレ
クタａ２１と、障害検出手段ａ１１により主記憶部ａ９
の障害が検出された場合にステータス保持手段ａ１３の
ステータスをチェックしセレクタａ２１へ選択指示を出
す制御手段ａ１５とを備える。
【００１６】同様に主記憶装置ｂ８は、主記憶部ｂ１０
と、障害検出手段ｂ１２と、ステータス保持手段ｂ１４
と、エラー訂正回路ｂ１８と、出力抑止回路ｂ２０と、
セレクタｂ２２と、制御手段ｂ１６とを備える。
と、障害検出手段ｂ１２と、ステータス保持手段ｂ１４
と、エラー訂正回路ｂ１８と、出力抑止回路ｂ２０と、
セレクタｂ２２と、制御手段ｂ１６とを備える。
【００１７】図２は上記の二重化コンピュータシステム
の動作を示す流れ図である。
の動作を示す流れ図である。
【００１８】まず、二重化コンピュータシステムの各構
成要素が完全に同期して動作しているものとする。この
ときに、主記憶部ａ９で障害が発生した場合、障害検出
手段ａ１１にて障害を検出する（Ｓ３１）。次に、主記
憶部ａ９の障害が検出されると、制御手段ａ１５にて、
ステータス保持手段ａ１３の内容から二重化両系動作中
か、片系動作中かをテストする（Ｓ３２）。
成要素が完全に同期して動作しているものとする。この
ときに、主記憶部ａ９で障害が発生した場合、障害検出
手段ａ１１にて障害を検出する（Ｓ３１）。次に、主記
憶部ａ９の障害が検出されると、制御手段ａ１５にて、
ステータス保持手段ａ１３の内容から二重化両系動作中
か、片系動作中かをテストする（Ｓ３２）。
【００１９】ここでは、二重化動作中であった事からテ
スト結果はＮＯとなり、制御手段ａ１５は出力抑止回路
ａ１９の出力を選択するようセレクタａ２１を制御する
（Ｓ３３）。従って、バスａ３およびｂ４へは主記憶装
置ａ７からの出力は送出されずシステムから切り離され
た状態となり、主記憶装置ｂ８側のみ出力され、システ
ムとしては主記憶部ａ９の障害に影響されず動作を継続
する。
スト結果はＮＯとなり、制御手段ａ１５は出力抑止回路
ａ１９の出力を選択するようセレクタａ２１を制御する
（Ｓ３３）。従って、バスａ３およびｂ４へは主記憶装
置ａ７からの出力は送出されずシステムから切り離され
た状態となり、主記憶装置ｂ８側のみ出力され、システ
ムとしては主記憶部ａ９の障害に影響されず動作を継続
する。
【００２０】次に、主記憶装置ａ７はセルフテストが実
行され（Ｓ３４）、間欠障害の場合はセルフテストＯＫ
となりシステムは再組み込みが行われ（Ｓ３５）、固定
障害の場合はセルフテストＮＧとなり障害検出手段ａ１
１から主記憶装置ｂ８のステータス保持手段ｂ１４へ主
記憶装置ａ７が障害により切り離されたことを示すステ
ータスビットをセットする（Ｓ３７）。
行され（Ｓ３４）、間欠障害の場合はセルフテストＯＫ
となりシステムは再組み込みが行われ（Ｓ３５）、固定
障害の場合はセルフテストＮＧとなり障害検出手段ａ１
１から主記憶装置ｂ８のステータス保持手段ｂ１４へ主
記憶装置ａ７が障害により切り離されたことを示すステ
ータスビットをセットする（Ｓ３７）。
【００２１】通常の場合、障害となった主記憶装置ａ７
の保守交換が行われる事により、主記憶装置ａ７の再組
み込みが行われ（Ｓ３５）、ステータス保守手段ｂ１４
のステータスビットはリセットされ（Ｓ３８，３９）、
二重化動作に戻ることになる（Ｓ３６）。しかしながら
保守交換が実行されるまでに、正常な片系の主記憶部ｂ
８が障害とならないとは限らない。
の保守交換が行われる事により、主記憶装置ａ７の再組
み込みが行われ（Ｓ３５）、ステータス保守手段ｂ１４
のステータスビットはリセットされ（Ｓ３８，３９）、
二重化動作に戻ることになる（Ｓ３６）。しかしながら
保守交換が実行されるまでに、正常な片系の主記憶部ｂ
８が障害とならないとは限らない。
【００２２】次に主記憶装置ａ７の保守交換以前に主記
憶装置ｂ８が障害となった場合について説明する。
憶装置ｂ８が障害となった場合について説明する。
【００２３】障害となった主記憶装置ａ７をシステムか
ら切り離し、主記憶装置ｂ８の片系動作中に主記憶装置
ｂ８内の主記憶部ｂ１０で障害が発生すると、障害検出
手段ｂ１２が障害の発生を検出する（Ｓ３１）。次に、
主記憶部ｂ１０の障害が検出されると、制御手段ｂ１６
にて、ステータス保持手段ｂ１４の内容から二重化両系
動作中か，片系動作中かをテストする（Ｓ３２）。
ら切り離し、主記憶装置ｂ８の片系動作中に主記憶装置
ｂ８内の主記憶部ｂ１０で障害が発生すると、障害検出
手段ｂ１２が障害の発生を検出する（Ｓ３１）。次に、
主記憶部ｂ１０の障害が検出されると、制御手段ｂ１６
にて、ステータス保持手段ｂ１４の内容から二重化両系
動作中か，片系動作中かをテストする（Ｓ３２）。
【００２４】ここでは、既に主記憶装置ａ７は切り離さ
れており、主記憶装置ｂ８のみの片系動作中であること
がステータス保持手段ｂ１４によって示されているの
で、制御手段ｂ１６はエラー訂正回路ｂ１８によってエ
ラー訂正されたデータを選択するようにセレクタｂ２２
を制御する。
れており、主記憶装置ｂ８のみの片系動作中であること
がステータス保持手段ｂ１４によって示されているの
で、制御手段ｂ１６はエラー訂正回路ｂ１８によってエ
ラー訂正されたデータを選択するようにセレクタｂ２２
を制御する。
【００２５】エラー訂正回路ｂ１８では、主記憶部ｂ１
０の障害が訂正可能障害であった場合はエラー訂正を行
うが（Ｓ４０，４１）、訂正不可障害の場合は正常なデ
ータを送出できないためシステムダウンとなる（Ｓ４
４）。訂正可能な障害の場合、エラー訂正回路ｂ１８で
訂正されたデータはセレクタｂ２２に送出され、通常エ
ラー訂正のためのデータ生成のサイクルが必要になり性
能は劣化するが、制御手段ｂ１６の指示により訂正され
た正常なデータをバスａ３およびｂ４に供給でき、処理
を継続することが可能となる。
０の障害が訂正可能障害であった場合はエラー訂正を行
うが（Ｓ４０，４１）、訂正不可障害の場合は正常なデ
ータを送出できないためシステムダウンとなる（Ｓ４
４）。訂正可能な障害の場合、エラー訂正回路ｂ１８で
訂正されたデータはセレクタｂ２２に送出され、通常エ
ラー訂正のためのデータ生成のサイクルが必要になり性
能は劣化するが、制御手段ｂ１６の指示により訂正され
た正常なデータをバスａ３およびｂ４に供給でき、処理
を継続することが可能となる。
【００２６】またエラー訂正回路ｂ１８では、訂正した
主記憶アドレスを登録しておき、同一ブロックのアドレ
スが頻繁に障害となっている場合は、当該ブロックの固
定障害であることを検知し（Ｓ４１，４２）、当該ブロ
ックを無効化するメモリーディアロケーションを実行す
る（Ｓ４３）。この場合、主記憶内容を縮退することに
なるが、訂正不可エラーの発生確率を低下させ、信頼性
を向上させながら処理を継続することができる。
主記憶アドレスを登録しておき、同一ブロックのアドレ
スが頻繁に障害となっている場合は、当該ブロックの固
定障害であることを検知し（Ｓ４１，４２）、当該ブロ
ックを無効化するメモリーディアロケーションを実行す
る（Ｓ４３）。この場合、主記憶内容を縮退することに
なるが、訂正不可エラーの発生確率を低下させ、信頼性
を向上させながら処理を継続することができる。
【００２７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、二重化された両系で同期動作を実行中に主記憶
障害が発生した場合には、障害となった系を切り離し正
常な系で処理を継続することにより、性能劣化を防ぐと
ともに論理的な主記憶容量を縮退する事なく動作を継続
できる。さらに、片系動作時に主記憶障害が発生した場
合には、訂正可能な障害の場合はエラー訂正を行い、か
つ当該障害が固定障害の場合には主記憶をディアロケー
トする事で縮退運転を行い、処理を継続可能とし信頼性
を向上させる事ができる。
よれば、二重化された両系で同期動作を実行中に主記憶
障害が発生した場合には、障害となった系を切り離し正
常な系で処理を継続することにより、性能劣化を防ぐと
ともに論理的な主記憶容量を縮退する事なく動作を継続
できる。さらに、片系動作時に主記憶障害が発生した場
合には、訂正可能な障害の場合はエラー訂正を行い、か
つ当該障害が固定障害の場合には主記憶をディアロケー
トする事で縮退運転を行い、処理を継続可能とし信頼性
を向上させる事ができる。
【００２８】その理由は、二重化された両系で動作中
か，他系の障害により自系のみでの片系動作中かを示す
ステータス表示手段を持ち、主記憶障害が発生した場合
に制御手段により前記ステータス表示手段をテストし、
両系動作時に主記憶障害が発生した場合と、片系動作時
に主記憶障害が発生した場合とで処理継続の方法を変更
するように制御を分離しているからである。
か，他系の障害により自系のみでの片系動作中かを示す
ステータス表示手段を持ち、主記憶障害が発生した場合
に制御手段により前記ステータス表示手段をテストし、
両系動作時に主記憶障害が発生した場合と、片系動作時
に主記憶障害が発生した場合とで処理継続の方法を変更
するように制御を分離しているからである。
【図１】本発明の実施の一形態を示すブロック図。
【図２】本発明の主記憶障害時の動作を示す流れ図。
１ 機能装置ａ ３ バスａ ５ ＣＰＵａ ７ 主記憶装置ａ ９ 主記憶部ａ １１ 障害検出手段ａ １３ ステータス保持手段ａ １５ 制御手段ａ １７ エラー訂正回路ａ １９ 出力抑止回路ａ ２１ セレクタａ ２５ ＩＯＰａ
Claims (4)
- 【請求項１】 中央処理装置，主記憶装置，および入出
力制御装置をそれぞれ含む第一および第二の機能装置を
複数のバスによって相互に接続し同期して動作する二重
化コンピュータシステムにおいて、前記第一および第二
の機能装置はそれぞれ、自主記憶装置の障害を検出する
障害検出手段と、前記障害を検出したとき自主記憶装置
の出力を抑止する出力抑止手段と、他主記憶装置が障害
によってシステムから切り離されたか否かを自制御手段
に示すステータス保持手段と、自主記憶装置の障害が訂
正可能の場合には前記障害を訂正するエラー訂正手段
と、前記障害検出手段が障害を検出した場合に前記ステ
ータス保持手段を参照し，他主記憶装置がシステムから
切り離されていないときには前記出力抑止手段の出力を
選択する第一の指示を送出し，前記他主記憶装置がシス
テムから切り離されているとき前記障害が訂正可能であ
れば前記エラー訂正手段の出力を選択する第二の指示を
送出する制御手段と、前記第一の指示に基いて前記出力
抑止手段の出力により自主記憶装置の出力を抑止し，前
記第二の指示に基づいて前記エラー訂正手段の出力を送
出するセレクタとを有することを特徴とする二重化コン
ピュータシステム。 - 【請求項２】 請求項１記載の二重化コンピュータシス
テムにおいて、前記制御手段は他主記憶装置がシステム
から切り離されている場合に自主記憶装置の障害が訂正
不能の固定的な障害のときには前記障害を含むメモリブ
ロックを切り離して処理を継続するメモリディアロケー
ション機能を具備することを特徴とする二重化コンピュ
ータシステム。 - 【請求項３】 中央処理装置，主記憶装置，および入出
力制御装置をそれぞれ含む第一および第二の機能装置を
複数のバスによって相互に接続し同期して動作する二重
化コンピュータシステムにおいて、前記第一および第二
の機能装置はそれぞれ、自主記憶装置の障害を検出する
障害検出手段と、前記障害を検出したとき自主記憶装置
の出力を抑止する出力抑止手段と、他主記憶装置が障害
によってシステムから切り離されたか否かを自制御手段
に示すステータス保持手段と、自主記憶装置の障害が訂
正可能の場合には前記障害を訂正するエラー訂正手段と
を備え、前記障害検出手段が障害を検出した場合に前記
ステータス保持手段を参照し、他主記憶装置がシステム
から切り離されていないときには前記出力抑止手段によ
って出力を抑止するとともに自主記憶装置をシステムか
ら切り離し他主記憶装置によって処理を継続し、前記他
主記憶装置がシステムから切り離されているとき前記障
害が訂正可能であれば前記エラー訂正手段によって前記
障害を訂正し処理を継続することを特徴とする二重化コ
ンピュータシステムの運用方法。 - 【請求項４】 請求項３記載の二重化コンピュータシス
テムの運用方法において、他主記憶装置がシステムから
切り離されている場合に自主記憶装置の障害が訂正不能
の固定的な障害のときには前記障害を含むメモリブロッ
クを切り離して処理を継続するメモリディアロケーショ
ンを実行することを特徴とする二重化コンピュータシス
テムの運用方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29892897A JP3156654B2 (ja) | 1997-10-30 | 1997-10-30 | 二重化コンピュータシステムおよびその運用方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29892897A JP3156654B2 (ja) | 1997-10-30 | 1997-10-30 | 二重化コンピュータシステムおよびその運用方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11134211A JPH11134211A (ja) | 1999-05-21 |
| JP3156654B2 true JP3156654B2 (ja) | 2001-04-16 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29892897A Expired - Fee Related JP3156654B2 (ja) | 1997-10-30 | 1997-10-30 | 二重化コンピュータシステムおよびその運用方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3156654B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4887837B2 (ja) * | 2006-03-02 | 2012-02-29 | 日本電気株式会社 | マルチノードコンピュータシステム、統合サービスプロセッサ及びそれらに用いる多重化制御方法 |
| JP5751626B2 (ja) * | 2011-07-19 | 2015-07-22 | Ｎｅｃプラットフォームズ株式会社 | メモリ試験装置、メモリ試験方法およびメモリ試験プログラム |
| JP6098778B2 (ja) * | 2012-03-29 | 2017-03-22 | 日本電気株式会社 | 冗長化システム、冗長化方法、冗長化システムの可用性向上方法、及びプログラム |
| JP5910444B2 (ja) * | 2012-09-28 | 2016-04-27 | 富士通株式会社 | 情報処理装置、起動プログラム、および起動方法 |
-
1997
- 1997-10-30 JP JP29892897A patent/JP3156654B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11134211A (ja) | 1999-05-21 |
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