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JP3023434B2 - スケーラ回路 - Google Patents

スケーラ回路

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Publication number
JP3023434B2
JP3023434B2 JP5042048A JP4204893A JP3023434B2 JP 3023434 B2 JP3023434 B2 JP 3023434B2 JP 5042048 A JP5042048 A JP 5042048A JP 4204893 A JP4204893 A JP 4204893A JP 3023434 B2 JP3023434 B2 JP 3023434B2
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JP
Japan
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capacitance
input
feedback
paths
path
Prior art date
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JP5042048A
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JPH06232650A (ja
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国梁 寿
維康 楊
直 高取
山本　　誠
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Sharp Corp
Original Assignee
Sharp Corp
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06J—HYBRID COMPUTING ARRANGEMENTS
    • G06J1/00—Hybrid computing arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0088—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using discontinuously variable devices, e.g. switch-operated
    • H03G1/0094—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using discontinuously variable devices, e.g. switch-operated using switched capacitors

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  • Control Of Amplification And Gain Control (AREA)
  • Amplifiers (AREA)
  • Analogue/Digital Conversion (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明はスケーラ回路に関す
る。
【０００２】
【従来の技術】近年、微細加工技術に関する設備投資金
額の指数関数的増大にともなうデジタルコンピュータの
限界が論じられており、アナログコンピュータが注目さ
れつつある。発明者らは、アナログコンピュータにおい
て、複数のキャパシタンスを並列接続してなる容量結合
により重み付き加算を行い、乗算回路等を実現している
が、演算経路が複雑な場合、出力のレンジは必ずしも入
力のレンジと一致しなくなり、出力のレベル調整が必要
となる。しかし従来、高精度の可変なレベル調整を実現
する回路は知られていなかった。
【０００３】
【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、高精度の
可変なレベル調整を実現し得るとともに、オフセットの
影響を除去し得るスケーラ回路を提供することを目的と
する。
【０００４】
【課題を解決するための手段】この発明に係るスケーラ
回路は、帰還キャパシタンスを含むインバータを直列
し、入力キャパシタンスと第１段帰還キャパシタンスと
の比に基づく乗算を行い、さらに第１段インバータのオ
フセットと第２段インバータのオフセットを相殺するも
のである。
【０００５】
【実施例】次にこの発明に係るスケーラ回路の１実施例
を図面に基づいて説明する。図１において、スケーラ回
路は、第１段カップリング・キャパシタンスＣＰ1、第
１段インバータＩＮＶ1、第２段カップリング・キャパ
シタンスＣＰ2、第２段インバータＩＮＶ2を直列に接続
してなり、ＣＰ1に入力電圧Ｖinが接続されている。
【０００６】ＣＰ1はキャパシタンスＣ11、Ｃ12、
Ｃ13、Ｃ14を含む複数の入力路Ｌ11、Ｌ1 2、Ｌ13、Ｌ14
を並列に設けてなり、Ｃ12、Ｃ13、Ｃ14は、セレクタＳ
Ｗ11、ＳＷ12、ＳＷ13によって、入力路Ｌ12、Ｌ13、Ｌ
14またはグランドに選択的に接続される。
【０００７】Ｃ11、Ｃ12、Ｃ13、Ｃ14の合成容量は（Ｃ
11＋Ｃ12＋Ｃ13＋Ｃ14）であり、またＶinをＩＮＶ1に
接続するカップリング・キャパシタンスの容量（以下有
効合成容量という）は、（Ｃ11＋ΣＣ1i）となる。な
お、ΣＣ1iは、ＳＷ1iによって入力路側に接続されてい
るキャパシタンスＣ1iの合成容量である。
【０００８】ＩＮＶ1には、その入力を出力にフィード
バックする複数の帰還路Ｌ21、Ｌ22、Ｌ23、Ｌ24が接続
され、Ｌ21、Ｌ22、Ｌ23、Ｌ24にはキャパシタンス
Ｃ21、Ｃ22、Ｃ23、Ｃ24が設けられている。そして、Ｃ
22、Ｃ23、Ｃ24はセレクタＳＷ21、ＳＷ22、ＳＷ23によ
って、帰還路Ｌ22、Ｌ23、Ｌ24またはグランドに選択的
に接続される。Ｃ21、Ｃ22、Ｃ23、Ｃ24の合成容量は
（Ｃ21＋Ｃ22＋Ｃ23＋Ｃ24）であり、またＩＮＶ1の出
力と入力を接続するカップリング・キャパシタンスの容
量（以下有効合成容量という）は、（Ｃ21＋ΣＣ2i）と
なる。なお、ΣＣ2iは、ＳＷ2iによって帰還路側に接続
されているキャパシタンスＣ2iの合成容量である。
【０００９】ＣＰ2はキャパシタンスＣ31、Ｃ32、
Ｃ33、Ｃ34を含む複数の接続路Ｌ31、Ｌ3 2、Ｌ33、Ｌ34
を並列に設けてなり、Ｃ32、Ｃ33、Ｃ34は、セレクタＳ
Ｗ31、ＳＷ32、ＳＷ33によって、接続路Ｌ32、Ｌ33、Ｌ
34またはグランドに選択的に接続される。Ｃ31、Ｃ32、
Ｃ33、Ｃ34の合成容量は（Ｃ31＋Ｃ32＋Ｃ33＋Ｃ34）で
あり、またＩＮＶ1とＩＮＶ2を接続するカップリング・
キャパシタンスの容量（以下有効合成容量という）は、
（Ｃ31＋ΣＣ3i）となる。なお、ΣＣ3iは、ＳＷ3iによ
って接続路側に接続されているキャパシタンスＣ3iの合
成容量である。
【００１０】ＩＮＶ2には、その入力を出力にフィード
バックする複数の帰還路Ｌ41、Ｌ42、Ｌ43、Ｌ44が接続
され、Ｌ41、Ｌ42、Ｌ43、Ｌ44にはキャパシタンス
Ｃ41、Ｃ42、Ｃ43、Ｃ44が設けられている。そして、Ｃ
42、Ｃ43、Ｃ44はセレクタＳＷ41、ＳＷ42、ＳＷ43によ
って、帰還路Ｌ42、Ｌ43、Ｌ44またはグランドに選択的
に接続される。Ｃ41、Ｃ42、Ｃ43、Ｃ44の合成容量は
（Ｃ41＋Ｃ42＋Ｃ43＋Ｃ44）であり、またＩＮＶ2の出
力と入力を接続するカップリング・キャパシタンスの容
量（以下有効合成容量という）は、（Ｃ41＋ΣＣ4i）と
なる。なお、ΣＣ4iは、ＳＷ4iによって帰還路側に接続
されているキャパシタンスＣ4iの合成容量である。
【００１１】ＩＮＶ1、ＩＮＶ2はその充分おおきなゲイ
ンによって入出力関係の線形性を保証し、またＩＮＶ1
においては、有効合成容量の比 ｍ＝（Ｃ11＋ΣＣ1i）／（Ｃ21＋ΣＣ2i） （１） をＶinに乗じた結果を生成する。この比ｍはＳＷ11〜Ｓ
Ｗ13、ＳＷ21〜ＳＷ23を開閉することにより調整でき、
またその精度はキャパシタンスの容量比の精度で与えら
れるため（絶対値ではないため）、ＬＳＩプロセスにお
いて比較的精度確保が容易である。
【００１２】ＣＰ２，ＩＮＶ２に関して、 Ｃ２１＝Ｃ３１＝Ｃ４１、Ｃ２２＝Ｃ３２＝Ｃ４２、Ｃ２３＝Ｃ３３＝Ｃ４３ 、Ｃ２４＝Ｃ３４＝Ｃ４４ （２） となるように容量設定され、ＳＷ２１、ＳＷ３１、ＳＷ
４１の組、ＳＷ２２、ＳＷ３２、ＳＷ４２の組、ＳＷ２
３、ＳＷ３３、ＳＷ４３の組はそれぞれ連動して開閉す
る。
【００１３】従って、常に （Ｃ21＋ΣＣ2i）＝（Ｃ31＋ΣＣ3i）＝（Ｃ41＋ΣＣ4i） （３） の関係が保証されている。さらに、後述するように、 （Ｃ11＋Ｃ12＋Ｃ13＋Ｃ14）＝（Ｃ31＋Ｃ32＋Ｃ33＋Ｃ34） （４） と設定されている。
【００１４】ここで、ＩＮＶ１、ＩＮＶ２の入力側のオ
フセット電圧がいずれもＶｏｆｆであると仮定し、入力
電圧Ｖｉｎ、Ｖｏｕｔの関係を求める。なおＩＮＶ１の
出力電圧をＶ１１とする。 ｛（Ｃ１１＋ΣＣ１ｉ）Ｖｉｎ＋（Ｃ２１＋ΣＣ２ｉ）Ｖ１１｝ ／｛（Ｃ１１＋Ｃ１２＋Ｃ１３＋Ｃ１４）＋（Ｃ２１＋ΣＣ２ｉ）｝＝Ｖｏｆｆ （５） ｛（Ｃ３１＋ΣＣ３ｉ）Ｖ１１＋（Ｃ２１＋ΣＣ４ｉ）Ｖｏｕｔ｝ ／｛（Ｃ３１＋Ｃ３２＋Ｃ３３＋Ｃ３４）＋（Ｃ４１＋ΣＣ４ｉ）｝＝Ｖｏｆｆ （６）
【００１５】以上の関係より、 Ｖｏｕｔ＝ｍＶｉｎ｛（Ｃ３１＋ΣＣ３ｉ）／（Ｃ４１＋ΣＣ４ｉ）｝ ＋〔｛（Ｃ２１＋ΣＣ２ｉ）（Ｃ３１＋Ｃ３２＋Ｃ３３＋Ｃ３４）− ｛（Ｃ３１＋ΣＣ３ｉ）（Ｃ１１＋Ｃ１２＋Ｃ１３＋Ｃ１４）｝＋ （Ｃ２１＋ΣＣ２ｉ）｛（Ｃ４１＋ΣＣ４ｉ）−（Ｃ３１＋ΣＣ３ｉ）｝〕 Ｖｏｆｆ／｛（Ｃ４１＋ΣＣ４ｉ）（Ｃ２１＋ΣＣ２ｉ）｝ （７） となるが、上記（２）、（３）、（４）の関係より、 〔｛（Ｃ２１＋ΣＣ２ｉ）（Ｃ３１＋Ｃ３２＋Ｃ３３＋Ｃ３４）− ｛（Ｃ３１＋ΣＣ３ｉ）（Ｃ１１＋Ｃ１２＋Ｃ１３＋Ｃ１４）｝＋ （Ｃ２１＋ΣＣ２ｉ）｛（Ｃ４１＋ΣＣ４ｉ）−（Ｃ３１＋ΣＣ３ｉ）｝〕＝０ （８） であり、オフセットは相殺される。
【００１６】なおＩＮＶ1、ＩＮＶ2でオフセットが等し
いという上記仮定は、比較的良好な近似であることが知
られている。以上より、スケーラ回路は高精度の出力レ
ベル調整を実現でき、かつオフセットの影響相殺し得る
ことが分かる。
【００１７】
【発明の効果】前述のとおり、この発明に係るスケーラ
回路は、帰還キャパシタンスを含むインバータを直列
し、入力キャパシタンスと第１段帰還キャパシタンスと
の比に基づく乗算を行い、さらに第１段インバータのオ
フセットと第２段インバータのオフセットを相殺するの
で、高精度の可変なレベル調整を実現し得るとともに、
オフセットの影響を除去し得るという優れた効果を有す
る。
【図面の簡単な説明】
【図１】本発明に係るスケーラ回路の１実施例を示す回
路図である。
【符号の説明】
ＣＰ1、ＣＰ2 カップリング・キャパシタンス ＩＮＶ1、ＩＮＶ2 インバータ Ｖin 入力電圧 Ｃ11〜Ｃ14、Ｃ21〜Ｃ24、Ｃ31〜Ｃ34、Ｃ41〜Ｃ44
キャパシタンス Ｌ11〜Ｌ14 入力路 ＳＷ1〜ＳＷ3、ＳＷ21〜ＳＷ23、ＳＷ31〜ＳＷ33、ＳＷ
41〜ＳＷ33 セレクタ Ｌ21〜Ｌ24、Ｌ41〜Ｌ44 帰還路 Ｌ31〜Ｌ34 接続路 Ｖoff オフセット電圧 Ｖ11、Ｖout 出力電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高取 直 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (56)参考文献 特開 昭54−57850（ＪＰ，Ａ) 特開 昭57−159105（ＪＰ，Ａ) 特開 昭58−40686（ＪＰ，Ａ) 特開 昭60−41804（ＪＰ，Ａ) 特開 昭60−260222（ＪＰ，Ａ) 特開 昭61−229710（ＪＰ，Ａ) 特開 昭62−21317（ＪＰ，Ａ) 特開 平２−70115（ＪＰ，Ａ) 特開 平３−167699（ＪＰ，Ａ) 特開 平３−250911（ＪＰ，Ａ) 特開 平４−176204（ＪＰ，Ａ) 特開 平６−119472（ＪＰ，Ａ) 特開 平６−131479（ＪＰ，Ａ) 特開 平６−162230（ＪＰ，Ａ) 特開 平６−195483（ＪＰ，Ａ) 特開 平６−231286（ＪＰ，Ａ) 米国特許4446438（ＵＳ，Ａ) 米国特許4754226（ＵＳ，Ａ) 米国特許4873661（ＵＳ，Ａ) 米国特許4893088（ＵＳ，Ａ) 「アナログＩＣ活用ハンドブック」宮 崎誠一・トランジスタ技術編集部編著 （昭和62年１月１日）ＣＱ出版株式会社 ｐｐ．139−142 (58)調査した分野(Int.Cl.7，ＤＢ名) G06G 7/00 - 7/80 H03F 3/34 H03G 3/00 ＰＣＩ（ＤＩＡＬＯＧ) ＷＰＩ（ＤＩＡＬＯＧ)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力電圧に並列に接続された複数の入力
    路と、この入力路にそれぞれ接続された第１キャパシタ
    ンスと、この第１キャパシタンスを前記入力路またはグ
    ランドに選択的に接続する複数の第１切替手段と、前記
    入力路に接続された第１インバータと、この第１インバ
    ータの出力を入力にフィードバックする複数の並列な第
    １帰還路と、この第１帰還路にそれぞれ接続された第２
    キャパシタンスと、この第２キャパシタンスを前記第１
    帰還路またはグランドに選択的に接続する複数の第２切
    替手段と、前記第１インバータの出力に入力側が接続さ
    れた複数の並列な接続路と、この接続路にそれぞれ接続
    された第３キャパシタンスと、この第３キャパシタンス
    を前記接続路またはグランドに選択的に接続する複数の
    第３切替手段と、前記接続路の出力側に接続された第２
    インバータと、この第２インバータの出力を入力にフィ
    ードバックする複数の第２帰還路と、この第２帰還路に
    それぞれ接続された第４キャパシタンスと、この第４キ
    ャパシタンスを前記第２帰還路またはグランドに接続す
    る第４切替手段とを備え、第２、第３、第４切替手段
    は、第２、第３、第４キャパシタンスの有効合成容量が
    実質的に等しくなるように連動し、第１キャパシタンス
    と第３キャパシタンスは合成容量が実質的に等しいこと
    を特徴とするスケーラ回路。
JP5042048A 1993-02-05 1993-02-05 スケーラ回路 Expired - Lifetime JP3023434B2 (ja)

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US08/191,495 US5457417A (en) 1993-02-05 1994-02-04 Scaler circuit
US08/457,445 US5604458A (en) 1993-02-05 1995-06-01 Scaler circuit

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JP5042048A JP3023434B2 (ja) 1993-02-05 1993-02-05 スケーラ回路

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「アナログＩＣ活用ハンドブック」宮崎誠一・トランジスタ技術編集部編著（昭和６２年１月１日）ＣＱ出版株式会社 ｐｐ．１３９−１４２

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US5457417A (en) 1995-10-10
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