JP3099955B2

JP3099955B2 - 多重化装置

Info

Publication number: JP3099955B2
Application number: JP01267747A
Authority: JP
Inventors: 桂子稲川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-10-13
Filing date: 1989-10-13
Publication date: 2000-10-16
Anticipated expiration: 2015-10-16
Also published as: JPH03129931A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、例えばPCM無線伝送装置で使用される多重
化装置に関する。

（従来の技術）近年、音声やデータを取扱う通信網の基幹伝送路で
は、マイクロ波によるPCM無線伝送が多く行われてい
る。この種のシステムではPCM無線伝送装置において、
複数系列（ｎ系列）の入力信号を、入力系列数とは異な
る複数系列（ｍ系列）の信号に多重化し直して出力する
場合がある。

第３図は以上の多重化処理を行う多重化装置の従来構
成を示すブロック図である。この装置は、ｎ系列の入力
信号を１本の高速信号に多重化する多重化回路31およ
び、この多重化回路31にて得られた高速信号をｍ系列の
信号に分離する分離回路32とから構成されており、多重
化回路31によってｎ系列の入力信号を一旦１本の高速信
号としたのち、分離回路32によってｍ系列の信号に分離
することにより、ｍ系列の信号を得るものとなってい
る。

ところが、このような従来の装置ではｎ系列の入力信
号を１本の高速信号としたのちｍ系列の信号に分離する
ものとなっているため、多重化回路31および分離回路32
を高速動作が可能な回路や素子を使用して構成しなけれ
ばならず、またその動作用として高速度のタイミング信
号CKを発生する回路を特別に設ける必要がある。このた
め、装置が複雑でかつ高価になるという不具合があっ
た。

そこで以上の不具合を解決すべく、ｎ系列の入力信号
をそれぞれｍ個（単位時間当り）に分離し、これにより
得られた単位時間当りｎ×ｍ個の信号を多重化回路で多
重化することが考えられる。

第４図はこのような多重化装置の構成の一例を示すブ
ロック図である。この装置は、ｎ個（ここでは６個）の
分離回路41a〜41fと、ｍ個（ここでは４個）の多重化回
路42a〜42dとから構成されている。ここで、分離回路41
a〜41fにはｎ系列（ここでは６系列）の入力信号のそれ
ぞれが入力されており、各分離回路41a〜41fは入力され
た信号を所定の単位時間当りｍ個（４個）に分割する。
かくして分離回路41a〜41fによって６系列の入力信号が
それぞれ単位時間当り４個に分離されて、単位時間当り
６×４個、すなわち24個の信号が得られる。この単位時
間当り24個の信号は、多重化回路42a〜42dのそれぞれに
６個ずつ入力される。多重化回路42a〜42dでは、入力さ
れた６個の信号が単位時間中に収まるよう多重化し、こ
の多重化したものを出力する。従って、出力信号は４系
列となる。

第５図はこのような装置における信号の遷移状態を示
す図であり、（ａ）は入力信号を、（ｂ）は分離回路41
a〜41fにて分離された信号を、また（ｃ）は多重化回路
42a〜42dにて多重化された信号をそれぞれ示している。

かくしてこのような装置では、不必要に信号速度を上
昇させることがなく、分離回路41a〜41fおよび多重化回
路42a〜42dは第３図に示した装置のものに比べて低速動
作のもので良い。

しかしこのような構成であると、６系列の入力信号を
それぞれ単位時間当り４個に分離して得た24個の信号を
それぞれラッチしておく必要があり、従って、24個もの
ラッチ回路が必要となる。また分離回路41a〜41fと多重
化回路42a〜42dとの間の信号線数も24本必要であり、分
離回路41a〜41fと多重化回路42a〜42dとの接続が複雑と
なる。

（発明が解決しようとする課題）以上のように従来の多重化装置では、ｎ系列の入力信
号を１本の高速信号としたのちｍ系列の信号に分離する
ものとなっているため、高速動作が行える構成となって
おり、装置が複雑でかつ高価になるという不具合があっ
た。

そこでｎ系列の入力信号をそれぞれｍ個（単位時間当
り）に分離し、これにより得られた単位時間当りｎ×ｍ
個の信号を多重化回路でｍ系列の信号に多重化すること
が考えられるが、この方法であるとｎ系列の入力信号を
それぞれ単位時間当りｍ個に分離して得られた信号をラ
ッチしておく必要があり、従って、ｎ×ｍ個ものラッチ
回路が必要となる。また分離回路と多重化回路との間の
信号線数もｎ×ｍ本となり、分離回路と多重化回路との
接続が複雑となるという不具合があった。

本発明はこのような事情を考慮してなされたものであ
り、その目的とするところは、信号を不必要に高速化す
ることなく多重化が行え、かつラッチ回路および信号線
数をあまり増やすことなく、これにより非常に簡易な構
造で多重化を行うことができる多重化装置を提供するこ
とにある。

［発明の構成］（課題を解決するための手段）ｎ系列の入力信号をｍ系列の出力信号に多重化し直す
多重化装置において、数値ｎおよび数値ｍが、ｎおよびｍはともに整数である。

ｎとｍとの比は非整数である。

ｎとｍとの最小公倍数LCMはｎ×ｍではない。

なる関係にあるとき、例えばｎ個の分離回路からなる分
離手段により、前記ｎ系列の入力信号のそれぞれを、所
定の単位時間当たりLCM/n個ずつの分離信号に分離する
ことで、総計で前記単位時間当たりLCM個の分離信号を
得、さらに例えばｍ個の多重化回路からなる多重化手段
により、前記分離手段により得られた前記単位時間当た
りLCM個の分離信号をLCM/m個ずつｍグループに分け、各
グループ毎に、そのグループに属するLCM/m個の分離信
号を前記単位時間内に多重することで前記ｍ系列の出力
信号を得るようにした。

（作用）このような手段を講じたことにより、ｎ系列の信号を
一旦分離した後、ｍ系列に多重化し直すという方法を取
った場合でも、ｎ系列の信号を分離回路にて分離して得
られる単位時間当りの信号数は、LCM個となる。ここでL
CMはｎ×ｍではないことが条件であるので、LCM＜（ｎ
×ｍ）という関係が成り立つ。すなわち、信号数はｎ×
ｍよりも小さい数となる。

（実施例）以下、図面を参照して本発明の一実施例に係る多重化
装置を６系列の入力信号を４系列の信号に多重化し直し
て出力するものを例示して説明する。

第１図は同多重化装置の構成を示すブロック図であ
る。図中、1a〜1fは分離回路であり、それぞれ入力信号
（６系列）のいずれかが入力されている。これらの分離
回路1a〜1fは、それぞれ入力されている入力信号を単位
時間当り２個に分割する。なお、本実施形態での単位時
間は、第４図に示した従来の多重化装置における単位時
間Ｔの1/2、すなわちT/2となる。

2a〜2lはラッチ回路であり、分離回路1a〜1fのそれぞ
れに入力信号の系列数「６」と出力信号の系列数「４」
との最小公倍数（LCM）を入力信号の系列数「６」で除
した数ずつ、すなわち、２個ずつ接続されている。この
ラッチ回路2a〜2lは、分離回路1a〜1fから出力された信
号をT/2の期間にわたってラッチする。

3a〜3dは多重化回路であり、それぞれI1〜I3の３つの
入力端子を有している。そして多重化回路3aの入力端子
I1〜I3にはそれぞれ、ラッチ回路2a,2i,2fが接続されて
いる。多重化回路3bの入力端子I1〜I3にはそれぞれ、ラ
ッチ回路2c,2k,2hが接続されている。多重化回路3cの入
力端子I1〜I3にはそれぞれ、ラッチ回路2e,2b,2jが接続
されている。そして多重化回路3dの入力端子I1〜I3には
それぞれ、ラッチ回路2g,2d,2lが接続されている。この
多重化回路3a〜3dは、それぞれ接続された３つのラッチ
回路の出力信号を、入力端子I1、入力端子I2、入力端子
I3の順番でT/2期間中に多重化する。

次に以上のように構成された本多重化装置の動作を第
２図を参照しながら説明する。まず、６系列の入力信号
は分離回路1a〜1fで単位時間T/2当り２個に分離され
る。すなわち時間Ｔ当りでは、第４図に示す従来の多重
化装置と同様にそれぞれ４個に分離されるが、この時間
Ｔ当り４個の信号は接続された２つのラッチ回路に交互
に出力される。つまり、例えば分離回路1aでは入力信号
がある時間Ｔ内においてA1〜A4の４個の信号に分離さ
れ、この４個の信号のうちのA1およびA3がラッチ回路2a
に、またA2およびA4がラッチ回路2bにそれぞれ出力され
る。他の分離回路1b〜1fもこれと同様に動作する。これ
により、各分離回路1a〜1fの出力信号は第２図（ｂ）に
示すものとなる。

ここでラッチ回路2a〜2lは、前述したようにT/2の期
間のみ信号をラッチするものとなっている。すなわち、
例えばラッチ回路2aには信号A1およびA3が順次入力され
るが、最初に信号A1をT/2期間ラッチし、その後信号A3
が入力されると信号A3をラッチする。他のラッチ回路2b
〜2lもこれと同様に動作する。

このとき同図から分かるように、T/2の期間においてA
1〜F2までの12個の信号、すなわち６系列の入力信号のT
/2期間分が各ラッチ回路2a〜2lに揃っており、これらの
12個の信号は３個ずつ分けることにより４グループとす
ることができる。そこで多重化回路3a〜3dでは、このT/
2の期間を１区切りとして各ラッチ回路2a〜2lにラッチ
されている信号を３つずつT/2期間に多重化し、出力す
る。具体的には、多重化回路3a〜3dは、T/2の1/3の周期
でそれぞれの入力端子I1〜I3を入力端子I1、入力端子I
2、入力端子I3の順でそれぞれ選択し、その選択した入
力端子に与えられている信号を出力することで多重化を
行う。このような処理により、T/2期間毎にラッチ回路2
a〜2lにラッチされた信号を多重化回路3a〜3dで多重化
することにより、各多重化回路3a〜3dからは第２図
（ｃ）で示す信号が出力され、結果的に第４図に示す構
成の多重化装置で得られるのと同様な信号（第５図示）
を得られる。

このように本実施例によれば、第３図に示した従来の
多重化装置のように入力信号を１本の高速信号に多重化
することがないので、比較的低速度な動作速度で十分で
あり、分離回路1a〜1fおよび多重化回路3a〜3dを低価格
なものとすることができる。

さらに、分離回路1a〜1fでは、各入力信号をそれぞれ
単位時間T/2当り２個に分離して多重化回路3a〜3dへと
与えるようにしているので、ラッチ回路および分離回路
1a〜1fと多重化回路3a〜3dの間の信号線の数はともに
「12」で済み、第４図に示す従来の構成の場合の「24」
に比べて半分でよい。すなわち、各入力信号の分離数の
「２」は入力信号系列数「６」と出力信号系列数「４」
との最小公倍数「12」を入力信号系列数「６」で除した
数としているのだから、分離回路1a〜1fから多重化回路
3a〜3dへと単位時間内に与えられる信号数は、各入力信
号の分離数「２」に入力信号系列数「６」を乗じた数
「12」、すなわち入力信号系列数と出力信号系列数との
最小公倍数となる。そして、入力信号系列数と出力信号
系列数との最小公倍数は入力信号系列数と出力信号系列
数との積ではないことを前提としているので、単位時間
当りの信号総数は、入力信号系列数と出力信号系列数と
の積（ここでは「24」）よりも小さな数（ここでは「1
2」）に抑えられるものである。

そして、この単位時間当りの信号総数「12」は、入力
信号系列数「６」と出力信号系列数「４」との最小公倍
数であって、出力信号系列数「４」の倍数である。従っ
て、単位時間内の信号は入力信号系列数「６」と出力信
号系列数「４」との最小公倍数「12」を出力信号系列数
「４」で除した数「３」毎にグループ分けすることで、
出力信号系列数と同数「４」のグループを得ることが可
能である。そして出力信号系列数と同数「４」のグルー
プが得られるのだから、多重化回路3a〜3dにおいて、各
グループに含まれた信号を単位時間内に多重化すること
で、分離回路1a〜1fにより分離された全ての信号をいず
れかに含んだ出力信号系列数と同数「４」の信号が得ら
れるのである。

このようにして、単位時間内に入力信号から分離する
信号の総数を減少できるのであり、このため、構成を非
常に簡易とすることができるのである。

なお本発明は上記実施例に限定されるものではない。
例えば、上記実施例では６系列の入力信号を４系列の信
号に多重化し直して出力するものを例示しているが、入
力信号の系列数をｎ、出力信号の系列数をｍとしたと
き、ｎとｍとが、ｎおよびｍはともに整数である。

ｎとｍとの比は非整数である。

ｎとｍとの最小公倍数（LCM）はｎ×ｍではない。

なる関係にあれば、本願の適用が可能であり、ｎおよび
ｍは上記関係を満たす値であれば任意の数であって良
い。このとき、入力信号の各系列ごとに、分離された信
号をLCM/n個ずつ抽出して多重化を行えば良い。このほ
か、本発明の要旨を逸脱しない範囲で種々の変形実施が
可能である。

［発明の効果］ｎ系列の入力信号をｍ系列の出力信号に多重化し直す
多重化装置において、数値ｎおよび数値ｍが、ｎおよびｍはともに整数である。

ｎとｍとの比は非整数である。

ｎとｍとの最小公倍数LCMはｎ×ｍではない。

なる関係にあるとき、分離手段により、前記ｎ系列の入
力信号のそれぞれを、所定の単位時間当たりLCM/n個ず
つの分離信号に分離することで、総計で前記単位時間当
たりLCM個の分離信号を得、さらに多重化手段により、
前記分離手段により得られた前記単位時間当たりLCM個
の分離信号をLCM/m個ずつｍグループに分け、各グルー
プ毎に、そのグループに属するLCM/m個の分離信号を前
記単位時間内に多重することで前記ｍ系列の出力信号を
得るようにしたので、多重化の１単位の信号数は（LCM/
n）×ｎ個、すなわちLCM個となる。ここで、ｎとｍとの
最小公倍数LCMはｎ×ｍではないことが条件であるの
で、LCM＜ｎ×ｍの関係が成り立ち、多重化の際に信号
をラッチしておくラッチ回路の数を減少できる。

従って、ラッチ回路および信号線数をあまり増やすこ
となく、非常に簡易な構造でありながら、信号を不必要
に高速化することなく多重化を行うことができる多重化
装置となる。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例に係る多重化装
置を説明する図であり、第１図は構成を示すブロック
図、第２図は信号の遷移状態を示す図、第３図乃至第５
図はそれぞれ従来技術を説明する図である。 1a〜1f……分離回路、2a〜2l……ラッチ回路、3a〜3d…
…多重化回路。

Claims

(57)【特許請求の範囲】

【請求項１】ｎ系列の入力信号をｍ系列の出力信号に多
重化し直す多重化装置において、数値ｎおよび数値ｍ
が、ｎおよびｍはともに整数である。ｎとｍとの比は非整数である。ｎとｍとの最小公倍数LCMはｎ×ｍではない。なる関係にあるとき、前記ｎ系列の入力信号のそれぞれを、所定の単位時間当
たりLCM/n個ずつの分離信号に分離することで、総計で
前記単位時間当たりLCM個の分離信号を得る分離手段
と、この分離手段により得られた前記単位時間当たりLCM個
の分離信号をLCM/m個ずつｍグループに分け、このｍグ
ループのおのおのにつき、そのグループに属するLCM/m
個の分離信号を前記単位時間内に多重することで前記ｍ
系列の出力信号を得る多重化手段とを具備したことを特
徴とする多重化装置。