JP3061884B2

JP3061884B2 - アナログ対ディジタル変換システムおよびスペクトルのヒストグラム発生方法

Info

Publication number: JP3061884B2
Application number: JP3090827A
Authority: JP
Inventors: デビッド・エー・ジャンガノ; スティーブン・ボクスコール; マーチン・ケッセルマン; アンソニー・アール・セロナ
Original assignee: グラマン・エアロスペース・コーポレイション
Priority date: 1991-04-22
Filing date: 1991-04-22
Publication date: 2000-07-10
Anticipated expiration: 2015-07-10
Also published as: JPH0645933A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はパルス波高スペクトル
分析器、特に、このような分析器用のアナログ対ディジ
タル変換システムに関する。

【０００２】

【従来の技術】電気信号の振幅の確率分布を表示するパ
ルス波高スペクトル分析器（ｐｕｌｓｅ−ｈｅｉｇｈｔ
ｓｐｅｃｔｒｏｓｃｏｐｉｃａｎａｌｙｚｅｒｓ）
がある。この分析器に用いられているアナログ対ディジ
タル変換器（ａｎａｌｏｇ−ｔｏ−ｄｉｇｉｔａｌｃ
ｏｎｖｅｒｔｅｒｓ：以下、単にＡＤＣｓと称する）に
は、微分非線形性（ｄｉｆｆｅｒｅｎｔｉａｌｎｏｎ
−ｌｉｎｅａｌｉｔｙ：以下、単にＤＮＬと称する）が
小さいことおよび変換時間が短いことが要求されてい
る。商業上使用可能なＡＤＣｓは、スペクトル測定には
直接適用することはできない。その理由は、これらスペ
クトル測定の場合には、適用するＤＮＬが（±１）ＬＳ
Ｂ（最小桁のビット（±１ｌｅａｓｔｓｉｇｎｉｆ
ｉｃａｎｔｂｉｔ（ＬＳＢ））と同じ程度の大きさ（ｈ
ｉｇｈ）となる場合があるからである。スペクトル測定
に適用する場合、ＤＮＬは（±１／１００）ＬＳＢであ
ることが要求されるため、上述した大きなＤＮＬは、ス
ペクトル測定には受け入れられない。このようなＤＮＬ
に対する要求を達成するための多くの技術的開発が行わ
れている。これら開発された技術は、ＡＤＣのフルダイ
ナミックレンジの、より一層の利用を図り、かつ、より
一層分解能を高くするという点に起因して、著しく複雑
化している。

【０００３】文献：「Ｎｕｃｌ．Ｉｎｓｔｒｕ．ａｎｄ
Ｍｅｔｈ．（ニュークリア・インストルメント・アン
ド・メソッド）」Ｎｏ．２４（１９６３），ｐ２４１
（Ｃｏｔｔｉｎｉ，Ｃ．，ｅｔａｌ．（コッティニ・
シー等））に、標準的なスライディング・スケール（ｓ
ｌｉｄｉｎｇｓｃａｌｅ）方法について開示されてい
る。この文献のシステムによれば、ＡＤＣ入力に補助増
分アナログ信号（ａｕｘｉｌｉａｌｙｉｎｃｒｅｍｅ
ｎｔｉｎｇａｎａｌｏｇｓｉｇｎａｌ）を加えるこ
とによって得られるチャネル（ビンとも称する。）幅平
均化効果（ｂｉｎｗｉｄｔｈａｖｅｒａｇｉｎｇｅ
ｆｆｅｃｔ）を利用している。すなわち、この場合、Ａ
Ｄ変換後ＡＤＣ出力から補助増分アナログ信号のディジ
タル量を減算して、このＡＤＣ入力の真のディジタル量
（ｄｉｇｉｔａｌｒｅｐｒｅｓｅｎｔａｔｉｏｎ）を
得ている。

【０００４】この文献開示の方法を実行するためのブロ
ック構成図を図１に示す。この従来方法につき以下説明
する。ＡＤＣ変換を行うため、順次に値が増大している
複数の変換点（コンバージョンポイント（ＡＤＣｃｏ
ｎｖｅｒｓｉｏｎｐｏｉｎｔ））を設けて、各ＡＤＣ
入力の入力値毎に、異なるチャネルを割り当てている。
そして、各チャネルを経て得られた減算後のＡＤＣのデ
ィジタル出力を平均化して上述の真のディジタル値を得
る。この処理は、チャネル幅の統計学的な均一化処理
（ｓｔａｔｉｓｔｉｃａｌｅｑｕａｌｉｚａｔｉｏ
ｎ）を意味する。

【０００５】

【発明が解決しようとする課題】この従来方法の主な問
題点は、補助レベル・レンジに等しい量だけＡＤＣのダ
イナミックレンジが減少（ｒｅｄｕｃｔｉｏｎ）してし
まうことである。この点については、文献：「Ｎｕｃ
ｌ．Ｉｎｓｔｒｕ．ａｎｄＭｅｔｈ．（ニュークリア
・インストルメント・アンド・メソッド）」Ｎｏ．Ａ２
３５（１９８５），ｐ５３６（Ｃｏｒｒｅｉａ，Ｃ．
Ｂ．Ａ．（コレイア・シー・ビー・エイ））において述
べられている。

【０００６】増分信号が正の場合には、この増分信号が
ＡＤＣの入力電圧に上積みして加えられる。そして、Ｍ
を平均化ディジタル対アナログ変換器（ＤＡＣ）によっ
て掃引される、すなわち平均化のために用いられる、チ
ャネル数とすると、入力電圧値の大きさは、ＡＤＣのフ
ルダイナミックレンジから上側のＭ個のチャネル分だけ
差し引いたレンジ内に納まる大きさに制限される。この
制限があるために、ジレンマが生じる。というのは、入
力レンジを広くしておくためには、平均化（ａｖｅｒａ
ｇｉｎｇ）ＤＡＣの掃引レンジは、狭くなければならな
いが、平均化効果を効果的にするためにはこの掃引レン
ジを充分大きくしておく必要があるからである。

【０００７】この問題の解決を図るための最近の手法で
は、ダイナミックレンジが狭まる（ｗａｓｔｅ）のを回
避するために、ＡＤＣ入力の電圧値がＡＤＣダイナミッ
クレンジの低い側の半分と高い側の半分のどちらに対応
するかに応じて、上側（ｕｐｗａｒｄ）での又は下側
（ｄｏｗｎｗａｒｄ）での平均化処理（ａｖｅｒａｇｉ
ｎｇ）を取り入れている。このようなアプローチの仕方
については、文献：「Ｎｕｃｌ．Ｉｎｓｔｒｕ．ａｎｄ
Ｍｅｔｈ．（ニュークリア・インストルメント・アン
ド・メソッド）」Ｎｏ．Ａ２５９（１９８７），ｐ５２
１（Ｘｉａｎｊｉｅ，Ｘ．（キアンジェ・エックス））
に開示されている。この手法では、上側での平均化を行
うか、或いは、下側での平均化を行うかを判断するため
の回路をＡＤＣに設けて、ＡＤＣのフルダイナミックレ
ンジの中間あたりのどこかにコンパレータ・トリップ・
ポイント（ｃｏｍｐａｒａｔｏｒｔｒｉｐｐｏｉｎ
ｔ）、すなわち、判別用のスレッショールド値（レベ
ル）を確立している。入力信号の振幅がこのスレッショ
ールド値を越えると、下側での平均化処理が行われる。
そうでない場合には、上側での平均化処理が行われる。

【０００８】しかしながら、スレッショールド値は、上
側または下側の（２^M −１）（ここでは、Ｍはスライデ
ィング・スケールのビット数（the number of slidings
cale bits）を表わす。）個のチャネルには存在しては
ならないので、このアプローチの手法にも問題がある。
スレッショールド値が存在するチャネルのチャネル幅は
平均化されない。この特定のチャネルのチャネル幅の均
一化（ｅｑｕａｌｉｚｅ）を図るため、三角電圧（ｔｒ
ｉａｎｇｕｌａｒｖｏｌｔａｇｅ）によってスレッシ
ョールド値を変調する必要がある。逐次比較型ＡＤＣ
（successiveapproimation ADC ）では、通常は、フル
スケールの１／２、１／４および３／４の区域でＤＮＬ
が最悪の状態となる。このため、スレッショールド値の
変調領域（ｍｏｄｕｌａｔｅｄｒｅｇｉｏｎ）を上述
の区域（ａｒｅａｓ）に設定することができないと共
に、この変調領域を上側および下側の（２^M −１）個の
チャネルとオーバーラップさせるべきではない。このた
め、フルダイナミックレンジがＮビットのＡＤＣとする
と、スライディング・スケール・ビットの数Ｍの最大が
（Ｎ−２）に限定されてしまう。但し、ＮはＡＤＣの分
解能（ｒｅｓｏｌｕｔｉｏｎ）である。

【０００９】さらに問題を複雑にしているのは、新型の
高速サブレンジング（ｓｕｂｒａｎｇｉｎｇ）ＡＤＣｓ
ではレンジ間での内部遷移（ｉｎｔｅｒｎａｌｔｒａ
ｎｓｉｔｉｏｎ）でのＤＮＬが良くないという点であ
る。このタイプのＡＤＣの内部アーキテクチャによれ
ば、最初に、７個のＭＳＢｓ（最上位のビット）でフラ
ッシュ・コンバージョン（ｆｌａｓｈｃｏｎｖｅｒｓ
ｉｏｎ）を実行し、続いて、５個のＬＳＢｓ（最下位の
ビット）（２⁵ （２の５乗）＝３２）を処理する。この
ため、そのビットと関連した悪いＤＮＬを示す内部スプ
リット・ポイント（ｓｐｌｉｔｐｏｉｎｔ）が生じて
しまう。ＡＤＣ製品は様々な技術を使用しているので、
ＤＮＬ領域は装置毎に変動する。

【００１０】この発明の目的は、従来のものに比較して
簡素化したＡＤＣシステムであって、上述した問題の解
決を図るためＤＮＬが小さくしかも回路を複雑化せずに
高安定と高精度とが実現可能な技術を用いたＡＤＣシス
テムを提供することにある。

【００１１】

【課題を解決するための手段】この目的の達成を図るた
め、この出願の装置発明によれば、アナログ電圧信号を
サンプリングするためのサンプリング手段；比較器；こ
のサンプリング手段からのサンプル・アナログ電圧信号
が入力される第１入力端子と、前述の比較器の第１入力
端子に接続された出力端子とを有する加算手段；可変デ
ィジタル・カウント数を発生するディジタル数発生手
段；このディジタル数発生手段と、前述の加算手段の第
２入力端子との間に接続されていて、前述の可変ディジ
タル・カウント数をアナログ量に変換するバイポーラ・
ディジタル対アナログ変換器（ＤＡＣ）；前述の加算手
段の出力端子に接続されたアナログ入力端子と、前述の
比較器の第２入力端子に接続されていて、前述の比較器
で前述の加算手段の出力がフルスケール基準電圧を超え
ているかどうかの判定を可能とするような当該フルスケ
ール基準電圧を出力する基準電圧出力端子とを有するア
ナログ対ディジタル変換器（ＡＤＣ）；前記加算手段、
前記ディジタル数発生手段および前記アナログ対ディジ
タル変換器で構成される制御手段であって、前述の比較
器の出力に応答して前述の加算手段から、この加算手段
の出力が前述のフルスケール基準電圧を超えているとき
には前述のアナログ量と前述のサンプル・アナログ電圧
信号との差を表す出力を生じさせ、かつ、前述の加算手
段の出力が前述のフルスケール基準電圧を超えていない
ときには前述のアナログ量と前述のサンプル・アナログ
電圧信号との和を表す出力を生じさせる当該制御手段；
および，前述のアナログ対ディジタル変換器のディジタ
ル出力端子に接続されている一方の入力端子と、前述の
ディジタル数発生手段に接続されている他方の入力端子
とを有していて、このアナログ対ディジタル変換器の出
力から当該出力に対する前記可変ディジタル・カウント
数の寄与部分を除去する、すなわち前述の加算手段の出
力が前述のフルスケール基準電圧よりも小さいときには
前述のアナログ対ディジタル変換器のディジタル出力か
ら前述の可変ディジタル・カウント数を減算すると共
に、前述の加算手段の出力が前述のフルスケール基準電
圧よりも大きいときには前述のアナログ対ディジタル変
換器のディジタル出力に前述の可変デジタル・カウント
数を加算する、ように動作する加算処理手段を具える構
成を有している。

【００１２】この発明の好適実施例によれば、この制御
手段は、バイポーラ・ディジタル対アナログ変換器の最
上位ビット（ＭＳＢ）入力端子にこの比較器の出力が与
えられて、前述の加算手段の出力が前述のフルスケール
基準電圧を越えているときには前述のバイポーラ・ディ
ジタル対アナログ変換器からのアナログ量の極性を反転
させるように、動作し得る構成としてあるのが良い。

【００１３】この発明の他の好適実施例によれば、前述
のサンプリング手段を、トラック・アンド・ホールド回
路とするのが良い。

【００１４】この発明のさらに他の好適実施例によれ
ば、前述のディジタル数発生手段は、順次の数値を発生
する回路とするのが良い。

【００１５】この発明の、さらに他の好適実施例によれ
ば、入力信号の値がそれぞれ特定レンジに入っている回
数を蓄積し、この蓄積に基づいて該入力信号のヒストグ
ラムを発生するコンピュータを具えているのが良い。

【００１６】この出願のスペクトルのヒストグラムを発
生する方法の発明によれば、検出器でニュークリア・パ
ーティクル（ｎｕｃｌｅａｒｐａｒｔｉｃｌｅｓ）を
検出して当該ニュークリア・パーティクルに特有の電圧
をアナログ入力信号として発生させるステップ；可変ディジタル・カウント数を発生させるステップ；該可変ディジタル・カウント数をアナログ量に変換させ
るステップ；この特有の電圧とアナログ量とを加算して加算値を得る
ステップ；この加算値をアナログ対ディジタル変換器のフルスケー
ル基準電圧と比較することにより、（１）この加算値が前述のフルスケール基準電圧よりも
小さい場合には、ａ）この加算値をアナログ対ディジタル変換してディジ
タル変換済加算値を得、およびｂ）このディジタル変換済加算値から前述の可変ディジ
タル・カウント数を減算することによって前述の特有の
電圧を表わすディジタル出力を発生させ、および（２）前述の加算値が前述のフルスケール基準電圧より
も大きい場合には、ａ）前述の特有の電圧から前述のアナログ量を減算して
減算値を得、ｂ）この減算値に対しアナログ対ディジタル変換を実行
してディジタル変換済減算値を得、ｃ）このディジタル変換済減算値にディジタル・カウン
ト数を加算することにより前述のアナログ入力信号のデ
ィジタル出力を再構成するステップ；さらに、全てのデ
ィジタル出力を連続したチャネルのいずれかの対応する
チャネルへ分配するステップ；および所定の間隔を有す
るこれらチャネルの各々に前述のディジタル出力が入る
回数を蓄積することによりヒストグラムに関するデータ
を作成するステップを含む構成とする。

【００１７】この方法発明の好適実施例によれば、検出
された各特有の電圧を予備的にトラック・アンド・ホー
ルドをするようにするのが良い。

【００１８】

【作用】上述した構成から明らかなように、この発明の
スライディング・スケール平均化技術を、アナログ対デ
ィジタル変換器（ＡＤＣ）に採用できる。アナログ信号
の変換に先立ちこのアナログ信号に可変数を加算（ｓｕ
ｍｍｉｎｇ）して加算信号を得る。これにより、繰り返
し得られる、同じ値の入力電圧信号をＡＤＣコンバータ
の異なるチャネル（ビン：ｂｉｎ）で変換させてチャネ
ル幅（ビン幅）が等しくないことに起因して生ずるエラ
ーを最小限におさえる。この発明では、加算（ｓｕｍｍ
ｅｄ）信号がＡＤＣのフルダイナミックレンジを越えな
いようにするための比較技術を含んでいる。

【００１９】このため、Ｎビットのアナログ対ディジタ
ル変換器（ＡＤＣ）の場合には、スライディング・スケ
ールに対するビット数Ｍは、従来は（Ｎ−２）であった
が、この発明によればＮへと増やすことができる。

【００２０】これにより、ＡＤＣのフルダイナミックレ
ンジを維持できると共に、１００％平均化を得る。従っ
て、この発明では、従来方法に必要とされた変調回路
（ｍｏｄｕｌａｔｉｏｎｃｉｒｃｕｉｔ）は最早必要
としない。この設計の変化により、部品数が少なくな
り、回路構成の複雑化も解消し、しかも、回路の安定性
の改善を図ることができる。

【００２１】

【実施例】この発明の説明に先立ち、図１を参照して従
来技術につき説明する。この発明は従来技術を改良した
ものである。従来のＡＤＣ回路８は、多数の連続したチ
ャネルでのアナログ対ディジタル変換（ｃｏｎｖｅｒｓ
ｉｏｎｓ）を実行する。これらチャネルのうちのある特
定のチャネルが、アナログ入力電圧の値と関係する。こ
れらチャネルはチャネル幅が等しい。従って、それぞれ
の入力電圧信号の値が変換器（コンバータ）のフルダイ
ナミックレンジにわたり分布している場合には、これら
信号は各チャネルに一様に分布されるはずである。しか
しながら、実際には、あるチャネル（ビン：ｂｉｎ）は
他のチャネルよりもチャネル幅が広いので、各チャネル
に一様には分布しない。この問題の回避を図るため、図
１に示す従来技術では、基本的には、変換器への入力電
圧のレベルを種々の値にシフトさせることにより、同じ
入力電圧を、異なった期間に、変換器の別々のチャネル
ですなわちシフトレベルに応じたチャネルで変換させて
いる。このようにレベルシフトを行って変換することに
よって、このチャネルでのエラーは平均化され、そのた
めエラーによる影響を最小限に抑えることができる。

【００２２】これがどのように達成されるかを理解する
ため、図１を参照してさらに説明する。図１において、
数発生器（ｎｕｍｂｅｒｇｅｎｅｒａｔｏｒ）は上述
したレベルシフトを行うための手段である。この発生器
１を従来の乱数値発生器または順次数値発生器としても
よい。この発生器１の出力は、ディジタル信号（ディジ
タル値）であって、ＤＡＣ３の入力でもある。アナログ
信号（アナログ値）に変換した後、この発生したアナロ
グ値を、ライン４を経て、統合演算増幅加算器（ｕｎｉ
ｔｙｏｐｅｒａｔｉｏｎａｌａｍｐｌｉｆｉｅｒ
ｓｕｍｍｅｒ）に送り、この加算器５において、このア
ナログ値と（入力端子６に入力された）入力電圧ＶＩＮ
とを加算（合算）する。この加算により加算値、すなわ
ち、アナログ・レベルシフト信号をライン７に得る。そ
の結果、ライン７に得られた出力はＡＤＣ８の入力とな
る。従って、同一の入力電圧に対して、２つの連続する
期間に、ライン７に発生された加算値（アナログ・レベ
ルシフト信号）は異なる値を取るので、これら加算値は
ＡＤＣ８の異なるチャネルによって変換される。ここ
で、大切なことは、元の入力電圧を再構成（リストア：
ｒｅｓｔｏｒｅ）することである。このリストア処理を
ディジタル減算器１１で行う。この減算器は第１レベル
シフト入力“ａ”と、接続線１０を経て数発生器が接続
されている第２入力“ｂ”とを有している。この減算器
１１では、数発生器１から発生された数を減算してオリ
ジナル電圧を再構成する。その結果、同一の値の入力電
圧信号に対する変換がＡＤＣ８の異なるチャネルにおい
て行われるので、チャネル幅が等しくないことに起因し
たいかなる変換エラーも平均化される。

【００２３】入力電圧のスペクトル分布を得るため、減
算器１１の出力端にコンピュータ１３を接続する。この
コンピュータでは、周知の技術に従って振幅確率分布を
得、特定の入力電圧に対するカウント数（ｃｏｕｎｔ
ｓ）をＡＤＣチャネル番号（ＡＤＣｃｈａｎｎｅｌ
ｎｕｍｂｅｒ）の関数としたヒストグラムを得るように
することが可能である。

【００２４】図４は、上述した平均化技術を利用してい
ない直送式ＡＤＣ８から得られた、典型的な振幅確率分
布を示している。図１に示したように接続されていてし
かも上述した平均化技術を取り入れているＡＤＣ８の場
合には、図４に示した分布は、一層シャープでしかも一
層明確となる特色がある。しかしながら、すでに説明し
たとおり、ＡＤＣのダイナミッックレンジは、加算器５
に供給された数値（アナログ量）を補助的にレベルシフ
トしている量だけ、縮小している。

【００２５】次に、この発明で改良されたアナログ対デ
ィジタル変換システムの構成につき図２を参照して説明
する。図２に示すシステムは、同様に、チャネル（ビ
ン：ｂｉｎ）平均化技術を実行するが、図１に示した従
来装置と関連して説明した問題点を回避できるシステム
である。この点につきさらに詳細に説明する。先ず、サ
ンプリング手段であるトラック・アンド・ホールド回路
（ｔｒａｃｋ−ａｎｄ−ｈｏｌｄｃｉｒｃｕｉｔ）１
６によって端子１５に入力する入力電圧すなわちアナロ
グ電圧信号をサンプリングする。例えば、このシステム
を⁶⁰Ｃｏ，¹¹³ Ｓｎ，²³² ＴＨ等のようなニュークリア
・パーティクル（nuclear particls）のスペクトル測定
に適用した場合には、このアナログ電圧信号を、これら
ニュークリア・パーティクルに特有の電圧の信号とする
ことができる。

【００２６】トラック・アンド・ホールド回路１６から
の出力であるサンプル・アナログ電圧信号は、加算手段
である統合利得演算増幅加算器１４の第１入力端子１７
に入力される。この加算器１４への第２入力は、第２入
力端子１８に与えられる。この第２入力は、サンプリン
グ時の、ディジタル・カウント数のアナログ量である。

【００２７】ディジタル数発生手段であるカウンタ２０
は、基本的には、順次数発生器であり、その出力は、可
変ディジタル・カウント数である。バイポーラ・ディジ
タル対アナログ変換器（ＤＡＣ）２２は、カウンタ２０
および加算器１４の第２入力端子１８間に接続されてい
る。このカウンタ２０の出力は、バイポーラ・ディジタ
ル対アナログ変換器（ＤＡＣ）２２の最下位のビット
（ＬＳＢ）の入力端子ＬＳＢ’ｓに入力されてこのＤＡ
Ｃ２２からアナログ量として出力される。

【００２８】この発明のシステムでは、さらに、アナロ
グ対ディジタル変換器（ＡＤＣ）２８を具える。このＡ
ＤＣ２８は、加算器１４の出力端子２４に接続されたア
ナログ入力端子２７と、比較器（スレッショールド比較
器又はレベル比較器ともいう。）２６の第２入力端子に
接続されている基準電圧出力端子２９とを具えている。
この基準電圧出力端子からは、比較器２６にフルスケー
ル基準電圧（出力）を出力する。当該比較器２６は、フ
ルスケール基準電圧が供給されることにより、加算器１
４から供給された出力がこのフルスケール基準電圧を超
えているかどうかの判定を行うことが可能となる。

【００２９】ＡＤ変換に先立ち、先ず、加算器１４から
の出力である加算値（加算信号とも言う。）をＡＤＣ２
８のフルレンジに対応する電圧値と比較して当該加算信
号がそのフルレンジ外にはみ出てしまうかどうか判定す
る。この判定を行うため、ＡＤＣ２８はその基準電圧出
力端子２９（ＲＥＦＯＵＴ）にフルレンジ出力信号を
発生させる。このフルレンジ出力信号はスレッショール
ド比較器２６の“Ｂ”入力として当該比較器２６の第２
入力端子に供給される。加算器１４の出力は、直接、比
較器２６の“Ａ”入力として第１入力端子に供給され
る。ＡＤＣ２８のフルレンジ出力信号は、比較器２６で
の比較のための基準信号、すなわち、上述したフルスケ
ール基準電圧（出力）“Ｂ”である。

【００３０】上述した加算器１４、カウンタ２０および
バイポーラＤＡＣ２２は、協同して、制御手段を構成し
ている。この制御手段によって、加算器１４から比較器
２６の比較出力に応答した出力を生じさせる。すなわ
ち、加算器１４の出力がフルスケール基準電圧を超えて
いるときは、バイポーラＤＡＣ２２からのアナログ量と
サンプル・アナログ電圧信号との差を表す出力を加算器
１４から生じさせる。また、加算器１４の出力がフルス
ケール基準電圧を超えていないときは、バイポーラＤＡ
Ｃ２２からのアナログ量とサンプル・アナログ電圧信号
との和を表す出力を加算器１４から生じさせる。この点
につき、さらに説明する。

【００３１】スレッショールド比較器２６での比較処理
の結果、このフルスケール基準電圧（出力）“Ｂ”が、
加算器１４で加算されて得られた加算信号“Ａ”よりも
大であれば、この比較器２６の出力端子から、比較出力
として、２値の“０”が生じる。この“０”の２値信号
では、バイポーラＤＡＣ２２の最上位の桁のビット（Ｍ
ＳＢ）はセットされず、ＤＡＣ２２は図１に示した従来
の回路と関連して説明したと同様に動作する。その結
果、この場合、ＡＤＣ２８では、上側での平均化処理が
行われる。

【００３２】しかしながら、比較器２６における比較処
理の結果、加算器１４での加算値“Ａ”がフルスケール
（フルレンジ）基準出力“Ｂ”よりも大きい場合には、
比較器２６から比較出力として２値の“１”が生じて、
この２値信号がＤＡＣ２２のＭＳＢ入力端子に送られ
る。このため、ＤＡＣ２２から出力されるアナログ量
は、その極性が反転されて加算器１４に加えられる。こ
のように、加算器１４では入力１７および１８の減算が
行なわれ、加算器１４からのアナログ出力がＡＤＣ２８
のフルレンジを越えないようにしている。その結果、こ
の場合、ＡＤＣ２８では、下側での平均化処理が行われ
る。

【００３３】この発明のシステムは、さらに、加算処理
手段としてディジタル加算器３０を具える。ＡＤＣ２８
の出力をそのディジタル出力端子（ＤＯＵＴ）からディ
ジタル加算器（ａｄｄｅｒ）３０の一方の入力端子
“Ａ”に供給する。カウンタ２０の並列出力端子をディ
ジタル加算器３０の他方の入力端子“Ｂ”に接続する。

【００３４】ディジタル加算器３０は、２の補数加算処
理を行う加算処理手段である。この加算は、実際には、
ＡＤＣ２８の出力から可変ディジタル・カウント数を減
じて加算器３０の出力３２が端子１５におけるアナログ
入力電圧信号のディジタル変換量となるようにする。し
かしながら、加算器１４の２つの量の加算値がＡＤＣ２
８のフルスケール（フルレンジ）基準電圧を超えて、Ｄ
ＡＣ２２のＭＳＢ端子がセットされる場合には、スレッ
ショールド比較器２６の比較出力が出力端子２５からデ
ィジタル加算器３０の“キャリ・イン（ｃａｒｒｙｉ
ｎ）”入力端子に供給され、これにより正常な加算が行
われる。換言すれば、この加算器３０は、ＡＤＣ２８の
出力から、カウンタ２０の可変ディジタル・カウント数
の影響（寄与成分）を取り除く。この加算器３０は、加
算器１４の出力がフルスケール基準電圧よりも小さいと
きには、加算器１４において、アナログ入力信号とアナ
ログ量とを加算し、この加算値を、ＡＤＣ２８で、ディ
ジタル変換してディジタル変換済加算値をディジタル出
力として得、このＡＤＣ２８のディジタル出力（ディジ
タル変換済加算値）からこの可変ディジタル・カウント
数を減算する。一方、この加算器３０は、加算器１４の
出力がフルスケール基準電圧よりも大きいときには、加
算器１４において、アナログ入力信号からアナログ量を
減算し、この減算値を、ＡＤＣ２８で、ディジタル変換
してディジタル変換済減算値をディジタル出力として
得、このＡＤＣ２８のディジタル出力（ディジタル変換
済減算値）に可変ディジタル・カウント数を加算する。

【００３５】このようなディジタル加算器３０における
加減算処理の結果、再び、加算器３０から適切なディジ
タル出力（ＤＯＵＴ）が得られる。このディジタル出力
は入力端子１５における入力電圧に対応するディジタル
量を表している。以上のようにして、加算器３０から
は、アナログ入力電圧に対応したディジタル出力が再構
成されて出力される。

【００３６】この発明の好適実施例では、ＡＤＣ２８
は、バイポーラＤＡＣ２２と同様に、１４−ビットの変
換器である。アナログ入力を確実に適切に変換するた
め、加算器３０の他方の入力端子“Ｂ”には、カウンタ
２０の１３ビットの出力を受け取る端子を、含ませると
共に、最上位の桁のビット（ＭＳＢ）を受け取る端子を
ＭＳＢ端子３６とする。このＭＳＢ端子３６は、比較器
２６の出力端子２５および制御キャリ入力端子３４とに
接続されている。

【００３７】入力電圧とＤＡＣ電圧との加算結果がＡＤ
Ｃ２８のダイナミックレンジを越えていると、正規（ｒ
ｅｇｕｌａｒ）の減算（加算器１４における）、すなわ
ち、下側での平均化処理が行われるので、ＡＤＣに対す
るスレッショールド・トリガ入力点は、絶えず変化す
る。このため、この発明では、従来必要とされていた、
スレッショールド点（レベル）を平均化するための変調
回路を設ける必要がない。

【００３８】さらに、ディジタル加算器３０のディジタ
ル出力端子をコンピュータ１３に接続しているので、図
３に示すような、振幅確率分布をはっきりと示している
ヒストグラムを発生させることができる。すなわち、コ
ンピュータ１３は、ディジタル出力を連続したチャネル
のいずれかの対応するチャネルへ分配させ、入力信号の
値がそれぞれ特定レンジに入っている回数を蓄積し、よ
ってこの蓄積に基づいて当該入力信号のヒストグラムを
発生する。図３の分布は、分光システムにおいて果たし
得るこの発明の可能性を単に示したものである。図３
は、図４で例示した平均化技術を用いずに得たヒストグ
ラムに対比する平均化技術の利点を示している。

【００３９】

【発明の効果】従って、この発明によれば、スライディ
ング・スケール（ｓｌｉｄｉｎｇｓｃａｌｅ）に対し
て多数のビットを利用する、新しいスライディング・ス
ケール平均化技術が開発されたことになる。その結果、
１００％の平均化が得られ、そのため、微分非線形性を
４倍だけ改善できると共に、依然として、ＡＤＣのフル
ダイナミックレンジを維持することができる。従来の変
調回路を最早必要としないので、回路構成部品数が少な
くて済み、回路構成も簡単となり、並びにポテンシャル
ドリフトの問題も低減する。また、構成回路も減少し、
回路の安定性もより高まる。

【００４０】この発明は、上述した実施例にのみ限定さ
れるものではなく、多くの変更または変形をなし得るこ
とは当業者に明らかである。

【図面の簡単な説明】

【図１】従来のブロック図である。

【図２】この発明のブロック図である。

【図３】チャネル平均化によって得られたヒストグラム
をプロットした図である。

【図４】チャネル平均化を行わずに得られたヒストグラ
ムをプロットした図である。

【符号の説明】

１３：コンピュータ１４：統合利得演算増幅加算器１５：端子１６：トラック・アンド・ホールド回路１７：第１入力端子１８：第２入力端子２０：カウンタ２２：ＤＡＣ２３：ＭＳＢ入力端子２４：出力端子２６：スレッショールド比較器２８：ＡＤＣ２９：出力端子３０：ディジタル加算器３４：制御キャリ入力端子３６：ＭＳＢ端子

フロントページの続き (72)発明者マーチン・ケッセルマンアメリカ合衆国ニューヨーク州コムマックグレンメアレーン 39 (72)発明者アンソニー・アール・セロナアメリカ合衆国ニューヨーク州ノースポート．レインウェイ５ (56)参考文献特開昭63−33012（ＪＰ，Ａ) 特開昭62−230120（ＪＰ，Ａ) 実開昭62−112221（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03M 1/20 G01R 19/17 G01R 19/25 G01R 29/02 H03M 1/40

Claims

(57)【特許請求の範囲】

【請求項１】アナログ電圧信号をサンプリングするた
めのサンプリング手段、比較器、前記サンプリング手段からのサンプル・アナログ電圧信
号が入力される第１入力端子と、前記比較器の第１入力
端子に接続された出力端子とを有する加算手段、可変ディジタル・カウント数を発生するディジタル数発
生手段、該ディジタル数発生手段と、前記加算手段の第２入力端
子との間に接続されていて、前記可変ディジタル・カウ
ント数をアナログ量に変換するバイポーラ・ディジタル
対アナログ変換器（ＤＡＣ）、前記加算手段の前記出力端子に接続されたアナログ入力
端子と、前記比較器の第２入力端子に接続されていて、
前記比較器で前記加算手段の出力がフルスケール基準電
圧を超えているかどうかの判定を可能とするような当該
フルスケール基準電圧を出力する基準電圧出力端子とを
有するアナログ対ディジタル変換器（ＡＤＣ）、前記加算手段、前記ディジタル数発生手段および前記ア
ナログ対ディジタル変換器で構成される制御手段であっ
て、前記比較器の出力に応答して前記加算手段から、該
加算手段の出力が前記フルスケール基準電圧を超えてい
るときには前記アナログ量と前記サンプル・アナログ電
圧信号との差を表す出力を生じさせ、かつ、前記加算手
段の出力が前記フルスケール基準電圧を超えていないと
きには前記アナログ量と前記サンプル・アナログ電圧信
号との和を表す出力を生じさせる、当該制御手段、およ
び前記アナログ対ディジタル変換器のディジタル出力端
子に接続されている一方の入力端子と、前記ディジタル
数発生手段に接続されている他方の入力端子とを有して
いて、該アナログ対ディジタル変換器の出力から当該出
力に対する前記可変ディジタル・カウント数の影響を除
去する加算処理手段であって、前記加算手段の出力が前
記フルスケール基準電圧よりも小さいときには前記アナ
ログ対ディジタル変換器のディジタル出力から前記可変
ディジタル・カウント数を減算すると共に、前記加算手
段の出力が前記フルスケール基準電圧よりも大きいとき
には前記アナログ対ディジタル変換器のディジタル出力
に前記可変デジタル・カウント数を加算する、ように動
作する当該加算処理手段を具えることを特徴とするアナ
ログ対ディジタル変換システム。
【請求項２】請求項１に記載のアナログ対ディジタル
変換システムにおいて、前記制御手段は、前記バイポーラ・ディジタル対アナロ
グ変換器の最上位ビット（ＭＳＢ）入力端子に前記比較
器の出力が与えられて、前記加算手段の出力が前記フル
スケール基準電圧を越えているときには前記バイポーラ
・ディジタル対アナログ変換器からの前記アナログ量の
極性を反転させるように、動作し得ることを特徴とする
アナログ対ディジタル変換システム。
【請求項３】請求項１または２に記載のアナログ対デ
ィジタル変換システムにおいて、前記サンプリング手段を、トラック・アンド・ホールド
回路とすることを特徴とするアナログ対ディジタル変換
システム。
【請求項４】請求項１，２および３のいずれか一項に
記載のアナログ対ディジタル変換システムにおいて、前記ディジタル数発生手段は、順次の数値を発生する回
路とすることを特徴とするアナログ対ディジタル変換シ
ステム。
【請求項５】請求項１，２，３および４のいずれか一
項に記載のアナログ対ディジタル変換システムにおい
て、さらに、入力信号の値がそれぞれ特定レンジに入ってい
る回数を蓄積し、この蓄積に基づいて該入力信号のヒス
トグラムを発生するコンピュータを具えていることを特
徴とするアナログ対ディジタル変換システム。
【請求項６】検出器でニュークリア・パーティクル
（ｎｕｃｌｅａｒｐａｒｔｉｃｌｅｓ）を検出して当
該ニュークリア・パーティクルに特有の電圧をアナログ
入力信号として発生させるステップ；可変ディジタル・カウント数を発生させるステップ；該可変ディジタル・カウント数をアナログ量に変換する
ステップ；前記特有の電圧とアナログ量とを加算して加算値を得る
ステップ；該加算値をアナログ対ディジタル変換器のフルスケール
基準電圧と比較することにより、（１）前記加算値が前記フルスケール基準電圧よりも小
さい場合には、ａ）前記加算値をアナログ対ディジタル変換してディジ
タル変換済加算値を得、およびｂ）該ディジタル変換済加算値から前記可変ディジタル
・カウント数を減算することによって前記特有の電圧を
表わすディジタル出力を発生させ、および（２）前記加算値が前記フルスケール基準電圧よりも大
きい場合には、ａ）前記特有の電圧から前記アナログ量を減算して減算
値を得、ｂ）該減算値に対しアナログ対ディジタル変換を実行し
てディジタル変換済減算値を得、ｃ）ディジタル変換済減算値にディジタル・カウント数
を加算することにより前記アナログ入力信号のディジタ
ル出力を再構成するステップ；さらに、全てのディジタル出力を連続したチャネルのい
ずれかの対応するチャネルへ分配するステップ；および
所定の間隔を有する前記チャネルの各々に前記ディジタ
ル出力が入る回数を蓄積することによりヒストグラムに
関するデータを作成するステップを含むことを特徴とす
るスペクトルのヒストグラム発生方法。
【請求項７】請求項６に記載の方法において、検出された各特有の電圧を予備的にトラック・アンド・
ホールドをすることを特徴とするスペクトルのヒストグ
ラム発生方法。