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JP2978643B2 - Clock divider circuit - Google Patents

Clock divider circuit

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Publication number
JP2978643B2
JP2978643B2 JP4221927A JP22192792A JP2978643B2 JP 2978643 B2 JP2978643 B2 JP 2978643B2 JP 4221927 A JP4221927 A JP 4221927A JP 22192792 A JP22192792 A JP 22192792A JP 2978643 B2 JP2978643 B2 JP 2978643B2
Authority
JP
Japan
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output
signal
circuit
clock
register
Prior art date
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JP4221927A
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Japanese (ja)
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JPH0653820A (en
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孝 ▲桑▼原
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NIPPON DENKI AISHII MAIKON SHISUTEMU KK
Original Assignee
NIPPON DENKI AISHII MAIKON SHISUTEMU KK
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Publication date
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、クロック分周回路に関
し、特にデジタル回路を使用したシステムに関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock frequency dividing circuit, and more particularly to a system using a digital circuit.

【0002】[0002]

【従来の技術】従来のクロック分周回路を、図6に示
す。図6に示すように、入力端子Iには、クロックを入
力する。この信号をダウン・カウンタCでカウントす
る。このダウン・カウンタCは、入力信号が立ち上がる
度に書かれている値が1ずつ減り、0となったときに出
力端子Oがハイ・レベルとなる。この出力をダウン・カ
ウンタCの書き込み信号とすることで、ダウン・カウン
タCには、分周比設定レジスタRの値が書き込まれ、再
度カウントを開始する。この動作を連続的に行うことに
より、入力端子Iに入力されたクロックの周波数の1/
Rの周波数が出力端子Oから出力されるという構成にな
っていた。
2. Description of the Related Art A conventional clock frequency dividing circuit is shown in FIG. As shown in FIG. 6, a clock is input to the input terminal I. This signal is counted by the down counter C. In this down counter C, the value written decreases by one each time the input signal rises, and the output terminal O goes high when the value becomes zero. By using this output as a write signal for the down counter C, the value of the frequency division ratio setting register R is written to the down counter C, and counting is started again. By performing this operation continuously, the frequency of the clock input to the input terminal I is reduced to 1 /
The configuration was such that the frequency of R was output from the output terminal O.

【0003】[0003]

【発明が解決しようとする課題】この従来のクロック分
周回路では、分周比が1/n(n:自然数)以外の分周
ができなかった。
In this conventional clock frequency dividing circuit, frequency division other than 1 / n (n: natural number) cannot be performed.

【0004】そのため、パソコンなど複数のクロックが
必要なシステムでは、システム・クロック,時計用クロ
ック,通信用クロック,表示用クロックなど複数のクロ
ックを使用するため、別々の発振回路が必要となってし
まう。
Therefore, in a system such as a personal computer that requires a plurality of clocks, a plurality of clocks such as a system clock, a clock for clock, a communication clock, and a display clock are used, so that separate oscillation circuits are required. .

【0005】本発明の目的は、1つの発振回路で回路を
構成したクロック分周回路を提供することにある。
An object of the present invention is to provide a clock frequency dividing circuit in which a circuit is constituted by one oscillation circuit.

【0006】[0006]

【課題を解決するための手段】前記目的を達成するた
め、本発明に係るクロック分周回路は、入力端子に入力
されたクロックのNクロック目に第1の出力信号がアク
ティブとなり、N+1クロック目に第2の出力信号がア
クティブとなるカウンタと、 前記第1の出力信号と前記
第2の出力信号の何れか一方の出力信号を出力端子に出
力する選択回路と、 前記出力端子の出力がアクティブと
なる毎に前記選択回路の出力信号を切り換える制御回路
とを有することを特徴とするクロック分周回路。
In order to achieve the above object, a clock frequency dividing circuit according to the present invention comprises an input terminal and an input terminal.
The first output signal is activated at the Nth clock of the
And the second output signal is activated at the (N + 1) th clock.
An active counter, the first output signal and the
Output one of the second output signals to the output terminal
And the output of the output terminal is active.
Control circuit for switching the output signal of the selection circuit every time
And a clock frequency dividing circuit.

【0007】また、本発明に係るクロック分周回路は、
入力周波数がY(Hz)のクロック信号をX(Hz)の
出力周波数のクロック信号に変換するクロック分周回路
であって、 Y/XをR1+R2/R3(R1〜R3は自
然数、R2<R3)の形に変換し、該R1〜R3をそれ
ぞれ第1〜第3のレジスタにそれぞれ設定する手段と、
入力端子に入力されたクロックのR1クロック目に第1
の出力信号がアクティブとなり、R1+1クロック目に
第2の出力信号がアクティブとなるカウンタと、前記第
1の出力信号と前記第2の出力信号の何れか一方の出力
信号を出力端子に出力する第1の選択回路と、該第1の
選択回路を制御する制御回路とを有し、 該制御回路は、
一時記憶レジスタと、前記第2のレジスタと、前記第3
のレジスタと、前記一時記憶レジスタの値と前記第2の
レジスタの値とを加算した値を出力する加算回路と、該
加算回路の出力から前記第3のレジスタの値を減算した
値を出力すると共にその減算値が負のときにアクティブ
となるBORROW信号を前記選択回路に出力する減算
回路と、前記加算回路の出力と前記減算回路の出力が入
力され、前記BORROW信号がアクティブのときは前
記減算回路の出力を前記一時記憶レジスタに書き込み、
前記BORROW信号がインアクティブのときは前記加
算回路の出力を前記一時記憶レジスタに書き込む第2の
選択回路とを有し、 前記第1の選択回路は、前記BOR
ROW信号がアクティブのときは前記第1の出力信号を
出力し、前記BORROW信号がインアクティブのとき
は前記第2の出力信号を出力するものである。
Further, a clock frequency dividing circuit according to the present invention comprises:
A clock signal whose input frequency is Y (Hz) is converted to X (Hz).
Clock divider circuit that converts to clock signal of output frequency
A is, the Y / X R1 + R2 / R3 (R1~R3 the self
R2 <R3), and convert R1 to R3 to
Means for setting the first to third registers, respectively;
The first R1 clock of the clock input to the input terminal
Becomes active, and at the R1 + 1 clock
A counter whose second output signal is active;
Output of one of the first output signal and the second output signal
A first selection circuit for outputting a signal to an output terminal;
And a control circuit for controlling the selection circuit, the control circuit ,
A temporary storage register, the second register, and the third
And the value of the temporary storage register and the second
An adding circuit for outputting a value obtained by adding the value of the register to the register;
The value of the third register was subtracted from the output of the adder circuit
Outputs a value and is active when the subtraction value is negative
Subtracting a BORROW signal to be output to the selection circuit.
Circuit, the output of the adding circuit and the output of the subtracting circuit are input.
When the BORROW signal is active,
Writing the output of the subtraction circuit into the temporary storage register,
When the BORROW signal is inactive, the additional
A second circuit for writing the output of the arithmetic circuit into the temporary storage register.
A selection circuit, wherein the first selection circuit includes the BOR
When the ROW signal is active, the first output signal is
Output when the BORROW signal is inactive
Outputs the second output signal .

【0008】[0008]

【作用】分周比をサイクル毎に変化させることにより、
任意の分周比での分周を行う。
[Function] By changing the dividing ratio for each cycle,
Performs frequency division at an arbitrary frequency division ratio.

【0009】[0009]

【実施例】次に本発明について図面を参照して説明す
る。図1は、本発明の実施例を示すブロック図である。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention.

【0010】図1において、入力端子Iに入力したクロ
ックをダウン・カウンタCに入力して、カウントする。
このカウントの結果、1となったときに出力bが、0と
なったときに出力aがハイ・レベルとなる。ダウン・カ
ウンタCの2本の出力を選択回路Sと制御回路CTRと
によって一定の割合で選択し、出力端子Oから出力する
ことにより、1/n(n:自然数)以外の分周が可能と
なる。
In FIG. 1, a clock input to an input terminal I is input to a down counter C to count.
As a result of this counting, the output b becomes high when it becomes 1, and the output a becomes high when it becomes 0. By selecting the two outputs of the down counter C at a fixed ratio by the selection circuit S and the control circuit CTR and outputting them from the output terminal O, frequency division other than 1 / n (n: natural number) is possible. Become.

【0011】一例として、2/9分周を実現する場合の
回路例を図2に示す。2/9分周を実現するには、9ク
ロックの入力毎に2パルスを出力すればよい。従って、
4分周と5分周とを交互に実施すれば実現できる。図2
に示した回路では、分周比Rに4(2進数で100)を
設定している。ダウン・カウンタCでは、入力端子Iか
らクロックが入力されるたびに書き込まれている値が1
ずつ減算される。そのため、分周比Rがダウン・カウン
タCに書き込まれた後、4クロック目に“=1”信号が
ハイ・レベルとなり、5クロック目に“=0”信号がハ
イ・レベルとなる。
As an example, FIG. 2 shows an example of a circuit for realizing frequency division 2/9. In order to realize the 2/9 frequency division, it is only necessary to output two pulses every input of nine clocks. Therefore,
This can be achieved by alternately performing the divide-by-4 and divide-by-5. FIG.
In the circuit shown in (1), the dividing ratio R is set to 4 (100 in binary). In the down counter C, the value written to each time a clock is input from the input terminal I becomes 1
Is subtracted by one. Therefore, after the division ratio R is written to the down counter C, the "= 1" signal goes high at the fourth clock, and the "= 0" signal goes high at the fifth clock.

【0012】制御回路CTRは、出力端子Oがハイ・レ
ベルになる度に出力レベルが反転する。選択回路Sで
は、制御回路CTRの出力がロウ・レベルの時に“=
0”信号が、ハイ・レベルの時に“=1”信号が選択さ
れ出力される。
The output level of the control circuit CTR is inverted each time the output terminal O goes high. In the selection circuit S, when the output of the control circuit CTR is at a low level, “=”
When the "0" signal is at a high level, the "= 1" signal is selected and output.

【0013】その結果、出力端子Oには、“=0”信号
と、“=1”信号とが交互に出力され、2/9分周が実
現できる。なお、ダウン・カウンタCは、出力端子Oが
ハイ・レベルになる度に分周比Rが設定されている値が
書き込まれる。この回路の動作を図3に示す。
As a result, the "= 0" signal and the "= 1" signal are alternately output to the output terminal O, and a frequency division of 2/9 can be realized. The down counter C is written with a value to which the frequency division ratio R is set each time the output terminal O goes high. FIG. 3 shows the operation of this circuit.

【0014】次に、任意の分周比が設定できる回路の例
を図4に示す。この例では、x/y分周比の設定が各分
周比設定レジスタ(R1,R2,R3)のビット長以外
の制約を受けずに設定することができる。ただし、x,
yは自然数で、y/xの関係にある。
Next, FIG. 4 shows an example of a circuit in which an arbitrary frequency division ratio can be set. In this example, the setting of the x / y dividing ratio can be set without any restrictions other than the bit length of each dividing ratio setting register (R1, R2, R3). Where x,
y is a natural number and has a relationship of y / x.

【0015】各分周比設定レジスタ(R1,R2,R
3)に設定する値は、次の手順で計算する。
Each division ratio setting register (R1, R2, R
The value set in 3) is calculated according to the following procedure.

【0016】[0016]

【数1】 各レジスタに値を設定する。 R1:a,R2:y−ax,R3:x(Equation 1) Set the value in each register. R1: a, R2: y-ax, R3: x

【0017】図4に示した回路の各ブロックの動作を以
下に示す。入力端子Iから入力されたクロックは、ダウ
ン・カウンタCに入力される。このダウン・カウンタC
は、選択回路S1の出力がアクティブ(本実施例の場
合、ハイ・レベル)のときは、次のカウントの入力に同
期して分周比設定レジスタR1の内容をラッチする。
The operation of each block of the circuit shown in FIG. 4 will be described below. The clock input from the input terminal I is input to the down counter C. This down counter C
When the output of the selection circuit S1 is active (in this embodiment, high level), the content of the frequency division ratio setting register R1 is latched in synchronization with the input of the next count.

【0018】また、選択回路S1の出力がアクティブ
(本実施例の場合、ロウ・レベル)のときは、ラッチさ
れた内容がカウント入力毎に1ずつ減算され、その結果
が1の時に“=1”信号が、0の時に“=0”信号がア
クティブとなる。
When the output of the selection circuit S1 is active (low level in this embodiment), the latched content is decremented by one for each count input, and when the result is 1, "= 1" When the "" signal is 0, the "= 0" signal becomes active.

【0019】選択回路S1で、制御回路CTRの出力が
インアクティブのときに“=0”信号がアクティブのと
きに“=1”信号が選択され、出力端子Oから出力され
る。
In the selection circuit S1, when the output of the control circuit CTR is inactive and the "= 0" signal is active, the "= 1" signal is selected and output from the output terminal O.

【0020】制御回路CTRは、選択回路S1の出力が
アクティブからインアクティブとなる度に動作する。ま
ず、一時記憶レジスタTMPに選択回路S2で選択され
た内容が書かれる。次に、一時記憶レジスタTMPに書
き込まれた内容と分周比設定レジスタR2の内容とが加
算回路ADDによって加算される。この結果(TMP+
R2)から分周比設定レジスタR3の内容を減算回路S
UBによって減算する。
The control circuit CTR operates every time the output of the selection circuit S1 changes from active to inactive. First, the content selected by the selection circuit S2 is written in the temporary storage register TMP. Next, the content written in the temporary storage register TMP and the content of the frequency division ratio setting register R2 are added by the addition circuit ADD. This result (TMP +
R2) subtracts the contents of the frequency division ratio setting register R3 from the subtraction circuit S
Subtract by UB.

【0021】その結果、(TMP+R2−R3)が負の
ときは“BORROW”信号がアクティブ(本実施例の
場合、ハイ・レベル)、正の時はインアクティブ(本実
施例の場合、ロウ・レベル)となる。この“BORRO
W”信号は、そのまま制御回路CTRの出力となる。同
時に、制御回路CTR内の選択回路S2に入力される。
As a result, when (TMP + R2-R3) is negative, the "BORROW" signal is active (high level in this embodiment), and when it is positive, it is inactive (low level in this embodiment). ). This "BORRO
The W ″ signal becomes the output of the control circuit CTR as it is. At the same time, it is input to the selection circuit S2 in the control circuit CTR.

【0022】選択回路S2は、“BORROW”信号が
アクティブのときは減算回路SUBの結果(TMP+R
2−R3)を、インアクティブのときは加算回路ADD
の結果(TMP+R2)を選択し出力する。この出力は
次の制御回路CTRの動作タイミングで一時記憶レジス
タTMPに書き込まれる。
When the "BORROW" signal is active, the selection circuit S2 outputs the result (TMP + R) of the subtraction circuit SUB.
2-R3) is added to the adder ADD when inactive.
(TMP + R2) is selected and output. This output is written to the temporary storage register TMP at the next operation timing of the control circuit CTR.

【0023】この回路の動作を、入力周波数:10MH
z(CPUのクロック周波数),出力周波数:3276
8Hz(内蔵時計のクロック周波数)の場合を例にとっ
て説明する。
The operation of this circuit is defined by an input frequency of 10 MHz.
z (clock frequency of CPU), output frequency: 3276
The case of 8 Hz (clock frequency of a built-in clock) will be described as an example.

【0024】まず、各分周比設定レジスタに設定する値
は、
First, the value set in each division ratio setting register is:

【数2】 (Equation 2)

【0025】初期状態として一時記憶レジスタTMPの
値が0,ダウン・カウンタCの値が305であったとす
る(図5の点)。このとき、(TMP+R2−R3)
は負となり、“BORROW”信号はアクティブとな
る。そのため、選択回路S1では“=1”信号が選択さ
れる。この信号は、入力クロックの305カウント目に
1クロック分アクティブとなる。そのため、306クロ
ック目にダウン・カウンタCに305が書かれるととも
に、一時記憶レジスタに45(TMP+R2)が書かれ
る。これで1回目の分周が分周比1/305として終了
した。
Assume that the value of the temporary storage register TMP is 0 and the value of the down counter C is 305 in the initial state (point in FIG. 5). At this time, (TMP + R2-R3)
Becomes negative, and the "BORROW" signal becomes active. Therefore, the selection circuit S1 selects the “= 1” signal. This signal becomes active for one clock at the 305th count of the input clock. Therefore, at the 306th clock, 305 is written to the down counter C and 45 (TMP + R2) is written to the temporary storage register. This completes the first frequency division with a frequency division ratio of 1/305.

【0026】2回目の分周でも、(TMP+R2−R
3)は負であるから、R1の値で入力クロックを分周す
る(分周比1/305)。
In the second division, (TMP + R2-R
Since 3) is negative, the input clock is divided by the value of R1 (division ratio 1/305).

【0027】このように分周が進み、6回目にTMPが
225となり、(TMP+R2−R3)が正となるた
め、選択回路S2で“=0”信号が選択され、分周比
は、
As described above, the frequency division proceeds, and the TMP becomes 225 at the sixth time, and (TMP + R2-R3) becomes positive. Therefore, the "= 0" signal is selected by the selection circuit S2, and the frequency division ratio becomes

【数3】 となる。また、この分周が終了したときに、TMPに書
かれる値は14(TMP+R2−R3)となる。
(Equation 3) Becomes When this frequency division is completed, the value written in TMP is 14 (TMP + R2-R3).

【0028】以上の動作を連続的に行うことによって、
入力端子Iからのクロック(10MHz)の分周比25
6/78125の周波数(32768Hz)を出力端子
Oから出力することができる。
By continuously performing the above operations,
Frequency division ratio of clock (10 MHz) from input terminal I 25
A frequency of 6/78125 (32768 Hz) can be output from the output terminal O.

【0029】[0029]

【発明の効果】以上説明したように本発明は、分周比を
サイクル毎に変化させることによって、任意の分周が可
能となり、現在複数の発振回路を使用しているシステム
に於いて、発振回路が1つで済むという効果を有する。
As described above, according to the present invention, an arbitrary frequency division can be performed by changing the frequency division ratio for each cycle. This has the effect of requiring only one circuit.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.

【図2】図1に示した分周回路の分周比を2/9分周と
したときの回路図である。
FIG. 2 is a circuit diagram when the frequency division ratio of the frequency dividing circuit shown in FIG. 1 is 2/9.

【図3】図2の分周回路を動作させたときの各部の信号
波形図である。
FIG. 3 is a signal waveform diagram of each unit when the frequency dividing circuit of FIG. 2 is operated.

【図4】本発明の別の実施例を示すブロック図である。FIG. 4 is a block diagram showing another embodiment of the present invention.

【図5】図4の分周回路を動作させたときの各レジスタ
の値を示す図である。
FIG. 5 is a diagram illustrating values of respective registers when the frequency dividing circuit of FIG. 4 is operated.

【図6】従来の分周器を示すブロック図である。FIG. 6 is a block diagram showing a conventional frequency divider.

【符号の説明】[Explanation of symbols]

a カウンタ=0出力 b カウンタ=1出力 C ダウン・カウンタ CTR 制御回路 I 入力端子 O 出力端子 R 分周比設定レジスタ S 選択回路 a counter = 0 output b counter = 1 output C down counter CTR control circuit I input terminal O output terminal R division ratio setting register S selection circuit

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 入力端子に入力されたクロックのNクロ
ック目に第1の出力信号がアクティブとなり、N+1ク
ロック目に第2の出力信号がアクティブとなるカウンタ
と、 前記第1の出力信号と前記第2の出力信号の何れか一方
の出力信号を出力端子に出力する選択回路と、 前記出力端子の出力がアクティブとなる毎に前記選択回
路の出力信号を切り換える制御回路とを有する ことを特
徴とするクロック分周回路。
An N clock of a clock input to an input terminal.
At the first clock, the first output signal becomes active, and N + 1 clocks are output.
A counter in which the second output signal becomes active at the lock
And one of the first output signal and the second output signal
A selection circuit for outputting an output signal of the output terminal to an output terminal; and a selection circuit each time the output of the output terminal becomes active.
And a control circuit for switching an output signal of the path.
【請求項2】 入力周波数がY(Hz)のクロック信号
をX(Hz)の出力周波数のクロック信号に変換するク
ロック分周回路であって、 Y/XをR1+R2/R3(R1〜R3は自然数、R2
<R3)の形に変換し、該R1〜R3をそれぞれ第1〜
第3のレジスタにそれぞれ設定する手段と、入力端子に
入力されたクロックのR1クロック目に第1の出力信号
がアクティブとなり、R1+1クロック目に第2の出力
信号がアクティブとなるカウンタと、前記第1の出力信
号と前記第2の出力信号の何れか一方の出力信号を出力
端子に出力する第1の選択回路と、該第1の選択回路を
制御する制御回路とを有し、 該制御回路は、一時記憶レジスタと、前記第2のレジス
タと、前記第3のレジスタと、前記一時記憶レジスタの
値と前記第2のレジスタの値とを加算した値を出力する
加算回路と、該加算回路の出力から前記第3のレジスタ
の値を減算した値を出力すると共にその減算値が負のと
きにアクティブとなるBORROW信号を前記選択回路
に出力する減算回路と、前記加算回路の出力と前記減算
回路の出力が入力され、前記BORROW信号がアクテ
ィブのときは前記減算回路の出力を前記一時記憶レジス
タに書き込み、前記BORROW信号がインアクティブ
のときは前記加算回路の出力を前記一時記憶レジスタに
書き込む第2の選択回路とを有し、 前記第1の選択回路は、前記BORROW信号がアクテ
ィブのときは前記第1の出力信号を出力し、前記BOR
ROW信号がインアクティブのときは前記第2の出力信
号を出力する ことを特徴とするクロック分周回路。
2. A clock signal having an input frequency of Y (Hz).
To a clock signal having an output frequency of X (Hz).
A lock frequency dividing circuit, wherein Y / X is R1 + R2 / R3 (R1 to R3 are natural numbers, R2
<R3), and R1 to R3 are the first to
A means for setting each in the third register and an input terminal
The first output signal at the R1 clock of the input clock
Becomes active, and the second output is output at the R1 + 1 clock.
A counter whose signal is active, and said first output signal.
And output one of the second output signal and the second output signal.
A first selection circuit for outputting to the terminal, and the first selection circuit
And a control circuit for controlling the temporary storage register and the second register.
, The third register, and the temporary storage register.
Outputting a value obtained by adding the value and the value of the second register
An adder circuit, and an output of the adder circuit, the third register
And outputs a value obtained by subtracting the value of
The BORROW signal, which becomes active when
A subtraction circuit to output the output of the addition circuit and the subtraction
The output of the circuit is input, and the BORROW signal is activated.
Output, the output of the subtraction circuit is stored in the temporary storage register.
And the BORROW signal is inactive
In the case of, the output of the addition circuit is stored in the temporary storage register.
A second selection circuit for writing, wherein the first selection circuit activates the BORROW signal.
Output the first output signal and output the BOR
When the ROW signal is inactive, the second output signal
A clock frequency dividing circuit for outputting a clock signal.
JP4221927A 1992-07-29 1992-07-29 Clock divider circuit Expired - Lifetime JP2978643B2 (en)

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