Claims (2)
Изобретение относитс к цифровое технике и может найти применение в устройствах обработки дискретной информации . Известно устройство, содержащее шину потенциала логической единицы, входную шину и два разр да 1 . Недостатком данного устройства в л етс возможность при воздействии помехи попасть в избыточное состо ние . Известно также устройство, содержащее два разр да, например, на IКтриггерах , шину потенциала логическо единицы и входную шину, котора соединена с тактовыми входами разр дов, пр мой и инверсный выходы первого ра р да соединены соответственно со входами I и К второго разр да, пр мой выход которого соединен с входом К первого разр да, вход установки в ноль и вход I которого соединены с инверсным выходом второго разр да 2J Однако известное устройство не имеет устойчивых неиспользуемых состо ний , и его недостатком вл етс относительное малое быстродействие, поскольку первый разр д измен ет свое состо ние из 1 а О, только после изменени состо ни второго разр да из нулевого в единичное. Целью изобретени вл етс повышение быстродействи . Дл достижени поставленной цели в недвоичный синхронный счетчик, содержащий два разр да, шину потенциала логической единицы и входную шину, котора соединена с тактовыми входами разр дов, пр мой выход первого и инверсный выход второго разр дов соединены соответственно с входом f второго и с входом установки в О первого разр да, входы I и К первого разр да и вход К второго разр да соединены с шиной потенциала логической единицы. 396 На чертеже приведена схема недвоичного синхронного счетчика. Счетчик содержит разр ды 1 и 2, входную шину 3 и шину 4 потенциала логической единицы,. Входна шина 3 соединена с тактовыми входами разр дов 1 и 2, пр мой выход разр да 1 и инверсный выход разр да 2 соединены соответственно с входом I разр да 2 и с входом установки в О разр да 1, входы I и К которого соединены с входом К разр да 2 и соединены с шиной 4 потенци ала логической единицы. Устройство работает следующим образом . Пусть в исходном состо нии разр д 1 и 2 наход тс в состо нии 00. После прихода первого импульса по шине 3 изменитс состо ние только разр да 1, который примет единичное состо ние, т. е. общее состо ние уст ройства будет 10, поскольку на инверсном выходе разр да 2 присутствует в исходном состо нии единичный по тенциал и разр д 1 не блокируетс к входу установки в О. После насту лени второго импульса по шине 3 раз р д 1 установитс в О (поскольку он работает в счетном режиме и в дан ном такте не блокируетс к входу установки в О), а разр д 2, работающий в режиме задержки входной информации на один такт, установитс в 1, и нулевой потенциал с его инверсного выхода заблокирует к входу -установки в О работу разр да 1 на следующем такте. После поступлени третьего импульса измен етс состо ние только разрйда 2, и общее состо ние устройства становитс 00. В предлагаемом устройстве информаци на выходе разр ов измен етс синхронно с фронтом тактового импульса , поэтому быстродействие выше, чем в известном устройстве. Поскольку разр д 1 работает в счетном режиме, а разр д 2 - в режиме сдвигаJ то в общем случае может быть построен счетчик с коэффициентом пересчета 2 + 1, где m - разр дность двоичного счетчика. Причем в этом случае на информационный вход регистра сдвига необходимо подавать сигнал перекоса или сигнал с дешифратора всех единиц двоичного счетчика, вход установки в О которого -.оединен с инверсным выходом разр да 2. Формула изобретени Недвоичный синхронный счетчик, содержащий два разр да, шину потенциала логической единицы и входную шину , котора соединена t тактовыми вховходами разр дов,пр мой выход первого и инвесрный выход второго разр дов соединены соответственно с входом I второго разр да и с входом установки в О первого разр да, отличающийс тем, что, с целью повышени быстродействи , входы I и К первого разр да и вход К второго разр да соединены с шиной потенциала логической единицы. Источники информации, прин тые во внимание при экспертизе 1.Шац С. Я. Проэктирование радиоэлектронных устройств на интегральных микросхемах. М., Советское радио 1976, с. 235, рис. 5.3. The invention relates to digital technology and can be used in discrete information processing devices. A device is known comprising a potential unit potential bus, an input bus, and two bits 1. The disadvantage of this device is the possibility of getting into an excess state when exposed to interference. It is also known a device containing two bits, for example, on ICtriggers, a potential bus, a logical unit and an input bus that is connected to the clock inputs of the bits, the forward and inverse outputs of the first row are connected respectively to the inputs I and K of the second bit, the direct output of which is connected to the input K of the first discharge, the installation input to zero and the input I of which are connected to the inverse output of the second discharge 2J However, the known device does not have stable unused states, and its disadvantage is relative nd speed as the first bit changes its state and one of G, only after the state change of the second discharge from a single zero. The aim of the invention is to increase speed. To achieve this goal, a non-binary synchronous counter containing two bits, a potential unit potential bus and an input bus that is connected to the clock inputs of the bits, a direct output of the first and an inverse output of the second bit are connected respectively to the input f of the second and to the input of O of the first discharge, inputs I and K of the first discharge, and input K of the second discharge are connected to the bus potential of a logical unit. 396 The drawing shows a non-binary synchronous counter circuit. The counter contains bits 1 and 2, the input bus 3 and the potential 4 bus of the logical unit ,. Input bus 3 is connected to clock inputs of bits 1 and 2, direct output of bit 1 and inverse output of bit 2 are connected respectively to the input I of bit 2 and to the installation input in O of bit 1, inputs I and K of which are connected to input To bit 2 and connected to the bus 4 potential logical unit. The device works as follows. Let bit 1 and 2 be in state 00 in the initial state. After the arrival of the first pulse on bus 3, the state of only bit 1 will change, which will take the unit state, i.e. the general state of the device will be 10, since at the inverse output of bit 2 there is a single potential in the initial state and bit 1 is not blocked to the input of the installation in O. After the second pulse is applied through the bus, 3 times p 1 will be set to O (since it operates in counting mode and in this cycle the clock is not blocked to the input of the installation in O), and the bit 2, working th input data in the delay mode for one clock cycle, ustanovits to 1 and zero potential with its inverted output to the input of block -Installation in G discharge work 1 at the next clock cycle. After the arrival of the third pulse, the state of only bit 2 changes, and the overall state of the device becomes 00. In the proposed device, the information at the output of the bits changes synchronously with the front of the clock pulse, therefore the speed is higher than in the known device. Since bit 1 operates in the counting mode, while bit 2 operates in the shift mode, in general, a counter can be built with a conversion factor of 2 + 1, where m is the binary counter size. Moreover, in this case, the information input of the shift register must be given a skew signal or a signal from the decoder of all units of the binary counter, the installation input in O of which is connected to the inverse output of bit 2. Invention formula Non-binary synchronous counter containing two bits, potential bus the logical unit and the input bus, which is connected by t clock inputs of the bits, the direct output of the first and the investment output of the second bit are connected respectively to the input I of the second bit and to the input of the installation in O of the first discharge, characterized in that, in order to improve speed, inputs I and K of the first discharge and input K of the second discharge are connected to the potential unit of the logical unit. Sources of information taken into account in the examination 1.Satz S. Ya. Designing electronic devices on integrated circuits. M., Soviet Radio 1976, p. 235, fig. 5.3.
2.Авторское свидетельство СССР № 552702, кл. Н 03 К 23/00, 1976 (прототип).2. USSR author's certificate number 552702, cl. H 03 K 23/00, 1976 (prototype).