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JP2878376B2 - 光電変換装置 - Google Patents

光電変換装置

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JP2878376B2
JP2878376B2 JP2048076A JP4807690A JP2878376B2 JP 2878376 B2 JP2878376 B2 JP 2878376B2 JP 2048076 A JP2048076 A JP 2048076A JP 4807690 A JP4807690 A JP 4807690A JP 2878376 B2 JP2878376 B2 JP 2878376B2
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/197—Bipolar transistor image sensors

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  • Glass Compositions (AREA)
  • Amplifiers (AREA)
  • Optical Head (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Photometry And Measurement Of Optical Pulse Characteristics (AREA)
  • Light Receiving Elements (AREA)

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は光電変換装置に係り、特に光電変換された電
荷を蓄積可能な複数の光電変換素子を備えた光電変換装
置に関する。本発明は、例えばカメラのパッシブ方法の
焦点検出装置等に用いられる光電変換装置に好適に用い
られる。
［従来の技術］ 従来、この種の装置としては、例えば本出願人による
特開平１−222583号が既に提案されている。
第14図に、特開平１−222583号に示される光電変換素
子アレイの等価回路図を示す。
第14図において、1-1〜1-nは蓄積タイプのフォトトラ
ンジスタアレイ（セル）であり、コレクタには共通の電
源が接続され、制御電極領域（ベース）に光電変換され
た電荷を蓄積し、主電極領域（エミッタ）から読み出す
ことのできる構造を有するもので、その具体的内容は例
えば特開昭62−128678号、特開昭62−113468号、特開昭
63−24664号、特開昭63−76476号、特開昭63−76582号
等に詳細な記載がある。2-1〜2-nはフォトトランジスタ
アレイ１を構成する各バイポーラトランジスタのベース
をφresが与えられたときに電源Vcに接続してリセット
するためのPMOSスイッチ、3-1〜3-nはバイポーラトラン
ジスタの各エミッタに接続されて蓄積された信号をφt
に同期して後段へ取り出すためのNMOSスイッチ、4-1〜4
-nはNMOSスイッチ3-1〜3-n各々に直列接続されて画像信
号を読出しライン７に送出するためのNMOSスイッチであ
る。5-1〜5-nはNMOSスイッチ3-1〜3-nと4-1〜4-nの各接
続点と接地間に接続された各画素ごとの信号を読み出す
ための蓄積容量、６はNMOSスイッチ4-1〜4-nを順番にオ
ンさせて画像信号を逐次読み出す為のシフトレジスタで
ある。８はNMOSスイッチ4-1〜4-nの出力端子が共通接続
された読出しライン７を信号φnrsの与えられたときに
接地して初期化するためのNMOSスイッチ、９は読出しラ
イン７に出力された画像信号を増幅する出力アンプ、10
-1〜10-nはφvrsが与えられたときにフォトトランジス
タアレイ1-1〜1-nの各エミッタを接地する為のNMOSスイ
ッチである。107は最大最小値検出回路であり、最小値
検出回路11-1〜11-n、最大値検出回路12-1〜12-n、出力
アンプ13,14より構成されている。
第15図に最小値検出回路の一単位の構成を示す。
第15図に示すように、ひとつの最小値検出回路は、１
個の差動増幅器30と１個のPNP型トランジスタ31とによ
り構成される。差動増幅器30は、定電流回路411、PMOS
トランジスタ407,408、NMOSトランジスタ409,410からな
る。PNP型トランジスタ31のエミッタラインは差動増幅
器30の反転入力（In2）に帰還され、非反転入力（In1）
には、フォトトランジスタアレイ1-1〜1-nの各画素列の
各エミッタが入力されている。差動増幅器30の非反転入
力が（In1）のレベルが反転入力（In2）のレベルより高
い場合、PNP型トランジスタ31のベース電位をほぼ電源
電圧レベルまで変位させ、PNP型トランジスタ31をオフ
させる。したがって第14図に示した出力アンプ13の入力
には電圧を生じさせない。PNP型トランジスタ31に出力
電圧を生じさせるのは、差動増幅器30の非反転入力（I
n1）に最も低い電圧が与えられた場合であり、最小値検
出となる。
第16図に最大値検出回路の一単位の構成を示す。
第16図に示すように、ひとつの最大値検出回路は、１
個の差動増幅器32と１個のNPN型トランジスタ33とによ
り構成される。差動増幅器32は、定電流回路401、PMOS
トランジスタ402,403、NMOSトランジスタ404,405からな
る。NPN型トランジスタ33のエミッタラインは、差動増
幅器32の反転入力（In2）に帰還され出力ラインとなっ
ている。非反転入力（In1）には、各画素列の各エミッ
タが接続されている。差動増幅器32の非反転入力
（In1）が反転入力（In2）より低い場合、NPN型トラン
ジスタ33のベース電位は、ほぼ負電源の電圧レベルまで
下げられ、NPN型トランジスタ33はオフ状態となる。こ
のNPN型トランジスタ33に出力電圧を生じさせるのは、
差動増幅器32の非反転入力（In1）に最も高い電圧が与
えられた場合であり、最大値検出となる。なお、Ｒは最
小値検出回路、最大値検出回路において、ともに負荷抵
抗を示す。
第17図は第14図の光電変換素子アレイの動作を説明す
るタイミングチャートである。
まず、リセットが行なわれる。時間t1〜t2期間におい
てφresをローレベルにし、PMOSスイッチをオンするこ
とにより、フォトトランジスタアレイ（以下、画素列と
いう）1-1〜1-nのベースがVcの電位に固定される。
次に、時間t3〜t4期間においてφvrs及びφtをハイレ
ベル（ON）にすることにより、NMOSスイッチ10-1〜10-n
及び3-1〜3-nが導通し、蓄積容量5-1〜5-nが接地され、
残留電荷がリセットされる。この画素列1-1〜1-nのベー
ス及びエミッタの各々に対するリセットが終了すると、
次に蓄積動作に入る。
蓄積動作に入ると、光電変換された電荷は画素列1-1
〜1-nのベース領域に蓄積される。このとき、画素列の
ベース及びエミッタはフローティング（容量負荷状態）
になっており、エミッタにはベース電位を反映した電圧
が生じる。
信号の逐次読み出しに際しては、NMOSスイッチ4-1〜4
-nをシフトレジスタ６によって順次ONにし、蓄積容量5
-1〜5-nに蓄積された信号電荷を読出しライン７へ読み
出す。シフトレジスタ６はφckが入力されるごとにNMOS
スイッチ4-1〜4-nを順次選択する。このNMOSスイッチ4
-1〜4-nを選択する直前にφnrsによりNMOSスイッチ８を
ON状態とし、読出しライン７に残留している電荷をリセ
ットする。
特願昭63−47644号には、上記のような最大最小値検
出回路を備えた光電変換素子アレイを用いて第18図や第
19図のような光電変換装置を構成することにより、被写
体のパターンと明部と暗部の差が一定になるように蓄積
時間を制御し、パターンの特徴部分のみをA/D変換する
方法が提案されている。
これらの装置においては、適正レベルまで蓄積が行な
われるか否かの判定を光電変換素子アレイの蓄積レベル
の最大値と最小値との差分が基準レベルVrefに達したか
どうかにより行なっている。102はVmaxとVminとの差分
をとるための差動増幅器であり、103は差動増幅器102の
出力と所定の基準レベルVrefとを比較し、適正な蓄積レ
ベルに達したことを判定するコンパレータであって、コ
ンパレータ103の信号φcompが反転することにより、マ
イクロコンピュータ104は蓄積が基準レベルまで行なわ
れたことを検知し、蓄積を終了するためのパルスφtを
光電変換素子アレイ101に送出する。同時に記憶回路105
に対して信号SHを送出し蓄積終了時のVminレベルを記憶
する。次に読出しパルスにφck及びφnrsが送付され、
光電変換素子より画像（Video）信号が読み出されA/D変
換される。
この際、第18図の例では、A/D変換レンジを画像信号
の範囲に合わせてレベルシフトしており、また第19図の
例では画素信号をA/D変換レンジにあわせてレベルシフ
トしており、いずれもA/D変換が画像信号の最大値と最
小値の間で行なわれるようにしている。
このようにして得られたデジタル化された画素信号を
もとに、特開昭58−142306号、特開昭59−107313号、特
開昭60−101513号、あるいは特開昭63−18314号に開示
されている演算を行なうことにより合焦判定を行なうこ
とができる。
しかしながら、上記従来の光電変換装置では画像信号
と光電変換素子アレイの蓄積信号の最大値及び最小値が
異なる読み出し回路を経て出力されるため読み出しゲイ
ンの違いやアンプ9,13,14のミスマッチ等が原因とな
り、画素信号の実際の最大値や最小値とVmaxやVminの値
がずれてしまう場合があり、また第11図や第12図の例の
ようにVmaxとVminとの差に基づいて蓄積電荷の制御を行
なう場合、画像信号の一部がA/D変換レンジを越えてし
まう場合があった。
なお、読み出しゲインの違いは次のようにして生じ
る。例えば、第14図において蓄積容量5-1の容量をCT1、
読出しライン７の寄生容量をCHとすると、フォトトラン
ジスタ1-1のエミッタ電位VE1を読出しライン７に読み出
した場合、出力は となり、ゲインが１とはならない。
これに対して、VminやVmax出力は、ゲイン１で読み出
されるため、ずれが生じてしまう。
かかる問題を解決するものとして、本出願人は特願平
１−301818号に記載の光電変換装置を提案した。
［発明が解決しようとする課題］ しかしながら、上記特願平１−301818号は以下に示す
課題を有し、改善が望まれていた。
すなわち、最大値と最小値を検出しそれを画像信号と
同じラインに出力する構成では、受光素子から読み出し
回路を介して共通出力線に至るパスと、最大値／最小値
検出回路から共通出力線に至るパスとのバランスがうま
く取れないとSN比が低下し又ビット毎にバラツキの大き
な信号になってしまう。こうなると画像信号そのものの
質を改善するだけでは不十分で、受光素子の蓄積時間を
決定するための最大値／最小値データを正確に検出しな
ければならず、更には検出された最大値／最小値データ
にノイズ成分を付与しないようにして共通出力線に出力
しなければならない。
又、特に最近では、測光用の光電変換装置では被写体
の縦方向および横方向のセンシングを行うために光電変
換素子アレイを２次元的に配置する構成が望まれてい
る。このための構成としては、複数の光電変換装置のチ
ップを縦横に並べて構成することも考えられる。しかし
ながら、そのような構成を採用すると製造コストが高く
なるだけでなく、その組み合わせによってはSN比の小さ
な信号しえ得られない場合があった。
特に、対応する光電変換素子アレイを駆動するための
クロック信号等を発生するデジタル回路がほかの光電変
換素子アレイの受光素子アレイ部近くに配置されるとSN
比の低下が顕著に見られた。
これは、デジタル回路からのノイズ成分が光電変換信
号に紛れ込み、これが大きな要因になっていると考えら
れる。
更には、複数の光電変換素子アレイのうちチップの端
部側に位置するアレイにおいてその受光素子アレイが内
側で、読み出し回路部が外側になるべく配されると、残
りの複数の光電変換素子アレイのうち隣接するチップ内
側のアレイの影響を受光部が受けて正確な信号読取が行
えなくなる。
［課題を解決するための課題］ そこで本発明者らは、受光素子アレイ部、読取回路
部、デジタル回路部、アナログ信号処理部等の複数を組
み合わせて最もノイズが小さく大きな信号が得られるよ
うな構成を見つけ出し、更にはそれらの一部を一体化し
て半導体チップの所定の位置にそれぞれ配置することに
よりより一層ノイズ低減を目指した。
上述した技術的課題を解決するための構成は、光電変
換された電荷を蓄積可能な複数の受光素子と、最も強い
光の入射している受光素子の蓄積信号及び最も弱い光の
入射している受光素子の蓄積信号を検出するための増幅
器を有する検出回路と、蓄積された電荷に基づく信号を
前記受光素子より読み出すための読み出し回路と、前記
読み出し回路より読み出された信号を処理するための信
号処理回路と、が共通の基板上に配設されており、前記
増幅器を有する検出回路が前記受光素子と前記読み出し
回路との間に配置されていることを特徴とする光電変換
装置である。
また、上述した技術的課題を解決するための構成は、
光電変換された電荷を蓄積可能な受光素子の複数を含む
第１及び第２の受光素子アレイと、最も強い光の入射し
ている受光素子の蓄積信号及び最も弱い光の入射してい
る受光素子の蓄積信号を検出するための増幅器を有する
第１及び第２の検出回路と、蓄積された電荷に基づく信
号を前記受光素子より読み出すための第１及び第２の読
み出し回路と、前記読み出し回路より読み出された信号
を処理するための信号処理回路と、が共通の基板上に配
設されている光電変換装置において、前記第１の受光素
子アレイと前記第１の検出回路と前記第１の読み出し回
路とからなる第１の光電変換素子アレイと、前記第２の
受光素子アレイと前記第２の検出回路と前記第２の読み
出し回路とからなる第２の光電変換素子アレイと、がそ
れぞれの前記受光素子の配列方向が互いに交差するよう
に２次元的に配置されており、前記第１及び第２の光電
変換素子アレイの夫々においては、前記増幅器を有する
検出回路が前記受光素子アレイと前記読み出し回路との
間に配置されていることを特徴とする光電変換装置であ
る。
［実施例］ 以下、本発明の実施例を図面を用いて詳細に説明す
る。
（光電変換装置の構成の説明） 第１図は本発明による光電変換装置の構成を説明する
為の模式的上面図である。
1001、1101、2001、2101、3001、3101、4001、4101光
電変換素子アレイにおける受光素子アレイ、1002、110
2、2002、2102、3002、3102、4002、4102は光電変換素
子アレイの読み出し回路図である。これら受光素子アレ
イの一つと読み出し回路部の一つとで光電変換素子アレ
イの一つが構成されている。読み出し回路部は後述する
ようにNMOSスイッチや蓄積容量や最大値検出器や最小値
検出器等で構成されている。そして、光電変換素子アレ
イは、半導体チップに、図中横方向に２ラインが並んで
上下３列に、これと交差する方向に２ラインが並んで１
列に、光点変換素子アレイが複数個（ここでは８個）配
設されている。受光部1001、1101及び3001、3101はチッ
プの端部に配設されており、対応する読み出し回路部10
02、1102及び3002、3102はチップの内側に向けて配置さ
れており、少なくともこの４つの光電変換素子アレイに
おいては、端部からの光が読み出し回路に入射し誤動作
を生じさせることを防いでいる。
また、1002と1102を含む２つの光電変換装素子アレイ
は読み出しライン5010で接続されライン5009および5015
を通してアナログ信号処理回路部5002に信号を出力す
る。
同様に3002、3102を含む光電変換素子アレイはライン
5017で接続されライン5016、スイッチ5021を介してライ
ン5015に接続されている。
2002、2102を含む光電変換素子アレイはライン5012、
5014で接続されスイッチ5020を介してライン5015に接続
されている。
同様に4002、4102を含む光電変換素子アレイはライン
5011、5013で接続されスイッチ5020を介してライン5015
に接続されている。
このように読み出しラインは5015を基準にスイッチを
介して共通のラインとされ受光素子アレイ4001、4101、
2001、2101で挟まれたチップのほぼ中央を通りアナログ
信号処理回路部5002に至る配線となっている。そして各
光電変換素子アレイを駆動するためのクロックの発生や
I/Oとなるデジタル回路部やアナログ信号処理回路部は
まとめられてチップの端の所定箇所に一体的に配置さ
れ、発生するノイズが読み出しラインに悪影響を及ぼす
ことを防止している。
5003、5004、5005、5006、は蓄積時間を制御するため
のコンパレータである。5003は1002、1102に対応してお
り、5004は4002、4102に対応しており、5005は2002、21
02に対応しており、5006は3002、3102に対応している。
また、5007、5008はチップの外部と電気的に接続する
ためのパッドを複数有するパッド部である。
（光電変換素子アレイの概略説明） 第２図は本発明の光電変換装置の特徴部分となる光電
変換素子アレイの一つの構成を示す回路図である。ここ
では第１図中８個の光電変換素子アレイのうち一つを例
にとって説明する。
なお、第14図に示した構成部材と同一構成部材につい
ては同一符号を付して説明を省略する。
同図に示すように、本発明にかかわる光電変換素子ア
レイは、第14図に示した従来の光電変換素子アレイに加
えて以下に示す構成部材が設けられる。17,18はそれぞ
れ最大値検出回路12-1〜12-n，最小値検出回路11-1〜11
-nの出力に接続されφtに同期して最大値と最小値を後
段に取り出すためのNMOSスイッチであり、19,20はNMOS
スイッチ17,18にそれぞれ直列接続され最大値、最小値
を出力ライン７に送出するためのNMOSスイッチ、15,16
はNMOSスイッチ17,18及びNMOSスイッチ19,20の各接続点
と接地との間に接続された最大値、最小値の信号を読み
出すための蓄積容量である。
第３図は上記光電変換素子アレイの動作を説明するタ
イミングチャートである。
なお、蓄積開始までの動作は第14図〜第17図を用いて
説明した従来の光電変換素子アレイと同様の動作をする
ため説明を省略するものとする。
蓄積動作に入ると光電変換された電荷は、画素列1-1
〜1-nの制御電極領域（ベース領域）に蓄積される。こ
のとき画素列1-1〜1-nのベース及びエミッタはフローテ
ィング（容量負荷状態）になっており、エミッタにはベ
ース電位を反映した電圧が生じる。またVmaxには画素列
1-1〜1-nの最大出力に対応した出力が現われ、Vminには
画素列1-1〜1-nの最小出力に対応した出力が現われる。
蓄積の終了時には、転送パルスφtによりその時点で
の最大出力レベル，最小出力レベル，各画素の出力レベ
ルがそれぞれ蓄積容量15,16,5-1〜5-nに蓄積される。読
み出しに際しては、NMOSスイッチ19,20,4-1〜4-nをシフ
トレジスタ６によって順次ON状態とし、蓄積容量15,16,
5-1〜5-nに蓄積された信号を読み出しライン７へ読み出
す。シフトレジスタ６は、φckが入力されるたびにNMOS
スイッチ19,20,4-1〜4-nを順次選択する。このNMOSスイ
ッチ19,20,4-1〜4-nを選択する直前にφnrsによりNMOS
スイッチ８をON状態とし読み出しライン７に残留してい
る電荷をリセットする。
以上から明らかなように、本実施例においては、蓄積
終了時における光電変換素子アレイの最大出力と最小出
力の信号を各画素と同じ読み出し回路を通して同一の読
み出しラインに読み出すことができるまで、読み出しゲ
インの差が無く、アンプのミスマッチによる影響もうけ
ず、光電変換素子アレイの最大出力と最小出力とをより
正確に得ることができる。
第４図及び第５図は、本実施例を用いた具体的な光電
変換装置のブロック図である。
第４図、第５図において、101は第２図に示した光電
変換素子アレイ、102はVmaxとVminとの差分を取るため
の差動増幅器、103は差動増幅器102の出力と所定の基準
レベルVrefとを比較し、適正な蓄積レベルに達したこと
を判定するコンパレータ、109と111はVideoラインより
出力される最小値と最大値の信号をそれぞれ記憶する記
憶回路、110は記録回路109の出力とVideoラインより出
力される光電変換素子アレイの出力信号の差をとる差動
増幅器、112は記録回路111と記録回路109との出力の差
をとる差動増幅器、104はマイクロコンピューターであ
る。マイクロコンピューターは、CPUコア104a、ROM 104
b,RAM 104c、A/D変換器104dから構成される。
第４図に示した光電変換装置においては、まず、マイ
クロコンピューター104がリセット信号φres，φvrsを
出力し蓄積を開始する。次にコンパレータ103の反転信
号φcompをうけφtが出力され蓄積を中止する。さらに
φnrs及びφckが出力され読み出しが行なわれる。この
とき最小値の出力のタイミングで記憶回路109にマイク
ロコンピューター104からサンプリング信号SHが送られ
最小値が記憶される。引き続き出力される光電変換素子
アレイの出力は差動増幅器110により最小値との差をと
った形でA/D変換される。このときA/D変換の参照の参照
電位Vr1は接地電位、VrnはVrefと設定されているのでA/
D変換は光電変換素子アレイの出力のほぼ最大値と最小
値の間で行なわれるが、このとき光電変換素子アレイの
出力の基準となる最小値が第11図に示した従来の光電変
換装置に比較し正確に読出されているため、A/D変換が
正確に被写体のコントラスト部分について行なわれる。
第５図に示した光電変換装置においては、マイクロコ
ンピュータ104は最大値と最小値がVideoラインより出力
されるタイミングにサンプリング信号SH1,SH2をそれぞ
れ出力し光電変換素子アレイの最大値と最小値をそれぞ
れ記憶回路111,109に記憶する。引き続き出力される光
電変換素子アレイの出力は差動増幅器110により最小値
との差をとった形でA/D変換器に入力される。このときA
/D変換の参照電位Vr1は接地電位であるがVrnは差動増幅
器112により得られる最大値と最小値の差としている。V
minやVmaxの値は前述のように実際の光電変換素子アレ
イの最大値と最小値を必ずしも正確に反映していないた
め、Vmax−VminがVrefレベルに達したところで蓄積を終
了しても、実際の信号の幅がVrefであるとは限らない。
したがって第４図の光電変換装置の例のごとく実際の信
号の幅をA/D変換レンジとすることにより、A/D変換レン
ジを越えることなく有効にA/D変換レンジを使ってA/D変
換が行なれる。
第６図は本発明の光電変換装置の特徴部分となる光電
変換素子アレイの第２実施例の構成を示す回路図であ
る。なお、第２図に示した構成部材と同一構成部材につ
いては同一符号を付して説明を省略する。
本実施例の特徴とするところは、光電変換素子アレイ
の出力の最大値と最小値だけでなく差動増幅器26を使
い、これらの差分をとって光電変換素子アレイと同じ読
出しラインから読み出すようにしたところにある。動作
は第１実施例とほぼ同等であるが光電変換素子アレイの
出力の最大値のかわりに最大値と最小値の差分がφtに
より蓄積容量21に蓄積され、シフトレジスタ６によりNM
OSスイッチ23を通して読出しライン７に読み出される点
が異なる。
この場合第７図の光電変換装置に示すような構成をと
ることにより、第５図の光電変換装置に示した例と同等
の効果を得られる。即ちVideoラインから読み出される
最大値と最小値の差及び最小値ラインが出力されるタイ
ミングでマイクロコンピュータがサンプリングパルスSH
1とSH2をそれぞれ出力し各信号を記憶回路113と記憶回
路109とに記憶する。記憶回路113の出力はA/D変換の際
と高電位側の参照電位となり、引き続き出力される光電
変換素子アレイの出力は差動増幅器110により記憶回路1
09出力との差をとった形でA/D変換される。
なおここでは、光電変換素子アレイの蓄積信号の最大
値と最小値の差分を読み出す例をあげたが、後段で行な
う処理の必要に応じて最大値や最小値と光電変換素子ア
レイ中の特定ビット（例えば遮光ビット）との差をとっ
て同じ読み出し系を用いて読み出しても良い。また、後
段での処理の必要に応じて差分に限らず加算や定数倍す
るなどして読み出しても良い。
以上説明したように、最大値検出手段又は／及び最小
値検出手段から得られる信号と光電変換素子の蓄積信号
との間のずれを無くし、複数の光電変換素子に蓄積され
た電荷を正確に反映した信号を得ることができる。
また本発明の光電変換装置によれば、最大値検出手段
又は／及び最小値検出手段から得られる信号をもとに演
算され得られた信号と光電変換素子の蓄積信号との間の
ずれを無くし、複数の光電変換素子に蓄積された電荷を
正確に反映した信号を得ることができる。
（光電変換素子の構成の概略説明） 第８図は本発明による光電変換装置における光電変換
素子の構成を示す模式的平面図である。ここでは光電変
換素子アレイのうち１ビット分について説明する。
第８図は、本発明の光電変換素子の１ビット分のブロ
ック図である。
202はセンサーとなる光受光素子のバイポーラトラン
ジスタ、201はそのベースをリセットする為のPMOSトラ
ンジスタ、203はそのエミッタを所定の電位に接続しベ
ースに蓄積された光生成キャリアによる電位をリセット
する為のNMOSトランジスタである。これら３つのトラン
ジスタにより、光信号の蓄積、リセットが行なわれる。
204はこの１ビット（bit）のブロックを複数個配列し
た時に、そのうちの最大値を検出する手段に用いる増幅
器、205は同様にして最小値を検出する手段に用いる増
幅器であり、例えば前述の第15図、第16図に記載されて
いるような増幅器である。受光素子より発生した信号
は、これら増幅器を通ってそれぞれ最大値、最小値が検
出される。
206、207は夫々信号転送用のNMOSトランジスタ、20
8、209は夫々その信号を蓄積する為の容量負荷、210、2
11は夫々容量負荷に蓄えられた信号負荷を順次読み出す
為のNMOSトランジスタ、212は読み出し用NMOSトランジ
スタを順次走査する為のシフトレジスタである。
ここで、信号転送用MOS、容量負荷、読み出し用MOSが
それぞれ２つずつ接続されているが、このうち207,209,
211は暗時ノイズ補正用、206,208,211は光信号蓄積用に
用いられるもので、それぞれＮ出力,S出力として出力さ
れ後に差動増幅器などを介して暗時ノイズの補正を行な
うものである。
（光電変換素子の層構成の説明） 第９図（Ａ）及び第９図（Ｂ）はそれぞれ上述した光
電変換素子1bit分のAA′線方向の模式的断面図である。
第９図（Ａ）中、右から順にベースリセット用のPMOS、
光電変換を行う受光用バイポーラトランジスタ、エミッ
タをリセットする為のNMOS、最大値検出用増幅器、最小
値検出用増幅器、信号転送用NMOS、信号蓄積用容量が配
置されている。
更に左へは第９図（Ｂ）中右から信号蓄積用容量、読
み出し用NMOS、走査用シフトレジスタが連続して配設さ
れている。
ここでは図面および説明が複雑とならないように便宜
上一つの光電変換素子の断面図を二つに分けた。
第９図（Ａ）及び第９図（Ｂ）において、301はＰ型
半導体基体、302はＰ型不純物を含有するＰ−埋込層、3
03はＮ型不純物を含有するＮ−埋込層、304はＮ型不純
物を含有するN-エピタキシャル層（N-epi）,305はＰ型
不純物を微量含有するP-領域、306はコレクタ抵抗を下
げる為のN+領域、307はポシリコンで形成されたコレク
タ電極、308はコレクタ電極307とN+領域とを電気的に接
続する為のオーミックコンタクト層であるN+領域、309
は受光用バイポーラトランジスタのベース領域となるP-
領域で、Ｐ型不純物を含有するP+領域310を介してAl配
線331に接続されている。331はＮ型不純物が含有された
エミッタとなるN+領域で、ポリシリコンを介して配線に
接続されている。ベースリセット用のPMOSはソースとな
るP-領域309と接続されているP+領域312−１と、絶縁膜
336を介して設けられたベース電極となるポリシリコン
とドレインとなるP+領域312−２とで構成されている。3
37はＮ型不純物が含有された素子分離領域であり、N+領
域306と電気的に接続されている。エミッタリセット用N
MOSはP-領域305中に形成されたN+領域315、316と絶縁層
を介して配されたポリシリコンからなるゲート電極317
とで形成されている。318はＰ型不純物が含有されたチ
ャネルストッパーである。319は最大値検出用増幅器、3
20は最小値検出用増幅器である。信号転送用NMOSはP-領
域321中に形成されたN+領域322、323と絶縁層を介して
配されたポリシリコンからなるゲート電極324とで構成
されている。325はＰ型不純物が含有されたチャネルス
トッパーとなるＰ型領域である。蓄積用容量はP-領域32
1と絶縁層336を介して配されたポリシリコン電極327と
で形成される、読み出し用NMOSはP-領域中に形成された
N+領域328,329と絶縁層を介して配されたポリシリコン
からなるゲート電極330で構成される。338はＰ型不純物
が含有されたチャネルストッパーとなるＰ型領域であ
る。
各電極331間には絶縁層332が設けられており、更に配
線331と絶縁層332上は絶縁層333で覆われている。334は
不要な部位（特にセンサー部以外の領域）に不要な光が
照射されるのを防ぐために設けられるAl層領域である遮
光層である。該遮光層334にはセンサーの受光部に対応
して窓が形成されている。
335は保護層として光電変換素子表面に設けられる絶
縁層である。
（光電変換素子アレイの付加構成の説明） また８個の光電変換素子アレイのうち1001,1002,200
1,2002,3001,3002,4001,4002は上記光情報読み出し用の
光電変換素子ビット以外にも第10図のように暗成分読み
出し用のビットと最大値検出用のビットと最小値検出用
のビットとダミービットとがアレイ上に設けられてい
る。
また８個の光電変換素子アレイのうち1101,1102,210
1,2102,3101,3102,4101,4102は上記光情報読み出し用の
光電変換素子ビット以外にも第11図のように暗成分読み
出し用のビットと最大値検出用のビットと最小値検出用
のビットとダミービットとがアレイ上に設けられてい
る。
第10図は本発明の光電変換素子アレイのうちの1001,1
002,2001,2002,3001,3002,4001,4002の構成を示したも
のである。601はベースリセット用のｐ−ch MOSトラン
ジスタ、602は受光素子として光電変換を行なうバイポ
ーラトランジスタ、603はエミッタリセット用ｎ−ch MO
Sトランジスタ、604は最大値検出回路、605は最小値検
出回路、606は信号転送用ｎ−ch MOSトランジスタ、607
は信号電荷を蓄積する為の容量負荷、608は蓄積容量に
蓄えられた電荷を順次読み出す為のｎ−ch MOSトランジ
スタ、609は読み出し用MOSを走査する為のシフトレジス
タである。606,607,608の各ブロック内は、第８図に示
したようにノイズ補正用のＮ成分と、信号蓄積用のＳ成
分の２つから成り立っている。受光素子602は、601,603
のMOSトランジスタにより、しかるべきリセット動作を
されたのち、光信号の蓄積に入り、照射された光に応じ
て発生した電荷を606のMOSトランジスタを介して607の
容量に蓄えられる。蓄積が終了するとシフトレジスタ60
9が走査を開始し、607に蓄えられた電荷は608のMOSトラ
ンジスタを介して順次出力される。この間、604,605の
最大値，最小値検出回路は、複数個配列された画素の中
から最大値，最小値を検出し出力する。又、本光電変換
素子アレイは、光情報を読み出す為の有効画素以外に
も、暗成分読み出し用のダーク画素、最小値検出用ビッ
ト、最大値検出用ビット、及びダミー画素が設けられて
いる。このうち、ダーク画素はすべての画素の光信号出
力の基準となる暗時の出力を読み出す為のもので、受光
素子は遮光されている。最小値及び最大値検出ビット
は、604,605で検出された最大値，最小値を有効画素と
同じ読み出し経路で読み出す為のもので、最大値，最小
値の出力ラインを転送用MOS606を介して、607の蓄積容
量に接続している。この効果については、特願平１−30
1818号に詳細に述べられている。最大値，最小値検出ビ
ットは、上述のような構成から、受光素子の出力とは関
係がないが、チップ上には均一性確保の為601,602,603
の受光素子及びリセット用MOSトランジスタを他の画素
と同様に配列している。又、ダミー画素は有効画素の周
辺に配設され有効画素に対する外部からの影響を排除す
る為に設けられている。
第11図は、本発明の光電変換素子アレイのうちの110
1,1102,2101,2102,3101,3102,4101,4102の構成を示した
ものである。501は、ベースリセット用のｐ−ch MOSト
ランジスタ、502は受光素子として光電変換を行なうバ
イポーラトランジスタ、503はエミッタリセット用ｎ−c
h MOSトランジスタ、504は最大値検出回路、505は最小
値検出回路、506は信号転送用ｎ−ch MOSトランジス
タ、507は信号電荷を蓄積する為の容量負荷、508は蓄積
容量に蓄えられた電荷を順次読み出す為のｎ−ch MOSト
ランジスタ、509は読み出し用MOSを走査する為のシフト
レジスタである。506,507,508の各ブロック内は、第８
図に示したように、ノイズ補正用のＮ成分と、信号蓄積
用のＳ成分の２つから成り立っている。受光素子502は5
01,503のMOSトランジスタにより、しかるべきリセット
動作をされたのち、光信号の蓄積に入り、照射された光
に応じて発生した電荷を506のMOSトランジスタを介して
507の容量に蓄えられる。蓄積が終了するとシフトレジ
スタ509が走査を開始し、507に蓄えられた電荷は508のM
OSトランジスタを介して順次出力される。この間、504,
505の最大値，最小値検出回路は、複数個配列された画
素の中から最大値，最小値を検出し、出力する。
又、本光電変換素子アレイは光情報を読み出す為の有
効画素以外にもダミー画素が設けられている。そしてこ
のアレイは、前述の第10図記載のアレイとペアで使用さ
れる為ダーク画素及び最大値，最小値検出ビットは、付
加されていない。
（製造方法の説明） 第12図（Ａ）〜（Ｅ）、第13図（Ａ）〜（Ｅ）は、本
発明の光電変換素子アレイの製造方法の実施例のフロー
チャートである。これらの図面を用いて以下に本発明の
光電変換素子アレイの製造方法を説明する。
なお、第12図（Ａ）〜（Ｅ）、第13図（Ａ）〜（Ｅ）
は、それぞれ第９図（Ａ）、第９図（Ｂ）に示した光電
変換素子1bit分の製造方法を示すものであるため第９図
（Ａ），（Ｂ）と同一符号を付する。
本発明では、受光素子としてバイポーラNPNトランジ
スタ、転送用、リセット用トランジスタとしてMOS型FE
T、又、最大値，最小値検出回路や、アナログ信号処理
回路、ディジタル回路などを同一チップ上に形成する必
要がある為、いわゆるBi−CMOSプロセス技術を用いて各
素子をSi基板上にモノリシックに集積している。
まず、第12図（Ａ）、及び第13図（Ａ）に示すように
Ｐ型Si基板301上にイオン注入技術及び拡散技術を用い
てＮ型,P型の埋込み層303,302を形成する。Ｎ型埋込み
層にはAs、Ｐ型埋込み層にはＢが不純物として用いられ
る。
次に第12図（Ｂ），及び第13図（Ｂ）に示すようにエ
ピタキシャル成長技術によりＮ型エピタキシャル層304
を形成し、Ｂのイオン注入によりP-（Ｐウェル）領域30
5を、Ｐのイオン注入によりN+領域306を形成する。この
N+領域306は主にNPNトランジスタのコレクタ抵抗を低減
する為に形成する為に形成されるものである。次に選択
酸化によりフィールド絶縁膜層336を形成する。その後
Ｂのイオン注入によりＰ領域318とＰのイオン注入によ
りＮ領域337を形成する。これは一般にチャネルストッ
プと呼ばれるもので、各素子間の分離領域に寄生トラン
ジスタが形成されるのを防止するものである。
次に第12図（Ｃ）及び第13図（Ｃ）に示すようにＢを
イオン注入することによりＰ型領域309を形成する。こ
れはNPNトランジスタのベースとして使用されるもので
センサーの受光部としても用いられる。
次に第12図（Ｄ）及び第13図（Ｄ）に示すようにポリ
シリコンを堆積させパターニングすることによりNPNト
ランジスタのエミッタ電極及びMOSトランジスタのゲー
ト電極313を形成する。又、このポリシリコン電極は、
Ｎ型拡散の拡散源としても用いられ、Ｐを不純物とし
て、NPNトランジスタのコレクタ電極307のコンタクトに
も用いられる。次にAsをイオン注入することにより、Ｎ
型領域315,318を、Ｂをイオン注入することによりＰ型
領域310,312−1,312−２を形成する。Ｎ型領域315,318
はｎ−ch MOSトランジスタのソース・ドレイン領域とし
て用いられる。又Ｐ型領域309,310,312−２はｐ−ch MO
Sトランジスタのソース・ドレイン領域として用いられ
る。又、Ｐ型領域310はNPNトランジスタのベース電極の
コンタクトとしても用いられる。
次に第12図（Ｅ）及び第13図（Ｅ）に示すように絶縁
膜332を堆積させ、パターニングによりコンタクトホー
ルを形成し、更にAlを堆積し、パターニングし、エッチ
ングをすることによりAl配線331を形成する。これは各
素子間の相互接続に使用されるものである。次に更に絶
縁膜333を堆積させその上にAlを堆積し、パターニング
し、エッチングすることによりAl領域334が形成され
る。これは主にセンサー受光部以外に光が当たるのを防
ぐための遮光膜として用いられる。又、この図中には示
されていないが、絶縁膜333にコンタクトホールを形成
し、下層のAl配線と導通させ、上記遮光膜として使用し
たAl層334を第２のAl配線層とすることもできる。その
後、最上部に保ゴ膜としてPSG（リンガラス）、SiN（シ
リコン窒化膜）等を形成して全工程が終了する。
又、上述の説明にはなかったが、ポリシリコン層は素
子内の配線、あるいは、容量の電極としても用いられ
る。
又、Ｐ型領域305及び321のような高抵抗領域は、アナ
ログ処理回路などでは抵抗としてもひんぱんに用いられ
る。
尚、ここでAlの遮光膜は光電変換動作に大きく依存す
る受光素子の開口部を規定する部分のみ示してあるが、
同様に他の回路の遮光を行うべく同じプロセスによるAl
膜を形成してもよいし、又は、上部絶縁膜上の所望の部
分に有機材料や無機材料の遮光膜を更に設けてもよい。
以上説明した実施例によれば後述するような特徴的作用
効果に加えて、以下のような作用効果をも奏するもので
ある。
即ち、最終的に各光電変換素子アレイからの信号出力
線が中心の４つのアレイのクロス部になる間隙を通るよ
うに配線されている共通信号線にスイッチを介して接続
されているので、これら信号出力線及び共通信号線を短
くできノイズののる確率を小さくしCR定数の小さくして
信号の遅延、SN比低下を防止している。
［発明の効果］ 本発明によれば、最大値／最小値を検出する検出回路
が、受光素子と読み出し回路との間に位置したモノリシ
ックな構成をとることにより以下のような効果を奏す
る。
（１）検出回路を分離した構成に対して、SN比が大巾に
改善され、製造コストも大巾に低くすることができた。
（２）検出回路を一体的に形成し、他の配置構成とした
場合に比べてもSN比が更に改善され、使用されるチップ
の半導体基板の面積も小さくなり製造コストが更に低く
なった。
【図面の簡単な説明】
第１図は、本発明の光電変換装置の構成及び配置を示す
模式的上面図である。 第２図は、本発明の光電変換装置の特徴部分となる光電
変換素子アレイの第一実施例の構成を示す回路図であ
る。 第３図は、上記第一実施例の光電変換素子の動作を説明
するタイミングチャートである。第４図及び第５図は、
上記第一実施例の光電変換素子アレイを用いた具体的な
光電変換装置のブロック図である。 第６図は、本発明の光電変換装置の特徴部分となる光電
変換素子アレイの第二実施例の構成を示す回路図であ
る。 第７図は、第二実施例の光電変換素子アレイを用いた具
体的な光電変換装置のブロック図である。 第８図は、本発明による光電変換装置における光電変換
素子の構成を示す１ビット分の模式的ブロック図であ
る。 第９図（Ａ）及び（Ｂ）は、本発明による光電変換装置
における光電変換素子1bit分の模式的断面図である。 第10図は、本発明の光電変換装置における光電変換アレ
イの第１の構成を示す模式的平面図である。 第11図は、本発明の光電変換装置における光電変換アレ
イの第２の構成を示す模式的平面図である。 第12図（Ａ）〜（Ｅ）、及び第13図（Ａ）〜（Ｅ）は、
本発明の光電変換装置における光電変換アレイの製造方
法のフローチャートである。 第14図は、特願昭63−47644号に示される光電変換素子
アレイの等価回路図である。 第15図は、最小値検出回路の一単位の構成を示す回路図
である。 第16図は、最大値検出回路の一単位の構成を示す回路図
である。 第17図は、第14図に示した光電変換素子アレイの動作を
説明するタイミングチャートである。 第18図及び第19図は、従来の光電変換素子アレイを用い
た具体的な光電変換装置のブロック図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 5/30 - 5/335

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】光電変換された電荷を蓄積可能な複数の受
    光素子と、 最も強い光の入射している受光素子の蓄積信号及び最も
    弱い光の入射している受光素子の蓄積信号を検出するた
    めの増幅器を有する検出回路と、 蓄積された電荷に基づく信号を前記受光素子より読み出
    すための読み出し回路と、 前記読み出し回路より読み出された信号を処理するため
    の信号処理回路と、 が共通の基板上に配設されており、前記増幅器を有する
    検出回路が前記受光素子と前記読み出し回路との間に配
    置されていることを特徴とする光電変換装置。
  2. 【請求項２】前記検出回路と前記受光素子との間には更
    に前記受光素子に蓄積された電荷を消滅させるための消
    滅手段が配置されていることを特徴とする請求項１に記
    載の光電変換装置。
  3. 【請求項３】前記読み出し回路は、光電変換された電荷
    に基づく信号を蓄積するための蓄積手段と該蓄積手段に
    蓄積された信号を共通の出力線に転送する為の転送手段
    とを含むことを特徴とする請求項１に記載の光電変換装
    置。
  4. 【請求項４】前記受光素子の電荷蓄積領域には該領域の
    電位を所定の電位にする為のリセット手段が設けられて
    いることを特徴とする請求項１に記載の光電変換装置。
  5. 【請求項５】前記光電変換装置は、前記受光素子の複数
    を含む受光素子アレイ、前記検出回路、および前記読み
    出し回路からなる光電変換素子アレイを駆動する為の基
    準となるクロック信号を発生するクロック信号発生回路
    を含むデジタル回路を更に有することを特徴とする請求
    項１に記載の光電変換装置。
  6. 【請求項６】光電変換された電荷を蓄積可能な受光素子
    の複数を含む第１及び第２の受光素子アレイと、 最も強い光の入射している受光素子の蓄積信号及び最も
    弱い光の入射している受光素子の蓄積信号を検出するた
    めの増幅器を有する第１及び第２の検出回路と、 蓄積された電荷に基づく信号を前記受光素子より読み出
    すための第１及び第２の読み出し回路と、 前記読み出し回路より読み出された信号を処理するため
    の信号処理回路と、 が共通の基板上に配設されている光電変換装置におい
    て、 前記第１の受光素子アレイと前記第１の検出回路と前記
    第１の読み出し回路とからなる第１の光電変換素子アレ
    イと、 前記第２の受光素子アレイと前記第２の検出回路と前記
    第２の読み出し回路とからなる第２の光電変換素子アレ
    イと、 がそれぞれの前記受光素子の配列方向が互いに交差する
    ように２次元的に配置されており、 前記第１及び第２の光電変換素子アレイの夫々において
    は、前記増幅器を有する検出回路が前記受光素子アレイ
    と前記読み出し回路との間に配置されていることを特徴
    とする光電変換装置。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0627847B1 (en) * 1993-05-28 2001-04-11 Canon Kabushiki Kaisha Photoelectric conversion device
JPH09129864A (ja) 1995-10-30 1997-05-16 Canon Inc 半導体装置及びそれを用いた半導体回路、相関演算装置、信号処理システム
US5848305A (en) * 1996-01-31 1998-12-08 Canon Kabushiki Kaisha Circulating shift register and distance measuring device
US5844265A (en) * 1996-07-11 1998-12-01 Synaptics, Incorporated Sense amplifier for high-density imaging array
US5838176A (en) * 1996-07-11 1998-11-17 Foveonics, Inc. Correlated double sampling circuit
SG70128A1 (en) * 1997-10-06 2000-01-25 Canon Kk Method of driving image sensor
JP3636579B2 (ja) * 1997-11-04 2005-04-06 キヤノン株式会社 光電変換装置、光電変換装置の駆動方法及びその光電変換装置を有するシステム
JPH11307756A (ja) * 1998-02-20 1999-11-05 Canon Inc 光電変換装置および放射線読取装置
US6940551B2 (en) 2000-09-25 2005-09-06 Foveon, Inc. Active pixel sensor with noise cancellation
US6559488B1 (en) * 2000-10-02 2003-05-06 Stmicroelectronics, Inc. Integrated photodetector
US7104686B2 (en) * 2001-05-30 2006-09-12 Canon Kabushiki Kaisha Radiographic apparatus
KR20050001077A (ko) * 2003-06-27 2005-01-06 삼성전기주식회사 수광소자 및 증폭소자가 일체 형성된 반도체 장치 및 그제조방법
US7568628B2 (en) 2005-03-11 2009-08-04 Hand Held Products, Inc. Bar code reading device with global electronic shutter control
US7780089B2 (en) 2005-06-03 2010-08-24 Hand Held Products, Inc. Digital picture taking optical reader having hybrid monochrome and color image sensor array
US7611060B2 (en) 2005-03-11 2009-11-03 Hand Held Products, Inc. System and method to automatically focus an image reader
US7770799B2 (en) 2005-06-03 2010-08-10 Hand Held Products, Inc. Optical reader having reduced specular reflection read failures
WO2008156872A1 (en) * 2007-06-21 2008-12-24 The Johns Hopkins University Manipulation device for navigating virtual microscopy slides/digital images and methods related thereto
US10338012B2 (en) * 2016-03-09 2019-07-02 Toshiba Medical Systems Corporation Photon counting detector and X-ray computed tomography (CT) apparatus
CN111370437B (zh) * 2020-04-22 2023-03-14 厦门大学 一种基于金属氧化物薄膜晶体管的集成探测基板

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58127370A (ja) * 1982-01-25 1983-07-29 Toshiba Corp 固体撮像装置
CA1289242C (en) * 1985-11-13 1991-09-17 Shigetoshi Sugawa Device and method of photoelectrically converting light into electrical signal
JPH0654957B2 (ja) * 1985-11-13 1994-07-20 キヤノン株式会社 光電変換装置
JP2692049B2 (ja) * 1986-07-10 1997-12-17 キヤノン株式会社 焦点検出装置
JPH07120767B2 (ja) * 1986-09-19 1995-12-20 キヤノン株式会社 光電変換装置
US4879470A (en) * 1987-01-16 1989-11-07 Canon Kabushiki Kaisha Photoelectric converting apparatus having carrier eliminating means
JPH0710097B2 (ja) * 1987-10-09 1995-02-01 富士通株式会社 イメージセンサ
JP2526953B2 (ja) * 1987-12-25 1996-08-21 株式会社ニコン 焦点検出装置
JPH01222583A (ja) * 1988-03-02 1989-09-05 Canon Inc 光電変換装置並びに該装置の蓄積動作を制御する蓄積制御装置
NL8801342A (nl) * 1988-05-25 1989-12-18 Imec Inter Uni Micro Electr Stralingsopnemer.
NL8901401A (nl) * 1989-06-02 1991-01-02 Philips Nv Fotogevoelige halfgeleiderinrichting.
JPH03100535A (ja) * 1989-09-13 1991-04-25 Minolta Camera Co Ltd カメラのピント検出用光電変換装置

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Publication number Publication date
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EP0444938B1 (en) 1996-08-14
EP0710986B1 (en) 2002-06-12
EP0444938A3 (en) 1992-04-08
EP0710986A2 (en) 1996-05-08
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