JP2790157B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JP2790157B2 JP2790157B2 JP4083970A JP8397092A JP2790157B2 JP 2790157 B2 JP2790157 B2 JP 2790157B2 JP 4083970 A JP4083970 A JP 4083970A JP 8397092 A JP8397092 A JP 8397092A JP 2790157 B2 JP2790157 B2 JP 2790157B2
- Authority
- JP
- Japan
- Prior art keywords
- titanium
- heat treatment
- diffusion layer
- silicide
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置の製
造方法に関し、特に自己整合的高融点金属シリサイド形
成法に関する。
造方法に関し、特に自己整合的高融点金属シリサイド形
成法に関する。
【０００２】
【従来の技術】従来用いられてきた自己整合的高融点金
属シリサイドの一例としてチタンシリサイドを取り上
げ、その製造法を以下に述べる。図３に示されるように
半導体基板１０１の一主面上に素子分離領域２０１、ゲ
ート酸化膜３０１、多結晶珪素等よりなるゲート電極４
０１、サイドウオール５０１を形成する。さらに図４に
示されるようにイオン注入法等により不純物元素を導入
し拡散層６０１を形成する。そして拡散層６０１を形成
した後、図５に示されるようにチタン７０１をスパッタ
法等により堆積させる。チタンの厚さとしては３００か
ら１０００オングストローム程度が用いられる。次に窒
素ないしはアンモニア雰囲気中で第１の熱処理を施すこ
とによりチタン７０１と珪素を反応させチタンシリサイ
ドを形成する。第１の熱処理の条件としては温度が６０
０から７００℃、時間が３０から６０秒程度であるがこ
れはチタンの堆積膜厚、温度等の条件によって最適値は
変動する。
属シリサイドの一例としてチタンシリサイドを取り上
げ、その製造法を以下に述べる。図３に示されるように
半導体基板１０１の一主面上に素子分離領域２０１、ゲ
ート酸化膜３０１、多結晶珪素等よりなるゲート電極４
０１、サイドウオール５０１を形成する。さらに図４に
示されるようにイオン注入法等により不純物元素を導入
し拡散層６０１を形成する。そして拡散層６０１を形成
した後、図５に示されるようにチタン７０１をスパッタ
法等により堆積させる。チタンの厚さとしては３００か
ら１０００オングストローム程度が用いられる。次に窒
素ないしはアンモニア雰囲気中で第１の熱処理を施すこ
とによりチタン７０１と珪素を反応させチタンシリサイ
ドを形成する。第１の熱処理の条件としては温度が６０
０から７００℃、時間が３０から６０秒程度であるがこ
れはチタンの堆積膜厚、温度等の条件によって最適値は
変動する。
【０００３】以下にチタンと珪素との反応及びチタンと
酸化珪素との反応の相違について述べ、いかにしてチタ
ンシリサイドが拡散層６０１及びゲート電極４０１上に
形成され得るかを詳細に説明する。図６は第１の熱処理
中の珪素上での反応の状況つまり拡散層６０１ないしは
ゲート電極４０１上での反応を示したものである。窒素
ないしはアンモニア雰囲気中における第１の熱処理によ
りチタンと珪素の界面においては両者の反応が進みチタ
ンシリサイド７０２が形成される。一方でチタンの表面
においては窒素ないしはアンモニアとの反応が進み窒化
チタン７０３が形成される。未反応チタン７０１はその
厚さが第１の熱処理時間の経過と共に薄くなっていき最
終的にはチタンシリサイド７０２と窒化チタン７０３が
接触し未反応チタン７０１は消滅しそれ以上反応は進ま
なくなる。
酸化珪素との反応の相違について述べ、いかにしてチタ
ンシリサイドが拡散層６０１及びゲート電極４０１上に
形成され得るかを詳細に説明する。図６は第１の熱処理
中の珪素上での反応の状況つまり拡散層６０１ないしは
ゲート電極４０１上での反応を示したものである。窒素
ないしはアンモニア雰囲気中における第１の熱処理によ
りチタンと珪素の界面においては両者の反応が進みチタ
ンシリサイド７０２が形成される。一方でチタンの表面
においては窒素ないしはアンモニアとの反応が進み窒化
チタン７０３が形成される。未反応チタン７０１はその
厚さが第１の熱処理時間の経過と共に薄くなっていき最
終的にはチタンシリサイド７０２と窒化チタン７０３が
接触し未反応チタン７０１は消滅しそれ以上反応は進ま
なくなる。
【０００４】図７は熱処理中の酸化珪素上での反応の状
況つまり素子分離領域２０１及びサイドウオール５０１
上での反応を示したものである。珪素上での反応と同様
チタン表面からは窒化チタン７０３が形成されていく。
しかしながら酸化珪素とチタンの界面では反応はほとん
ど進まず僅かに酸化珪素中の酸素とチタンが反応しきわ
めて薄い酸化チタン７０４が形成されるのみである。従
って未反応チタン７０１がなくなるまで熱処理をかけた
後には酸化珪素上には絶縁体である薄い酸化チタン７０
４と窒化チタン７０３が形成される。
況つまり素子分離領域２０１及びサイドウオール５０１
上での反応を示したものである。珪素上での反応と同様
チタン表面からは窒化チタン７０３が形成されていく。
しかしながら酸化珪素とチタンの界面では反応はほとん
ど進まず僅かに酸化珪素中の酸素とチタンが反応しきわ
めて薄い酸化チタン７０４が形成されるのみである。従
って未反応チタン７０１がなくなるまで熱処理をかけた
後には酸化珪素上には絶縁体である薄い酸化チタン７０
４と窒化チタン７０３が形成される。
【０００５】上記熱処理をかけただけでは珪素及び酸化
珪素上には導電体である窒化チタン７０３が形成されて
いるため、図５中のゲート電極４０１と拡散層６０１と
の絶縁はとれていない。
珪素上には導電体である窒化チタン７０３が形成されて
いるため、図５中のゲート電極４０１と拡散層６０１と
の絶縁はとれていない。
【０００６】しかしながら、過酸化水素、アンモニアと
水の混合液にさらすことにより窒化チタン７０３のみを
除去することが可能でありよってゲート電極４０１と拡
散層６０１との間は絶縁される。この時点でのチタンシ
リサイドの抵抗率は１１０μΩｃｍ程度である。
水の混合液にさらすことにより窒化チタン７０３のみを
除去することが可能でありよってゲート電極４０１と拡
散層６０１との間は絶縁される。この時点でのチタンシ
リサイドの抵抗率は１１０μΩｃｍ程度である。
【０００７】さらに窒化チタン７０３を除去した後、８
００℃程度の第２の熱処理を３０秒程度かける。これは
チタンシリサイドの抵抗をより低くするために行うもの
である。第２の熱処理によりチタンシリサイドの抵抗率
は１５μΩｃｍ程度となる。さきに述べた第１の熱処理
においては、その温度は６００から７００℃であった。
その温度より高温の条件、例えば８００℃にて第１の熱
処理を行えば抵抗率１５μΩｃｍ程度のチタンシリサイ
ドが得られるが、図８に示すように珪素と酸化珪素の境
界部において、珪素がチタン中を拡散し酸化珪素上のチ
タンと反応する。この結果として酸化珪素上にチタンシ
リサイドを形成するため、場合によっては分離されるべ
き拡散層どうし、もしくは拡散層とゲート電極等がチタ
ンシリサイドにより電気的に接続されてしまうという危
険性が生じる。このため第１の熱処理温度を上げること
ができない。
００℃程度の第２の熱処理を３０秒程度かける。これは
チタンシリサイドの抵抗をより低くするために行うもの
である。第２の熱処理によりチタンシリサイドの抵抗率
は１５μΩｃｍ程度となる。さきに述べた第１の熱処理
においては、その温度は６００から７００℃であった。
その温度より高温の条件、例えば８００℃にて第１の熱
処理を行えば抵抗率１５μΩｃｍ程度のチタンシリサイ
ドが得られるが、図８に示すように珪素と酸化珪素の境
界部において、珪素がチタン中を拡散し酸化珪素上のチ
タンと反応する。この結果として酸化珪素上にチタンシ
リサイドを形成するため、場合によっては分離されるべ
き拡散層どうし、もしくは拡散層とゲート電極等がチタ
ンシリサイドにより電気的に接続されてしまうという危
険性が生じる。このため第１の熱処理温度を上げること
ができない。
【０００８】上記の方法を用いることにより図１に示さ
れるようにゲート電極４０１と拡散層６０１の上に自己
整合的にチタンシリサイド７０２が形成される。
れるようにゲート電極４０１と拡散層６０１の上に自己
整合的にチタンシリサイド７０２が形成される。
【０００９】
【発明が解決しようとする課題】前記方法により自己整
合的に高融点金属シリサイドを形成した場合、以下に述
べるような欠点が生ずる。従来技術によればチタンの堆
積の前に拡散層及びゲート電極上に不純物が導入されて
いる。例えばヒ素を含む珪素上にチタンを堆積し第１の
熱処理をかけた場合２×１０20／ｃｍ3 以上の濃度のヒ
素が珪素中に含まれるとシリサイドの形成がなされなく
なる。それ以下の濃度であってもシリサイドの形成の速
さはヒ素を含まない場合やヒ素の代わりにホウ素を含む
場合と比べると遅くなる。またその効果は線幅が狭いほ
ど顕著である。第１の熱処理温度を上げることによりチ
タンシリサイドは形成され得るが、従来技術の項で述べ
たようにチタン中を珪素が拡散し素子分離領域へもチタ
ンシリサイドが形成されるため、第１の熱処理温度を上
げることは集積回路を形成するという観点からはできな
い。
合的に高融点金属シリサイドを形成した場合、以下に述
べるような欠点が生ずる。従来技術によればチタンの堆
積の前に拡散層及びゲート電極上に不純物が導入されて
いる。例えばヒ素を含む珪素上にチタンを堆積し第１の
熱処理をかけた場合２×１０20／ｃｍ3 以上の濃度のヒ
素が珪素中に含まれるとシリサイドの形成がなされなく
なる。それ以下の濃度であってもシリサイドの形成の速
さはヒ素を含まない場合やヒ素の代わりにホウ素を含む
場合と比べると遅くなる。またその効果は線幅が狭いほ
ど顕著である。第１の熱処理温度を上げることによりチ
タンシリサイドは形成され得るが、従来技術の項で述べ
たようにチタン中を珪素が拡散し素子分離領域へもチタ
ンシリサイドが形成されるため、第１の熱処理温度を上
げることは集積回路を形成するという観点からはできな
い。
【００１０】また、上記の効果は配線線幅の狭いほど顕
著である。拡散層領域への不純物導入をしないままチタ
ンシリサイドを形成し、その後イオン注入法により不純
物導入を行うことにより拡散層を形成すれば、チタンシ
リサイドを形成するときの珪素中の不純物濃度を低い値
に抑えることができるため上記問題は生じ得ない。しか
し、イオン注入時にチタンがノックオンされることによ
り拡散層中のチタン濃度が増大することとなり、漏れ電
流の増大を招くためチタンシリサイド形成後に拡散層を
形成することはできない。
著である。拡散層領域への不純物導入をしないままチタ
ンシリサイドを形成し、その後イオン注入法により不純
物導入を行うことにより拡散層を形成すれば、チタンシ
リサイドを形成するときの珪素中の不純物濃度を低い値
に抑えることができるため上記問題は生じ得ない。しか
し、イオン注入時にチタンがノックオンされることによ
り拡散層中のチタン濃度が増大することとなり、漏れ電
流の増大を招くためチタンシリサイド形成後に拡散層を
形成することはできない。
【００１１】以上、高不純物濃度珪素上ではチタンシリ
サイドが形成されないか若しくはされにくく、その効果
は線幅が狭くなるほど顕著となるというのが第１の問題
点である。
サイドが形成されないか若しくはされにくく、その効果
は線幅が狭くなるほど顕著となるというのが第１の問題
点である。
【００１２】第１の熱処理後、窒化チタンを除去したと
きのチタンシリサイドの断面形状を図９に示す。チタン
シリサイド７０２は数百オングストローム程度の表面の
凹凸をもっており、膜厚も一様でなくばらついている。
第２の熱処理もしくはその後の集積回路製造工程での熱
処理において凹凸や膜厚の非一様性が強調され部分的に
チタンシリサイドが途切れてしまう。特に線幅が狭い場
合チタンシリサイドで形成される配線が断線し本来低抵
抗である配線が高抵抗となる場合もあるため、製品の歩
留りが悪化する。
きのチタンシリサイドの断面形状を図９に示す。チタン
シリサイド７０２は数百オングストローム程度の表面の
凹凸をもっており、膜厚も一様でなくばらついている。
第２の熱処理もしくはその後の集積回路製造工程での熱
処理において凹凸や膜厚の非一様性が強調され部分的に
チタンシリサイドが途切れてしまう。特に線幅が狭い場
合チタンシリサイドで形成される配線が断線し本来低抵
抗である配線が高抵抗となる場合もあるため、製品の歩
留りが悪化する。
【００１３】以上、チタンシリサイドの凹凸及び膜厚の
非一様性が熱処理により強調され低抵抗であるチタンシ
リサイドで形成されるべき配線等の抵抗が上昇すること
が第２の問題点である。
非一様性が熱処理により強調され低抵抗であるチタンシ
リサイドで形成されるべき配線等の抵抗が上昇すること
が第２の問題点である。
【００１４】ＣＭＯＳ等の回路を珪素基板上に形成する
場合、拡散層はＮ型とＰ型の両方をホトレジスト等のマ
スクを用い選択的に不純物元素を導入し形成する。その
後にチタンを堆積し第１の熱処理をかけるのであるがチ
タンシリサイドの形成される速さが一般にＮ型不純物を
含む珪素上ではＰ型不純物を含む方に比して遅いためＮ
型拡散層上とＰ型拡散層上のチタンシリサイドの厚さは
前者が後者に比べ薄くなる。このため集積回路の設計面
で求められる層抵抗のチタンシリサイドをＮ型拡散層に
形成した場合Ｐ型拡散層上でのチタンシリサイドの厚さ
は厚くなる。
場合、拡散層はＮ型とＰ型の両方をホトレジスト等のマ
スクを用い選択的に不純物元素を導入し形成する。その
後にチタンを堆積し第１の熱処理をかけるのであるがチ
タンシリサイドの形成される速さが一般にＮ型不純物を
含む珪素上ではＰ型不純物を含む方に比して遅いためＮ
型拡散層上とＰ型拡散層上のチタンシリサイドの厚さは
前者が後者に比べ薄くなる。このため集積回路の設計面
で求められる層抵抗のチタンシリサイドをＮ型拡散層に
形成した場合Ｐ型拡散層上でのチタンシリサイドの厚さ
は厚くなる。
【００１５】第２の熱処理をかけた後のチタンシリサイ
ド層抵抗は抵抗率はほぼ同じであることよりチタンシリ
サイドの膜厚により決まることを考慮に入れると、Ｐ型
拡散層上のチタンシリサイドの層抵抗はＮ型拡散層上の
ものより小さくなるため設計基準は満たされる。
ド層抵抗は抵抗率はほぼ同じであることよりチタンシリ
サイドの膜厚により決まることを考慮に入れると、Ｐ型
拡散層上のチタンシリサイドの層抵抗はＮ型拡散層上の
ものより小さくなるため設計基準は満たされる。
【００１６】しかし、トランジスタ性能の確保という面
からは好ましくない。その理由を以下に述べる。図１に
示されるようにチタンシリサイドが拡散層上に形成され
たとき、チタンシリサイド７０２と拡散層６０１の界面
はゲート絶縁膜５０１より下部に位置している。そして
Ｐ型拡散層上にはＮ型拡散層上に比べ厚いチタンシリサ
イドが形成されるため、Ｐ型拡散層はＮ型拡散層より深
くせざるを得ない。そうすると、深い拡散層は浅い拡散
層に比して同一チャネル長において短チャネル効果が顕
著であるため、Ｐチャネルトランジスタの設計が短チャ
ネルとなるほど難しくなる。
からは好ましくない。その理由を以下に述べる。図１に
示されるようにチタンシリサイドが拡散層上に形成され
たとき、チタンシリサイド７０２と拡散層６０１の界面
はゲート絶縁膜５０１より下部に位置している。そして
Ｐ型拡散層上にはＮ型拡散層上に比べ厚いチタンシリサ
イドが形成されるため、Ｐ型拡散層はＮ型拡散層より深
くせざるを得ない。そうすると、深い拡散層は浅い拡散
層に比して同一チャネル長において短チャネル効果が顕
著であるため、Ｐチャネルトランジスタの設計が短チャ
ネルとなるほど難しくなる。
【００１７】以上、Ｎ型拡散層とＰ型拡散層上でのチタ
ンシリサイド膜厚の相違に起因し、Ｐ型拡散層がＮ型拡
散層に比して深くせざるをえなくなることによりＰチャ
ネルトランジスタの短チャネル効果がＮチャネルトラン
ジスタに比べて顕著となりＰチャネルトランジスタの設
計が難しくなることが第三の問題点である。
ンシリサイド膜厚の相違に起因し、Ｐ型拡散層がＮ型拡
散層に比して深くせざるをえなくなることによりＰチャ
ネルトランジスタの短チャネル効果がＮチャネルトラン
ジスタに比べて顕著となりＰチャネルトランジスタの設
計が難しくなることが第三の問題点である。
【００１８】
【課題を解決するための手段】本発明によれば、拡散層
領域、ゲート電極を形成した後イオン注入法により基板
表面を非晶質化し、高融点金属を基板全面に堆積した後
の熱処理工程を二段階に分離し、一段階目の熱処理条件
を窒化雰囲気中において６００から７００℃とし、二段
階目の熱処理温度を７００から９００℃とし、前記二段
階の熱処理工程の後、未反応の高融点金属ないしは高融
点金属の窒化物を除去する工程を含むことを特徴とする
半導体集積回路装置の製造方法が得られる。
領域、ゲート電極を形成した後イオン注入法により基板
表面を非晶質化し、高融点金属を基板全面に堆積した後
の熱処理工程を二段階に分離し、一段階目の熱処理条件
を窒化雰囲気中において６００から７００℃とし、二段
階目の熱処理温度を７００から９００℃とし、前記二段
階の熱処理工程の後、未反応の高融点金属ないしは高融
点金属の窒化物を除去する工程を含むことを特徴とする
半導体集積回路装置の製造方法が得られる。
【００１９】
【実施例】まず第１の実施例を説明する。図４に示され
る構造を用いることにより、イオン注入による非晶質化
の方法を述べる。半導体基板一主面上に素子分離領域２
０１、ゲート酸化膜３０１、ゲート電極４０１、サイド
ウオール５０１、拡散層６０１を形成する。この後、イ
オン注入法によりゲート電極４０１及び拡散層６０１の
表面を非晶質化する。次に、スパッタ法等によりチタン
を堆積させ二段階からなる第１の熱処理を施す。二段階
のうち一段階目の条件は温度が６５０℃であり、時間が
３０秒、二段階目は８００℃で３０秒である。次に、窒
化チタンを除去し８５０℃で１０秒の第２の熱処理を施
し図１に示されるように自己整合的に拡散層６０１及び
ゲート電極４０１上にチタンシリサイドを形成する。図
１１に拡散層上のチタンシリサイドの線幅と層抵抗の関
係を本発明による非晶質化を行い二段階の熱処理を行っ
たもの、非晶質化を行ったが二段階の熱処理のうち二段
階目を行わなかったもの、さらに非晶質化も二段階目の
熱処理も行わなかったものについて示す。
る構造を用いることにより、イオン注入による非晶質化
の方法を述べる。半導体基板一主面上に素子分離領域２
０１、ゲート酸化膜３０１、ゲート電極４０１、サイド
ウオール５０１、拡散層６０１を形成する。この後、イ
オン注入法によりゲート電極４０１及び拡散層６０１の
表面を非晶質化する。次に、スパッタ法等によりチタン
を堆積させ二段階からなる第１の熱処理を施す。二段階
のうち一段階目の条件は温度が６５０℃であり、時間が
３０秒、二段階目は８００℃で３０秒である。次に、窒
化チタンを除去し８５０℃で１０秒の第２の熱処理を施
し図１に示されるように自己整合的に拡散層６０１及び
ゲート電極４０１上にチタンシリサイドを形成する。図
１１に拡散層上のチタンシリサイドの線幅と層抵抗の関
係を本発明による非晶質化を行い二段階の熱処理を行っ
たもの、非晶質化を行ったが二段階の熱処理のうち二段
階目を行わなかったもの、さらに非晶質化も二段階目の
熱処理も行わなかったものについて示す。
【００２０】三つの試料は非晶質化の工程以外は全て同
一の条件にて作成された。図１１より明らかなように非
晶質化を行った二つの試料では非晶質化を行っていない
ものに比して全ての線幅において低い層抵抗を有してい
る。また、層抵抗の線幅依存性も前者の方が小さいこと
がわかる。後者においては線幅が０．５μｍ程度になる
と５０Ω／□程度の層抵抗となりチタンシリサイドは形
成されていないかもしくはある部分ではチタンシリサイ
ドはできているがある部分ではできておらず、ほぼ拡散
層そのものの層抵抗となっている。さらに１μｍ以下の
線幅においては二段階目の熱処理を行わなかったものは
若干層抵抗が上昇しており線幅が狭くなるにつれその度
合いは大きくなっているが、二段階の熱処理を行ったも
のについてはこの兆候はみられず、非晶質化と二段階の
熱処理という二つの工程が組合わさることによりできあ
がったチタンシリサイドはデバイス作製上の観点から極
めて良質であることがわかる。
一の条件にて作成された。図１１より明らかなように非
晶質化を行った二つの試料では非晶質化を行っていない
ものに比して全ての線幅において低い層抵抗を有してい
る。また、層抵抗の線幅依存性も前者の方が小さいこと
がわかる。後者においては線幅が０．５μｍ程度になる
と５０Ω／□程度の層抵抗となりチタンシリサイドは形
成されていないかもしくはある部分ではチタンシリサイ
ドはできているがある部分ではできておらず、ほぼ拡散
層そのものの層抵抗となっている。さらに１μｍ以下の
線幅においては二段階目の熱処理を行わなかったものは
若干層抵抗が上昇しており線幅が狭くなるにつれその度
合いは大きくなっているが、二段階の熱処理を行ったも
のについてはこの兆候はみられず、非晶質化と二段階の
熱処理という二つの工程が組合わさることによりできあ
がったチタンシリサイドはデバイス作製上の観点から極
めて良質であることがわかる。
【００２１】さらに、相補型ＭＩＳ集積回路装置に自己
整合的シリサイド形成を施した場合、ｐ+ 領域でのシリ
サイド反応時の珪素のＴｉ中への拡散がｎ+ 領域のそれ
に比して大きいことに起因し、ｐ+ 領域上でのシリサイ
ドが図８に示されるように、酸化珪素上にまで形成され
ることが問題となる。これは本発明者らの実験によれば
非晶質化に砒素ないしは燐を用いた場合、ｐ+ 領域およ
びｎ+ 領域上での珪素の拡散のしやすさの大きな差異は
認められなくなり、ｐ+ 領域上でのシリサイドのはみ出
しをｎ+ 領域上でのシリサイドの層抵抗を減少させずに
阻止できることが確認された。このように非晶質化の際
の注入イオン種を砒素ないしは燐に限定することにより
相補型ＭＩＳ集積回路に適用することも可能となる。
整合的シリサイド形成を施した場合、ｐ+ 領域でのシリ
サイド反応時の珪素のＴｉ中への拡散がｎ+ 領域のそれ
に比して大きいことに起因し、ｐ+ 領域上でのシリサイ
ドが図８に示されるように、酸化珪素上にまで形成され
ることが問題となる。これは本発明者らの実験によれば
非晶質化に砒素ないしは燐を用いた場合、ｐ+ 領域およ
びｎ+ 領域上での珪素の拡散のしやすさの大きな差異は
認められなくなり、ｐ+ 領域上でのシリサイドのはみ出
しをｎ+ 領域上でのシリサイドの層抵抗を減少させずに
阻止できることが確認された。このように非晶質化の際
の注入イオン種を砒素ないしは燐に限定することにより
相補型ＭＩＳ集積回路に適用することも可能となる。
【００２２】次に第２の実施例について説明する。図１
０に示されるように、ゲート電極が多結晶珪素４０１と
タングステンシリサイド４０２とからなる二層構造を有
している場合であっても本発明は適用可能である。即
ち、第１の実施例と同様、イオン注入法により拡散層上
を非晶質化し、この後チタンを堆積し二段階からなる第
１の熱処理を施し、窒化チタンの除去さらに第２の熱処
理を施す。そして、図２に示されるように拡散層上にチ
タンシリサイドを形成する。ゲート電極上はタングステ
ンシリサイド４０２が存在するためチタンシリサイドは
形成されないが拡散層上にのみチタンシリサイドを形成
する場合においても本発明は有効である。
０に示されるように、ゲート電極が多結晶珪素４０１と
タングステンシリサイド４０２とからなる二層構造を有
している場合であっても本発明は適用可能である。即
ち、第１の実施例と同様、イオン注入法により拡散層上
を非晶質化し、この後チタンを堆積し二段階からなる第
１の熱処理を施し、窒化チタンの除去さらに第２の熱処
理を施す。そして、図２に示されるように拡散層上にチ
タンシリサイドを形成する。ゲート電極上はタングステ
ンシリサイド４０２が存在するためチタンシリサイドは
形成されないが拡散層上にのみチタンシリサイドを形成
する場合においても本発明は有効である。
【００２３】
【発明の効果】本発明を適用することにより形成された
高融点金属シリサイドの凹凸は小さくなり膜厚のばらつ
きも小さくなる。また、珪素が高濃度のＮ型不純物を含
む場合においても高融点金属シリサイドは形成され得
る。加えて線幅の狭い場合においても抵抗率は線幅の太
いところと同程度となり、非晶質化していない場合のよ
うな抵抗率の増大はみられなくなる。
高融点金属シリサイドの凹凸は小さくなり膜厚のばらつ
きも小さくなる。また、珪素が高濃度のＮ型不純物を含
む場合においても高融点金属シリサイドは形成され得
る。加えて線幅の狭い場合においても抵抗率は線幅の太
いところと同程度となり、非晶質化していない場合のよ
うな抵抗率の増大はみられなくなる。
【００２４】さらに拡散層に含まれる不純物がＰ型であ
ってもＮ型であっても両者の間で膜厚に差はみられなく
なるためＣＭＯＳ回路設計の面からも好ましい。
ってもＮ型であっても両者の間で膜厚に差はみられなく
なるためＣＭＯＳ回路設計の面からも好ましい。
【図１】チタンシリサイドが拡散層及びゲート電極上に
自己整合的に形成されたところを表している。
自己整合的に形成されたところを表している。
【図２】ゲート電極がタングステンシリサイドと多結晶
珪素の二層構造からなる場合に本発明を適用する方法を
説明する。
珪素の二層構造からなる場合に本発明を適用する方法を
説明する。
【図３】拡散層形成前の状況を表している。
【図４】チタン堆積前の状況を表している。
【図５】チタンを堆積したところを表している。
【図６】珪素上のチタンが熱処理によりどの様な反応を
起こすかを示している。
起こすかを示している。
【図７】酸化珪素上のチタンが熱処理によりどの様な反
応を起こすかを示している。
応を起こすかを示している。
【図８】チタンシリサイドが酸化珪素上にも成長した状
況を示している。
況を示している。
【図９】チタンシリサイドの凹凸及び膜厚の非一様性を
表している。
表している。
【図１０】ゲート電極がタングステンシリサイドと多結
晶珪素の二層構造からなる場合に本発明を適用する方法
を説明する。
晶珪素の二層構造からなる場合に本発明を適用する方法
を説明する。
【図１１】拡散層上のチタンシリサイドの線幅と層抵抗
の関係を本発明による非晶質化を行った試料によるもの
と非晶質化を行わなかったものについて示したものであ
る。
の関係を本発明による非晶質化を行った試料によるもの
と非晶質化を行わなかったものについて示したものであ
る。
１０１ 半導体基板 ２０１ 素子分離領域 ３０１ ゲート絶縁膜 ４０１ ゲート電極 ４０２ 多結晶珪素 ４０３ タングステンシリサイド ５０１ サイドウオール ６０１ 拡散層 ７０１ チタン ７０２ チタンシリサイド ７０３ 窒化チタン ７０４ 酸化チタン
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/45 H01L 29/78 H01L 21/336
Claims (4)
- 【請求項１】 拡散層領域、ゲート電極を形成した後イ
オン注入法により基板表面を非晶質化し、 高融点金属を基板全面に堆積した後の熱処理工程を二段
階に分離し、 一段階目の熱処理条件を窒化雰囲気中において６００か
ら７００℃とし、 二段階目の熱処理温度を７００から９００℃とし、 前記二段階の熱処理工程の後、未反応の高融点金属ない
しは高融点金属の窒化物を除去する工程を含むことを特
徴とする半導体集積回路装置の製造方法。 - 【請求項２】 高融点金属としてチタンを用いることを
特徴とする請求項１に記載の半導体集積回路装置の製造
方法。 - 【請求項３】 非晶質化する際のイオン注入に用いられ
るイオン種が砒素であることを特徴とする請求項１に記
載の半導体集積回路装置の製造方法。 - 【請求項４】 非晶質化する際のイオン注入に用いられ
るイオン種が燐であることを特徴とする半導体集積回路
装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4083970A JP2790157B2 (ja) | 1992-04-06 | 1992-04-06 | 半導体集積回路装置の製造方法 |
| US08/814,601 US5834368A (en) | 1992-02-13 | 1997-03-10 | Integrated circuit with a metal silicide film uniformly formed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4083970A JP2790157B2 (ja) | 1992-04-06 | 1992-04-06 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291180A JPH05291180A (ja) | 1993-11-05 |
| JP2790157B2 true JP2790157B2 (ja) | 1998-08-27 |
Family
ID=13817401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4083970A Expired - Lifetime JP2790157B2 (ja) | 1992-02-13 | 1992-04-06 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2790157B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2891093B2 (ja) * | 1994-02-17 | 1999-05-17 | 日本電気株式会社 | 半導体集積回路の製造方法 |
| JP2720827B2 (ja) * | 1994-07-05 | 1998-03-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2797988B2 (ja) * | 1994-12-14 | 1998-09-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5612253A (en) * | 1995-01-31 | 1997-03-18 | Advanced Micro Devices, Inc. | Method for forming ordered titanium nitride and titanium silicide upon a semiconductor wafer using a three-step anneal process |
| JP3014030B2 (ja) * | 1995-05-31 | 2000-02-28 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3734559B2 (ja) * | 1996-03-15 | 2006-01-11 | 富士通株式会社 | 半導体装置の製造方法 |
| US6100170A (en) * | 1997-07-07 | 2000-08-08 | Matsushita Electronics Corporation | Method of manufacturing semiconductor device |
-
1992
- 1992-04-06 JP JP4083970A patent/JP2790157B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05291180A (ja) | 1993-11-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2978736B2 (ja) | 半導体装置の製造方法 | |
| KR0135163B1 (ko) | 얕은 접합의 소오스/드레인영역과 실리사이드를 갖는 모스트랜지스터의 제조방법 | |
| KR100530401B1 (ko) | 저저항 게이트 전극을 구비하는 반도체 장치 | |
| US5665646A (en) | Method for manufacturing semiconductor device with low electric resistance silicide layer on silicon surface | |
| US5858867A (en) | Method of making an inverse-T tungsten gate | |
| US4640844A (en) | Method for the manufacture of gate electrodes formed of double layers of metal silicides having a high melting point and doped polycrystalline silicon | |
| JPH10173177A (ja) | Ｍｉｓトランジスタの製造方法 | |
| US5741725A (en) | Fabrication process for semiconductor device having MOS type field effect transistor | |
| US6492264B2 (en) | Semiconductor device having a silicide layer with silicon-rich region and method for making the same | |
| JPH09232445A (ja) | 半導体装置およびその製造方法 | |
| US5998284A (en) | Method for manufacturing semiconductor device | |
| JP2790157B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH10199829A (ja) | 半導体装置の製造方法 | |
| KR100200184B1 (ko) | 반도체 장치의 제조방법 | |
| KR100223736B1 (ko) | 반도체 소자 제조 방법 | |
| JPH10209291A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP2819918B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2746100B2 (ja) | 半導体装置の製造方法 | |
| JPH1064898A (ja) | 半導体装置の製造方法 | |
| JP2850883B2 (ja) | 半導体装置の製造方法 | |
| JPH07161988A (ja) | 半導体装置の製造方法 | |
| JPH08130216A (ja) | 半導体装置およびその製造方法 | |
| JPH0831949A (ja) | デュアルゲート構造ｃｍｏｓ半導体装置とその製造方法 | |
| JPH05190566A (ja) | 半導体装置の製造方法 | |
| JPH0669156A (ja) | 半導体集積回路装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980513 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080612 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090612 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100612 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100612 Year of fee payment: 12 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100612 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100612 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110612 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 14 |
|
| EXPY | Cancellation because of completion of term |