JP2743401B2 - Ｅｃｌ回路 - Google Patents
Ｅｃｌ回路Info
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ECL回路に関し、特に、出力状態として高
レベル、低レベルおよび高インピーダンス状態を有する
ECL回路に関する。
レベル、低レベルおよび高インピーダンス状態を有する
ECL回路に関する。
［従来の技術］ 論理回路をバスラインに接続する場合、論理回路は、
その出力状態として、高レベル、低レベルおよび高イン
ピーダンス状態の３つの状態を有するいわゆる３値論理
回路である必要がある。而して、従来のECL回路の場
合、その３値論理回路は消費電流が極めて大きいという
欠点を有していた。従来のECL3値論理回路の一例を第５
図に示す。従来の回路は、同図に示すように、バイポー
ラトランジスタQ1、Q2とによって差動回路を構成し、ト
ランジスタQ1とQ2の共通のエミッタ接続点には定電流発
生回路としてバイポーラトランジスタQ3が接続され、ま
た、差動回路の一方のトランジスタQ2のコレクタにはエ
ミッタフォロアトランジスタQ4が接続されている。差動
回路の他方のトランジスタQ1のベースにはANDゲート５
の出力端子が接続され、また、ANDゲート５には、信号
入力端子１および制御信号入力端子２を介して、論理信
号と制御信号が入力される。更に、エミッタフォロアド
ランシスタQ4のベース端子８には、電流スィッチ回路10
の出力端子が接続され、また、トランジスタQ4のエミッ
タは、出力端子９を介して、その電位が終端電位VTであ
るバスラインに接続されている。而して、電流スィッチ
回路10は、バイポーラトランジスタQ10、Q20によって構
成される差動回路とこの差動回路に対して定電流を供給
するバイポーラトランジスタQ30とから成り立ってお
り、電流スィッチ回路10の入力端子であるトランジスタ
Q10のベースは、制御信号入力端子２に接続されてい
る。また、トランジスタQ2、Q20のベースは、リファレ
ンス電位電源VREFに、そしてトランジスタQ3、Q30のベ
ースはカレントソース電位電源VCSに接続されている。
その出力状態として、高レベル、低レベルおよび高イン
ピーダンス状態の３つの状態を有するいわゆる３値論理
回路である必要がある。而して、従来のECL回路の場
合、その３値論理回路は消費電流が極めて大きいという
欠点を有していた。従来のECL3値論理回路の一例を第５
図に示す。従来の回路は、同図に示すように、バイポー
ラトランジスタQ1、Q2とによって差動回路を構成し、ト
ランジスタQ1とQ2の共通のエミッタ接続点には定電流発
生回路としてバイポーラトランジスタQ3が接続され、ま
た、差動回路の一方のトランジスタQ2のコレクタにはエ
ミッタフォロアトランジスタQ4が接続されている。差動
回路の他方のトランジスタQ1のベースにはANDゲート５
の出力端子が接続され、また、ANDゲート５には、信号
入力端子１および制御信号入力端子２を介して、論理信
号と制御信号が入力される。更に、エミッタフォロアド
ランシスタQ4のベース端子８には、電流スィッチ回路10
の出力端子が接続され、また、トランジスタQ4のエミッ
タは、出力端子９を介して、その電位が終端電位VTであ
るバスラインに接続されている。而して、電流スィッチ
回路10は、バイポーラトランジスタQ10、Q20によって構
成される差動回路とこの差動回路に対して定電流を供給
するバイポーラトランジスタQ30とから成り立ってお
り、電流スィッチ回路10の入力端子であるトランジスタ
Q10のベースは、制御信号入力端子２に接続されてい
る。また、トランジスタQ2、Q20のベースは、リファレ
ンス電位電源VREFに、そしてトランジスタQ3、Q30のベ
ースはカレントソース電位電源VCSに接続されている。
第５図に図示された回路は、次のように動作する。ま
ず、制御信号が高レベル（論理“1"）であるものとする
と、電流スィッチ回路10のトランジスタQ10がオン、Q20
がオフとなるので、電流スィッチ回路10がエミッタフォ
ロア回路に影響を及ぼすことはない。また、この状態
（制御信号が高電位状態）では、ANDゲート５の出力に
は信号入力端子１に加えられる信号がそのままANDゲー
ト５の出力となり、また、この信号は、ECL回路の出力
端子９に現れる。次に、制御信号が低レベル（論理
“0"）になったとすると、ANDゲート５の出力は、低電
位となりエミッタフォロアトランジスタのベース端子８
の電位も低電位となる。一方、電流スィッチ回路10で
は、トランジスタQ10がオフ、トランジスタQ20がオンと
なり、その結果、トランジスタQ2側のコレクタ抵抗７の
電圧降下が一層増大し、エミッタフォロアトランジスタ
Q4のベース電位は、終端電位VTとトランジスタQ4の順方
向電圧との和以下となって、トランジスタQ4は高インピ
ーダンス状態となる。よって、このECL回路は、ノンイ
ンバータ３値論理回路を構成している。
ず、制御信号が高レベル（論理“1"）であるものとする
と、電流スィッチ回路10のトランジスタQ10がオン、Q20
がオフとなるので、電流スィッチ回路10がエミッタフォ
ロア回路に影響を及ぼすことはない。また、この状態
（制御信号が高電位状態）では、ANDゲート５の出力に
は信号入力端子１に加えられる信号がそのままANDゲー
ト５の出力となり、また、この信号は、ECL回路の出力
端子９に現れる。次に、制御信号が低レベル（論理
“0"）になったとすると、ANDゲート５の出力は、低電
位となりエミッタフォロアトランジスタのベース端子８
の電位も低電位となる。一方、電流スィッチ回路10で
は、トランジスタQ10がオフ、トランジスタQ20がオンと
なり、その結果、トランジスタQ2側のコレクタ抵抗７の
電圧降下が一層増大し、エミッタフォロアトランジスタ
Q4のベース電位は、終端電位VTとトランジスタQ4の順方
向電圧との和以下となって、トランジスタQ4は高インピ
ーダンス状態となる。よって、このECL回路は、ノンイ
ンバータ３値論理回路を構成している。
［発明が解決しようとする問題点］ 上述した従来例の回路では、ECL回路を高インピーダ
ンス状態としないときにも、電流スィッチ回路10には一
定の電流を流しておくものであるので、消費電力が大き
いという欠点があった。また、電流スィッチ回路10はト
ランジスタ３個と抵抗１個を必要とするので、従来例の
回路は、多くの点数の部品を要した。その上、リファレ
ンス電位電源VREFやカレントソース電位電源VCSからこ
の回路への配線およびこの回路の出力端子からエミッタ
フォロアトランジスタQ4のベース端子８への配線を要す
るものであるので、従来例の回路は、広い面積を必要と
した。
ンス状態としないときにも、電流スィッチ回路10には一
定の電流を流しておくものであるので、消費電力が大き
いという欠点があった。また、電流スィッチ回路10はト
ランジスタ３個と抵抗１個を必要とするので、従来例の
回路は、多くの点数の部品を要した。その上、リファレ
ンス電位電源VREFやカレントソース電位電源VCSからこ
の回路への配線およびこの回路の出力端子からエミッタ
フォロアトランジスタQ4のベース端子８への配線を要す
るものであるので、従来例の回路は、広い面積を必要と
した。
［問題点を解決するための手段］ 本発明のECL回路は、差動回路を構成する１対のバイ
ポーラトランジスタと、そのベースが前記差動回路の一
方の出力端子に接続されそのエミッタがバスラインに接
続されたエミッタフォロアトランジスタと、差動回路の
共通のエミッタ接続点と電源との間に接続された定電流
発生回路とを有しており、そして、前記定電流発生回路
には、導通または非導通に制御されるトランジスタが備
えられており、該トランジスタは、それが導通したとき
には、前記共通の接続点と前記電源との間の実効電流を
増加させ、前記エミッタフォロアトランジスタのベース
電位を、前記エミッタフォロアトランジスタを高インピ
ーダンス状態とする値にすることのできるものである。
ポーラトランジスタと、そのベースが前記差動回路の一
方の出力端子に接続されそのエミッタがバスラインに接
続されたエミッタフォロアトランジスタと、差動回路の
共通のエミッタ接続点と電源との間に接続された定電流
発生回路とを有しており、そして、前記定電流発生回路
には、導通または非導通に制御されるトランジスタが備
えられており、該トランジスタは、それが導通したとき
には、前記共通の接続点と前記電源との間の実効電流を
増加させ、前記エミッタフォロアトランジスタのベース
電位を、前記エミッタフォロアトランジスタを高インピ
ーダンス状態とする値にすることのできるものである。
［実施例］ 次に、図面を参照して本発明の実施例について説明す
る。
る。
第１図は、本発明の一実施例を示す回路図である。同
図において、第５図の従来例のものと同一の部分につい
ては同一の番号が付されているので重複する説明は省略
する。本実施例においては、従来例で用いられていた電
流スィッチ回路が除去され、代わりに、定電流発生回路
６のエミッタ抵抗に並列に、そのゲートが制御信号入力
端子２に接続された電流制御用のＮチャネルMOSトラン
ジスタNMが接続され、また、従来例においてANDゲート
５が用いられていた入力ゲート部分にNORゲート３が接
続されている。
図において、第５図の従来例のものと同一の部分につい
ては同一の番号が付されているので重複する説明は省略
する。本実施例においては、従来例で用いられていた電
流スィッチ回路が除去され、代わりに、定電流発生回路
６のエミッタ抵抗に並列に、そのゲートが制御信号入力
端子２に接続された電流制御用のＮチャネルMOSトラン
ジスタNMが接続され、また、従来例においてANDゲート
５が用いられていた入力ゲート部分にNORゲート３が接
続されている。
この実施例の回路は、次のように動作する。まず、制
御信号が低レベルであるときには、MOSトランジスタMM
はオフ状態にあるので、定電流発生回路は、通常の動作
を行い、カレントソース電位電源VCSの電位で規定され
る電流を差動回路に供給する。また、この状態（制御入
力信号が低レベル状態）では、NORゲートは、入力信号
に対してインバータ動作を行なうので、ECL回路の出力
端子９からは、入力信号の反転信号が得られる。
御信号が低レベルであるときには、MOSトランジスタMM
はオフ状態にあるので、定電流発生回路は、通常の動作
を行い、カレントソース電位電源VCSの電位で規定され
る電流を差動回路に供給する。また、この状態（制御入
力信号が低レベル状態）では、NORゲートは、入力信号
に対してインバータ動作を行なうので、ECL回路の出力
端子９からは、入力信号の反転信号が得られる。
次に、制御信号が高レベルとなると、NORゲート３の
出力端子には低レベルの信号が現れるので、エミッタフ
ォロアトランジスタQ4のベース電位は低レベルとなる。
一方、この状態ではMOSトランジスタNMはオン状態とな
るので、定電流発生回路６が流す電流は増加し、トラン
ジスタQ2側のコレクタ抵抗７における電圧降下も増大す
る。この場合、MOSトランジスタMNを流れる電流はその
サイズ（ゲート幅）によって決定されるので、このトラ
ンジスタのサイズを適切に選択すれば、このトランジス
タがオンしたときにトランジスタQ2のコレクタ電位を、
終端電位VTとトラジスタQ4の順方向電圧との和以下とす
ることができる。このようにしてあるものとすれば、MO
SトランジスタNMがオンしたときにはエミッタフォロア
トランジスタQ4は高インピーダンス状態となる。よっ
て、このECL回路は、インバータ動作の３値論理回路と
して動作する。
出力端子には低レベルの信号が現れるので、エミッタフ
ォロアトランジスタQ4のベース電位は低レベルとなる。
一方、この状態ではMOSトランジスタNMはオン状態とな
るので、定電流発生回路６が流す電流は増加し、トラン
ジスタQ2側のコレクタ抵抗７における電圧降下も増大す
る。この場合、MOSトランジスタMNを流れる電流はその
サイズ（ゲート幅）によって決定されるので、このトラ
ンジスタのサイズを適切に選択すれば、このトランジス
タがオンしたときにトランジスタQ2のコレクタ電位を、
終端電位VTとトラジスタQ4の順方向電圧との和以下とす
ることができる。このようにしてあるものとすれば、MO
SトランジスタNMがオンしたときにはエミッタフォロア
トランジスタQ4は高インピーダンス状態となる。よっ
て、このECL回路は、インバータ動作の３値論理回路と
して動作する。
次に、第２図を参照して本発明の他の実施例について
説明する。第２図に示されたものは、第１図のものにお
ける電流制御用のＮチャネルMOSトランジスタをＰチャ
ネルMOSトランジスタPNに替え、更に入力ゲートをNORゲ
ートからANDゲート５としたものである。この回路では
制御信号入力端子２への制御信号が高レベルのときは、
MOSトランジスタPMはオフ状態にあり、この信号が低レ
ベルとなると、このトランジスタはオン状態となる。ま
た、ANDゲートは、制御信号が高レベルのときは、端子
１への入力信号をそのまま出力させるスルー回路として
動作する。従って、この回路はノンインバータ（スルー
回路）３値論理回路として動作する。
説明する。第２図に示されたものは、第１図のものにお
ける電流制御用のＮチャネルMOSトランジスタをＰチャ
ネルMOSトランジスタPNに替え、更に入力ゲートをNORゲ
ートからANDゲート５としたものである。この回路では
制御信号入力端子２への制御信号が高レベルのときは、
MOSトランジスタPMはオフ状態にあり、この信号が低レ
ベルとなると、このトランジスタはオン状態となる。ま
た、ANDゲートは、制御信号が高レベルのときは、端子
１への入力信号をそのまま出力させるスルー回路として
動作する。従って、この回路はノンインバータ（スルー
回路）３値論理回路として動作する。
次に、第３図を参照して、本発明の更に他の実施例に
ついて説明する。この実施例は、先の実施例で、NPNバ
イポーラトランジスタQ1〜Q4を用いていたところに、PN
PバイポーラトランジスタQ5〜Q8を使用している。ま
た、電流制御用のMOSトランジスタとして、Ｐチャネル
型のものを用い、入力ゲート回路にはNAND回路を用いて
いる。この実施例の回路では電流制御用ＰチャネルMOS
トランジスタPMをオフとする制御信号のとき、即ち、制
御信号が高レベルであるとき、NANDゲート４は端子１へ
の入力信号に対して、インバータとして動作するので、
このECL回路は、インバータ動作３値論理回路を構成す
る。
ついて説明する。この実施例は、先の実施例で、NPNバ
イポーラトランジスタQ1〜Q4を用いていたところに、PN
PバイポーラトランジスタQ5〜Q8を使用している。ま
た、電流制御用のMOSトランジスタとして、Ｐチャネル
型のものを用い、入力ゲート回路にはNAND回路を用いて
いる。この実施例の回路では電流制御用ＰチャネルMOS
トランジスタPMをオフとする制御信号のとき、即ち、制
御信号が高レベルであるとき、NANDゲート４は端子１へ
の入力信号に対して、インバータとして動作するので、
このECL回路は、インバータ動作３値論理回路を構成す
る。
第４図は、第３図の実施例の電流制御用のMOSトラン
ジスタをＮチャネル型のものに替え、更に、入力ゲート
をANDとした実施例を示している。このように変更すれ
ば、インバータ動作の第３図のものをノンインバータ動
作のものとすることができる。
ジスタをＮチャネル型のものに替え、更に、入力ゲート
をANDとした実施例を示している。このように変更すれ
ば、インバータ動作の第３図のものをノンインバータ動
作のものとすることができる。
以上の例において、トランジスタQ4が高インピーダン
ス状態になる時の制御信号の論理値が、第１図の例と他
の例とで異なっていたが、適宜、インバータを介挿する
などして、いずれのものにおいても一定の論理値でトラ
ンジスタQ4を高インピーダンス状態とすることができ
る。
ス状態になる時の制御信号の論理値が、第１図の例と他
の例とで異なっていたが、適宜、インバータを介挿する
などして、いずれのものにおいても一定の論理値でトラ
ンジスタQ4を高インピーダンス状態とすることができ
る。
以上の実施例では電流制御用のトランジスタとしてMO
Sトランジスタを使用していたが本発明ではこれをバイ
ポーラトランジスタに置き換えてもよい。また、このト
ランジスタの接続位置は、有効に定電流発生回路６の電
流を増加させることのできるところであればよいのであ
って実施例の位置に限定されるものではない。従って、
例えばこのトランジスタをトランジスタQ3と並列に接続
するようにしてもよい。
Sトランジスタを使用していたが本発明ではこれをバイ
ポーラトランジスタに置き換えてもよい。また、このト
ランジスタの接続位置は、有効に定電流発生回路６の電
流を増加させることのできるところであればよいのであ
って実施例の位置に限定されるものではない。従って、
例えばこのトランジスタをトランジスタQ3と並列に接続
するようにしてもよい。
［発明の効果］ 以上説明したように、本発明は、定電流発生回路に単
に１本のトランジスタを追加することによって、ECL回
路を３値論理回路として動作させることができるもので
あるから、従来のECL3値論理回路と比較して、 通常動作時に無駄な電力を消費しない、 部分点数が少ない、 配線数が少ない、 等の効果を奏するものである。
に１本のトランジスタを追加することによって、ECL回
路を３値論理回路として動作させることができるもので
あるから、従来のECL3値論理回路と比較して、 通常動作時に無駄な電力を消費しない、 部分点数が少ない、 配線数が少ない、 等の効果を奏するものである。
第１図、第２図、第３図、第４図はそれぞれ本発明の実
施例を示す回路図、第５図は従来例の回路図である。 １……信号入力端子、２……制御信号入力端子、３……
NORゲート、４……NANDゲート、５……ANDゲート、６…
…定電流発生回路、７……コレクタ負荷抵抗、８……エ
ミッタフォロアトランジスタベース端子、９……出力端
子、Q1〜Q8……バイポーラトランジスタ、NM……電流制
御用ＮチャネルMOSトランジスタ、PM……電流制御用Ｐ
チャネルMOSトランジスタ。
施例を示す回路図、第５図は従来例の回路図である。 １……信号入力端子、２……制御信号入力端子、３……
NORゲート、４……NANDゲート、５……ANDゲート、６…
…定電流発生回路、７……コレクタ負荷抵抗、８……エ
ミッタフォロアトランジスタベース端子、９……出力端
子、Q1〜Q8……バイポーラトランジスタ、NM……電流制
御用ＮチャネルMOSトランジスタ、PM……電流制御用Ｐ
チャネルMOSトランジスタ。
Claims (2)
- 【請求項１】差動回路を構成する１対のバイポーラトラ
ンジスタと、該差動回路の一方の出力端子に接続され、
そのエミッタがバスラインに接続されたエミッタフォロ
アトランジスタと、前記差動回路の共通に接続されたエ
ミッタと電源との間に接続された定電流発生回路とを具
備するECL回路において、前記定電流発生回路には、導
通または非導通に制御されるトランジスタが備えられて
おり、かつ、該トランジスタは、それが導通したときに
は前記差動回路を流れる電流を増加させ、もって、前記
差動回路の前記一方の出力端子の電位を前記エミッタフ
ォロアトランジスタを高インピーダンス状態とする値に
するものであることを特徴とするECL回路。 - 【請求項２】定電流発生回路が、そのベースがカレント
ソース電位電源に接続されそのコレクタが前記差動回路
の共通に接続されたエミッタに接続されそのエミッタが
エミッタ抵抗を介して電源に接続されたバイポーラトラ
ンジスタと、そのゲートが前記エミッタフォロアトラン
ジスタを高インピーダンスにするための信号が印加され
る制御信号入力端子に接続されそのソース、ドレインが
それぞれ前記エミッタ抵抗の一端と他端とに接続されて
いるMOSトランジスタとから構成されている特許請求の
範囲第１項記載のECL回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63252681A JP2743401B2 (ja) | 1988-10-06 | 1988-10-06 | Ｅｃｌ回路 |
| US07/416,116 US5006731A (en) | 1988-10-06 | 1989-10-02 | Three state emitter coupled logic circuit with a small amount of current consumption |
| EP89310177A EP0363189B1 (en) | 1988-10-06 | 1989-10-04 | Three state emitter coupled logic circuit with a small amount of current consumption |
| DE68915381T DE68915381T2 (de) | 1988-10-06 | 1989-10-04 | Emittergekoppelte logische Schaltung mit drei Zuständen und niedrigem Stromverbrauch. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63252681A JP2743401B2 (ja) | 1988-10-06 | 1988-10-06 | Ｅｃｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02100419A JPH02100419A (ja) | 1990-04-12 |
| JP2743401B2 true JP2743401B2 (ja) | 1998-04-22 |
Family
ID=17240761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63252681A Expired - Lifetime JP2743401B2 (ja) | 1988-10-06 | 1988-10-06 | Ｅｃｌ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5006731A (ja) |
| EP (1) | EP0363189B1 (ja) |
| JP (1) | JP2743401B2 (ja) |
| DE (1) | DE68915381T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4007212A1 (de) * | 1990-03-07 | 1991-09-12 | Siemens Ag | Integrierbare transistorschaltung zur abgabe logischer pegel |
| US5206546A (en) * | 1990-03-16 | 1993-04-27 | Hitachi, Ltd. | Logic circuit including variable impedance means |
| US5237214A (en) * | 1990-08-18 | 1993-08-17 | Hitachi, Ltd. | High speed logic circuit and semiconductor integrated circuit device including variable impedance to provide reduced power consumption |
| DE69124176T2 (de) * | 1990-08-29 | 1997-07-10 | Motorola Inc | Logischer BICMOS Schaltkreis mit einem CML-Ausgang |
| JP2990775B2 (ja) * | 1990-09-25 | 1999-12-13 | 日本電気株式会社 | Ｅｃｌ出力回路 |
| DE69223658T2 (de) * | 1991-01-23 | 1998-06-18 | Texas Instruments Deutschland | Ausgangstufe für eine digitale Schaltung |
| JPH0519914A (ja) * | 1991-07-17 | 1993-01-29 | Sharp Corp | 半導体装置の内部降圧回路 |
| US5220207A (en) * | 1991-09-03 | 1993-06-15 | Allegro Microsystems, Inc. | Load current monitor for MOS driver |
| US5278464A (en) * | 1992-06-02 | 1994-01-11 | Motorola, Inc. | Using delay to obtain high speed current driver circuit |
| US5179292A (en) * | 1992-06-05 | 1993-01-12 | Acumos, Inc. | CMOS current steering circuit |
| US9841455B2 (en) * | 2015-05-20 | 2017-12-12 | Xilinx, Inc. | Transmitter configured for test signal injection to test AC-coupled interconnect |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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