JP2680936B2 - 半導体記憶装置 - Google Patents
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- Computer Hardware Design (AREA)
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- Static Random-Access Memory (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、マスクＲＯＭ（Ｒｅａ
ｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やＥＰＲＯＭ（Ｅｒａｓ
ａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＳＲ
ＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）等の半導体記憶装置に関し、特にデータ読
み出し回路が改良された半導体記憶装置に関する。
ｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）やＥＰＲＯＭ（Ｅｒａｓ
ａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＳＲ
ＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）等の半導体記憶装置に関し、特にデータ読
み出し回路が改良された半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置では、メモリセルから読
み出したデータが微小な信号であるため、これを出力信
号線上でセンス増幅器により増幅してから出力するよう
にしている。ただし、常時このセンス増幅器を活性状態
にしておいたのでは、半導体記憶装置の消費電力が大き
くなり過ぎる。そこで、従来のマスクＲＯＭ等では、メ
モリセルから読み出したデータをセンス増幅器で増幅し
て内部での読み出しが確定すると、これをラッチ回路に
ラッチさせておき、以降は次の読み出しまでセンス増幅
器を非活性状態とすることにより、この間の消費電力を
低減するようにしていた。
み出したデータが微小な信号であるため、これを出力信
号線上でセンス増幅器により増幅してから出力するよう
にしている。ただし、常時このセンス増幅器を活性状態
にしておいたのでは、半導体記憶装置の消費電力が大き
くなり過ぎる。そこで、従来のマスクＲＯＭ等では、メ
モリセルから読み出したデータをセンス増幅器で増幅し
て内部での読み出しが確定すると、これをラッチ回路に
ラッチさせておき、以降は次の読み出しまでセンス増幅
器を非活性状態とすることにより、この間の消費電力を
低減するようにしていた。
【０００３】上記構成のマスクＲＯＭのデータ読み出し
回路を図７に示す。メモリセル１は、多数のワード線２
とビット線３との各交差部に配置されている。そして、
メモリセル１に記憶されたデータは、ビット線３からコ
ラム選択線４によって制御されるＦＥＴ５を介してセン
ス増幅器６に入力される。センス増幅器６で増幅された
データＳOUTは、ラッチ回路７でラッチされ、出力回路
８を介してＲＯＭからの出力データＤOUTとなる。
回路を図７に示す。メモリセル１は、多数のワード線２
とビット線３との各交差部に配置されている。そして、
メモリセル１に記憶されたデータは、ビット線３からコ
ラム選択線４によって制御されるＦＥＴ５を介してセン
ス増幅器６に入力される。センス増幅器６で増幅された
データＳOUTは、ラッチ回路７でラッチされ、出力回路
８を介してＲＯＭからの出力データＤOUTとなる。
【０００４】この際、センス増幅器６とラッチ回路７に
は、ＴＧ回路９からのセンス信号ΦSAとラッチ信号ΦLT
とがそれぞれ入力される。センス信号ΦSAは、図８に示
すように、アドレス信号Ａが変化したことをＴＧ回路９
が検出するとＨレベルとなり、センス増幅器６を活性化
させる信号である。また、ラッチ信号ΦLTは、読み出し
が内部で確定すると短期間だけＨレベルとなる信号であ
り、これによってセンス増幅器６が出力するデータＳ
OUTをラッチ回路７がラッチすることができる。そし
て、ラッチ信号ΦLTの立ち上がり時にデータＳOUTがラ
ッチされると、センス信号ΦSAがＬレベルに戻ってセン
ス増幅器６を非活性状態とし、次の読み出しまでセンス
増幅器６での電力消費を抑制する。また、読み出したデ
ータは、ラッチ回路７によってラッチされるため、出力
回路８から所定の期間出力データＤOU Tとして出力する
ことができる。
は、ＴＧ回路９からのセンス信号ΦSAとラッチ信号ΦLT
とがそれぞれ入力される。センス信号ΦSAは、図８に示
すように、アドレス信号Ａが変化したことをＴＧ回路９
が検出するとＨレベルとなり、センス増幅器６を活性化
させる信号である。また、ラッチ信号ΦLTは、読み出し
が内部で確定すると短期間だけＨレベルとなる信号であ
り、これによってセンス増幅器６が出力するデータＳ
OUTをラッチ回路７がラッチすることができる。そし
て、ラッチ信号ΦLTの立ち上がり時にデータＳOUTがラ
ッチされると、センス信号ΦSAがＬレベルに戻ってセン
ス増幅器６を非活性状態とし、次の読み出しまでセンス
増幅器６での電力消費を抑制する。また、読み出したデ
ータは、ラッチ回路７によってラッチされるため、出力
回路８から所定の期間出力データＤOU Tとして出力する
ことができる。
【０００５】
【発明が解決しようとする課題】ところが、上記従来の
構成では、図９に示すように、電源Ｖccの投入後の最初
のアクセスでアドレス信号Ａに変化が生じない場合に、
ＴＧ回路９がセンス信号ΦSAとこれに続くラッチ信号Φ
LTを出力することができず、出力データＤOUTがいつま
でも不確定の状態となる。このような場合には、図１０
に示すように、電源投入後にアドレス信号Ａを変化させ
るためだけのダミーサイクルを実行し、その後に正規の
アドレス信号を出力するように構成しなければならな
い。
構成では、図９に示すように、電源Ｖccの投入後の最初
のアクセスでアドレス信号Ａに変化が生じない場合に、
ＴＧ回路９がセンス信号ΦSAとこれに続くラッチ信号Φ
LTを出力することができず、出力データＤOUTがいつま
でも不確定の状態となる。このような場合には、図１０
に示すように、電源投入後にアドレス信号Ａを変化させ
るためだけのダミーサイクルを実行し、その後に正規の
アドレス信号を出力するように構成しなければならな
い。
【０００６】また、上述のようにメモリセル１から読み
出したデータを一旦ラッチ回路７にラッチしてから出力
する構成では、電源ラインのノイズ等によって誤ったデ
ータがラッチされた場合に、この誤ったデータがそのま
ま出力データＤOUTとして出力されることになる。
出したデータを一旦ラッチ回路７にラッチしてから出力
する構成では、電源ラインのノイズ等によって誤ったデ
ータがラッチされた場合に、この誤ったデータがそのま
ま出力データＤOUTとして出力されることになる。
【０００７】この結果、従来の半導体記憶装置は、セン
ス増幅器６での消費電力を抑制するために、システムの
起動時にダミーサイクルが必要となったり、データの読
み出しエラーを発生する確率が増加し易いという問題が
あった。
ス増幅器６での消費電力を抑制するために、システムの
起動時にダミーサイクルが必要となったり、データの読
み出しエラーを発生する確率が増加し易いという問題が
あった。
【０００８】本発明は、上記事情に鑑み、ラッチ回路を
不要にして、システム起動時の不都合を解消すると共
に、データの読み出しエラーの増加も抑制することがで
きる半導体記憶装置を提供することを目的としている。
不要にして、システム起動時の不都合を解消すると共
に、データの読み出しエラーの増加も抑制することがで
きる半導体記憶装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】本発明の半導体記憶装置
は、メモリセルに記憶されたデータを読み出す１本の出
力信号線に互いに並列に接続された複数のセンス増幅器
と、該センス増幅器の各々を活性化させる制御信号を出
力する制御信号発生回路とを備え、該複数のセンス増幅
器の内、駆動能力の低いセンス増幅器の１つを常時活性
化させ、残りのセンス増幅器の各々を該制御信号により
選択的に活性化させており、そのことにより上記目的が
達成される。また、本発明の半導体記憶装置は、メモリ
セルに記憶されたデータを読み出す１本の出力信号線に
互いに並列に接続された複数のセンス増幅器と、該デー
タを読み出すアドレス信号の変化を検出して、該複数の
センス増幅器の内、まず駆動能力の高いセンス増幅器を
活性化させ、読み出しデータが確定すると該駆動能力の
高いセンス増幅器を非活性化させると共に、駆動能力の
低いセンス増幅器を活性化させる制御信号を出力する制
御信号発生回路とを備え、該センス増幅器の各々を該制
御信号により選択的に活性化させており、そのことによ
り上記目的が達成される。
は、メモリセルに記憶されたデータを読み出す１本の出
力信号線に互いに並列に接続された複数のセンス増幅器
と、該センス増幅器の各々を活性化させる制御信号を出
力する制御信号発生回路とを備え、該複数のセンス増幅
器の内、駆動能力の低いセンス増幅器の１つを常時活性
化させ、残りのセンス増幅器の各々を該制御信号により
選択的に活性化させており、そのことにより上記目的が
達成される。また、本発明の半導体記憶装置は、メモリ
セルに記憶されたデータを読み出す１本の出力信号線に
互いに並列に接続された複数のセンス増幅器と、該デー
タを読み出すアドレス信号の変化を検出して、該複数の
センス増幅器の内、まず駆動能力の高いセンス増幅器を
活性化させ、読み出しデータが確定すると該駆動能力の
高いセンス増幅器を非活性化させると共に、駆動能力の
低いセンス増幅器を活性化させる制御信号を出力する制
御信号発生回路とを備え、該センス増幅器の各々を該制
御信号により選択的に活性化させており、そのことによ
り上記目的が達成される。
【００１０】前記複数のセンス増幅器の少なくとも１個
は高い駆動能力を有し、少なくとも他の１個は低い駆動
能力を有しているのが好ましい。
は高い駆動能力を有し、少なくとも他の１個は低い駆動
能力を有しているのが好ましい。
【００１１】前記制御信号発生回路は、データを読み出
すべきアドレスが変化した場合には、その変化後所定期
間は前記高い駆動能力を有するセンス増幅器を活性化さ
せ、該所定期間以外は前記低い駆動能力を有するセンス
増幅器を活性化させるようにされているのが好適であ
る。
すべきアドレスが変化した場合には、その変化後所定期
間は前記高い駆動能力を有するセンス増幅器を活性化さ
せ、該所定期間以外は前記低い駆動能力を有するセンス
増幅器を活性化させるようにされているのが好適であ
る。
【００１２】前記複数のセンス増幅器は、差動型センス
増幅器とすることもできる。
増幅器とすることもできる。
【００１３】
【作用】上記構成により、請求項１記載の本発明では、
駆動能力の低いセンス増幅器の１つを常時活性化させて
いるので、消費電力を抑えつつデータが維持される。そ
して、高い駆動能力を必要とする時は、制御信号発生回
路が該当するセンス増幅器を選択的に活性化させる。こ
のため、半導体記憶装置の高速化と低消費電力化の双方
が達成される。加えて、センス増幅器を構成する回路が
簡素化され素子数が減少される。また、請求項２記載の
本発明では、制御信号発生回路がデータを読み出すアド
レス信号の変化を検出して、まず駆動能力の高いセンス
増幅器を活性化させ、読み出しデータが確定すると駆動
能力の高いセンス増幅器を非活性化させると共に、駆動
能力の低いセンス増幅器を活性化させるので、読み出し
データが確定した後であっても消費電力を抑えつつデー
タが維持される。これにより、半導体記憶装置の高速化
と低消費電力化の双方が達成される。
駆動能力の低いセンス増幅器の１つを常時活性化させて
いるので、消費電力を抑えつつデータが維持される。そ
して、高い駆動能力を必要とする時は、制御信号発生回
路が該当するセンス増幅器を選択的に活性化させる。こ
のため、半導体記憶装置の高速化と低消費電力化の双方
が達成される。加えて、センス増幅器を構成する回路が
簡素化され素子数が減少される。また、請求項２記載の
本発明では、制御信号発生回路がデータを読み出すアド
レス信号の変化を検出して、まず駆動能力の高いセンス
増幅器を活性化させ、読み出しデータが確定すると駆動
能力の高いセンス増幅器を非活性化させると共に、駆動
能力の低いセンス増幅器を活性化させるので、読み出し
データが確定した後であっても消費電力を抑えつつデー
タが維持される。これにより、半導体記憶装置の高速化
と低消費電力化の双方が達成される。
【００１４】また、読み出しデータの確定後であって
も、少なくとも１のセンス増幅器は活性化されるため、
ラッチ回路によってデータをラッチしておく必要がなく
なる。従って、電源ラインのノイズ等によって誤ったデ
ータがラッチされるおそれがなくなり、データの読み出
しエラーの増加を防止することができるようになる。さ
らに、電源投入時にもいずれかのセンス増幅器が活性化
されるため、ダミーサイクルを実行しなければならない
という不都合もなくなる。
も、少なくとも１のセンス増幅器は活性化されるため、
ラッチ回路によってデータをラッチしておく必要がなく
なる。従って、電源ラインのノイズ等によって誤ったデ
ータがラッチされるおそれがなくなり、データの読み出
しエラーの増加を防止することができるようになる。さ
らに、電源投入時にもいずれかのセンス増幅器が活性化
されるため、ダミーサイクルを実行しなければならない
という不都合もなくなる。
【００１５】
【実施例】本発明を実施例について以下に説明する。
【００１６】図１乃至図４に本発明の一実施例を示す。
本実施例はＲＯＭであり、前述の図７の従来例と同様の
機能を有する構成要素には同じ符号を付している。
本実施例はＲＯＭであり、前述の図７の従来例と同様の
機能を有する構成要素には同じ符号を付している。
【００１７】メモリセル１は、多数のワード線２とビッ
ト線３との各交差部に配置されている。各ビット線３
は、コラム選択線４によってＯＮ／ＯＦＦが制御される
ＦＥＴ５を介してセンス増幅器６ａ、６ｂにそれぞれ接
続されている。これらのセンス増幅器６ａ、６ｂは、互
いに並列に接続された２個の増幅回路であり、出力が共
に出力回路８に接続されている。そして、出力回路８か
ら出力される出力データＤOUTがＲＯＭの読み出しデー
タとなる。また、センス増幅器６ａ、６ｂには、ＴＧ回
路９からの制御出力が接続され、それぞれ第１センス信
号バーＳＡ1（Ｌ：アクティブ）と第２センス信号バー
ＳＡ2（Ｌ：アクティブ）が入力されるようになってい
る。
ト線３との各交差部に配置されている。各ビット線３
は、コラム選択線４によってＯＮ／ＯＦＦが制御される
ＦＥＴ５を介してセンス増幅器６ａ、６ｂにそれぞれ接
続されている。これらのセンス増幅器６ａ、６ｂは、互
いに並列に接続された２個の増幅回路であり、出力が共
に出力回路８に接続されている。そして、出力回路８か
ら出力される出力データＤOUTがＲＯＭの読み出しデー
タとなる。また、センス増幅器６ａ、６ｂには、ＴＧ回
路９からの制御出力が接続され、それぞれ第１センス信
号バーＳＡ1（Ｌ：アクティブ）と第２センス信号バー
ＳＡ2（Ｌ：アクティブ）が入力されるようになってい
る。
【００１８】センス増幅器６ａ、６ｂは、図２に示すよ
うに、それぞれＭＯＳＦＥＴからなる同一構成の増幅器
である。ただし、センス増幅器６ａにおけるｐＭＯＳト
ランジスタＱ1、Ｑ2の駆動能力をβpとし、ｎＭＯＳト
ランジスタＱ3、Ｑ4の駆動能力をβnとすると、センス
増幅器６ｂにおけるｐＭＯＳトランジスタＱ5、Ｑ6の駆
動能力はβp／２であり、ｎＭＯＳトランジスタＱ7、Ｑ
8の駆動能力はβn／２として設定されている。従って、
センス増幅器６ａとセンス増幅器６ｂは、図３に示すよ
うに、入出力電圧特性Ｖin−Ｖout が等しく、この電圧
の反転部付近でセンス増幅器６ｂに流れる電流Ｉ2がセ
ンス増幅器６ａの電流Ｉ1の半分になる。このため、セ
ンス増幅器６ｂは、消費電力がセンス増幅器６ａの半分
となる。
うに、それぞれＭＯＳＦＥＴからなる同一構成の増幅器
である。ただし、センス増幅器６ａにおけるｐＭＯＳト
ランジスタＱ1、Ｑ2の駆動能力をβpとし、ｎＭＯＳト
ランジスタＱ3、Ｑ4の駆動能力をβnとすると、センス
増幅器６ｂにおけるｐＭＯＳトランジスタＱ5、Ｑ6の駆
動能力はβp／２であり、ｎＭＯＳトランジスタＱ7、Ｑ
8の駆動能力はβn／２として設定されている。従って、
センス増幅器６ａとセンス増幅器６ｂは、図３に示すよ
うに、入出力電圧特性Ｖin−Ｖout が等しく、この電圧
の反転部付近でセンス増幅器６ｂに流れる電流Ｉ2がセ
ンス増幅器６ａの電流Ｉ1の半分になる。このため、セ
ンス増幅器６ｂは、消費電力がセンス増幅器６ａの半分
となる。
【００１９】上記構成のデータ読み出し回路の動作を説
明する。
明する。
【００２０】ＲＯＭにアドレス信号Ａが入力されると、
まずワード線２によってメモリセル１の行が選択され、
さらにコラム選択線４によってビット線３が選択されて
特定のメモリセル１に記憶されたデータがビット線３か
らＦＥＴ５を介して各センス増幅器６ａ、６ｂに送られ
る。この際、ＴＧ回路９は、図４に示すように、アドレ
ス信号Ａの変化を検出して第１センス信号バーＳＡ1を
Ｌレベル（アクティブ）にし、第２センス信号バーＳＡ
2をＨレベルにする。すると、駆動能力の高いセンス増
幅器６ａが活性化されて読み出しデータを増幅しデータ
ＳOUTとして出力回路８に送り出す。このため、メモリ
セル１に記憶されたデータの微弱な信号は、このセンス
増幅器６ａによって高速かつ確実に読み出すことができ
る。
まずワード線２によってメモリセル１の行が選択され、
さらにコラム選択線４によってビット線３が選択されて
特定のメモリセル１に記憶されたデータがビット線３か
らＦＥＴ５を介して各センス増幅器６ａ、６ｂに送られ
る。この際、ＴＧ回路９は、図４に示すように、アドレ
ス信号Ａの変化を検出して第１センス信号バーＳＡ1を
Ｌレベル（アクティブ）にし、第２センス信号バーＳＡ
2をＨレベルにする。すると、駆動能力の高いセンス増
幅器６ａが活性化されて読み出しデータを増幅しデータ
ＳOUTとして出力回路８に送り出す。このため、メモリ
セル１に記憶されたデータの微弱な信号は、このセンス
増幅器６ａによって高速かつ確実に読み出すことができ
る。
【００２１】また、このようにして読み出したデータＳ
OUTが確定すると、ＴＧ回路９が第１センス信号バーＳ
Ａ1と第２センス信号バーＳＡ2のレベルを切り換えて、
駆動能力の高いセンス増幅器６ａを非活性状態し、他方
のセンス増幅器６ｂを活性化させる。このため、以降の
出力回路８に送られるデータＳOUTは、消費電力の少な
いセンス増幅器６ｂによって維持されるので、ＲＯＭで
の消費電力を抑制することができる。そして、出力回路
８では、出力データＤOUTをＲＯＭの読み出しデータと
して出力する。
OUTが確定すると、ＴＧ回路９が第１センス信号バーＳ
Ａ1と第２センス信号バーＳＡ2のレベルを切り換えて、
駆動能力の高いセンス増幅器６ａを非活性状態し、他方
のセンス増幅器６ｂを活性化させる。このため、以降の
出力回路８に送られるデータＳOUTは、消費電力の少な
いセンス増幅器６ｂによって維持されるので、ＲＯＭで
の消費電力を抑制することができる。そして、出力回路
８では、出力データＤOUTをＲＯＭの読み出しデータと
して出力する。
【００２２】この結果、本実施例によれば、読み出しデ
ータの確定後も消費電力の少ないセンス増幅器６ｂが活
性化されるため、従来のようにラッチ回路によってデー
タをラッチしておく必要がなくなり、電源ラインのノイ
ズ等によって誤ったデータがラッチされるようなおそれ
が生じない。また、システムの電源投入時には、少なく
ともこのセンス増幅器６ｂが活性化されているので、ア
ドレス信号Ａが変化しない場合にもデータを読み出せな
くなるということがない。
ータの確定後も消費電力の少ないセンス増幅器６ｂが活
性化されるため、従来のようにラッチ回路によってデー
タをラッチしておく必要がなくなり、電源ラインのノイ
ズ等によって誤ったデータがラッチされるようなおそれ
が生じない。また、システムの電源投入時には、少なく
ともこのセンス増幅器６ｂが活性化されているので、ア
ドレス信号Ａが変化しない場合にもデータを読み出せな
くなるということがない。
【００２３】なお、上記センス増幅器６ａ、６ｂは、図
５に示すような回路構成として素子数を減少させること
もできる。この場合、消費電力の少ないセンス増幅器６
ｂは常時活性化され、駆動能力の高いセンス増幅器６ａ
の活性化を第１センス信号バーＳＡ1とこの反転信号で
制御する。また、図６に示すような差動増幅器によって
構成することもできる。ただし、この場合には、参照電
圧を発生するために、ダミービット線１３にメモリセル
１と同一特性のダミーメモリセル１１をそれぞれ設ける
必要がある。
５に示すような回路構成として素子数を減少させること
もできる。この場合、消費電力の少ないセンス増幅器６
ｂは常時活性化され、駆動能力の高いセンス増幅器６ａ
の活性化を第１センス信号バーＳＡ1とこの反転信号で
制御する。また、図６に示すような差動増幅器によって
構成することもできる。ただし、この場合には、参照電
圧を発生するために、ダミービット線１３にメモリセル
１と同一特性のダミーメモリセル１１をそれぞれ設ける
必要がある。
【００２４】
【発明の効果】以上の説明から明らかなように、本発明
の半導体記憶装置によれば、高速化と低消費電力化の双
方が達成される。また、ラッチ回路を用いることなく消
費電力の抑制を行うことができるので、電源ラインのノ
イズ等によって誤ったデータがラッチされるおそれがな
くなり、データの読み出しエラーの増加を防止すること
ができる。また、電源投入時にもいずれかのセンス増幅
器が活性化されるため、ダミーサイクルを実行しなけれ
ばデータの読み出しができないという不都合も解消する
ことができる。また、特に、請求項１記載の半導体記憶
装置によれば、複数のセンス増幅器を構成する回路の素
子数を減少できるという効果を奏する。
の半導体記憶装置によれば、高速化と低消費電力化の双
方が達成される。また、ラッチ回路を用いることなく消
費電力の抑制を行うことができるので、電源ラインのノ
イズ等によって誤ったデータがラッチされるおそれがな
くなり、データの読み出しエラーの増加を防止すること
ができる。また、電源投入時にもいずれかのセンス増幅
器が活性化されるため、ダミーサイクルを実行しなけれ
ばデータの読み出しができないという不都合も解消する
ことができる。また、特に、請求項１記載の半導体記憶
装置によれば、複数のセンス増幅器を構成する回路の素
子数を減少できるという効果を奏する。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の実施例で用いられるセンス増幅器の回路
図である。
図である。
【図３】図２のセンス増幅器の特性を示すグラフであ
る。
る。
【図４】図１の実施例に於けるデータ読み出し回路の動
作を示すタイムチャートである。
作を示すタイムチャートである。
【図５】本発明の他の実施例で用いられるセンス増幅器
の回路図である。
の回路図である。
【図６】本発明の更に他の実施例を示すブロック回路図
である。
である。
【図７】従来例を示すものであって、ＲＯＭのデータ読
み出し回路のブロック図である。
み出し回路のブロック図である。
【図８】従来例のデータ読み出し回路の動作を示すタイ
ムチャートである。
ムチャートである。
【図９】従来例に於ける起動時のデータ読み出し回路の
動作を示すタイムチャートである。
動作を示すタイムチャートである。
【図１０】従来例に於いて起動時にダミーサイクルを実
行した場合のデータ読み出し回路の動作を示すタイムチ
ャートである。
行した場合のデータ読み出し回路の動作を示すタイムチ
ャートである。
１ メモリセル ３ ビット線 ６ａ センス増幅器 ６ｂ センス増幅器 ９ ＴＧ回路
Claims (2)
- 【請求項１】メモリセルに記憶されたデータを読み出す
１本の出力信号線に互いに並列に接続された複数のセン
ス増幅器と、 該センス増幅器の各々を活性化させる制御信号を出力す
る制御信号発生回路とを備え、 該複数のセンス増幅器の内、駆動能力の低いセンス増幅
器の１つを常時活性化させ、残りのセンス増幅器の各々
を該制御信号により選択的に活性化させる 半導体記憶装
置。 - 【請求項２】メモリセルに記憶されたデータを読み出す
１本の出力信号線に互いに並列に接続された複数のセン
ス増幅器と、 該データを読み出すアドレス信号の変化を検出して、該
複数のセンス増幅器の内、まず駆動能力の高いセンス増
幅器を活性化させ、読み出しデータが確定すると該駆動
能力の高いセンス増幅器を非活性化させると共に、駆動
能力の低いセンス増幅器を活性化させる制御信号を出力
する制御信号発生回路とを備え、 該センス増幅器の各々を該制御信号により選択的に活性
化させる半導体記憶装置。
Priority Applications (5)
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|---|---|---|---|
| JP2007891A JP2680936B2 (ja) | 1991-02-13 | 1991-02-13 | 半導体記憶装置 |
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