JP2024063998A - ボルテージフォロワ回路 - Google Patents
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Abstract
【課題】回路規模が小さく素子数が少ないボルテージフォロワ回路を提供する。【解決手段】ボルテージフォロワ回路100は、入力端子110にソースが接続された第1のMOSトランジスタ121と、出力端子111にソースが接続され第1のMOSトランジスタ121のゲートにゲート及びドレインが接続された第2のMOSトランジスタ122と、第1のMOSトランジスタ121のドレインと第2電源端子102の間に接続された第1の定電流源123と、第2のMOSトランジスタ122のドレインと第2電源端子102の間に接続された第2の定電流源124と、第1のMOSトランジスタ121のドレインがゲートに接続され第1電源端子101がドレインに接続され出力端子111がソースに接続されたデプレッション型の第3のMOSトランジスタ120とを備える。【選択図】図1
Description
本発明は、ボルテージフォロワ回路に関する。
一般的に低インピーダンスの負荷を駆動する場合、バッファ回路、又はボルテージフォロワ回路が使用されている。一例として、オペアンプ、及び出力バッファで構成されたボルテージフォロワ回路がある(例えば、特許文献1参照)。
しかしながら、従来のボルテージフォロワ回路では、オペアンプ、及び出力バッファで構成されているため、回路規模が大きく素子数が多いという点で改善の余地がある。
本発明は、上述した事情を考慮し、回路規模が小さく素子数が少ないボルテージフォロワ回路を提供することを目的とする。
本発明のボルテージフォロワ回路は、第1電源端子と、第2電源端子と、入力端子と、出力端子と、入力端子にソースが接続された第1のMOSトランジスタと、出力端子にソースが接続され第1のMOSトランジスタのゲートにゲート及びドレインが接続された第2のMOSトランジスタと、第1のMOSトランジスタのドレインと第2電源端子の間に接続された第1の定電流源と、第2のMOSトランジスタのドレインと第2電源端子の間に接続された第2の定電流源と、第1のMOSトランジスタのドレインがゲートに接続され第1電源端子がドレインに接続され出力端子がソースに接続されたデプレッション型の第3のMOSトランジスタと、を備える。
本発明によれば、回路規模が小さく素子数が少ないボルテージフォロワ回路を提供することができる。
以下、本発明の実施形態に係るボルテージフォロワ回路を、図面に基づいて説明する。
(本実施形態の第1の構成例)
図1は、本実施形態に係るボルテージフォロワ回路の第1の構成例であるボルテージフォロワ回路100の回路図である。
ボルテージフォロワ回路100は、第1電源端子である電源端子101と、第2電源端子である接地端子102と、入力端子110と、出力端子111と、デプレッション型のNMOSトランジスタ120と、PMOSトランジスタ121、122と、電流値の等しいペアの定電流源123、124と、を備えている。VINは入力端子110の電圧を示す。VOUTは出力端子111の電圧を示す。
図1は、本実施形態に係るボルテージフォロワ回路の第1の構成例であるボルテージフォロワ回路100の回路図である。
ボルテージフォロワ回路100は、第1電源端子である電源端子101と、第2電源端子である接地端子102と、入力端子110と、出力端子111と、デプレッション型のNMOSトランジスタ120と、PMOSトランジスタ121、122と、電流値の等しいペアの定電流源123、124と、を備えている。VINは入力端子110の電圧を示す。VOUTは出力端子111の電圧を示す。
NMOSトランジスタ120は、ドレインが電源端子101に接続され、ソースが出力端子111とPMOSトランジスタ122のソースに接続されている。
PMOSトランジスタ121は、ソースが入力端子110に接続され、ゲートがPMOSトランジスタ122のゲートとドレインに接続され、ドレインがNMOSトランジスタ120のゲートに接続されている。
PMOSトランジスタ122は、ソースが出力端子111とNMOSトランジスタ120のソースに接続され、ゲートとドレインがPMOSトランジスタ121のゲートに接続されている。
定電流源123は、PMOSトランジスタ121のドレインと接地端子102の間に接続されている。
定電流源124は、PMOSトランジスタ122のドレインと接地端子102の間に接続されている。
PMOSトランジスタ121は、ソースが入力端子110に接続され、ゲートがPMOSトランジスタ122のゲートとドレインに接続され、ドレインがNMOSトランジスタ120のゲートに接続されている。
PMOSトランジスタ122は、ソースが出力端子111とNMOSトランジスタ120のソースに接続され、ゲートとドレインがPMOSトランジスタ121のゲートに接続されている。
定電流源123は、PMOSトランジスタ121のドレインと接地端子102の間に接続されている。
定電流源124は、PMOSトランジスタ122のドレインと接地端子102の間に接続されている。
次に、ボルテージフォロワ回路100の動作について説明する。
定電流源123、124は、PMOSトランジスタ121、122にそれぞれ等しい定電流を供給する。PMOSトランジスタ121、122は、ゲート電圧が等しく、それぞれのソースが比較回路の入力として動作する。比較回路の出力としてPMOSトランジスタ121のドレインから出力された電圧をゲートで受けたNMOSトランジスタ120は、ソースフォロワとして機能し、出力端子111からVOUTを出力する。
定電流源123、124は、PMOSトランジスタ121、122にそれぞれ等しい定電流を供給する。PMOSトランジスタ121、122は、ゲート電圧が等しく、それぞれのソースが比較回路の入力として動作する。比較回路の出力としてPMOSトランジスタ121のドレインから出力された電圧をゲートで受けたNMOSトランジスタ120は、ソースフォロワとして機能し、出力端子111からVOUTを出力する。
例えば、VIN>VOUTの場合、PMOSトランジスタ121、122のゲート‐ソース間電圧の絶対値は、PMOSトランジスタ121の方が大きくなり、PMOSトランジスタ121のドレイン電圧が上昇する。このときNMOSトランジスタ120のゲート電圧が上昇し、VOUTも上昇する。結果的にVINとVOUTが等しくなるように動作する。
このように負帰還ループが機能し、ボルテージフォロワ回路100は、入力端子110と出力端子111の電圧が等しくなるように動作する。
なお、PMOSトランジスタ121を飽和領域で動作させるためには、PMOSトランジスタ121のドレイン電圧をソース電圧よりも低くする必要がある。これを実現するためには、NMOSトランジスタ120のゲート電圧をVOUTよりも低くする必要がある。すなわち、NMOSトランジスタ120をデプレッション型にする必要がある。
以上説明したように、本構成例のボルテージフォロワ回路100によれば、3個のMOSトランジスタと2個の定電流源で構成されるため、回路規模が小さく素子数が少ないボルテージフォロワ回路を提供できる。
(本実施形態の第2の構成例)
図2は、本実施形態に係るボルテージフォロワ回路の第2の構成例であるボルテージフォロワ回路200の回路図である。
ボルテージフォロワ回路200は、ボルテージフォロワ回路100に対して、定電流源123、124の代わりに、NMOSトランジスタ223、224を備える点で相違するが、その他の点では実質的に相違しない。そこで、本構成例では、NMOSトランジスタ223、224を中心に説明するとともに、ボルテージフォロワ回路100と実質的に相違しない構成要素については、同じ符号を付して説明を省略する。
図2は、本実施形態に係るボルテージフォロワ回路の第2の構成例であるボルテージフォロワ回路200の回路図である。
ボルテージフォロワ回路200は、ボルテージフォロワ回路100に対して、定電流源123、124の代わりに、NMOSトランジスタ223、224を備える点で相違するが、その他の点では実質的に相違しない。そこで、本構成例では、NMOSトランジスタ223、224を中心に説明するとともに、ボルテージフォロワ回路100と実質的に相違しない構成要素については、同じ符号を付して説明を省略する。
NMOSトランジスタ223、224は、それぞれのソースが接地端子102に接続され、それぞれのドレインがPMOSトランジスタ121、122のそれぞれのドレインに接続され、それぞれのゲートが印加端子212に接続されている。
次に、ボルテージフォロワ回路200の動作について説明する。
NMOSトランジスタ223、224は、それぞれのゲートに、印加端子212を介して外部の定電圧源から定電圧BIを印加することにより、定電流源として動作し、それぞれの定電流を、PMOSトランジスタ121、122のそれぞれのドレインに供給する。
その他の動作については、ボルテージフォロワ回路100と実質的に相違しないため、説明を省略する。
NMOSトランジスタ223、224は、それぞれのゲートに、印加端子212を介して外部の定電圧源から定電圧BIを印加することにより、定電流源として動作し、それぞれの定電流を、PMOSトランジスタ121、122のそれぞれのドレインに供給する。
その他の動作については、ボルテージフォロワ回路100と実質的に相違しないため、説明を省略する。
以上説明したように、本構成例のボルテージフォロワ回路200によれば、5個のMOSトランジスタで構成されるため、回路規模が小さく素子数が少ないボルテージフォロワ回路を提供できる。
(本実施形態の第3の構成例)
図3は、本実施形態に係るボルテージフォロワ回路の第3の構成例であるボルテージフォロワ回路300の回路図である。
ボルテージフォロワ回路300は、ボルテージフォロワ回路200に対して、NMOSトランジスタ223、224の代わりに、デプレッション型のNMOSトランジスタ323、324を備える点で相違するが、その他の点では実質的に相違しない。
図3は、本実施形態に係るボルテージフォロワ回路の第3の構成例であるボルテージフォロワ回路300の回路図である。
ボルテージフォロワ回路300は、ボルテージフォロワ回路200に対して、NMOSトランジスタ223、224の代わりに、デプレッション型のNMOSトランジスタ323、324を備える点で相違するが、その他の点では実質的に相違しない。
デプレッション型のNMOSトランジスタ323、324は、それぞれのゲートをそれぞれのソースに接続するだけで、定電流源として動作するため、ボルテージフォロワ回路200にある印加端子212及び定電圧BIを発生するための定電圧源を節約できる。
その他の動作については、ボルテージフォロワ回路200と実質的に相違しないため、説明を省略する。
その他の動作については、ボルテージフォロワ回路200と実質的に相違しないため、説明を省略する。
以上説明したように、本構成例のボルテージフォロワ回路300によれば、5個のMOSトランジスタで構成されるため、回路規模が小さく素子数が少ないボルテージフォロワ回路を提供できる。
なお、本発明は上述した実施形態そのままに限定されるものではなく、実施段階では、上述した実施例以外にも様々な形態で実施することが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、追加、置き換え又は変更することができる。例えば、上述した実施形態において、NMOSトランジスタをPMOSトランジスタに、PMOSトランジスタをNMOSトランジスタに、電源端子、入力端子等で使用する正電圧を負電圧に、及び定電流源から供給される定電流の向きを反転して置き換えすることができる。
これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
100、200、300 ボルテージフォロワ回路
101 電源端子
102 接地端子
110 入力端子
111 出力端子
120 NMOSトランジスタ
121、122 PMOSトランジスタ
123、124 定電流源
212 印加端子
223、224 NMOSトランジスタ
323、324 NMOSトランジスタ
101 電源端子
102 接地端子
110 入力端子
111 出力端子
120 NMOSトランジスタ
121、122 PMOSトランジスタ
123、124 定電流源
212 印加端子
223、224 NMOSトランジスタ
323、324 NMOSトランジスタ
Claims (4)
- 第1電源端子と、
第2電源端子と、
入力端子と、
出力端子と、
前記入力端子にソースが接続された第1のMOSトランジスタと、
前記出力端子にソースが接続され、前記第1のMOSトランジスタのゲートにゲート及びドレインが接続された第2のMOSトランジスタと、
前記第1のMOSトランジスタのドレインと前記第2電源端子の間に接続された第1の定電流源と、
前記第2のMOSトランジスタのドレインと前記第2電源端子の間に接続された第2の定電流源と、
前記第1のMOSトランジスタのドレインがゲートに接続され、前記第1電源端子がドレインに接続され、前記出力端子がソースに接続されたデプレッション型の第3のMOSトランジスタと、
を備えることを特徴とするボルテージフォロワ回路。 - 前記デプレッション型の第3のMOSトランジスタは、ソースフォロワとして機能することを特徴とする請求項1に記載のボルテージフォロワ回路。
- 前記第1及び第2の定電流源は、ゲートに定電圧が印加された第4及び第5のMOSトランジスタである請求項1又は2に記載のボルテージフォロワ回路。
- 前記第1及び第2の定電流源は、それぞれのゲートとソースが接続されたデプレッション型の第6及び第7のMOSトランジスタである請求項1又は2に記載のボルテージフォロワ回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022172250A JP2024063998A (ja) | 2022-10-27 | 2022-10-27 | ボルテージフォロワ回路 |
US18/465,169 US20240146299A1 (en) | 2022-10-27 | 2023-09-12 | Voltage follower circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022172250A JP2024063998A (ja) | 2022-10-27 | 2022-10-27 | ボルテージフォロワ回路 |
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Publication Number | Publication Date |
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Family Applications (1)
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---|---|---|---|
JP2022172250A Pending JP2024063998A (ja) | 2022-10-27 | 2022-10-27 | ボルテージフォロワ回路 |
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2022
- 2022-10-27 JP JP2022172250A patent/JP2024063998A/ja active Pending
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2023
- 2023-09-12 US US18/465,169 patent/US20240146299A1/en active Pending
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Publication number | Publication date |
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US20240146299A1 (en) | 2024-05-02 |
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