JP2023144652A - フィルタおよびマルチプレクサ - Google Patents

Abstract

【課題】端子間の高周波信号の漏洩を抑制することが可能なフィルタを提供する。【解決手段】フィルタ１００は、複数の誘電体層が積層された積層体と、積層体の表面に設けられた入力端子Ｔｉｎと、積層体の表面に設けられた出力端子Ｔｏｕｔと、積層体内に設けられ、入力端子Ｔｉｎから出力端子Ｔｏｕｔに高周波信号が伝送される経路４０と、積層体の表面に設けられ、高周波信号が入力および出力しない第１端子と、入力端子Ｔｉｎおよび出力端子Ｔｏｕｔのいずれか一方の第２端子と、積層体内に設けられ、第２端子との間を直流電流が導通するように経路４０内に設けられたノードＮ１に一端が接続され、第１端子に他端が接続され、通過帯域の中心周波数においてノードＮ１から第１端子を見たインピーダンスは略オープンである線路Ｍ１とを備える。【選択図】図１

Description

本発明は、フィルタおよびマルチプレクサに関する。

ＬＴＥ（Long Term Evolution）や５Ｇ（5th Generation）移動通信システム等の無線通信端末には、不要な妨害波を除去するフィルタが用いられている。フィルタに、誘電体層を積層させた積層体を有する積層フィルタが知られている。電界めっき工程等により積層体の表面に設けられた端子の厚さが不均一になる。これを抑制するため、一部の端子と直流（ＤＣ：Direct Current）電流が導通するめっき用電極を設けることが知られている（例えば特許文献１）。端子にめっき膜を形成した後、端子を接続するショートパターンを切断することが知られている（例えば特許文献２）。

特開２０１６－３９３３４号公報 実開平６－５２１２７号公報

特許文献１、２では、端子の厚さを均一化することができる。しかしながら、めっき用電極を設けるため積層体が大型化する。また、ショートパターンの切断のため、工程が増加する。これらにより、フィルタのコストが高くなる。厚さが異ならないように端子間を直流電流が導通する線路を用い接続することが考えられる。しかしながら、線路を介し端子間を高周波信号が漏洩してしまう。このように、端子間を直流電流が導通するように接続し、高周波信号が漏洩しないように線路を設けることが求められる場合がある。

本発明は、上記課題に鑑みなされたものであり、端子間の高周波信号の漏洩を抑制することを目的とする。

本発明は、複数の誘電体層が積層された積層体と、前記積層体の表面に設けられた入力端子と、前記積層体の表面に設けられた出力端子と、前記積層体内に設けられ、前記入力端子から前記出力端子に高周波信号が伝送される経路と、前記積層体の表面に設けられ、高周波信号が入力および出力しない第１端子と、前記入力端子および前記出力端子のいずれか一方の第２端子と、前記積層体内に設けられ、前記第２端子との間を直流電流が導通するように前記経路内に設けられたノードに一端が接続され、前記第１端子に他端が接続され、通過帯域の中心周波数において前記ノードから前記第１端子を見たインピーダンスは略オープンである線路と、を備えるフィルタである。

上記構成において、前記入力端子および前記出力端子のうち前記第２端子でない他方の第３端子と、前記積層体内に設けられ、前記第３端子との間を直流電流が導通するように前記経路内に設けられた別のノードに一端が接続され、前記第１端子に他端が接続され、前記中心周波数において前記別のノードから前記第１端子を見たインピーダンスは略オープンである別の線路と、を備える構成とすることができる。

上記構成において、前記中心周波数において前記ノードから前記線路を介し前記第１端子を見たインピーダンスは、スミスチャートをオープンの位置の角度を０°かつ外周の動径を１とする極座標で表したとき、角度が＋４５°以下かつ－４５°以上であり、動径が０．８以上かつ１．０以下の範囲に位置する構成とすることができる。

上記構成において、前記線路は、前記複数の誘電体層のうち隣接する誘電体層の間に設けられた１つの導電体層から形成され、最も近いグランドパターンとで形成されるマイクロストリップ線路を仮定したときの実効比誘電率をεｒeｆｆとし、前記中心周波数をｆ０としたとき、長さは、６．１８×１０^７×√（εｒｅｆｆ）／ｆ０以上かつ１．０３１×１０^７×√（εｒｅｆｆ）／ｆ０以下である線路パターンを備える構成とすることができる。

上記構成において、前記線路は、前記複数の誘電体層のうち隣接する誘電体層の間に設けられた１つの導電体層から形成され、前記複数の誘電体層の積層する積層方向から見た形状がスパイラル状の部分を含む線路パターンを備える構成とすることができる。

上記構成において、前記複数の誘電体層の積層する積層方向から見て、前記線路パターンのうちスパイラル状の領域において最も近いグランドパターンと重なる領域の面積は、前記線路パターンのうちスパイラル状の領域の面積の０．３倍以下である構成とすることができる。

上記構成において、前記線路は、前記複数の誘電体層のうち隣接する誘電体層の間に設けられた１つの導電体層から形成され、幅が前記積層体内において高周波信号が伝送する線路パターンの幅のうち最も小さい線路パターンを備える構成とすることができる。

本発明は、複数の誘電体層が積層された積層体と、前記積層体の表面に設けられた入力端子と、前記積層体の表面に設けられた出力端子と、前記積層体内に設けられ、前記入力端子から前記出力端子に高周波信号が伝送される経路と、前記積層体の表面に設けられ、高周波信号が入力および出力しない第１端子と、前記入力端子および前記出力端子のいずれか一方の第２端子と、前記積層体内に設けられ、前記第２端子との間を直流電流が導通するように前記経路内に設けられたノードに一端が接続され、前記第１端子に他端が接続され、通過帯域の中心周波数において前記ノードから前記第１端子を見たインピーダンスは、スミスチャートをオープンの位置の角度を０°かつ外周の動径を１とする極座標で表したとき、角度が＋４５°以下かつ－４５°以上であり、動径が０．８以上かつ１．０以下の範囲に位置する線路と、を備えるフィルタである。

上記構成において、前記入力端子および前記出力端子のうち前記第２端子でない他方の第３端子と、前記積層体内に設けられ、前記第３端子との間を直流電流が導通するように前記経路内に設けられた別のノードに一端が接続され、前記第１端子に他端が接続され、前記中心周波数において前記別のノードから前記第１端子を見たインピーダンスは、スミスチャートを前記極座標で表したとき、角度が＋４５°以下かつ－４５°以上であり、動径が０．８以上かつ１．０以下の範囲に位置する別の線路と、を備える構成とすることができる。

上記構成において、前記第１端子と前記第２端子とは、前記線路以外の直流電流が導通する経路を介し接続されていない構成とすることができる。

上記構成において、前記第２端子の面積は前記第１端子の面積の１／２倍以下または２倍以上である構成とすることができる。

上記構成において、前記第１端子はグランド端子である構成とすることができる。

本発明は、上記フィルタを含むマルチプレクサである。

本発明によれば、端子間の高周波信号の漏洩を抑制することができる。

図１（ａ）および図１（ｂ）は、実施例１に係るフィルタの回路図である。 図２（ａ）および図２（ｂ）は、実施例１に係るフィルタの斜視図および断面図である。 図３は、実施例１における誘電体層の解体斜視図である。 図４は、実施例１における誘電体層の解体斜視図である。 図５（ａ）から図５（ｃ）は、実施例１における各誘電体層の平面図である。 図６（ａ）から図６（ｃ）は、実施例１における各誘電体層の平面図である。 図７（ａ）から図７（ｃ）は、実施例１における各誘電体層の平面図である。 図８（ａ）から図８（ｃ）は、シミュレーション１における各フィルタの通過特性および反射特性を示す図である。 図９（ａ）から図９（ｃ）は、フィルタＡにおける線路パターンＭ１ａおよびＭ２ａを示す斜視図である。 図１０は、フィルタＢにおける線路パターンＭ１ａおよびＭ２ａを示す斜視図である。 図１１は、シミュレーション２におけるフィルタＡ～Ｃの通過特性Ｓ２１を示す図である。 図１２（ａ）および図１２（ｂ）は、シミュレーション２におけるフィルタＡ～Ｃの通過帯域付近におけるそれぞれ通過特性Ｓ２１および反射特性Ｓ１１を示す図である。 図１３（ａ）はマイクロストリップ線路の斜視図、図１３（ｂ）は、マイクロストリップ線路の一端から他端をみたインピーダンスのスミスチャートである。 図１４は、マイクロストリップ線路の位相に対するフィルタの挿入損失を示す図である。 図１５は、線路パターンＭ１ａおよびＭ２ａに対するフィルタＢの挿入損失を示す図である。 図１６（ａ）および図１６（ｂ）は、線路パターンＭ１ａと端子との平面図である。 図１７は、面積比に対する挿入損失を示す図である。 図１８は、実施例２に係るダイプレクサの回路図である。

以下、図面を参照し本発明の実施例について説明する。

実施例１として、５Ｇに用いられるバンドパスフィルタ（ＢＰＦ）を例に説明する。５Ｇでは、２８ＧＨｚ帯等のミリ波を用いており、通過帯域を６ＧＨｚ以下とするフィルタであっても、減衰帯域を３０ＧＨｚ付近までとすることが求められている。

図１（ａ）および図１（ｂ）は、実施例１に係るフィルタの回路図である。図１（ｂ）は、フィルタ回路Ｆ１の例を示す回路図である。図１（ａ）に示すように、入力端子Ｔｉｎに入力した高周波信号は経路４０を伝送し出力端子Ｔｏｕｔから出力される。経路４０にはフィルタ回路Ｆ１が設けられている。フィルタ回路Ｆ１はＢＰＦである。入力端子Ｔｉｎとフィルタ回路Ｆ１との間に伝送線路Ｒ０およびキャパシタＣ１が設けられている。フィルタ回路Ｆ１と出力端子Ｔｏｕｔとの間に伝送線路Ｒ０およびキャパシタＣ１が設けられている。伝送線路Ｒ０は、入力端子Ｔｉｎまたは出力端子Ｔｏｕｔとフィルタ回路Ｆ１とを接続する線路である。キャパシタＣ１は、高周波信号を通過させ、直流電流を遮断する。

経路４０内にノードＮ１およびＮ２が設けられている。ノードＮ１は、入力端子Ｔｉｎに直流的に接続され、出力端子Ｔｏｕｔとは直流的には接続されていない。ノードＮ２は、出力端子Ｔｏｕｔに直流的に接続され、入力端子Ｔｉｎとは直流的には接続されていない。線路Ｍ１の一端はノードＮ１に接続され、他端はグランド端子Ｔｇに接続されている。線路Ｍ２の一端はノードＮ２に接続され、他端はグランド端子Ｔｇに接続されている。線路Ｍ１は、ノードＮ１とグランド端子Ｔｇとの間を直流的に接続し、通過帯域においてノードＮ１とグランド端子Ｔｇとの間を略オープンとする。線路Ｍ２は、ノードＮ２とグランド端子Ｔｇとの間を直流的に接続し、通過帯域においてノードＮ２とグランド端子Ｔｇとの間を略オープンとする。

図１（ｂ）に示すように、フィルタ回路Ｆ１は、伝送線路Ｒ１～Ｒ３およびキャパシタＣ２～Ｃ５を備えている。フィルタ１００は、入力端子Ｔｉｎと出力端子ＴｏｕｔとがキャパシタＣ５およびＣ４に対し対称である。対称なキャパシタＣ１～Ｃ３、伝送線路Ｒ０～Ｒ３およびノードＮ３およびＮ４については同じ符号をつけている。経路４０に伝送線路Ｒ１、キャパシタＣ５および伝送線路Ｒ１が直列接続されている。伝送線路Ｒ１とキャパシタＣ５との間のノードＮ３と、ノードＮ４と、の間にキャパシタＣ２、伝送線路Ｒ２およびキャパシタＣ３が直列接続されている。ノードＮ４に伝送線路Ｒ３がオープンスタブとして接続されている。ノードＮ４の間にキャパシタＣ４が接続されている。なお、フィルタ１００は入力端子Ｔｉｎと出力端子Ｔｏｕｔとが非対称でもよい。

図２（ａ）および図２（ｂ）は、実施例１に係るフィルタの斜視図および断面図である。誘電体層１１ａ～１１ｉの積層方向をＺ方向、誘電体層１１ａ～１１ｉの平面方向のうち入力端子Ｔｉｎと出力端子Ｔｏｕｔとの配列方向をＸ方向、Ｘ方向に直交する方向をＹ方向とする。

図２（ａ）および図２（ｂ）に示すように、フィルタ１００は、積層体１０を有している。積層体１０は、複数の積層された誘電体層１１ａ～１１ｉを備えている。積層体１０には、複数の誘電体層１１ａ～１１ｉが積層されている。積層体１０の表面（例えば下面）に端子１４が設けられている。端子１４は、例えば入力端子Ｔｉｎ、出力端子Ｔｏｕｔおよびグランド端子Ｔｇである。グランド端子Ｔｇは、後述するように伝送線路の基準電位面として機能する。このため、グランド端子Ｔｇの面積は、入力端子Ｔｉｎの面積および出力端子Ｔｏｕｔの面積の各々の例えば７０倍である。積層体１０の上面には、導電体層１２ａにより方向識別マークが設けられている。端子１４は、積層体１０の下面に設けられた金属層１４ａと、金属層１４ａの下面に設けられた金属層１４ｂと、を備える。

図３および図４は、実施例１における誘電体層の解体斜視図である。図５（ａ）から図７（ｃ）は、実施例１における各誘電体層の平面図である。図５（ａ）～図７（ｂ）は、誘電体層１１ｂ～１１ｉの上面における導電体層およびビア配線を示している。図７（ｃ）は、誘電体層１１ｉを上方から透過した誘電体層１１ｉの下面における端子１４および誘電体層１１ｉを貫通するビア配線１３ｉを示している。図３～図７（ｂ）において、誘電体層１１ｃ～１１ｉの上面には、１つ上の誘電体層１１ｂ～１１ｈを貫通するビア配線１３ｂ～１３ｈを図示する。

図３に示すように、誘電体層１１ａの上面には方向識別マークを形成する導電体層１２ａが設けられている。図３および図５（ａ）に示すように、誘電体層１１ｂの上面にはグランドパターンＧａを形成する導電体層１２ｂが設けられている。図３および図５（ｂ）に示すように、誘電体層１１ｃの上面には、電極Ｃ４ａを形成する導電体層１２ｃが設けられている。誘電体層１１ｂを貫通するビア配線１３ｂは、ビア配線群１６ｂ～１６ｇを形成する。

図３および図５（ｃ）に示すように、誘電体層１１ｄの上面には線路パターンＲ１ａ、Ｒ２ａおよびＲ３ａを形成する導電体層１２ｄが設けられている。線路パターンＲ１ａの一方の端部は電極Ｃ１ａに相当し、他方の端部は電極Ｃ２ａに相当する。線路パターンＲ２ａの一方の端部は電極Ｃ２ａに相当し、他方の端部は電極Ｃ３ａに相当する。線路パターンＲ３ａの一方の端部は電極Ｃ３ａおよびＣ４ｂに相当する。誘電体層１１ｃを貫通するビア配線１３ｃは、ビア配線群１６ｂ～１６ｇを形成する。

図３および図６（ａ）に示すように、誘電体層１１ｅの上面には電極Ｃ１ｂおよびＣ２ｂを形成する導電体層１２ｅが設けられている。誘電体層１１ｄを貫通するビア配線１３ｄは、ビア配線群１６ｂ～１６ｇを形成する。図４および図６（ｂ）に示すように、誘電体層１１ｆの上面には電極Ｃ３ｂを形成する導電体層１２ｆが設けられている。誘電体層１１ｅを貫通するビア配線１３ｅの一部は、ビア配線群１６ｂ～１６ｇを形成する。ビア配線１３ｅの一部は、ビア配線１５ａである。

図４および図６（ｃ）に示すように、誘電体層１１ｇの上面には線路パターンＲ０ａを形成する導電体層１２ｇが設けられている。誘電体層１１ｆを貫通するビア配線１３ｆの一部は、ビア配線群１６ｂ～１６ｇを形成する。ビア配線１３ｆの一部は、ビア配線１５ａである。

図４および図７（ａ）に示すように、誘電体層１１ｈの上面には線路パターンＭ１ａおよびＭ２ａを形成する導電体層１２ｈが設けられている。誘電体層１１ｇを貫通するビア配線１３ｇの一部は、ビア配線群１６ｂ～１６ｇを形成する。ビア配線１３ｇの一部は、ビア配線１５ｂおよび１５ｃである。

図４および図７（ｂ）に示すように、誘電体層１１ｉの上面には線路パターンＭ１ｂ、Ｍ２ｂおよびグランドパターンＧｂ～Ｇｇを形成する導電体層１２ｉが設けられている。誘電体層１１ｈを貫通するビア配線１３ｈの一部は、ビア配線群１６ｂ～１６ｇを形成する。ビア配線１３ｈの一部は、ビア配線１５ｂ～１５ｇである。

図４および図７（ｃ）に示すように、誘電体層１１ｉの下面には入力端子Ｔｉｎ、出力端子Ｔｏｕｔおよびグランド端子Ｔｇを含む端子１４が設けられている。誘電体層１１ｉを貫通するビア配線１３ｉの一部は、ビア配線群１６ｂ～１６ｇを形成する。ビア配線１３ｉの一部は、ビア配線１５ｂ、１５ｃ、１５ｆおよび１５ｇである。

ビア配線群１６ｂ～１６ｆは、誘電体層１１ｂ～１１ｉを貫通し、グランド端子ＴｇとグランドパターンＧａとを電気的に接続する。また、ビア配線群１６ｂ～１６ｆは、図５（ｃ）の誘電体層１１ｄのように導電体層１２ｄ間に設けられており、導電体層１２ｄ間の電磁界結合を抑制する。

誘電体層１１ｄを挟む電極Ｃ１ａとＣ１ｂとはキャパシタＣ１を形成する。誘電体層１１ｄを挟む電極Ｃ２ａとＣ２ｂとはキャパシタＣ２を形成する。誘電体層１１ｄおよび１１ｅを挟む電極Ｃ３ａとＣ３ｂとはキャパシタＣ３を形成する。誘電体層１１ｃを挟む電極Ｃ４ａとＣ４ｂとはキャパシタＣ４を形成する。誘電体層１１ｄ上の線路パターンＲ１ａの間はキャパシタＣ５を形成する。

ビア配線１５ａは、線路パターンＲ０ａの一方の端部と電極Ｃ１ｂとを電気的に接続する。ビア配線１５ｂは、線路パターンＲ０ａの他方の端部および線路パターンＭ１ｂの一方の端部を入力端子Ｔｉｎに電気的に接続する。ビア配線１５ｃは、線路パターンＲ０ａの他方の端部および線路パターンＭ２ｂの一方の端部を出力端子Ｔｏｕｔに電気的に接続する。ビア配線１５ｄは線路パターンＭ１ｂの他方の端部と線路パターンＭ１ａの一方の端部を電気的に接続する。ビア配線１５ｅは線路パターンＭ２ｂの他方の端部と線路パターンＭ２ａの一方の端部を電気的に接続する。ビア配線１５ｆは線路パターンＭ１ａの他方の端部をグランド端子Ｔｇに電気的に接続する。ビア配線１５ｇは線路パターンＭ２ａの他方の端部をグランド端子Ｔｇに電気的に接続する。

線路パターンＲ１ａ～Ｒ３ａと主にグランドパターンＧａとは伝送線路Ｒ１～Ｒ３をそれぞれ形成する。線路パターンＭ１ａ、Ｍ１ｂ、ビア配線１５ｄおよび１５ｆは主に線路Ｍ１を形成する。線路パターンＭ２ａ、Ｍ２ｂ、ビア配線１５ｅおよび１５ｇは主に線路Ｍ２を形成する。

誘電体層１１ａ～１１ｉは、セラミック材料からなり、主成分として例えばＳｉ、ＣａおよびＭｇの酸化物（例えばディオプサイド結晶であるＣａＭｇＳｉ_２Ｏ_６）を含む。誘電体層１１ａから１１ｉの主成分は、Ｓｉ、Ｃａおよび／またはＭｇ以外の酸化物でもよい。さらに、誘電体層１１ａ～１１ｉは、絶縁体材料としてＴｉ、ＺｒおよびＡｌの少なくとも１つの酸化物を含んでもよい。

導電体層１２ａ～１２ｉ、ビア配線１３ｂ～１３ｉおよび端子１４のうち金属層１４ａは、例えばＡｇ、Ｐｄ、Ｐｔ、Ｃｕ、Ｎｉ、Ａｕ、Ａｕ－Ｐｄ合金またはＡｇ－Ｐｔ合金を主成分とする金属層である。金属層１４ａは、上記金属材料に加えＴｉＯ_２、ＺｒＯ_２またはＡｌ_２Ｏ_３等の不伝導性材料を含んでもよい。端子１４のうち金属層１４ｂは、Ｎｉ膜およびＳｎ膜である。

導電体層１２ａ～１２ｉおよび金属層１４ａは、各誘電体層１１ａ～１１ｉの表面にスクリーン印刷法または転写法を用い形成する。誘電体層１１ａ～１１ｉを積層し圧着することにより、板状の積層体が形成される。板状の積層体を個片化することで、積層体１０を形成する。この段階の積層体１０には金属層１４ｂは形成されていない。

積層体１０への金属層１４ｂの形成には例えばバレルめっき法を用いる。バレルめっき法では、積層体１０と導電性の金属粒（メディア）をめっき液に浸す。めっき液を攪拌しながらめっき液に電流を流す。これにより、金属層１４ａの表面にめっき金属が析出する。電流は、メディアが積層体１０の金属層１４ａに接触したときに流れめっき金属が析出する。金属層１４ａの面積が大きいと、金属層１４ａがメディアに接触する確率が高くなる。これにより、めっき金属の析出量が多くなる。このように、めっき金属の析出量は、金属層１４ａの面積に依存する。金属層１４ｂは、例えば金属層１４ａ側からＮｉ膜およびＳｎ膜である。Ｓｎ膜は、電子部品をマザーボード等に実装するための半田層であり、Ｎｉ膜は、半田層と金属層１４ａとの間の相互拡散を抑制するためのバリア層である。

図２（ａ）のように、グランド端子Ｔｇの面積が入力端子Ｔｉｎの面積および出力端子Ｔｏｕｔの面積より大きい。このため、経路４０と入力端子Ｔｉｎおよび出力端子Ｔｏｕｔとが直流的に接続されていない場合、グランド端子Ｔｇに比べ入力端子Ｔｉｎおよび出力端子Ｔｏｕｔが薄くなる。これにより、コプラナリティが悪化する。よって、フィルタ１００を実装基板に実装したときに、入力端子Ｔｉｎおよび出力端子Ｔｏｕｔと実装基板との接合が弱くなってしまう。

実施例１では、線路Ｍ１およびＭ２を設けることで、グランド端子Ｔｇと入力端子Ｔｉｎおよび出力端子Ｔｏｕｔを直流的に接続する。これにより、めっき法を用い金属層１４ｂを形成するときに、グランド端子Ｔｇと入力端子Ｔｉｎおよび出力端子Ｔｏｕｔはほぼ同電位となる。よって、グランド端子Ｔｇと入力端子Ｔｉｎおよび出力端子Ｔｏｕｔにおける金属層１４ｂの厚さをほぼ同じにできる。一方、高周波信号では線路Ｍ１およびＭ２をほぼオープンとする。これにより、経路４０からグランド端子Ｔｇに漏れる高周波信号を抑制でき、フィルタ特性の劣化を抑制できる。線路Ｍ１およびＭ２について以下に説明する。

［シミュレーション１］
まず、線路Ｍ１およびＭ２を設けない比較例であるフィルタＣについて、通過特性Ｓ２１および反射特性Ｓ１１をシミュレーションした。誘電体層１１ａ～１１ｉの比誘電率εｒを５、１０および１５に設定した。比誘電率が５、１０および１５のときのキャパシタＣ１～Ｃ５のキャパシタンスの概略値を表１に示す。

比誘電率が５、１０および１５の伝送線路Ｒ１～Ｒ３を形成する線路パターンＲ１ａ～Ｒ３ａの幅Ｗおよび長さＬを表２に示す。

シミュレーション１では、表１および表２の値を用い、回路シミュレーションを行った。図８（ａ）から図８（ｃ）は、シミュレーション１における各フィルタの通過特性Ｓ２１および反射特性Ｓ１１を示す図である。図８（ａ）から図８（ｃ）は、それぞれ比誘電率εｒが５、１０および１５のときの通過特性および反射特性である。

図８（ａ）から図８（ｃ）に示すように、通過帯域Ｐａｓｓが２７ＧＨｚ～３０ＧＨｚとなるように、キャパシタＣ１～Ｃ５のキャパシタンス、線路パターンＲ１ａ～Ｒ３ａの幅Ｗおよび長さＬを設定した。比誘電率εｒを５、１０および１５と変化させても、通過帯域Ｐａｓｓ、通過帯域Ｐａｓｓより低い減衰域、および通過帯域Ｐａｓｓより高い減衰域における通過特性Ｓ２１および反射特性Ｓ１１は、ほとんど変わらない。なお、シミュレーション１は表１、２の概算値を用いた回路シミュレーションであり、後述するシミュレーション２の３次元電磁界シミュレーションに比べると精度は低い。

［シミュレーション２］
シミュレーション１により、誘電体層１１ａ～１１ｉにおける比誘電率εｒを５、１０、１５と変えても、フィルタの通過特性Ｓ２１および反射特性Ｓ１１はほとんど変わらない。そこで、比誘電率εｒを１０に設定して、シミュレーション１より精度の高い有限要素法を用い３次元電磁界シミュレーション２を行った。シミュレーション２は、フィルタＡ～Ｃについて行った。

フィルタＡは、線路Ｍ１およびＭ２としてスパイラルインダクタを含むフィルタである。フィルタＢは、線路Ｍ１およびＭ２として伝送線路を含むフィルタである。フィルタＣは、線路Ｍ１およびＭ２を備えず、入力端子Ｔｉｎとグランド端子Ｔｇとが直流的に接続されておらず、出力端子Ｔｏｕｔとグランド端子Ｔｇとが直流的に接続されていないフィルタである。フィルタＡおよびＢは実施例１のフィルタであり、フィルタＣは比較例のフィルタである。

図９（ａ）から図９（ｃ）は、フィルタＡにおける線路パターンＭ１ａおよびＭ２ａを示す斜視図である。図９（ａ）では、誘電体層１１ｈの上面における線路パターンＭ１ａおよびＭ２ａを示す斜視図であり、図９（ｂ）は、線路パターンＭ１ａの拡大斜視図、図９（ｃ）は、線路パターンＭ２ａの拡大斜視図である。図９（ａ）から図９（ｃ）に示すように、線路パターンＭ１ａおよびＭ２ａの平面形状はスパイラル形状（渦巻形状）である。スパイラル形状では、隣接する線路における電流の流れる方向が同じである。このため、インダクタンスが大きくなる。線路パターンＭ１ａおよびＭ２ａの最短距離の長さをＬ、幅をＷおよび厚さをｔとする。

図１０は、フィルタＢにおける線路パターンＭ１ａおよびＭ２ａを示す斜視図である。図１０に示すように、線路パターンＭ１ａおよびＭ２ａの平面形状は直線状である。線路パターンＭ１ａおよびＭ２ａとグランド端子Ｔｇとはマイクロストリップ線路を形成する。線路パターンＭ１ａおよびＭ２ａの最短距離の長さをＬ、幅をＷおよび厚さをｔとする。

キャパシタＣ１～Ｃ５のキャパシタンスの概算値を、表１の比誘電率εｒが１０における値に設定した。線路パターンＲ１ａ～Ｒ３ａの幅Ｗおよび長さＬを、表２の比誘電率εｒが１０における値に設定した。

線路パターンＲ１ａ～Ｒ３ａの厚さは８μｍ、線路パターンＲ１ａ～Ｒ３ａとグランドパターンＧａとの間の誘電体層１１ｂおよび１１ｃの合計の厚さは３００μｍである。

フィルタＡでは、線路パターンＭ１ａおよびＭ２ａの幅Ｗは２５μｍ、長さＬは１２００μｍ、厚さｔは８μｍ、線路パターンＭ１ａおよびＭ２ａとグランド端子Ｔｇとの間の誘電体層１１ｈおよび１１ｉの合計の厚さは３５μｍである。

フィルタＢでは、線路パターンＭ１ａおよびＭ２ａの幅Ｗは２５μｍ、長さＬは１０７１μｍ、厚さｔは８μｍ、線路パターンＭ１ａおよびＭ２ａとグランド端子Ｔｇとの間の誘電体層１１ｈおよび１１ｉの合計の厚さは３５μｍである。

図１１は、シミュレーション２におけるフィルタＡ～Ｃの通過特性Ｓ２１を示す図である。図１２（ａ）および図１２（ｂ）は、シミュレーション２におけるフィルタＡ～Ｃの通過帯域付近におけるそれぞれ通過特性Ｓ２１および反射特性Ｓ１１を示す図である。

図１１から図１２（ｂ）に示すように、フィルタＡ～Ｃにおける通過帯域ＰａｓｓをＳ２１が－３ｄＢ以上（すなわち挿入損失が３ｄＢ以下）の範囲とすると、通過帯域Ｐａｓｓは２６．４ＧＨｚ～３０．６ＧＨｚであり、通過帯域Ｐａｓｓの中心周波数ｆ０は２５．５ＧＨｚである。通過帯域Ｐａｓｓにおける通過特性Ｓ２１および反射特性Ｓ１１はほとんど変わらない。Ｓ２１はほぼ平坦な２７．４５ＧＨｚ～２９．５５ＧＨｚの間において、最も大きい挿入損失は以下である。
フィルタＡ：１．５２３ｄＢ
フィルタＢ：１．６００ｄＢ
フィルタＣ：１．５１７ｄＢ
フィルタＡおよびＢとも最大の挿入損失は比較例のフィルタＣの挿入損失とほぼ同じである。より詳細には、フィルタＡの挿入損失はフィルタＣと同程度であるが、フィルタＢの挿入損失はフィルタＣの挿入損失より０．０８ｄＢ大きい。

図１１のように、２０ＧＨｚ以下および３５ＧＨｚ～５０ＧＨｚの減衰特性は、フィルタＣが最もよく、フィルタＡはフィルタＣの次によく、フィルタＢは最も悪い。

フィルタＢにおける線路パターンＭ１ａおよびＭ２ａの幅および長さの最適化について説明する。図１３（ａ）はマイクロストリップ線路の斜視図、図１３（ｂ）は、マイクロストリップ線路の一端から他端をみたインピーダンスのスミスチャートである。図１３（ｂ）は、マイクロストリップ線路の一端から他端をみたＳ１１に相当する。

図１３（ａ）に示すように、マイクロストリップ線路４１では、誘電体層４２の下面の全面にグランドパターン４３が設けられ、誘電体層４２の上面に線路パターン４４が設けられている。誘電体層４２の厚さをＨ、線路パターン４４の幅をＷ、長さをＬ、厚さをｔとする。マイクロストリップ線路４１の長さＬを通過帯域Ｐａｓｓの中心周波数ｆ０における波長λの１／４とすると、マイクロストリップ線路４１のインピーダンスは無限大となり、オープンとなる。

図１３（ｂ）に示すように、長さＬがλ／４のマイクロストリップ線路４１におけるインピーダンスはスミスチャートのオープンの位置４５となる。スミスチャートを極座標で表し、中心４６（標準インピーダンスとなる点）の動径を０とし、外周の動径を１とする。オープンの位置４５を基準に反時計方向を角度とする。中心４６の極座標は（０、０°）であり、オープンの位置４５の極座標は（１、０°）である。任意の点Ｑの極座標は（ｒ、θ）である。

マイクロストリップ線路４１を線路Ｍ１およびＭ２として、フィルタの挿入損失をシミュレーションした。シミュレーションしたマイクロストリップ線路４１では、線路パターン４４の幅Ｗは８８μｍ、厚さｔは８μｍ、誘電体層４２の厚さＨは１００μｍ、比誘電率は１０である。

図１４は、マイクロストリップ線路４１の位相に対するフィルタの挿入損失を示す図である。図１４の横軸は、マイクロストリップ線路４１の長さＬを中心周波数ｆ０の位相で表している。位相が０°は長さＬが中心周波数ｆ０における波長λの１／４であることを示している。位相が－４５°は、長さＬがλ／４－λ／１６であることを示している。位相が＋４５°は、長さＬがλ／４＋λ／１６であることを示している。図１４の縦軸は挿入損失[％]である。挿入損失［％］は、２７．４５ＧＨｚ～２９．５５ＧＨｚにおいて最も大きな挿入損失をｄＢ表示でなくパワーで表し、長さＬがλ／４（位相が０°）のときの挿入損失を１００％としたときの、長さＬが各位相のときの挿入損失を％で表したものである。例えば、長さＬがλ／４のときの挿入損失が－１．６ｄＢのとき、パワー表記の挿入損失は１０^{（－１．６／１０）}＝０．６９２である。挿入損失[％]が９０％のとき、パワー表記の挿入損失は０．６９２×０．９＝０．６２３であり。ｄＢ表記の挿入損失は１０×ｌｏｇ（０．６２３）＝－２．０６ｄＢである。黒丸はシミュレーションした点を示し、曲線は黒丸をつなぐ線である。

図１４に示すように、位相が０°から外れると挿入損失［％］は劣化する。これは、長さＬがλ／４から外れると、図１３（ｂ）のスミスチャートにおけるインピーダンスの位置は、オープンの位置４５である（１、０°）から角度がずれる。このため、経路４０から高周波信号がグランド端子Ｔｇに漏れてしまうためと考えられる。図１４のように、挿入損失［％］を８５％程度以上としようとすると、位相は０°±２２．５°の範囲４７になる。マイクロストリップ線路４１における位相２２．５°は、図１３（ｂ）のスミスチャートでは角度が４５°に相当する。

フィルタＢにおける線路パターンＭ１ａおよびＭ２ａをマイクロストリップ線路４１に相当するとし、線路パターンＭ１ａおよびＭ２ａの幅Ｗを変えてフィルタＢの挿入損失をシミュレーションした。図１５は、線路パターンＭ１ａおよびＭ２ａに対するフィルタＢの挿入損失を示す図である。図１５の横軸は、線路パターンＭ１ａおよびＭ２ａの幅Ｗである。縦軸は、フィルタＣのパワー表記の挿入損失を１００％としたときの挿入損失を％で示している。線路パターンＭ１ａおよびＭ２ａの長さＬを１１５０μｍとした。長さＬ＝１１５０μｍは、長さＬを変えフィルタＢの挿入損失が最も小さな長さＬである。黒丸はフィルタＢのシミュレーション点を示す。白丸は後述するフィルタＡの挿入損失を示す。

図１５に示すように、線路パターンＭ１ａおよびＭ２ａの幅Ｗが小さくなると挿入損失［％］は小さくなる（すなわち挿入損失が劣化する）。これは、幅Ｗが小さくなるとマイクロストリップ線路４１の特性インピーダンスが大きくなるためと考えられる。線路Ｍ１およびＭ２が理想的なλ／４線路から外れた場合に、特性インピーダンスが大きければ高周波信号が経路４０からグランド端子Ｔｇに線路Ｍ１およびＭ２を介し漏れにくくなる。このため、幅Ｗの小さい方が挿入損失を抑制できると考えられる。線路パターンＭ１ａおよびＭ２ａの幅Ｗを小さくすると製造ばらつきが大きくなる。この観点から、図１０～図１２（ｂ）のフィルタＢでは、線路パターンＭ１ａおよびＭ２ａの幅Ｗを２５μｍとしている。

フィルタＡでは、挿入損失はほぼ１００％である。この理由は、線路パターンＭ１ａおよびＭ２ａをスパイラル形状とすることで、線路パターンＭ１ａおよびＭ１ｂの自己インダクタンスが大きくなる。これにより、線路Ｍ１およびＭ２のインピーダンスが大きくなる。よって、高周波信号が経路４０からグランド端子Ｔｇに線路Ｍ１およびＭ２を介し漏れにくくなると考えられる。このように、フィルタＡはフィルタＢより挿入損失が小さくなる。

次に、フィルタＡにおいて、平面視において、線路パターンＭ１ａおよびＭ２ａのスパイラル領域がグランド端子Ｔｇに重なる面積を変えて、フィルタＡにおける挿入損失をシミュレーションした。図１６（ａ）および図１６（ｂ）は、線路パターンＭ１ａと端子との平面図である。図１６（ａ）および図１６（ｂ）に示すように、グランド端子Ｔｇと入力端子Ｔｉｎが設けられている。線路パターンＭ１ａは一部がグランド端子Ｔｇに重なっている。線路パターンＭ１ａのうちスパイラル状の領域をスパイラル領域４８とする。スパイラル領域４８は、線路パターンＭ１ａが渦巻く領域である。図１６（ａ）では、スパイラル領域４８の線路パターンＭ１ａのうち一部がグランド端子Ｔｇに重なる。スパイラル領域４８内の線路パターンＭ１ａの面積に対するスパイラル領域４８内の線路パターンＭ１ａのうちグランド端子Ｔｇに重なる面積の比を面積比［％］とする。図１６（ｂ）では、スパイラル領域４８内の線路パターンＭ１ａはグランド端子Ｔｇに重なっておらず、面積比は０％である。

図１７は、面積比に対する挿入損失［％］を示す図である。図１７の横軸は、スパイラル領域４８内の線路パターンＭ１ａおよびＭ２ａの面積に対するグランド端子Ｔｇに重なるスパイラル領域４８内の線路パターンＭ１ａおよびＭ２ａの面積比である。縦軸は、面積比が０％のときのフィルタＡの挿入損失を１００％としたときの挿入損失を％で示している。線路パターンＭ１ａおよびＭ２ａの長さＬを１２００μｍとした。黒丸はシミュレーション点を示す。

図１７に示すように、面積比が２０％以下では挿入損失はほぼ１００％である。面積比が３０％を越えると挿入損失が急激に悪化する。これは、スパイラル形状では、線路パターンＭ１ａおよびＭ２ａとグランド端子Ｔｇとが重なると、線路パターンＭ１ａおよびＭ２ａとグランド端子Ｔｇとの間のキャパシタンス成分が大きくなる。これにより、経路４０からグランド端子Ｔｇに高周波信号が漏れてしまうためと考えられる。

実施例１によれば、ノードＮ１は、入力端子Ｔｉｎ（第２端子）との間を直流電流が導通するように経路４０内に設けられている。線路Ｍ１は、一端がノードＮ１に接続され、他端がグランド端子Ｔｇ（第１端子）に接続されている。線路Ｍ１は、通過帯域Ｐａｓｓの中心周波数ｆ０においてノードＮ１からグランド端子Ｔｇを見たインピーダンスが略オープンである。これにより、入力端子Ｔｉｎとグランド端子Ｔｇとの間は直流電流が導通するように接続される。よって、電界めっき法を用い金属層１４ｂを形成するときに、金属層１４ｂの厚さが入力端子Ｔｉｎとグランド端子Ｔｇとの間で異なり、コプラナリティが悪化することを抑制できる。また、中心周波数ｆ０において線路Ｍ１は略オープンのため、経路４０からグランド端子Ｔｇに漏れる高周波信号を抑制でき、通過帯域の挿入損失を抑制できる。第１端子は、グランド端子Ｔｇでなくてもよく、高周波信号が入力および出力しない端子であればよい。この場合でも経路４０から第１端子に高周波信号が漏れることを抑制できる。

線路Ｍ２（別の線路）は、一端が出力端子Ｔｏｕｔ（第３端子）との間を直流電流が導通するように経路４０内に設けられたノードＮ２（別のノード）に接続され、他端がグランド端子Ｔｇに接続されている。線路Ｍ２は、中心周波数ｆ０においてノードＮ２からグランド端子Ｔｇを見たインピーダンスが略オープンである。これにより、金属層１４ｂの厚さが出力端子Ｔｏｕｔとグランド端子Ｔｇとの間で異なり、コプラナリティが悪化することを抑制できる。また、通過帯域の挿入損失を抑制できる。線路Ｍ１およびＭ２は少なくとも一方が設けられていればよい。すなわち、入力端子Ｔｉｎおよび出力端子Ｔｏｕｔのいずれか一方が第２端子であり、他方が第３端子であればよい。

なお、金属層１４ｂの厚さが端子１４の面積によって異なることを抑制するために、ノードＮ１およびＮ２とグランド端子Ｔｇとを直流電流が導通するように接続する場合を説明したが、その他の理由によりノードＮ１およびＮ２とグランド端子Ｔｇとを直流電流が導通する場合においても、略オープンとなる線路Ｍ１およびＭ２を設けることで、端子間の高周波信号の漏洩を抑制できる。

線路Ｍ１およびＭ２のインピーダンスが略オープンとは、中心周波数ｆ０の信号が線路Ｍ１およびＭ２を介しグランド端子Ｔｇに漏れ、挿入損失が劣化することのない程度にオープンであればよい。このようなインピーダンスの条件としては、図１３（ｂ）のように、ノードＮ１（およびＮ２）から線路Ｍ１（およびＭ２）を介しグランド端子Ｔｇを見たインピーダンスが、スミスチャートをオープンの位置の角度を０°かつ外周の動径を１とする極座標で表したとき、角度が＋４５°以下かつ－４５°以上であり、動径が０．８以上かつ１．０以下の範囲４９に位置する。線路Ｍ１およびＭ２のインピーダンスを略オープンとするため、角度は＋２２．５°以下かつ－２２．５°以上がより好ましい。動径は０．９以上が好ましく、０．９５以上がより好ましく、０．９８以上がさらに好ましい。

入力端子Ｔｉｎ（および出力端子Ｔｏｕｔ）とグランド端子Ｔｇとは、線路Ｍ１（およびＭ２）以外の直流電流が導通する経路を介し接続されていない。このとき、電界めっき法を用いるときに入力端子Ｔｉｎ（および出力端子Ｔｏｕｔ）とグランド端子Ｔｇとが導通しないため、金属層１４ｂの厚さが異なる。よって、線路Ｍ１およびＭ２を設けることが好ましい。

入力端子Ｔｉｎ（および出力端子Ｔｏｕｔ）の面積がグランド端子Ｔｇの面積の１／２倍以下または２倍以上であるとき、金属層１４ｂの厚さの差が大きくなる。よって、線路Ｍ１（およびＭ２）を設けることが好ましい。入力端子Ｔｉｎ（および出力端子Ｔｏｕｔ）の面積がグランド端子Ｔｇの面積の１／５倍以下または５倍以上であるとき、金属層１４ｂの厚さの差はより大きくなり、入力端子Ｔｉｎ（および出力端子Ｔｏｕｔ）の面積がグランド端子Ｔｇの面積の１／１０倍以下または１０倍以上であるとき、金属層１４ｂの厚さの差はさらに大きくなる。よって、線路Ｍ１（およびＭ２）を設けることが好ましい。

線路Ｍ１およびＭ２の電気長を中心周波数ｆ０の波長λの１／４とすれば、線路Ｍ１およびＭ２は略オープンとなる。真空中では、光速をｃとすると、波長λ＝ｃ／ｆ０である。誘電体層の比誘電率をεｒとすると、誘電体層中では波長λ＝ｃ／（ｆ０×√εｒ）である。線路Ｍ１およびＭ２がマイクロストリップ線路４１では、実効比誘電率は誘電体層の比誘電率εｒより小さくなり、λ＝ｃ／（ｆ０×√εｒｅｆｆ）である。さらに、積層体１０内では、理想的なマイクロストリップ線路４１でなく、上方にグランドパターンＧａが存在し、側方にグランド端子ＴｇとグランドパターンＧａに接続されたビア配線群１６ｂ～１６ｇが存在する。さらに、積層方向から見ると、線路パターンＭ１ａおよびＭ２ｂとグランド端子Ｔｇとは重ならない領域もある。

また、線路Ｍ１は導電体層１２ｈから形成される線路パターンＭ１ａと導電体層１２ｉから形成される線路パターンＭ１ｂとから形成されている。線路Ｍ２は導電体層１２ｈから形成される線路パターンＭ２ａと導電体層１２ｉから形成される線路パターンＭ２ｂとから形成されている。これらを踏まえ、線路Ｍ１およびＭ２を略オープンとするため、線路パターンＭ１ａおよびＭ２ａの好ましい長さ等について考察する。

まず、線路パターンＭ１ａの長さが、線路パターンＭ１ａおよびＭ１ｂの合計の長さの２／３以上（好ましくは３／４以上）であれば、線路Ｍ１およびＭ２のほとんどは線路パターンＭ１ａおよびＭ２ａと考えられる。さらに、数式１より、線路パターンＭ１ａの幅Ｗが線路Ｍ１を形成する線路パターンＭ１ａおよびＭ１ｂの幅のうち最も小さく、線路パターンＭ１ａは、線路パターンＭ１ａおよびＭ１ｂのうち最もグランド端子Ｔｇから遠い（すなわち誘電体層４２の厚さＨが最も大きい）場合、線路パターンＭ１ａの実効比誘電率は線路パターンＭ１ｂの実効比誘電率より大きくなる。線路パターンＭ１ａとＭ１ｂとの物理的長さが同じであれば線路パターンＭ１ａの方の電気長が大きくなる。よって、線路パターンＭ１ａの電気長は線路Ｍ１の電気長に近くなる。線路パターンＭ２ａについても同様である。

線路パターンＭ１ａについて、グランドパターンＧａとグランド端子Ｔｇのうち線路パターンＭ１ａに最も近いグランド端子Ｔｇとのマイクロストリップ線路を仮定する。このとき、実効比誘電率εrｅｆｆは数式１で表される。

Ｗは線路パターンＭ１ａの幅、ｔは線路パターンＭ１ａの厚さ、Ｈは、線路パターンＭ１ａとグランド端子Ｔｇとの間の誘電体層１１ｈおよび１１ｉの合計の厚さ、εrは誘電体層１１ｈおよび１１ｉの比誘電率である。

フィルタＡについて、Ｗ＝２５μｍ、ｔ＝８μｍおよびＨ＝３５μｍ、εｒ＝１０とすると、実効比誘電率εrｅｆｆは約６．０３７５である。中心周波数ｆ０を２８．５ＧＨｚとしたとき、λ／４＝１／４×ｃ／（ｆ０×√εｒｅｆｆ）＝１０７１μｍとなる。フィルタＡにおいて、最も挿入損失が小さくなる線路パターンＭ１ａおよびＭ２ａの長さＬは１２００μｍであり、フィルタＢにおいて、最も挿入損失が小さくなる線路パターンＭ１ａおよびＭ２ａの長さＬは１１５０μｍである。このように、線路パターンＭ１ａおよびＭ２ａを理想的なマイクロストリップ線路４１と仮定して算出したλ／４に比べ、フィルタＡの線路パターンＭ１ａおよびＭ２ａの長さＬは、１２００／１０７１＝１．１２０倍であり、フィルタＢの線路パターンＭ１ａおよびＭ２ａの長さＬは、１１５０／１０７１＝１．０７４倍である。

線路パターンＭ１ａおよびＭ２ａの長さと理想的なマイクロストリップ線路４１を仮定して算出される長さの差は、上述のグランドパターンＧａ、ビア配線群１６ｂ～１６ｇおよび線路パターンＭ１ｂおよびＭ２ｂの影響と考えられるが、一般的なフィルタの積層体１０でも同様の影響が生じると考えられる。そこで、線路パターンＭ１ａおよびＭ２ａの長さＬを理想的なマイクロストリップ線路４１を仮定して算出される長さの１．１倍とし、線路パターンＭ１ａおよびＭ２ａの長さＬがλ／４±λ／１６となる範囲を線路Ｍ１およびＭ２が略オープンとなる範囲とする。

このように、線路パターンＭ１ａとグランド端子Ｔｇ（最も近いグランドパターン）とで形成されるマイクロストリップ線路４１を仮定したときの実効比誘電率をεｒeｆｆ１とし、通過帯域Ｐａｓｓの中心周波数をｆ０［Ｈｚ］としたとき、線路パターンＭ１ａの長さＬ［ｍ］は、１．１×３／１６×ｃ／（ｆ０×√εｒｅｆｆ１）＝６．１８×１０^７／（ｆ０×√εｒｅｆｆ１）以上かつ１．１×５／１６×ｃ／（ｆ０×√εｒｅｆｆ１）＝１．０３１×１０^８／（ｆ０×√εｒｅｆｆ１）以下が好ましい。線路パターンＭ１ａの長さＬ［ｍ］は、１．１×７／３２×ｃ／（ｆ０×√εｒｅｆｆ１）＝７．２２×１０^７／（ｆ０×√εｒｅｆｆ１）以上かつ１．１×９／３２×ｃ／（ｆ０×√εｒｅｆｆ１）＝９．２８×１０^７／（ｆ０×√εｒｅｆｆ１）以下がより好ましい。

同様に、線路パターンＭ２ａとグランド端子Ｔｇとで形成されるマイクロストリップ線路４１を仮定したときの実効比誘電率をεｒeｆｆ２とし、通過帯域Ｐａｓｓの中心周波数をｆ０［Ｈｚ］としたとき、線路パターンＭ２ａの長さＬ［ｍ］は、６．１８×１０^７／（ｆ０×√εｒｅｆｆ２）以上かつ１．０３１×１０^８／（ｆ０×√εｒｅｆｆ２）以下が好ましい。線路パターンＭ２ａの長さＬ［ｍ］は、７．２２×１０^７／（ｆ０×√εｒｅｆｆ２）以上かつ９．２８×１０^７／（ｆ０×√εｒｅｆｆ２）以下がより好ましい。

図９（ａ）から図９（ｃ）のように、線路パターンＭ１ａおよびＭ２ａの平面形状の少なくとも一部の形状はスパイラル状である。これにより、フィルタＡのように、挿入損失をより抑制できる。

図１７のように、積層方向から見て、線路パターンＭ１ａのうちスパイラル領域４８においてグランド端子Ｔｇと重なる領域の面積は、線路パターンＭ１ａのうちスパイラル領域４８の面積の０．３倍以下であることが好ましく、０．２倍以下であることがより好ましい。線路パターンＭ２ａのうちスパイラル領域４８においてグランド端子Ｔｇと重なる領域の面積は、線路パターンＭ２ａのうちスパイラル領域４８の面積の０．３倍以下であることが好ましく、０．２倍以下であることがより好ましい。これにより、フィルタＡの挿入損失をより抑制できる。

図１５のように、線路パターンＭ１ａおよびＭ２ａの幅Ｗを小さくすると、フィルタＢの挿入損失を抑制できる。線路パターンＭ１ａおよびＭ２ａの幅Ｗを、複数の導電体層１２ａ～１２ｉにより形成され、高周波信号が伝送する線路パターンＲ０ａ～Ｒ３ａ、Ｍ１ａ、Ｍ１ｂ、Ｍ２ａおよびＭ２ｂの幅のうち最も小さくする。これにより、フィルタＡおよびＢの挿入損失をより抑制できる。線路パターンＭ１ａおよびＭ２ａの幅Ｗは、線路パターンＲ０ａ～Ｒ３ａのうち最も小さい幅（Ｄ０ａの幅は１５０μｍ）の１／２以下が好ましく、１／５以下がより好ましい。線路パターンＭ１ａおよびＭ２ａの幅Ｗは、５０μｍ以下が好ましく、２５μｍ以下がより好ましい。幅Ｗの製造ばらつきを抑制する観点から、幅Ｗは５μｍ以上が好ましい。

フィルタとして、バンドパスフィルタを例に説明したが、通過帯域Ｐａｓｓの中心周波数ｆ０を定義できれば、ローパスフィルタまたはハイパスフィルタでもよい。

図１８は、実施例２に係るダイプレクサの回路図である。図１８に示すように、ダイプレクサ２０はフィルタ２２および２４を備えている。共通端子Ａｎｔと端子Ｔ１およびＴ２との間にそれぞれフィルタ２２および２４が接続されている。共通端子Ａｎｔにはアンテナ２８が接続されている。フィルタ２２は例えばバンドパスフィルタＢＰＦであり、ハイバンドの高周波信号を通過させ、他の周波数の信号を抑圧する。フィルタ２４は例えばローパスフィルタＬＰＦであり、ハイバンドより低い周波数のローバンドの高周波信号を通過させ、他の周波数の信号を抑圧する。

フィルタ２２を実施例１のフィルタとすることができる。マルチプレクサの例としてダイプレクサの例を説明したが、マルチプレクサはトリプレクサまたはクワッドプレクサでもよい。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ 積層体
１１ａ～１１ｉ 誘電体層
１２ａ～１２ｉ 導電体層
１３ｂ～１３ｉ、１５ａ～１５ｇ ビア配線
１４ 端子
１４ａ、１４ｂ 金属層
２０ ダイプレクサ
２２、２４ フィルタ
４０ 経路
４１ マイクロストリップ線路
４２ 誘電体層
４４ 線路パターン
４５ オープンの位置
４６ 中心
４８ スパイラル領域

Claims (13)

1. 複数の誘電体層が積層された積層体と、
   前記積層体の表面に設けられた入力端子と、
   前記積層体の表面に設けられた出力端子と、
   前記積層体内に設けられ、前記入力端子から前記出力端子に高周波信号が伝送される経路と、
   前記積層体の表面に設けられ、高周波信号が入力および出力しない第１端子と、
   前記入力端子および前記出力端子のいずれか一方の第２端子と、
   前記積層体内に設けられ、前記第２端子との間を直流電流が導通するように前記経路内に設けられたノードに一端が接続され、前記第１端子に他端が接続され、通過帯域の中心周波数において前記ノードから前記第１端子を見たインピーダンスは略オープンである線路と、
   を備えるフィルタ。
2. 前記入力端子および前記出力端子のうち前記第２端子でない他方の第３端子と、
   前記積層体内に設けられ、前記第３端子との間を直流電流が導通するように前記経路内に設けられた別のノードに一端が接続され、前記第１端子に他端が接続され、前記中心周波数において前記別のノードから前記第１端子を見たインピーダンスは略オープンである別の線路と、
   を備える請求項１に記載のフィルタ。
3. 前記中心周波数において前記ノードから前記線路を介し前記第１端子を見たインピーダンスは、スミスチャートをオープンの位置の角度を０°かつ外周の動径を１とする極座標で表したとき、角度が＋４５°以下かつ－４５°以上であり、動径が０．８以上かつ１．０以下の範囲に位置する請求項１または２に記載のフィルタ。
4. 前記線路は、前記複数の誘電体層のうち隣接する誘電体層の間に設けられた１つの導電体層から形成され、最も近いグランドパターンとで形成されるマイクロストリップ線路を仮定したときの実効比誘電率をεｒeｆｆとし、前記中心周波数をｆ０としたとき、長さは、６．１８×１０^７×√（εｒｅｆｆ）／ｆ０以上かつ１．０３１×１０^７×√（εｒｅｆｆ）／ｆ０以下である線路パターンを備える請求項１から３のいずれか一項に記載のフィルタ。
5. 前記線路は、前記複数の誘電体層のうち隣接する誘電体層の間に設けられた１つの導電体層から形成され、前記複数の誘電体層の積層する積層方向から見た形状がスパイラル状の部分を含む線路パターンを備える請求項１から３のいずれか一項に記載のフィルタ。
6. 前記複数の誘電体層の積層する積層方向から見て、前記線路パターンのうちスパイラル状の領域において最も近いグランドパターンと重なる領域の面積は、前記線路パターンのうちスパイラル状の領域の面積の０．３倍以下である請求項５に記載のフィルタ。
7. 前記線路は、前記複数の誘電体層のうち隣接する誘電体層の間に設けられた１つの導電体層から形成され、幅が前記積層体内において高周波信号が伝送する線路パターンの幅のうち最も小さい線路パターンを備える請求項１から３のいずれか一項に記載のフィルタ。
8. 複数の誘電体層が積層された積層体と、
   前記積層体の表面に設けられた入力端子と、
   前記積層体の表面に設けられた出力端子と、
   前記積層体内に設けられ、前記入力端子から前記出力端子に高周波信号が伝送される経路と、
   前記積層体の表面に設けられ、高周波信号が入力および出力しない第１端子と、
   前記入力端子および前記出力端子のいずれか一方の第２端子と、
   前記積層体内に設けられ、前記第２端子との間を直流電流が導通するように前記経路内に設けられたノードに一端が接続され、前記第１端子に他端が接続され、通過帯域の中心周波数において前記ノードから前記第１端子を見たインピーダンスは、スミスチャートをオープンの位置の角度を０°かつ外周の動径を１とする極座標で表したとき、角度が＋４５°以下かつ－４５°以上であり、動径が０．８以上かつ１．０以下の範囲に位置する線路と、
   を備えるフィルタ。
9. 前記入力端子および前記出力端子のうち前記第２端子でない他方の第３端子と、
   前記積層体内に設けられ、前記第３端子との間を直流電流が導通するように前記経路内に設けられた別のノードに一端が接続され、前記第１端子に他端が接続され、前記中心周波数において前記別のノードから前記第１端子を見たインピーダンスは、スミスチャートを前記極座標で表したとき、角度が＋４５°以下かつ－４５°以上であり、動径が０．８以上かつ１．０以下の範囲に位置する別の線路と、
   を備える請求項８に記載のフィルタ。
10. 前記第１端子と前記第２端子とは、前記線路以外の直流電流が導通する経路を介し接続されていない請求項１から９のいずれか一項に記載のフィルタ。
11. 前記第２端子の面積は前記第１端子の面積の１／２倍以下または２倍以上である請求項１から１０のいずれか一項に記載のフィルタ。
12. 前記第１端子はグランド端子である請求項１から１１のいずれか一項に記載のフィルタ。
13. 請求項１から１２のいずれか一項に記載のフィルタを含むマルチプレクサ。
    

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