Nothing Special   »   [go: up one dir, main page]

JP2023031464A - メモリデバイス - Google Patents

メモリデバイス Download PDF

Info

Publication number
JP2023031464A
JP2023031464A JP2021136962A JP2021136962A JP2023031464A JP 2023031464 A JP2023031464 A JP 2023031464A JP 2021136962 A JP2021136962 A JP 2021136962A JP 2021136962 A JP2021136962 A JP 2021136962A JP 2023031464 A JP2023031464 A JP 2023031464A
Authority
JP
Japan
Prior art keywords
sub
stairs
memory
stair
memory area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021136962A
Other languages
English (en)
Inventor
友策 井澤
Yusaku Izawa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2021136962A priority Critical patent/JP2023031464A/ja
Priority to TW111108027A priority patent/TW202310367A/zh
Priority to CN202210215842.3A priority patent/CN115732470A/zh
Priority to US17/654,926 priority patent/US12127407B2/en
Publication of JP2023031464A publication Critical patent/JP2023031464A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

Figure 2023031464000001
【課題】コストを低減する。
【解決手段】実施形態のメモリデバイスは、第１及び第２のメモリ領域ＭＡ１，ＭＡ２間に設けられ、メモリ領域ＭＡ１，ＭＡ２内の導電層２２に接続され、複数のテラス７００をそれぞれ有する第１乃至第４のサブ階段３１１-１，３１２－１，３１２－１，３１２－２を含む引出部ＨＰを含み、第１乃至第４のサブ階段は、第１のメモリ領域ＭＡ１側から第２のメモリ領域ＭＡ２側に向かう方向において、第１のサブ階段３１１－１、第２のサブ階段３１２－１、第３のサブ階段３１１－２及び第４のサブ階段３１２－２の順序で並び、引出部ＨＰの上方の配線側から複数のテラス７００側へ向かう方向において、第１のサブ階段３１１－１、第２のサブ階段３１２－１、第４のサブ階段３１２－２、及び第３のサブ階段３１１－２の順序で並ぶ。
【選択図】 図１０

Description

実施形態は、メモリデバイスに関する。
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが、知られている。
特開２０２０－１４５２３０号公報 特開２０２１－３９９６５号公報
メモリデバイスの製造コストを低減する。
実施形態のメモリデバイスは、基板と、前記基板の上方で第１の方向に積層された複数の導電層をそれぞれ含み、前記第１の方向と交差し前記基板の表面に対して平行な第２の方向に並んだ第１及び第２のメモリ領域と、前記第２の方向における前記第１のメモリ領域と前記第２のメモリ領域との間に設けられ、前記第１のメモリ領域内の前記複数の導電層を前記第２のメモリ領域内の前記複数の導電層に接続するブリッジ部と、前記第２の方向における前記第１のメモリ領域と前記第２のメモリ領域との間に設けられ、前記ブリッジ部を介して前記複数の導電層に接続された複数のテラスを有する引出部と、前記引出部の上方で前記複数のテラスと対応して設けられた複数の配線と、前記複数のテラスと前記複数の配線との間を電気的に接続する複数のコンタクトと、を備え、前記引出部は、それぞれ対応する前記複数のテラスを有する第１のサブ階段、第２のサブ階段、第３のサブ階段及び第４のサブ階段を、含み、前記第１乃至第４のサブ階段は、前記第１のメモリ領域側から前記第２のメモリ領域側に向かう方向に、前記第１のサブ階段、前記第２のサブ階段、前記第３のサブ階段、及び前記第４のサブ階段の順序で並び、前記第１乃至第４のサブ階段は、前記複数の配線側から前記複数のテラス側へ向かう方向に、前記第１のサブ階段、前記第２のサブ階段、前記第４のサブ階段、及び前記第３のサブ階段の順序で並ぶ。
第１の実施形態のメモリデバイスの全体構成の一例を示すブロック図。 第１の実施形態のメモリデバイスのメモリセルアレイの回路構成の一例を示す回路図。 第１の実施形態のメモリデバイスのメモリセルアレイの平面レイアウトの一例を示す平面図。 第１の実施形態のメモリデバイスのメモリセルアレイのメモリ領域の平面レイアウトの一例を示す平面図。 第１の実施形態のメモリデバイスのメモリセルアレイのメモリ領域の断面構造の一例を示す断面図。 第１の実施形態のメモリデバイスのメモリピラーの断面構造の一例を示す断面図。 第１の実施形態のメモリデバイスのメモリセルアレイの引出部の平面レイアウトの一例を示す平面図。 第１の実施形態のメモリデバイスのメモリセルアレイの引出部の断面構造の一例を示す断面図。 第１の実施形態のメモリデバイスの引出部の断面構造の一例を示す断面図。 第１の実施形態のメモリデバイスの引出部の断面構造の一例を示す模式図。 第１の実施形態のメモリデバイスの引出部の断面構造の一例を示す模式図。 第１の実施形態のメモリデバイスの引出部の断面構造の一例を示す模式図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 図１３の領域ＸＩＶを示す模式図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 図１６の領域ＸＶＩＩを示す模式図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 図１９の領域ＸＸを示す模式図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 図２２の領域ＸＸＩＩＩを示す模式図。 第１の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第２の実施形態のメモリデバイスのメモリセルアレイの引出部の断面構造の一例を示す断面図。 図２５の領域ＸＸＶＩを示す模式図。 第２の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第２の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第２の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 第２の実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。 図３０の領域ＸＸＸＩを示す模式図。
［実施形態］
以下に、実施形態について図面を参照して説明する。図面は、模式的又は概念的なものである。各図面の寸法及び比率等は、必ずしも現実のものと同一とは限らない。以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
（１）第１の実施形態
図１乃至図２４を参照して、第１の実施形態のメモリデバイス及びその製造方法について、説明する。
［ａ］構成
［ａ－１］メモリデバイス１の構成
図１は、実施形態に係るメモリデバイス１の全体構成の一例を示すブロック図である。メモリデバイス１は、外部のメモリコントローラ２によって制御可能である。メモリデバイス１は、半導体メモリであって、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。メモリデバイス１が、ＮＡＮＤ型フラッシュメモリである場合、メモリデバイス１は、ＮＡＮＤ型フラッシュメモリに関するインターフェイス規格に基づく各種の制御信号及びデータ転送によって、メモリコントローラ２と通信する。
図１に示されるように、メモリデバイス１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合である。ＮＡＮＤ型フラッシュメモリにおいて、ブロックＢＬＫは、例えばデータの消去単位として使用される。メモリセルアレイ１０内に、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成は、後述される。
コマンドレジスタ１１は、メモリデバイス１がメモリコントローラ２から受けたコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含む。
アドレスレジスタ１２は、メモリデバイス１がメモリコントローラ２から受けたアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含む。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、メモリデバイス１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する配線に、生成された電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する配線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受けた書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。センスアンプモジュール１６は、読み出し動作において、ビット線の電圧（又は、ビット線における電流の発生の有無）に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
以上で説明されたメモリデバイス１及びメモリコントローラ２は、それらの組み合わせにより１つの装置（又はシステム）を構成してもよい。このような装置として、メモリカード（例えばＳＤＴＭカード）、ＵＳＢ（universal serial bus）メモリ、ＵＦＳ（universal flash storage）デバイス、ＳＳＤ（solid state drive）等が挙げられる。
［ａ－２］メモリセルアレイ１０の回路構成
図２は、本実施形態のメモリデバイス１が備えるメモリセルアレイ１０の回路構成の一例を示す回路図である。図２は、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを示している。図２に示されるように、ブロックＢＬＫは、例えば５つのストリングユニットＳＵ０～ＳＵ４を含む。
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ－１（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタ（以下では、単にメモリセルともよばれる）ＭＴ０～ＭＴｎ－１、及び選択トランジスタＳＴＤ，ＳＴＳを含む。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含む。各メモリセルトランジスタＭＴは、データを実質的に不揮発に記憶できる。選択トランジスタＳＴＤ，ＳＴＳのそれぞれは、各種の動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴｎ－１は、直列に接続される。選択トランジスタＳＴＤのドレインは、複数のビット線ＢＬ０～ＢＬｍ－１のうち関連付けられた１つのビット線ＢＬに接続される。選択トランジスタＳＴＤのソースは、直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ１ｎ－１の一端に接続される。選択トランジスタＳＴＳのドレインは、直列に接続されたメモリセルトランジスタＭＴ０～ＭＴｎ－１の他端に接続される。選択トランジスタＳＴＳのソースは、ソース線ＳＬに接続される。
メモリセルトランジスタＭＴ０～ＭＴｎ－１の制御ゲートのそれぞれは、複数のワード線ＷＬ０～ＷＬｎ－１のうち関連付けられた１つのワード線ＷＬに接続される。
複数の選択トランジスタＳＴＳのゲートは、選択ゲート線ＳＧＳに接続される。
ストリングユニットＳＵ０内の複数の選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ０に接続される。ストリングユニットＳＵ１内の複数の選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ１に接続される。ストリングユニットＳＵ２内の複数の選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ２に接続される。ストリングユニットＳＵ３内の複数の選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ３に接続される。ストリングユニットＳＵ４内の複数の選択トランジスタＳＴＤのゲートは、選択ゲート線ＳＧＤ４に接続される。
ビット線ＢＬ０～ＢＬｍ－１のそれぞれに、異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫの間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。選択ゲート線ＳＧＤ０～ＳＧＤ４，ＳＧＳ及びワード線ＷＬ０～ＷＬｎ－１のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと呼ばれる。例えば、１ビットデータをそれぞれ記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページ」として定義される。セルユニットＣＵは、各メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページ以上の記憶容量を有し得る。
尚、実施形態のメモリデバイス１のメモリセルアレイ１０の回路構成は、上述の構成に限定されない。各ブロックＢＬＫが含むストリングユニットＳＵの数、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ及び選択トランジスタＳＴＤ，ＳＴＳの数は、メモリセルアレイ１０の回路構成に応じて、適宜変更され得る。
［ａ－３］メモリセルアレイ１０の構造
以下に、本実施形態のメモリデバイス１のメモリセルアレイ１０の構造の一例について説明する。尚、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向はメモリデバイス１の形成に使用される半導体基板２０の表面に対して垂直な方向に対応している。平面図において、図の視認性の向上のためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材及び（又は）特性とは必ずしも関連していない。断面図において、図の視認性の向上のために、構成（部材）の図示が適宜省略されている。各図面に示された構成は、適宜簡略化されて示されている
＜メモリセルアレイ１０の平面レイアウト＞
図３は、本実施形態のメモリデバイス１のメモリセルアレイ１０の平面レイアウトの一例を示す平面図である。図３は、８つのブロックＢＬＫ０～ＢＬＫ７に対応する領域を表示している。
図３に示されるように、メモリセルアレイ１０の平面レイアウトは、例えば、Ｘ方向において、２つのメモリ領域ＭＡ１，ＭＡ２、及び引出領域ＨＡに分割される。メモリ領域ＭＡ１，ＭＡ２のそれぞれは、データの記憶に使用される領域である。メモリ領域ＭＡ１，ＭＡ２のそれぞれは、複数のＮＡＮＤストリングＮＳを含む。引出領域ＨＡは、Ｘ方向に並ぶメモリ領域ＭＡ１，ＭＡ２の間に配置される。引出領域ＨＡは、メモリセルアレイ１０の積層配線に対するコンタクト等が設けられる領域である。
メモリセルアレイ１０は、複数のスリットＳＬＴ及び複数のスリットＳＨＥを含む。
複数のスリットＳＬＴのそれぞれは、Ｘ方向に沿って延伸して設けられた部分を有する。複数のスリットＳＬＴは、Ｙ方向に並んでいる。複数のスリットＳＬＴのそれぞれは、メモリ領域ＭＡ１，ＭＡ２及び引出領域ＨＡをＸ方向に横切っている。各スリットＳＬＴは、例えば、その内部（積層配線内の溝内）に絶縁体及び（又は）板状のコンタクトが埋め込まれた構造を有する。各スリットＳＬＴは、スリットＳＬＴを介して隣り合う複数の配線（例えば、ワード線ＷＬ０～ＷＬｎ－１、選択ゲート線ＳＧＤ，ＳＧＳ）を分断している。本例において、複数のスリットＳＬＴによって区切られた領域のそれぞれが、１つのブロックＢＬＫに対応している。以下では、Ｙ方向に並んだ複数のスリットＳＬＴのうち、奇数番目に配置されたスリットＳＬＴは、“ＳＬＴｏ”と呼ばれ、偶数番目に配置されたスリットＳＬＴは“ＳＬＴｅ”と呼ばれる。
複数のスリットＳＨＥは、各メモリ領域ＭＡ１，ＭＡ２内に配置される。メモリ領域ＭＡ１に対応する複数のスリットＳＨＥのそれぞれは、メモリ領域ＭＡ１を横切って設けられている。メモリ領域ＭＡ１において、複数のスリットＳＨＥは、Ｙ方向に並んでいる。メモリ領域ＭＡ２に対応する複数のスリットＳＨＥのそれぞれは、メモリ領域ＭＡ２を横切って設けられている。メモリ領域ＭＡ２において、複数のスリットＳＨＥは、Ｙ方向に並んでいる。本例では、４つのスリットＳＨＥが、隣り合うスリットＳＬＴの間のそれぞれに配置されている。スリットＳＨＥは、その内部（積層配線内の溝内）に絶縁体が埋め込まれた構造を有する。スリットＳＨＥは、そのスリットＳＨＥを介して隣り合う配線を分断している。スリットＳＨＥは、少なくとも選択ゲート線ＳＧＤを分断していればよい。本例では、スリットＳＬＴ及びスリットＳＨＥ（又は２つのスリットＳＨＥ）によって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。
引出領域ＨＡは、複数の引出部ＨＰ及び複数のブリッジ部ＢＲＧを含む。
引出部ＨＰは、複数のワード線ＷＬ等を含む積層配線に対する複数のコンタクト（以下では、コンタクト部ともよばれる）を含む。引出部ＨＰは、後述の複数のサブ階段（及び複数のスタジアム状階段部）を含む構造体（以下では、階段構造とよばれる）である。引出部ＨＰは、２つのブロックＢＬＫ毎に配置される。言い換えると、引出部ＨＰは、隣り合うスリットＳＬＴｏの間に配置される。各引出部ＨＰは、１つのスリットＳＬＴｅによって分断されている。以下では、Ｙ方向に並んだ複数の引出部ＨＰのうち、奇数番目に配置された引出部ＨＰは“ＨＰｏ”と呼ばれ、偶数番目に配置された引出部ＨＰは“ＨＰｅ”と呼ばれる。
ブリッジ部ＢＲＧは、メモリセルアレイ１０の積層配線によって、メモリ領域ＭＡ１，ＭＡ２及び引出部ＨＰを電気的に接続する。ブリッジ部ＢＲＧは、２つのメモリ領域ＭＡ１，ＭＡ２の積層配線に連続する構造体である。ブリッジ部ＢＲＧの複数の導電層（以下では、区別化のためブリッジ層ともよばれる）のそれぞれは、第１のメモリ領域ＭＡ１及び第２のメモリ領域ＭＡ２内の対応する導電層に電気的に接続される。ブリッジ部ＢＲＧは、１つのブロック毎に配置されている。各ブリッジ部ＢＲＧは、隣り合うスリットＳＬＴｏ，ＳＬＴｅ間に配置されている。スリットＳＬＴｏ，ＳＬＴｅ間において、ブリッジ部ＢＲＧは、引出部ＨＰとＹ方向に隣り合う。例えば、ブリッジ部ＢＲＧは、スリットＳＬＴｏと引出部ＨＰとの間に設けられている。スリットＳＬＴｏを挟んでＹ方向に隣り合うブリッジ部ＢＲＧは、スリットＳＬＴｏによって分離及び絶縁されている。
このように、メモリセルアレイ１０の積層配線内の導電層（及び絶縁層）は、メモリ領域ＭＡ１，ＭＡ２からブリッジ部ＢＲＧに延伸し、さらにブリッジ部ＢＲＧから引出部ＨＰに延伸する。Ｘ方向に並ぶ２つのメモリ領域ＭＡ１，ＭＡ２は、Ｘ方向に延伸するブリッジ部ＢＲＧを介して、電気的に接続されている。この時、引出部ＨＰにおけるメモリ領域ＭＡに連続する部分の各導電層は、ブリッジ部ＢＲＧを介さずに、メモリ領域ＭＡの各導電層に直接接続される領域があってもよい。
尚、引出領域ＨＡは、コンタクト領域（図示せず）をさらに含んでもよい。複数のコンタクト領域は、例えばブロックＢＬＫ毎に配置される。コンタクト領域は、複数のコンタクト（図示せず）を含む。引出部ＨＰの複数のコンタクトは、コンタクト領域内のコンタクトに接続される。コンタクト領域内のコンタクトは、引出部ＨＰのコンタクト及びメモリセルアレイ１０の上方の配線を、メモリセルアレイ１０の下方の配線に接続する。コンタクト領域は、Ｘ方向において引出部ＨＰとメモリ領域ＭＡとの間に設けられてもよいし、引出部ＨＰ内においてスリットＳＬＴｅに沿って設けられてもよい。
メモリセルアレイ１０内において、図３に示されたレイアウトが、Ｙ方向に繰り返し配置される。尚、本実施形態のメモリデバイス１のメモリセルアレイ１０は、図３の構造とは異なる別の平面レイアウトを有していてもよい。隣り合うスリットＳＬＴの間に配置されるスリットＳＨＥの本数は、任意の本数に設計され得る。隣り合うスリットＳＬＴの間に形成されるストリングユニットＳＵの数は、隣り合うスリットＳＬＴの間に配置されたスリットＳＨＥの本数に基づいて変更され得る。
＜メモリセルアレイ１０のメモリ領域ＭＡの構造＞
（メモリセルアレイ１０のメモリ領域ＭＡにおける平面レイアウト）
図４は、本実施形態のメモリデバイス１のメモリセルアレイ１０のメモリ領域ＭＡにおける平面レイアウトの一例を示す平面図である。図４は、１つのブロックＢＬＫを表示している。図４に示されるように、メモリ領域ＭＡにおいてメモリセルアレイ１０は、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、及び複数のビット線ＢＬを含む。各スリットＳＬＴは、コンタクトＬＩ及びスペーサＳＰを含む。
メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、隣り合う２つのスリットＳＬＴの間の領域において、例えば２４列の千鳥状に配置される。所定の間隔（ピッチ）において、スリットＳＨＥが、メモリピラーＭＰと重なっている。スリットＳＨＥと重なるメモリピラーＭＰは、異なる２つの選択ゲート線ＳＧＤに接する。
複数のビット線ＢＬは、Ｘ方向に並んでいる。複数のビット線ＢＬのそれぞれは、Ｙ方向に延伸して設けられた部分を有する。各ビット線ＢＬは、ストリングユニットＳＵ毎に、Ｚ方向において少なくとも１つのメモリピラーＭＰと重なるように配置される。本例において、２つのビット線ＢＬが、１つのメモリピラーＭＰと重なるように配置される。メモリピラーＭＰと重なっている２つのビット線ＢＬのうち一方のビット線ＢＬは、当該メモリピラーＭＰに、コンタクトＣＶを介して電気的に接続される。
例えば、スリットＳＨＥと接触しているメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶは、省略される。それゆえ、スリットＳＨＥと接触しているメモリピラーＭＰは、ビット線ＢＬから電気的に分離される。
隣り合うスリットＳＬＴ間におけるメモリピラーＭＰ及びスリットＳＨＥ等の構成要素の数及び配置は、図４を用いて説明された構成に限定されず、適宜変更され得る。各メモリピラーＭＰと重なるビット線ＢＬの数は、任意の数に設計され得る。
コンタクトＬＩは、Ｘ方向に延伸して設けられた部分を有する導電体である。スペーサＳＰは、コンタクトＬＩの側面に設けられた絶縁体である。コンタクトＬＩは、スペーサＳＰによって挟まれている。コンタクトＬＩは、当該コンタクトＬＩとＹ方向に隣り合う導電体（例えば、ワード線ＷＬ０～ＷＬｎ－１及び選択ゲート線ＳＧＤ，ＳＧＳ）から、スペーサＳＰによって分離及び絶縁される。
（メモリセルアレイ１０のメモリ領域ＭＡにおける断面構造）
図５は、本実施形態のメモリデバイス１のメモリセルアレイ１０のメモリ領域ＭＡにおける断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図である。図５に示されるように、メモリセルアレイ１０は、半導体基板（以下では、単に基板ともよばれる）２０、導電層２１，２２，２５、及び絶縁層３２ａ，３２，３４,３８をさらに含む。メモリセルアレイ１０は、複数の導電層２２（２２ａ，２２ｂ，２２ｃ）がＺ方向に積層された構造（積層配線３００）を有する。
半導体基板２０の上面上に、絶縁層３８が設けられる。絶縁層３８は、例えばロウデコーダモジュール１５及び（又は）センスアンプモジュール１６等に対応する回路（図示せず）を、半導体基板２０上において覆っている。
絶縁層３８の上面上に、導電層２１が設けられる。導電層２１は、例えばＸＹ平面に沿って広がった板状の層である。導電層２１は、ソース線ＳＬとして使用される。導電層２１は、例えばリンがドープされたシリコンを含む。
導電層２１の上面上に、絶縁層３２ａが設けられる。絶縁層３２ａの上面上に、導電層２２ａが設けられる。導電層２２ａは、例えばＸ－Ｙ平面に沿って広がった板状の層である。導電層２２ａは、選択ゲート線ＳＧＳとして使用される。導電層２２ａは、例えばタングステンを含む。
導電層２２ａの上面上に、絶縁層３２及び導電層２２ｂがＺ方向において交互に積層される。導電層２２ｂは、例えばＸ－Ｙ平面に沿って広がった板状の層である。積層された複数の導電層２２ｂは、半導体基板２０側から順に、それぞれワード線ＷＬ０～ＷＬｎ－１として使用される。導電層２２ｂは、例えばタングステンを含む。
最上層の導電層２２ｂの上方に、絶縁層３２を介して、導電層２２ｃが設けられる。導電層２２ｃは、例えばＸＹ平面に沿って広がった板状の層である。導電層２２ｃは、選択ゲート線ＳＧＤとして使用される。導電層２２ｃは、例えばタングステンを含む。
導電層２２ｃの上面上に、絶縁層３４が設けられる。絶縁層３４は、複数の絶縁層により構成されていてもよい。絶縁層３４の上面上に、導電層２５が設けられる。導電層２５は、例えばＹ方向に延伸したライン状の層である。導電層２５は、ビット線ＢＬとして使用される。図示せぬ領域において、複数の導電層２５が、Ｘ方向に沿って配列している。導電層２５は、例えば銅を含む。
メモリピラーＭＰの各々は、Ｚ方向に沿って延伸して積層配線３００内に設けられ、絶縁層３２、及び導電層２２を貫通している。メモリピラーＭＰの底部は、導電層２１に接している。メモリピラーＭＰと導電層２２ａとが交差した部分が、選択トランジスタＳＴＳとして機能する。メモリピラーＭＰと１つの導電層２２ｂとが交差した部分が、１つのメモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電層２２ｃとが交差した部分が、選択トランジスタＳＴＤとして機能する。
メモリピラーＭＰの各々は、例えばコア部材４０、半導体層４１、積層膜４２を含む。コア部材４０は、Ｚ方向に沿って延伸して設けられる。例えば、コア部材４０の上端は、導電層２２ｃよりも上層に含まれ、コア部材４０の下端は、導電層２１に達している。半導体層４１は、コア部材４０の周囲を覆っている。メモリピラーＭＰの下部において、半導体層４１の一部が、導電層２１に接触している。積層膜４２は、半導体層４１と導電層２１とが接触した部分を除いて、半導体層４１の側面及び底面を覆っている。コア部材４０は、例えば酸化シリコン等の絶縁体を含む。半導体層４１は、例えばシリコンを含む。
メモリピラーＭＰ内の半導体層４１の上面上に、柱状のコンタクトＣＶが設けられる。図示された領域には、６つのメモリピラーＭＰのうち、２つのメモリピラーＭＰにそれぞれ対応する２つのコンタクトＣＶが表示されている。メモリ領域ＭＡにおいて、スリットＳＨＥと重ならない且つコンタクトＣＶが接続されていないメモリピラーＭＰに、図示されない領域（例えば、紙面の奥行き方向又は手前方向の領域）においてコンタクトＣＶが接続される。
コンタクトＣＶの上面に、１つの導電層２５（すなわち１つのビット線ＢＬ）が、接触している。１つの導電層２５に、スリットＳＬＴ及びＳＨＥによって区切られた空間のそれぞれにおいて、１つのコンタクトＣＶが接続される。つまり、導電層２５の各々に、隣り合うスリットＳＬＴ及びＳＨＥの間に設けられたメモリピラーＭＰと、隣り合う２つのスリットＳＨＥの間に設けられたメモリピラーＭＰとが電気的に接続される。
スリットＳＬＴは、例えばＸ－Ｚ平面に沿って設けられた部分を有し、導電層２２を分断している。スリットＳＬＴ内のコンタクトＬＩは、スリットＳＬＴに沿って設けられている。コンタクトＬＩの上端の一部は、絶縁層３４と接触している。コンタクトＬＩの下端は、導電層２１と接触している。コンタクトＬＩは、例えばソース線ＳＬの一部として使用される。スペーサＳＰは、コンタクトＬＩと導電層２２ａ，２２ｂ，２２ｃとの間に少なくとも設けられる。コンタクトＬＩと、導電層２２ａ，２２ｂ，２２ｃとの間は、スペーサＳＰによって分離及び絶縁されている。
スリットＳＨＥは、例えばＸ－Ｚ平面に沿って設けられた部分を有し、少なくとも導電層２２ｃを分断している。スリットＳＨＥの上端は、絶縁層３４と接触している。スリットＳＨＥの下端は、最上層の導電層２２ｂと導電層２２ｃとの間の絶縁層３２と接触している。スリットＳＨＥは、例えば酸化シリコン等の絶縁体を含む。スリットＳＨＥの上端とスリットＳＬＴの上端とは、揃っていてもよいし、揃っていなくてもよい。スリットＳＨＥの上端とメモリピラーＭＰの上端とは、揃っていてもよいし、揃っていなくてもよい。
図６は、本実施形態のメモリデバイス１におけるメモリピラーＭＰの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図である。図６は、半導体基板２０の表面に平行且つ導電層２２を含む層におけるメモリピラーＭＰの断面構造を表示している。
図６に示されるように、積層膜４２は、例えば、トンネル絶縁膜４３、チャージトラップ膜４４、及びブロック絶縁膜４５を含む。
導電層２２を含む断面において、コア部材４０は、メモリピラーＭＰの中央部に設けられる。半導体層４１は、コア部材４０の側面を囲っている。トンネル絶縁膜４３は、半導体層４１の側面を囲っている。チャージトラップ膜４４は、トンネル絶縁膜４３の側面を囲っている。ブロック絶縁膜４５は、チャージトラップ膜４４の側面を囲っている。導電層２２は、ブロック絶縁膜４５の側面を囲っている。トンネル絶縁膜４３は、例えば、酸化シリコンを含む。チャージトラップ膜４４は、例えば、窒化シリコンを含む。ブロック絶縁膜４５は、例えば、酸化シリコン又は酸化アルミニウムを含む。
上述の各メモリピラーＭＰにおいて、半導体層４１が、メモリセルトランジスタＭＴ０～ＭＴｎ－１及び選択トランジスタＳＴＤ，ＳＴＳのチャネル領域（電流経路）として使用される。チャージトラップ膜４４が、メモリセルトランジスタＭＴの電荷蓄積層として使用される。メモリデバイス１は、メモリセルトランジスタＭＴ０～ＭＴｎ－１及び選択トランジスタＳＴＤ，ＳＴＳをオンさせることによって、ビット線ＢＬとコンタクトＬＩ（ソース線ＳＬ）との間でメモリピラーＭＰを介した電流を流すことができる。
＜メモリセルアレイ１０の引出部ＨＰの構造＞
図７乃至図１２を参照して、本実施形態のメモリデバイス１の引出部ＨＰの構造について、説明する。
図７は、本実施形態のメモリデバイス１におけるメモリセルアレイ１０の引出部ＨＰの平面レイアウトの一例を示す平面図である。図８は、本実施形態のメモリデバイス１におけるメモリセルアレイ１０の引出部ＨＰの断面構造の一例を示す断面図である。尚、図８において、図示の明瞭化のため、引出部ＨＰ内の構成要素の一部は、省略又は簡略化して、示されている。
図７及び図８に示されるように、各引出部ＨＰは、複数の階段状の部分（以下では、サブ階段とよばれる）３１１，３１２を含む。複数のサブ階段３１１，３１２は、Ｚ方向から見て、Ｘ方向に沿って交互に並ぶように、各引出部ＨＰ内に設けられている。複数のサブ階段３１１，３１２は、Ｙ方向から見て、Ｚ方向において互いに異なる位置（高さ、階層領域）に設けられている。例えば、引出部ＨＰにおいて、複数のサブ階段３１１，３１２は、複数のサブ階段３１１，３１２の配列がメモリ領域ＭＡの端部側から引出部ＨＰの中央部に向かって徐々に降下するように、レイアウトされている。
各サブ階段３１１，３１２は、複数の導電層２２及び複数の絶縁層３２を含む。導電層２２及び絶縁層３２のそれぞれは、ブリッジ部ＢＲＧを介して、又は、メモリ領域ＭＡから直接に、メモリ領域ＭＡの積層配線３００から延伸する層である。各サブ階段３１１，３１２は、ｋ個の導電層２２を含む。各サブ階段３１１，３１２において、１つの導電層２２と１つの絶縁層３２とは、１つの段８０を形成する。各サブ階段３１１，３１２は、Ｚ方向に並ぶ複数（例えば、ｋ個）の段８０を含む。尚、“ｋ”は、２のべき乗で示される値（例えば、２、４、８、及び１６、・・・）であることが望ましい。
各サブ階段３１１，３１２において、複数の導電層２２のそれぞれは、Ｚ方向における上方の層（導電層２２及び絶縁層３２）と重ならない複数の部分（以下では、テラス又はテラス部とよばれる）７００を有する。各サブ階段３１１，３１２において、複数（例えば、ｋ個）のテラス７００のそれぞれは、サブ階段３１１，３１２が含む複数の段８０のそれぞれに設けられている。テラス７００の形成によって、サブ階段３１１，３１２の複数の段８０間に、段差が形成される。以下において、各サブ階段３１１，３１２におけるテラス７００が形成されている側（段差を有する側）は、段差形成面（又は、階段形成面、段差配列領域、テラス配列領域）とよばれる。また、半導体基板２０の表面に対して平行な方向において段差形成面に対して反対側の各サブ階段３１１，３１２の面は、背面とよばれる。
サブ階段３１１のそれぞれは、第１のメモリ領域ＭＡ１から第２のメモリ領域ＭＡ２に向かう方向に降段した構造を有している。言い換えると、サブ階段３１１のそれぞれは、第２のメモリ領域ＭＡ２から第１のメモリ領域ＭＡ１に向かう方向に昇段した構造を有している。サブ階段３１１において、複数のテラス７００は、第２のメモリ領域ＭＡ２に面する側に設けられている。
サブ階段３１２のそれぞれは、第１のメモリ領域ＭＡ１から第２のメモリ領域ＭＡ２に向かう方向に昇段した構造を有している。言い換えると、サブ階段３１２のそれぞれは、第２のメモリ領域ＭＡ２から第１のメモリ領域ＭＡ１に向かう方向に降段した構造を有している。サブ階段３１２において、複数のテラス７００は、第１のメモリ領域ＭＡ１に面する側に設けられている。
以下において、区別化のために、サブ階段３１１は、下りサブ階段３１１と便宜的によばれ、サブ階段３１２は、上りサブ階段３１２と便宜的によばれる場合もある。
本実施形態において、１つのサブ階段３１１及び１つのサブ階段３１２は、１つのスタジアム状階段部ＳＳ（ＳＳ１，ＳＳ２，ＳＳ３，・・・，ＳＳ７，ＳＳ８）を、形成する。複数のスタジアム状階段部（以下では、単に階段部ともよばれる、又は、メイン階段及びスタジアム状構造ともよばれる）ＳＳは、各引出部ＨＰ内において、Ｘ方向に並ぶ。複数のスタジアム状階段部ＳＳ内において、複数のサブ階段３１１，３１２は、Ｚ方向から見てサブ階段３１１の段差形成面がサブ階段３１２の段差形成面と向き合うように、設けられている。
引出部ＨＰは、複数の中間部ＩＰ（ＩＰ１，ＩＰ２，ＩＰ３，ＩＰ４）を含む。各中間部ＩＰは、Ｘ方向に隣り合うサブ階段３１１，３１２間の領域に設けられている。以下において、中間部ＩＰは、境界部（又は、傾斜部、崖部、境界領域）ともよばれる。
複数の中間部ＩＰのそれぞれは、１つの導電層２２及び１つの絶縁層３２からなる組の複数分（複数の段８０）の側面によって形成される。各中間部ＩＰは、メモリ領域ＭＡ１からメモリ領域ＭＡ２に向かって又はメモリ領域ＭＡ２からメモリ領域ＭＡ１に向かって傾斜する面（以下では、傾斜面とよばれる）を有する。
中間部ＩＰは、メモリデバイス１の製造工程における引出部ＨＰに対するエッチング工程によって生じる。複数の中間部ＩＰ１は、同じ製造工程によって一括で加工されたことを示している。複数の中間部ＩＰ２は、同じ製造工程によって一括で加工されたことを示している。また、複数の中間部ＩＰ３は、同じ製造工程によって一括で加工されたことを示している。
各中間部ＩＰ１は、各スタジアム状階段部ＳＳ内において、サブ階段３１１とサブ階段３１２との間に設けられている。各中間部ＩＰ２は、スタジアム状階段部ＳＳ間に設けられている。各中間部ＩＰ３は、複数のスタジアム状階段部ＳＳをそれぞれ含む２つの階段群ＧＰの間に設けられている。中間部ＩＰ４は、引出部ＨＰにおける第１の領域Ｒ１と第２の領域Ｒ２との間に設けられている。
例えば、図８の引出部ＨＰにおいて、第１の領域Ｒ１内の複数のサブ階段３１１，３１２の複数の導電層２２は、メモリセルアレイ１０の複数の導電層２２のうち上半分の導電層２２（ワード線ＷＬｉ～ＷＬｎ－１及び選択ゲート線ＳＧＤ）に対応する。第２の領域Ｒ２内の複数のサブ階段３１１，３１２の複数の導電層２２は、メモリセルアレイ１０の複数の導電層２２のうち下半分の導電層２２（選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬｉ－１）に対応する。
引出部ＨＰは、複数のコンタクト（コンタクト部）ＣＣを含む。
複数のコンタクトＣＣのそれぞれは、各サブ階段３１１，３１２の複数のテラス７００のうち対応する１つのテラス７００の上面上に設けられている。各コンタクトＣＣは、テラス７００及びブリッジ部ＢＬＧのブリッジ層（導電層２２）を介して、メモリ領域ＭＡ１，ＭＡ２内の複数の導電層２２のうち対応する１つに、電気的に接続される。
複数の配線（例えば、金属を含む導電層）２６が、Ｚ方向における引出領域ＨＡの上方に設けられている。複数の配線２６のそれぞれは、複数のコンタクトＣＣのうち対応する１つに電気的に接続される。これによって、各配線２６は、コンタクトＣＣ及びテラス７００を介して、対応する導電層２２（ワード線ＷＬ又は選択ゲート線ＳＧＳ，ＳＧＤ）に電気的に接続される。複数の配線２６のそれぞれは、例えばコンタクト領域（図示せず）内に設けられた別のコンタクト（図示せず）を介して、ロウデコーダモジュール１５のような他の回路と電気的に接続される。
尚、引出部ＨＰの構造及びその製造工程に応じて、引出部ＨＰ内の或るレイヤ（Ｚ方向における位置の或る導電層２２）において、テラス７００が、２つ以上のサブ階段３１１，３１２の各々に設けられる場合がある。この場合において、コンタクトＣＣと直接接触しないテラスが、生じる。
本実施形態のメモリデバイス１は、引出部ＨＰ内のサブ階段３１１，３１２（又は中間部ＩＰ）上において、Ｚ方向に延伸する梁状構造を含まない。梁状構造は、メモリデバイス１の構成素子として機能しない余剰部材（ダミーパターン）である。梁状構造は、Ｚ方向に積層された１以上の導電層（又は絶縁層）及び１以上の絶縁層を含む構造体である。例えば、この梁状構造は、製造工程中におけるメモリデバイス１の構成部材とマスク層との位置合わせにおける寸法マージンの確保のために生じる。
尚、引出部ＨＰ内に設けられるサブ階段３１１，３１２の数は、積層配線３００内の導電層２２の数、及び、各サブ階段３１１，３１２に割り当てられる導電層２２の数に応じて、適宜設計される。例えば、導電層２２の数が、図８の例の半分の数であれば、領域Ｒ１内に設けられたスタジアム状階段部ＳＳの数及びサブ階段３１１，３１２の数によって、引出部ＨＰが、形成され得る。この場合において、領域Ｒ１内のスタジアム状階段部ＳＳ１，ＳＳ２の複数のサブ階段３１１，３１２（テラス７００）が、積層配線３００の上半分の導電層２２に関連付けられ、領域Ｒ１内のスタジアム状階段部ＳＳ３，ＳＳ４の複数のサブ階段３１１，３１２が、積層配線３００の下半分の導電層２２に関連付けられる。
（サブ階段３１１，３１２の構造例）
図９を参照して、本実施形態のメモリデバイス１の引出部ＨＰのサブ階段３１１，３１２について、より具体的に説明する。図９は、図８の引出部ＨＰの領域Ｒ１内に設けられた複数のスタジアム状階段部ＳＳ及び複数のサブ階段３１１，３１２の構造を模式的に示す断面図である。
図９に示されるように、各サブ階段３１１，３１２は、スタジアム状階段部ＳＳ内に設けられている。各スタジアム状階段部ＳＳにおいて、２つのサブ階段３１１，３１２の段差形成面は、スタジアム状階段部ＳＳの中央側を向く。各スタジアム状階段部ＳＳの２つのサブ階段３１１，３１２において、一方のサブ階段のＺ方向における位置は、他方のサブ階段のＺ方向における位置より上方に設けられている。
上述のように、各サブ階段３１１，３１２は、各段８０の導電層２２に設けられたテラス７００を含む。これによって、段差７９９が、Ｚ方向に並ぶ段８０の間に形成される。
各スタジアム状階段部ＳＳ内において、中間部ＩＰ１が、２つのサブ階段３１１，３１２間に設けられている。中間部ＩＰ１は、スタジアム状階段部ＳＳにおける２つのサブ階段３１１，３１２の境界部となる。
図９の各スタジアム状階段部ＳＳ１，ＳＳ２，ＳＳ３，ＳＳ４は、より具体的には、以下の構成を有する。
第１のスタジアム状階段部ＳＳ１は、サブ階段（下りサブ階段）３１１－１、サブ階段（上りサブ階段）３１２－１及び中間部ＩＰ１－１を含む。サブ階段３１１－１はメモリ領域ＭＡ１側に設けられ、サブ階段３１２－１はメモリ領域ＭＡ２側に設けられている。サブ階段３１１－１のＺ方向における位置Ｈ１は、サブ階段３１２－１のＺ方向における位置Ｈ２より高い。ここで、各サブ階段３１１，３１２の頂部のＺ方向における位置が、各サブ階段３１１，３１２のＺ方向における位置を比較するための基準に用いられる。尚、サブ階段３１１，３１２のような、引出部ＨＰ内の部材のＺ方向における位置は、半導体基板２０の表面からの位置とする。
中間部ＩＰ１－１は、Ｚ方向から見て、Ｘ方向においてサブ階段３１１－１とサブ階段３１２－１との間に設けられている。中間部ＩＰ１－１は、Ｙ方向から見て、下方のサブ階段３１２－１の段差形成面に対向する。中間部ＩＰ１－１は、Ｙ方向から見て、Ｚ方向において上方のサブ階段３１１－１の最下段（底部）と下方のサブ階段３１２－２の最下段との間に設けられている。中間部ＩＰ１－１の傾斜面は、上方のサブ階段３１１－１の最下段から下方のサブ階段３１２－１の最下段へ、延伸する。尚、中間部ＩＰ１の傾斜面は、半導体基板２０の表面に対して実質的に垂直な面となる場合もある。
中間部ＩＰ１は、Ｚ方向における寸法Ｄ１を有する（図１２参照）。
第２のスタジアム状階段部ＳＳ２は、Ｚ方向から見て、Ｘ方向において中間部ＩＰ２－１を介してスタジアム状階段部ＳＳ１に隣り合う。Ｚ方向におけるスタジアム状階段部ＳＳ２の位置は、Ｚ方向におけるスタジアム状階段部ＳＳ１の位置より低い。
スタジアム状階段部ＳＳ２は、サブ階段３１１－２、サブ階段３１２－２及び中間部ＩＰ１－２を含む。サブ階段３１１－２はメモリ領域ＭＡ１側に設けられ、サブ階段３１２－２はメモリ領域ＭＡ２側に設けられている。サブ階段３１１－２は、Ｚ方向から見て、中間部ＩＰ２－１を挟んで、サブ階段３１２－１とＸ方向において並ぶ。サブ階段３１１－２は、Ｘ方向においてサブ階段３１２－１とサブ階段３１２－２との間に配置されている。サブ階段３１１－２のＺ方向における位置Ｈ３は、サブ階段３１２－２のＺ方向における位置Ｈ４より低い。
Ｘ方向に隣り合う２つのスタジアム状階段部ＳＳ１，ＳＳ２に関して、各スタジアム状階段部ＳＳにおけるサブ階段３１１のＺ方向における位置とサブ階段３１２のＺ方向における位置との関係が、互いに異なる。
中間部ＩＰ１－２は、Ｘ方向においてサブ階段３１１－２とサブ階段３１２－２との間に設けられている。中間部ＩＰ１－２は、Ｚ方向においてサブ階段３１２－２の下方に設けられている。中間部ＩＰ１－２は、サブ階段３１１－２の段差形成面に対向する。中間部ＩＰ１－２の傾斜面は、サブ階段３１２－２の最下段からサブ階段３１１－２の最下段へ、延伸する。中間部ＩＰ１－２は、Ｚ方向における寸法Ｄ１を有する。
中間部ＩＰ２－１は、第１のスタジアム状階段部ＳＳ１と第２のスタジアム状階段部ＳＳ２との間の領域（境界領域）に配置されている。中間部ＩＰ２－１は、サブ階段３１２－１の最上段（頂部）とサブ階段３１１－２の最上段との間に設けられている。中間部ＩＰ２－１の傾斜面は、上方のサブ階段３１２－１の最上段から下方のサブ階段３１１－２の最上段へ延伸する。中間部ＩＰ２－１は、Ｚ方向における寸法Ｄ２を有する（図１２参照）。例えば、中間部ＩＰ２－１の寸法Ｄ２は、中間部ＩＰ１の寸法Ｄ１より大きい。
第３のスタジアム状階段部ＳＳ３は、Ｚ方向から見て、中間部ＩＰ３を介して第２のスタジアム状階段部ＳＳ２とＸ方向において隣り合う。スタジアム状階段部ＳＳ３のＺ方向における位置は、スタジアム状階段部ＳＳ２のＺ方向における位置より低い。
スタジアム状階段部ＳＳ３は、サブ階段３１１－３、サブ階段３１２－３及び中間部ＩＰ１－３を含む。スタジアム状階段部ＳＳ３において、サブ階段３１１－３，３１２－３の構成は、スタジアム状階段部ＳＳ１のサブ階段３１１－１，３１２－１の構成と類似する。
Ｘ方向に関するサブ階段３１１－３，３１２－３の配列において、サブ階段３１１－３はメモリ領域ＭＡ１側に設けられ、サブ階段３１２－３はメモリ領域ＭＡ２側に設けられている。サブ階段３１１－３のＺ方向における位置Ｈ５は、サブ階段３１２－３のＺ方向における位置Ｈ６より高い。サブ階段３１１－３，３１２－３のＺ方向における位置Ｈ５，Ｈ６は、上述のサブ階段３１１－２のＺ方向における位置Ｈ３より低い。
スタジアム状階段部ＳＳ３内において、中間部ＩＰ１－３は、サブ階段３１１－３とサブ階段３１２－３との間に設けられている。中間部ＩＰ１－３は、Ｚ方向においてサブ階段３１１－３の下方に設けられている。中間部ＩＰ１－３の傾斜面は、Ｘ方向においてサブ階段３１２－３の段差形成面に対向する。中間部ＩＰ１－３は、Ｚ方向における寸法Ｄ１を有する。
中間部ＩＰ３は、第２のスタジアム状階段部ＳＳ２と第３のスタジアム状階段部ＳＳ３との間の領域（境界領域）に配置されている。中間部ＩＰ３は、サブ階段３１２－２の最上段とサブ階段３１１－３の最上段との間に設けられている。中間部ＩＰ３の傾斜面は、サブ階段３１２－２の頂部からサブ階段３１１－３の頂部へ延伸する。中間部ＩＰ３は、Ｚ方向における寸法Ｄ３を有する（図１２参照）。例えば、中間部ＩＰ３の寸法Ｄ３は、中間部ＩＰ２の寸法Ｄ２より大きい。
第４のスタジアム状階段部ＳＳ４は、中間部ＩＰ２－２を挟んでＸ方向において第３のスタジアム状階段部ＳＳ３と隣り合う。上述のスタジアム状階段部ＳＳ３は、Ｘ方向においてスタジアム状階段部ＳＳ２とスタジアム状階段部ＳＳ４との間に配置される。スタジアム状階段部ＳＳ４のＺ方向における位置は、スタジアム状階段部ＳＳ３のＺ方向における位置より高い。
スタジアム状階段部ＳＳ４は、サブ階段３１１－４、サブ階段３１２－４及び中間部ＩＰ１－４を含む。スタジアム状階段部ＳＳ４において、サブ階段３１１－４，３１２－４の構成は、スタジアム状階段部ＳＳ２のサブ階段３１１－２，３１２－２の構成と類似する。
Ｘ方向に関するサブ階段３１１－４，３１２－４の配列において、サブ階段３１１－４はメモリ領域ＭＡ１側に設けられ、サブ階段３１２－４はメモリ領域ＭＡ２側に設けられている。サブ階段３１１－４のＺ方向における位置Ｈ７は、サブ階段３１２－４のＺ方向における位置Ｈ８より低い。サブ階段３１１－４，３１２－４のＺ方向における位置Ｈ７，Ｈ８は、上述のサブ階段３１１－２のＺ方向における位置Ｈ３より低い。サブ階段３１１－４，３１２－４のＺ方向における位置Ｈ７，Ｈ８は、上述のサブ階段３１１－３のＺ方向における位置Ｈ５より高い。
スタジアム状階段部ＳＳ４内において、中間部ＩＰ１－４は、サブ階段３１１－４とサブ階段３１２－４との間に設けられている。中間部ＩＰ１－４は、Ｚ方向においてサブ階段３１２－４の下方に設けられている。中間部ＩＰ１－４の傾斜面は、Ｘ方向においてサブ階段３１１－４の段差形成面に対向する。中間部ＩＰ１－４は、Ｚ方向における寸法Ｄ１を有する。
上述のように、各コンタクトＣＣが、各サブ階段３１１，３１２の導電層２２のテラス７００上にそれぞれ設けられている。各コンタクトＣＣは、上層の配線２６に接続される。
以上のように、各スタジアム状階段部ＳＳ内において、サブ階段３１１とサブ階段３１２は、Ｘ方向及びＺ方向（Ｘ－Ｚ平面）に関して、斜め方向に隣り合う。
以下において、中間部ＩＰ２を介してＸ方向に隣り合う２つのスタジアム状階段部ＳＳの４つのサブ階段３１１，３１２の集合は、階段群ＧＰ（ＧＰ１，ＧＰ２，・・・）とよばれる。階段群ＧＰを形成する４つのサブ階段３１１，３１２がスタジアム状階段部ＳＳの単位で説明される場合、中間部ＩＰ２を介してＸ方向に並ぶ２つのスタジアム状階段部ＳＳは、スタジアム群ＳＸ（ＳＸ１，ＳＸ２，・・・）とよばれる。
（階段群ＧＰ内の複数のサブ階段３１１，３１２のレイアウト）
図１０を参照して、本実施形態のメモリデバイス１における、引出部ＨＰの各階段群ＧＰ１，ＧＰ２の構造（複数のサブ階段３１１，３１２のＸ方向に関する配列パターン及びＺ方向における位置）について、より具体的に説明する。
図１０の（ａ）は、階段群ＧＰ１（スタジアム群ＳＸ）における、複数のサブ階段３１１，３１２の配置を説明するための模式的な断面図である。図１０の（ｂ）は、階段群ＧＰ２（スタジアム群ＳＸ２）における、複数のサブ階段３１１，３１２の配置を説明するための模式的な断面図である。
図１０の（ａ）及び（ｂ）の例において、各階段群ＧＰ１，ＧＰ２の複数のサブ階段３１１，３１２の配列の向きは、第１のメモリ領域ＭＡ１から第２のメモリ領域ＭＡ２へ向かう方向（紙面に正対して右側から左側への向き）を、本実施形態を説明するための基準の方向とする。この配列方向において、サブ階段（下りサブ階段）３１１とサブ階段（上りサブ階段）３１２とが、各階段群ＧＰにおいて交互に配置されている。
上述のように、複数のサブ階段３１１，３１２が互いに異なる高さに設けられる場合、複数のサブ階段３１１，３１２における複数の段差形成面は、同一の高さ（階層）においてＸ方向に並ばない。すなわち、複数のテラス７００が、Ｘ方向において同一直線上（同じ高さ）に存在しない。
図１０の（ａ）に示されるように、階段群ＧＰ１に属する４つのサブ階段３１１－１，３１２－１，３１１－２、３１２－２のうち、サブ階段３１１－１の頂部のＺ方向における位置Ｈ１は、各サブ階段３１２－１，３１１－２，３１２－２の頂部のＺ方向における位置Ｈ２，Ｈ３，Ｈ４に比較して、最も高い。サブ階段３１１－２の頂部のＺ方向における位置Ｈ３は、サブ階段３１１－１，３１２－１，３１２－２の頂部のＺ方向における位置Ｈ１，Ｈ２，Ｈ４に比較して、最も低い。
サブ階段３１２－１の頂部のＺ方向における位置Ｈ２は、サブ階段３１１－１の頂部のＺ方向における位置Ｈ１より低く、サブ階段３１２－２の頂部のＺ方向における位置Ｈ４より高い。サブ階段３１２－２の頂部のＺ方向における位置Ｈ４は、サブ階段３１２－１の頂部のＺ方向における位置Ｈ２より低く、サブ階段３１１－２の頂部のＺ方向における位置Ｈ３より高い。
このように、本実施形態において、隣り合う２つのスタジアム状階段部ＳＳ１，ＳＳ２からなる階段群ＧＰ１において、４つのサブ階段３１１－１，３１２－１，３１１－２，３１２－２は、サブ階段３１１－１、サブ階段３１２－１、サブ階段３１１－２及びサブ階段３１２－２の順序でＸ方向において（例えば、第１のメモリ領域ＭＡ１から第２のメモリ領域ＭＡ２に向かって）配列されている。
その上で、これらの４つのサブ階段３１１－１，３１２－１，３１１－２，３１２－２は、サブ階段３１１，３１２のＺ方向における位置の高い方から順に、サブ階段３１１－１、サブ階段３１２－１、サブ階段３１２－２及びサブ階段３１１－２の順序で、Ｚ方向において配列されている。
図１０の（ｂ）に示されるように、階段群ＧＰ２に属する４つのサブ階段３１１－３，３１２－３，３１１－４，３１２－４のうち、サブ階段３１２－４の頂部のＺ方向における位置Ｈ８は、各サブ階段３１１－３，３１２－３，３１１－４の頂部のＺ方向における位置Ｈ５，Ｈ６，Ｈ７に比較して、最も高い。サブ階段３１２－３の頂部のＺ方向における位置Ｈ６は、サブ階段３１１－３，３１１－４，３１２－４の頂部のＺ方向における位置Ｈ５，Ｈ７，Ｈ８に比較して、最も低い。
サブ階段３１１－４の頂部のＺ方向における位置Ｈ７は、サブ階段３１２－４の頂部のＺ方向における位置Ｈ８より低く、サブ階段３１１－３の頂部のＺ方向における位置Ｈ５より高い。
サブ階段３１１－３の頂部のＺ方向における位置Ｈ５は、サブ階段３１１－４の頂部のＺ方向における位置Ｈ７より低く、サブ階段３１２－３の頂部のＺ方向における位置Ｈ６より高い。
このように、本実施形態において、Ｘ方向に隣り合う２つのスタジアム状階段部ＳＳ３，ＳＳ４からなる階段群ＧＰ２において、４つのサブ階段３１１－３，３１２－３，３１１－４，３１２－４は、サブ階段３１１－３、サブ階段３１２－３、サブ階段３１１－４及びサブ階段３１２－４の順序で、第１のメモリ領域ＭＡ１から第２のメモリ領域ＭＡ２に向かって、Ｘ方向において配列されている。
これらの４つのサブ階段３１１－３，３１２－３，３１１－４，３１２－４は、サブ階段３１１，３１２のＺ方向における位置の高い方から順に、サブ階段３１２－４、サブ階段３１１－４、サブ階段３１１－３及びサブ階段３１２－３の順序で、Ｚ方向において配列されている。
階段群ＧＰ１の複数のサブ階段３１１－１，３１２－１，３１１－２，３１２－２のうち、第１のメモリ領域ＭＡ１から第２のメモリ領域ＭＡ２に向かって数えて３番目のサブ階段３１１－２が、Ｚ方向において最も低い位置に存在する。
これに対して、階段群ＧＰ２の複数のサブ階段３１１－３，３１２－３，３１１－４，３１２－４のうち、第１のメモリ領域ＭＡ１から第２のメモリ領域ＭＡ２に向かって数えて２番目のサブ階段３１２－３が、Ｚ方向において最も低い位置に存在する。
ここで、第２のメモリ領域ＭＡ２から第１のメモリ領域ＭＡ１へ向かう順序で、複数のサブ階段３１１－３，３１２－３，３１１－４，３１２－４の高さの順序が数えられた場合、高さＨ６を有するサブ階段３１２－３は、第２のメモリ領域ＭＡ２側から数えて３番目のサブ階段となる。
また、階段群ＧＰ２の複数のサブ階段３１１－３，３１２－３，３１１－４，３１２－４の段差形成面の向きに関して、複数のサブ階段３１１－３，３１２－３，３１１－４，３１２－４を第２のメモリ領域ＭＡ２側から第１のメモリ領域ＭＡ１側へ向かう方向において見た場合、サブ階段３１１－３，３１１－４は、下りサブ階段とみなすことができ、サブ階段３１２－３，３１２－４は、上りサブ階段とみなすことができる。
このように、階段群ＧＰ２のサブ階段３１１－３，３１２－３，３１１－４，３１２－４の構造は、階段群ＧＰ１のサブ階段３１１－１，３１２－１，３１１－２，３１２－２の構造に対して左右反転している。
すなわち、本実施形態において、階段群ＧＰ２（スタジアム群ＳＸ２）の複数のサブ階段３１１－３，３１２－３，３１１－４，３１２－４の高さ位置のプロファイルは、中間部ＩＰ３を境界（対称軸）として、階段群ＧＰ１（スタジアム群ＳＸ１）の複数のサブ階段３１１－１，３１２－１，３１１－２，３１２－２の高さ位置のプロファイルに対して鏡像関係（Ｘ方向に関して左右対称な関係）を有する。
階段群ＧＰ１において、第２のスタジアム状階段部ＳＳ２のサブ階段３１１－２，３１２－２の高さ位置のプロファイルは、中間部ＩＰ２－１を境界として、第１のスタジアム状階段部ＳＳ１のサブ階段３１１－１，３１２－１の高さ位置のプロファイルに対して鏡像関係を有している。これと同様に、階段群ＧＰ２において、第４のスタジアム状階段部ＳＳ４のサブ階段３１１－４，３１２－４の高さ位置のプロファイルは、中間部ＩＰ２－２を境界として、第３のスタジアム状階段部ＳＳのサブ階段３１１－３，３１２－３の高さ位置のプロファイルに対して鏡像関係を有している。
本実施形態において、鏡像関係を有する２つの構造体の対象軸は、各中間部ＩＰの傾斜面に交差し且つＺ方向に沿う軸（以下では、Ｚ軸ともよばれる）とする。
引出部ＨＰにおいて、領域Ｒ２内の複数のサブ階段３１１，３１２の高さ位置のプロファイルは、中間部ＩＰ４に交差するＺ軸を対象軸として、領域Ｒ１内の複数のサブ階段３１１，３１２の高さ位置のプロファイルに対して鏡像関係を有している。但し、領域Ｒ２内の複数のサブ階段３１１，３１２は、領域Ｒ１内の複数のサブ階段３１１，３１２よりもＺ方向において下方の領域（階層）に設けられている。
（異なる階段群ＧＰに属する複数のサブ階段３１１，３１２の構造）
図１１を参照して、異なる階段群ＧＰに属する複数のサブ階段３１１，３１２の構造（Ｘ方向に関する配列パターン及びＺ方向における位置）について、説明する。
図１１は、本実施形態のメモリデバイス１の引出部における、中間部ＩＰ３を介してＸ方向に並ぶ２つのスタジアム状階段部ＳＳ２，ＳＳ３を抽出して、複数のサブ階段３１１，３１２の構造を説明するための模式的な断面図である。
図１１に示されるように、中間部ＩＰ３を介して並ぶ２つのスタジアム状階段部ＳＳ２，ＳＳ３において、複数のサブ階段３１１－２，３１２－２，３１１－３，３１２－３は、第１のメモリ領域ＭＡ１から第２のメモリ領域ＭＡ２に向かう順において、サブ階段３１１－２、サブ階段３１２－２、サブ階段３１１－３及びサブ階段３１２－３の順序で、配列されている。
上述のように、サブ階段３１１－２は、Ｚ方向に関して高さＨ３を有し、サブ階段３１２－２は、Ｚ方向に関して高さＨ４を有する。サブ階段３１１－３は、Ｚ方向に関して高さＨ５を有し、サブ階段３１１－４は、Ｚ方向に関して高さＨ６を有する。
サブ階段３１１－２のＺ方向における位置Ｈ３は、サブ階段３１２－２のＺ方向における位置Ｈ４より低く、サブ階段３１１－３のＺ方向における位置Ｈ５より高い。
サブ階段３１１－３のＺ方向における位置Ｈ５は、サブ階段３１１－２のＺ方向における位置Ｈ３より低く、サブ階段３１２－３のＺ方向における位置Ｈ６より高い。
これらの４つのサブ階段３１１－２，３１２－２，３１１－３，３１２－３のＺ方向の位置の順序は、サブ階段３１１，３１２の頂部のＺ方向における高さの高い方から順に、サブ階段３１２－２、サブ階段３１１－２、サブ階段３１１－３及びサブ階段３１２－３の順番となる。
このように、スタジアム状階段部ＳＳ２，ＳＳ３の複数のサブ階段３１１－２，３１２－２，３１１－３，３１２－３において、サブ階段３１１－２，３１２－２，３１１－３，３１２－３のＺ方向における高さの順序は、サブ階段３１１－２，３１２－２，３１１－３，３１２－３のＸ方向における配列順序と異なる。
また、スタジアム状階段部ＳＳ２のサブ階段３１１－２，３１２－２の高さ位置のプロファイルは、中間部ＩＰ３を境界として、スタジアム状階段部ＳＳ３のサブ階段３１１－３，３１２－３の高さ位置のプロファイルに対して鏡像関係を有する。
（複数のスタジアム状階段部ＳＳの構造）
図８乃至図１１に示されるように、領域Ｒ１内の４つのスタジアム状階段部ＳＳ１，ＳＳ２，ＳＳ３，ＳＳ４は、メモリ領域ＭＡ１からメモリ領域ＭＡ２に向かう方向において、スタジアム状階段部ＳＳ１、スタジアム状階段部ＳＳ２、スタジアム状階段部ＳＳ３、及びスタジアム状階段部ＳＳ４の順序でＸ方向に沿って並ぶ。
スタジアム状階段部ＳＳの単位で、スタジアム状階段部ＳＳ１，ＳＳ２，ＳＳ３，ＳＳ４のＺ方向における位置（座標）を比較した場合、Ｚ方向における位置が高い方から順に、スタジアム状階段部ＳＳ１、スタジアム状階段部ＳＳ２、スタジアム状階段部ＳＳ４及びスタジアム状階段部ＳＳ３の順序となる。
尚、スタジアム状階段部ＳＳのＺ方向における位置は、各スタジアム状階段部ＳＳが含む２つのサブ階段３１１，３１２のうちＺ方向の位置がより高いサブ階段の頂部の位置とする。
具体的には、以下のとおりである。
スタジアム状階段部ＳＳ１は、Ｚ方向において、スタジアム状階段部ＳＳ２，ＳＳ３，ＳＳ４より上方に設けられている。
スタジアム状階段部ＳＳ２は、Ｚ方向において、スタジアム状階段部ＳＳ１より下方に設けられ、スタジアム状階段部ＳＳ４より上方に設けられている。
スタジアム状階段部ＳＳ４は、Ｚ方向において、スタジアム状階段部ＳＳ２より下方に設けられ、スタジアム状階段部ＳＳ３より上方に設けられている。
スタジアム状階段部ＳＳ３は、Ｚ方向において、スタジアム状階段部ＳＳ１，ＳＳ２，ＳＳ４より下方に設けられている。
尚、領域Ｒ１内のスタジアム状階段部ＳＳ１，ＳＳ２，ＳＳ３，ＳＳ４と同様に、領域Ｒ２内のスタジアム状階段部ＳＳ５，ＳＳ６，ＳＳ７，ＳＳ８のＺ方向における位置を比較した場合、スタジアム状階段部ＳＳ５，ＳＳ６，ＳＳ７，ＳＳ８のＺ方向における位置は、Ｚ方向における位置が高い方から順に、スタジアム状階段部ＳＳ８、スタジアム状階段部ＳＳ７、スタジアム状階段部ＳＳ５及びスタジアム状階段部ＳＳ６の順序となる。
但し、上述のように、スタジアム状階段部ＳＳ５，ＳＳ６，ＳＳ７，ＳＳ８のＺ方向における位置は、スタジアム状階段部ＳＳ３のＺ方向における位置より下方である。例えば、スタジアム状階段部ＳＳ５は、Ｚ方向において、領域Ｒ１内のスタジアム状階段部ＳＳ３より下方に設けられ、スタジアム状階段部ＳＳ６より上方に設けられている。スタジアム状階段部ＳＳ７，SＳ８は、Ｚ方向において、領域Ｒ１内のスタジアム状階段部ＳＳ３より下方に設けられ、スタジアム状階段部ＳＳ５より上方に設けられている。
このように、複数のスタジアム状階段部ＳＳの高さ位置のプロファイルは、サブ階段３１１，３１２の高さ位置のプロファイルに準じた構成を有する。
（複数の中間部ＩＰの構造）
図１２を参照して、本実施形態のメモリデバイス１における、引出部ＨＰ内の複数の中間部ＩＰの構造について、説明する。
図１２は、本実施形態のメモリデバイス１の引出部における、複数の中間部（境界部、崖部）ＩＰの構造を説明するための模式的な断面図である。
上述のように、複数の中間部ＩＰ１（ＩＰ１－１，ＩＰ１－２，ＩＰ１－３，ＩＰ１－４），ＩＰ２（ＩＰ２－１，ＩＰ２－１），ＩＰ３，ＩＰ４が、引出部ＨＰ内に設けられている。各中間部ＩＰは、複数の導電層２２及び複数の絶縁層３２を含む。中間部ＩＰは、サブ階段３１１，３１２と異なり、テラス７００を有さない。したがって、コンタクトＣＣは、中間部ＩＰ上に設けられない。但し、中間部ＩＰの最上段の導電層２２に、コンタクトＣＣが、接触する場合がある。
中間部ＩＰ１－１は、スタジアム状階段部ＳＳ１内に設けられている。中間部ＩＰ１－１は、第２のメモリ領域ＭＡ２側を向く傾斜面Ｆ１－１を有する。傾斜面Ｆ１－１は、第１のメモリ領域ＭＡ１側から第２のメモリ領域ＭＡ２側に向かって傾いている。
中間部ＩＰ１－２は、スタジアム状階段部ＳＳ２内に設けられている。中間部ＩＰ１－２は、第１のメモリ領域ＭＡ１側を向く傾斜面Ｆ１－２を有する。傾斜面Ｆ１－２は、第２のメモリ領域ＭＡ２側から第１のメモリ領域ＭＡ１側に向かって傾いている。
中間部ＩＰ１－３は、スタジアム状階段部ＳＳ３内に設けられている。中間部ＩＰ１－３は、第２のメモリ領域ＭＡ２側を向く傾斜面Ｆ１－３を有する。傾斜面Ｆ１－３は、第１のメモリ領域ＭＡ１側から第２のメモリ領域ＭＡ２側に向かって傾いている。
中間部ＩＰ１－４は、スタジアム状階段部ＳＳ４内に設けられている。中間部ＩＰ１－４は、第１のメモリ領域ＭＡ１側を向く傾斜面Ｆ１－４を有する。傾斜面Ｆ１－４は、第２のメモリ領域ＭＡ２側から第１のメモリ領域ＭＡ１側に向かって傾いている。
中間部ＩＰ２－１は、スタジアム状階段部ＳＳ１とスタジアム状階段部ＳＳ２との境界領域内に設けられている。中間部ＩＰ２－１は、Ｘ方向における位置において、中間部ＩＰ１－１と中間部ＩＰ１－２との間に設けられている。中間部ＩＰ２－１は、第２のメモリ領域ＭＡ２側を向く傾斜面Ｆ２－１を有する。傾斜面Ｆ２－１は、第１のメモリ領域ＭＡ１側から第２のメモリ領域ＭＡ２側に向かって傾いている。
中間部ＩＰ２－２は、スタジアム状階段部ＳＳ３とスタジアム状階段部ＳＳ４との境界領域内に設けられている。中間部ＩＰ２－２は、Ｘ方向における位置において、中間部ＩＰ１－３と中間部ＩＰ１－４との間に設けられている。中間部ＩＰ２－２は、第１のメモリ領域ＭＡ１側を向く傾斜面Ｆ２－２を有する。傾斜面Ｆ２－２は、第２のメモリ領域ＭＡ２側から第１のメモリ領域ＭＡ１側に向かって傾いている。
中間部ＩＰ３は、スタジアム状階段部ＳＳ２とスタジアム状階段部ＳＳ３との境界領域内に設けられている。中間部ＩＰ３は、Ｘ方向における位置において、中間部ＩＰ１－２と中間部ＩＰ１－３との間に設けられている。中間部ＩＰ３は、第２のメモリ領域ＭＡ２側を向く傾斜面Ｆ３を有する。傾斜面Ｆ３は、第１のメモリ領域ＭＡ１側から第２のメモリ領域ＭＡ２側に向かって傾いている。
例えば、或る中間部ＩＰ１の傾斜面Ｆ１の傾斜角、或る中間部ＩＰ２の傾斜面Ｆ２の傾斜角、及び或る中間部ＩＰ３の傾斜面Ｆ３の傾斜角は、略等しい。但し、加工条件に応じて、中間部ＩＰ１，ＩＰ２，ＩＰ３の傾斜角の大きさは、異なってもよい。ここで、中間部ＩＰの傾斜角は、Ｘ方向（基板２０又はテラス７００の上面）と傾斜面とから形成される角である。
尚、各傾斜面Ｆ１，Ｆ２，Ｆ３は、平坦な面に限らず、凹凸を有した面である場合もある。凹凸に起因して、段差が、傾斜面Ｆ１，Ｆ２，Ｆ３に生じ得る。但し、段差に起因して傾斜面Ｆ１，Ｆ２，Ｆ３に発生したテラスの寸法は、サブ階段３１１，３１２のテラス７００の寸法より十分小さい。
各中間部ＩＰは、以下に述べるＺ方向における寸法を有する。
例えば、中間部ＩＰのＺ方向における寸法（中間部ＩＰの高さ）は、或る１つの中間部ＩＰの上端（頂部）に接続される或るテラス面からその中間部ＩＰの下端（底部）に接続される他のテラス面までのＺ方向における間隔である。尚、中間部ＩＰの上端は、中間部ＩＰの配線２６側の端部であり、中間部ＩＰの下端は、中間部ＩＰの基板２０側の端部である。
各中間部ＩＰ１は、Ｚ方向における寸法Ｄ１を有する。寸法Ｄ１は、例えば、サブ階段３１１（又はサブ階段３１２）のＺ方向における寸法Ｄ０と略等しい。但し、寸法Ｄ１は、寸法Ｄ０と異なる場合（例えば、寸法Ｄ１が寸法Ｄ０より１段分大きい場合）もある。各中間部ＩＰ２は、Ｚ方向における寸法Ｄ２を有する。寸法Ｄ２は、寸法Ｄ１より大きい。例えば、寸法Ｄ２は、寸法Ｄ１の１．５倍から２倍程度である。中間部ＩＰ３は、Ｚ方向における寸法Ｄ３を有する。寸法Ｄ３は、寸法Ｄ２より大きく、例えば、寸法Ｄ２の１．５倍から２倍程度である。
例えば、Ｚ方向における中間部ＩＰの位置座標に関して、中間部ＩＰ１－１の上端のＺ方向における位置Ｈａは、中間部ＩＰ２－１の上端のＺ方向における位置Ｈｂ１より上方に設けられている。中間部ＩＰ２－１の上端のＺ方向における位置Ｈｂ１は、サブ階段３１２－１の最上段（頂部）のテラス７００のＺ方向における位置Ｈ２に等しい。
中間部ＩＰ１－２の上端のＺ方向における位置Ｈｃは、中間部ＩＰ２－１の上端のＺ方向における位置Ｈｂ１より下方に設けられ、中間部ＩＰ２－１の下端のＺ方向における位置Ｈｂ２より上方に設けられている。中間部ＩＰ２－１の下端のＺ方向における位置Ｈｂ２は、サブ階段３１１－２の最上段のテラス７００のＺ方向における位置Ｈ３に等しい。
中間部ＩＰ１－３の上端のＺ方向における位置Ｈｄは、中間部ＩＰ２－２の下端のＺ方向における位置Ｈｂ３より上方に設けられ、中間部ＩＰ２－２の上端のＺ方向における位置Ｈｂ４より下方に設けられている。中間部ＩＰ２－２の下端のＺ方向における位置Ｈｂ３は、サブ階段３１２－３の最上段のテラス７００のＺ方向における位置Ｈ６に等しい。
中間部ＩＰ１－４の上端のＺ方向における位置Ｈｅは、中間部ＩＰ２－２の上端のＺ方向における位置Ｈｂ４より上方に設けられている。中間部ＩＰ２－２の上端のＺ方向における位置Ｈｂ４は、サブ階段３１１－４の最上段のテラス７００のＺ方向における位置Ｈ７に等しい。
中間部ＩＰ３の上端のＺ方向における位置Ｈｆは、中間部ＩＰ１－１の上端のＺ方向における位置Ｈａより下方に設けられ、中間部ＩＰ１－２の上端のＺ方向における位置Ｈｃより上方に設けられている。中間部ＩＰ３の下端のＺ方向における位置Ｈｇは、中間部ＩＰ１－４の上端のＺ方向における位置Ｈｅより下方に設けられ、中間部ＩＰ１－３の上端のＺ方向における位置Ｈｄより上方に設けられている。
尚、各中間部ＩＰ１の上端は、サブ階段３１１，３１２のうち対応する１つの最下段のテラス７００に連続して接続されている。各中間部ＩＰ１の上端の位置は、中間部ＩＰ１の上端が接続された最下段のテラス７００のＺ方向における位置と実質的に同じである。各中間部ＩＰ２の上端は、サブ階段３１１，３１２のうち対応する１つの最上段のテラス７００に連続して接続されている。各中間部ＩＰ２の上端の位置は、中間部ＩＰ２の上端が接続された最上段のテラス７００のＺ方向における位置と実質的に同じである。中間部ＩＰ３の上端は、サブ階段３１２の最上段のテラス７００に連続して接続されている。中間部ＩＰ３の上端の位置は、中間部ＩＰ３の上端が接続された最上段のテラス７００のＺ方向における位置と実質的に同じである。
この結果として、中間部ＩＰの上端のＺ方向における位置は、その上端に接続されたテラス７００上のコンタクトＣＣの底部のＺ方向における位置と実質的に同じになる。
Ｘ方向に並ぶ２つの階段群ＧＰ１，ＧＰ２において、２つの階段群ＧＰ１，ＧＰ２に属するサブ階段３１１，３１２（及びスタジアム状階段部ＳＳ）の高さ位置のプロファイルと同様に、階段群ＧＰ１に属する複数の中間部ＩＰ１－１，ＩＰ１－２，ＩＰ２－１の高さ位置のプロファイルは、中間部ＩＰ３を境界として、階段群ＧＰ２に属する複数の中間部ＩＰ１－３，ＩＰ１－４，ＩＰ２－２の高さ位置のプロファイルに対して鏡像関係を有する。
図８の引出部ＨＰの領域Ｒ２内の複数のサブ階段３１１，３１２、複数のスタジアム状階段部ＳＳ及び複数の中間部ＩＰは、図９乃至１２に示された構成が左右反転された構造で、第２のメモリ領域ＭＡ２から第１のメモリ領域へ向かって、並んでいる。領域Ｒ２内の複数の中間部ＩＰの高さ位置のプロファイルは、中間部ＩＰ４を境界部として、図１２の複数の中間部ＩＰの高さ位置のプロファイルと鏡像関係を有して、領域Ｒ２内に配列されている。
中間部ＩＰ４は、Ｘ方向においてスタジアム状階段部ＳＳ４に隣り合う。
中間部ＩＰ４は、第２のメモリ領域を向く傾斜面Ｆ４を有する。傾斜面Ｆ４は、第１のメモリ領域ＭＡ１側から第２のメモリ領域ＭＡ２側に向かって傾いている。中間部ＩＰ４の上端のＺ方向における位置は、中間部ＩＰ１－４の上端の位置Ｈｅより高く、中間部ＩＰ１－２の上端の位置Ｈｃより低い。例えば、中間部ＩＰ４の上端のＺ方向における位置は、サブ階段３１２－４の最上段のテラス７００の位置Ｈ８に実質的に等しい。中間部ＩＰ４は、Ｚ方向における寸法Ｄ４を有する。寸法Ｄ４は、寸法Ｄ３より大きく、例えば、寸法Ｄ３の１．５倍から２倍程度である。
本実施形態のメモリデバイス１における、引出部ＨＰ内のサブ階段３１１，３１２及びスタジアム状階段部ＳＳは、上述の周期性を有する構造を有するように、後述される製造工程によって、形成される。
これによって、本実施形態のメモリデバイス１において、製造工程における複数段の一括のエッチングによって生じる中間部ＩＰ１，ＩＰ２，ＩＰ３，ＩＰ４を境界に隣り合う各構造体（サブ階段、スタジアム状階段部、及び階段群など）は、互いに鏡像関係を有する。
尚、図７乃至図１２において、サブ階段３１１，３１２のＺ方向における位置（座標）は、サブ階段３１１，３１２のＺ方向における頂部（最上段）の位置としている。但し、サブ階段３１１，３１２のＺ方向における位置は、サブ階段３１１，３１２の頂部以外の部分で示されてもよい。例えば、サブ階段３１１，３１２のＺ方向における位置は、サブ階段３１１，３１２の底部（最下段）の位置、又は、サブ階段３１１，３１２における頂部と底部との間の中央の位置で示されてもよい。図７乃至図１２において、サブ階段３１１，３１２のＸ方向における位置は、サブ階段３１１，３１２の第１のメモリ領域Ｍ１側の端部の位置としている。但し、サブ階段３１１，３１２のＸ方向における位置は、サブ階段３１１，３１２の第１のメモリ領域Ｍ１側の端部以外の部分で示されてもよい。例えば、サブ階段３１１，３１２のＸ方向における位置は、サブ階段３１１，３１２の第２のメモリ領域ＭＡ２側の端部の位置、又は、サブ階段のＸ方向における両方の端部間の中央の位置で示されてもよい。
サブ階段３１１，３１２の位置の基準が変更されたとしても、複数のサブ階段３１１，３１２のＸ方向及びＺ方向における位置の関係は、図７乃至図１２で説明された関係を維持する。
［ｂ］製造方法
図１３乃至図２４を参照して、本実施形態のメモリデバイス１の製造方法について、説明する。図１３、図１５、図１６、図１８、図１９、図２１、図２２、及び図２４のそれぞれは、本実施形態のメモリデバイス１の製造方法の一工程を示す断面工程図である。図１４、図１７、図２０、及び図２３のそれぞれは、本実施形態のメモリデバイス１の製造方法の一工程における、製造工程中の引出部ＨＰの一部を抽出して示す断面図である。
図１３に示されるように、ロウデコーダモジュール１５等を含む回路（図示せず）が半導体基板２０上に形成された後、絶縁層３８が、例えばＣＶＤ（Chemical Vapor deposition）法によって、半導体基板２０上に形成される。半導体基板２０上の回路は、絶縁層３８に覆われる。導電層２１が、例えばＣＶＤ法によって、絶縁層３８上に形成される。導電層２１は、メモリセルアレイ１０内のソース線ＳＬに用いられる層である。
絶縁層３２ａが、例えばＣＶＤ法によって、導電層２１上に形成される。複数の絶縁層３２及び複数の絶縁層３９が、例えばＣＶＤ法によって、１層ずつ交互に絶縁層３２ａ上に形成される。
これによって、複数の段８０Ｘを含む積層体３００Ｘが、メモリ領域ＭＡ及び引出領域ＨＡにおいて、Ｚ方向における半導体基板２０の上方に形成される。各段８０Ｘは、１つ絶縁層３９及び１つの絶縁層３２を含む。積層体３００ＸのＺ方向における最下層の層は、絶縁層３２ａであり、最下層の絶縁層３２ａが、導電層２１の上面上に形成される。絶縁層３９が、絶縁層３２ａの上面上に形成される。
複数の絶縁層３９は、後述の工程において、導電層２２（例えば、選択ゲート線ＳＧＳ、ＳＧＤ及びワード線ＷＬ）に置換される層である。以下において、絶縁層３９は、犠牲層３９とよばれる。積層体３００Ｘ内の犠牲層３９の数は、メモリセルアレイ１０内に形成される導電層２２の数に応じて、変更され得る。
マスク層９０が、リソグラフィ処理によって、Ｚ方向における積層体３００Ｘの上方に形成される。複数の開口部ＯＰ０が、マスク層９０内に設けられている。
開口部ＯＰ０は、引出領域ＨＡ内におけるスタジアム状階段部が形成される位置に対応するように、設けられている。尚、引出領域ＨＡ内におけるＸ方向に並ぶ開口部ＯＰ０の数は、メモリセルアレイ１０内の導電層２２の数に応じて、変更され得る。図１３の例において、マスク層９０は、１つのブロックＢＬＫに対する引出領域ＨＡの上方において、８つの開口部ＯＰ０を含む。
積層体３００Ｘに対するエッチング処理及びマスク層９０に対するスリミング処理の繰り返しによって、Ｙ方向から見て山状の構造体（以下では、山部とよばれる）３０１が、積層体３００Ｘ内に形成される。山部３０１は、複数のテラス７００を含む構造体である。山部（両面階段ともよばれる）３０１は、第１のメモリ領域ＭＡ１側及び第２のメモリ領域ＭＡ２側の両方に複数のテラス７００を含む。
尚、Ｘ方向に隣り合う２つの山部３０１の裾の間の部分（山裾間の領域）は、谷部３０２とよばれる。
より具体的には、以下のように、複数の山部３０１及び複数の谷部３０２が、複数のエッチング処理及び複数のスリミング処理によって、形成される。
マスク層９０のパターンに基づいた１回目の異方性エッチングによって、積層体３００Ｘが、１つの段８０Ｘが除去されるエッチング量で、開口部ＯＰ０を介してエッチングされる。これによって、開口部ＯＰ０に対応する領域内において、１層の犠牲層３９及び１層の絶縁層３２が、除去される。この後、スリミング処理のための等方性エッチングによって、マスク層９０が選択的にシュリンク（スリミング）される。これによって、開口部ＯＰ０のサイズが、等方的に広がる。
１回目のスリミング処理後のマスク層９０を用いた２回目の異方性エッチングによって、積層体３００Ｘが、１つの段８０Ｘがエッチングされるエッチング量で、開口部ＯＰ０を介してエッチングされる。この時、上層のテラス７００が、積層体３００Ｘ内の下方の層３２，３９に対するマスクとして機能する。この結果として、段差７９９が、積層された２つの犠牲層３９（２つの段８０Ｘ）間に生じ、階段状の構造が、積層体３００Ｘ内に形成される。２回目のスリミング処理（等方性エッチング）が、マスク層９０に対して実行される。これによって、開口部ＯＰ０のサイズが、さらに等方的に広がる。
この後、所定の数（ｋ個）のテラス７００をそれぞれ含む複数の山部３０１が形成されるまで、複数（ｋ回）のエッチング処理及び複数（ｋ－１回）のスリミング処理が実行される。
図１４は、図１３の領域ＸＩＶ内の構成の一例を示す図である。
例えば、図１４に示されるように、複数の山部３０１が、積層体３００Ｘ内に形成される。各山部３０１は、山部３０１の両側面に２つのテラス７００を含む。山部３０１の各段８０Ｘにおいて、犠牲層３９の上面は露出し、絶縁層３２の上面は、上層の犠牲層３９によって覆われている。
１段目の段８０Ｘ内に形成されたテラス７００の寸法（幅）Ｗ１は、Ｘ方向及びＹ方向のそれぞれで略等しい。２段目の段８０Ｘ内に形成されたテラス７００の寸法Ｗ２は、Ｘ方向及びＹ方向のそれぞれで略等しい。尚、各段８０Ｘにおけるテラス７００の幅は、略等しいことが好ましいが、異なっていてもよい。
メモリ領域ＭＡ１，ＭＡ２の引出部ＨＰ側の終端部の加工形状は、テラス７００の形成によって、階段形状となる。この結果として、引出部ＨＰにおいて、積層された複数の犠牲層３９を含むサブ階段３１１ｘ，３１２ｘが、メモリ領域ＭＡ１，ＭＡ２の終端部に形成される。
山部３０１の形成の後、マスク層９０は、除去される。
図１５に示されるように、マスク層９１が、リソグラフィ処理によって、Ｚ方向における積層体３００Ｘの上方に形成される。複数の開口部ＯＰ１が、マスク層９１内に設けられている。複数の開口部ＯＰ１は、各引出部ＨＰ内においてＸ方向に並ぶ複数の山部３０１（３０１ａ，３０１ｂ）を１つおきに露出させるように、マスク層９１内に形成されている。それゆえ、引出部ＨＰにおいて、開口部ＯＰ１内に露出する山部３０１ａとマスク層９１により覆われる山部３０１ｂとが、Ｘ方向に交互に並ぶ。
マスク層９１において、Ｘ方向における開口部ＯＰ１の端部（開口端又はマスクエッジともよばれる）Ｅｇ１の位置がＸ方向に並ぶ２つの山部３０１ａ，３０１ｂの山裾間の領域（谷部）３０２に配置されるように、マスク層９１が、リソグラフィ処理によってパターニングされている。
本工程において、マスク層９１のアライメントのずれに関して、Ｘ方向におけるマスク層９１の開口部ＯＰ１の端部の位置Ｅｇ１は、マスク層９１に基づくエッチング処理によって各山部３０１ａ，３０１ｂの最下段に形成されるテラス７００のテラス幅の大きさに関してマージンを確保できるように考慮されて、設計されればよい。
尚、各引出部ＨＰ内においてＸ方向に並ぶ開口部ＯＰ１の数は、メモリセルアレイ１０内の導電層２２の数に応じて、変更され得る。図１５の例において、マスク層９１は、引出部ＨＰの上方において、Ｘ方向に並ぶ４つの開口部ＯＰ１を含む。開口部ＯＰ１の数が、４つである場合、Ｘ方向に沿う断面において現れるマスク層９１のマスクエッジＥｇ１の数は、８つである。
図１６に示されるように、マスク層９１のパターンに基づいた異方性エッチングによって、積層体３００Ｘが、エッチングされる。このエッチングにおいて、山部３０１ａのテラス７００及び段差７９９のパターンが、下層の犠牲層３９及び絶縁層３２に、転写される。この結果として、山部３０１ｃが、Ｚ方向において山部３０１ｂ（３０１ａ）の下方の領域（位置）内に、形成される。山部３０１ｃは、山部３０１ａと実質的に同じ構造を有する。
図１７は、図１６の領域ＸＶＩＩ内の構成の一例を示す図である。
図１７に示されるように、例えば、引出部ＨＰ内において、積層体３００Ｘは、山部３０１の高さに応じた複数の層３２，３９がエッチングされるエッチング量で、開口部ＯＰ１を介してエッチングされる。形成された山部３０１ｃの最上段は、山部３０１ａの最下段より１段分だけ下方に位置する。
山部３０１ａ及び谷部３０２に対するエッチングによって、複数の中間部（崖部）ＩＰ１が、山部３０１ｂの山裾（最下段のテラス７００）に連続するように、山部３０１ｂの下方に形成される。中間部ＩＰ１は、Ｘ方向において山部３０１ｃに隣り合う。例えば、中間部ＩＰ１は、Ｚ方向に対してテーパーを含み、或る大きさの傾斜角を有する。各中間部ＩＰ１の傾斜面は、山部３０１ｃ側を向く。中間部ＩＰ１のＺ方向における寸法は、山部３０１ｃのＺ方向における寸法より大きい。
以下において、本工程における山部３０１に対するエッチングのように、積層体３００Ｘ内の複数の段８０Ｘが１度の異方性エッチングでエッチングされる処理は、多段エッチング処理（又は、多段エッチング工程）とよばれる。
多段エッチング処理による山部３０１ｃ及び中間部ＩＰ１の形成の後、マスク層９１は、除去される。
図１８に示されるように、マスク層９２が、リソグラフィ処理によって、Ｚ方向における積層体３００Ｘの上方に形成される。複数の開口部ＯＰ２が、マスク層９２内に設けられている。各開口部ＯＰ２のマスクエッジＥｇ２は、山部３０１ｃの頂部（山部３０１ｃのＺ方向における上端）ＴＰａ上に配置されている。開口部ＯＰ２の数が、２つである場合、Ｘ方向に沿う断面において現れるマスク層９２のマスクエッジＥｇ２の数は、４つである。
複数の開口部ＯＰ２は、山部３０１ｂ（又は山部３０１ｄ）を挟んでＸ方向に並ぶ２つの山部３０１ｃの頂部ＴＰａ間の領域を露出させる。これによって、山部３０１ｃのＸ方向における片側の段差形成面が、開口部ＯＰ２を介して露出する。また、Ｘ方向に並ぶ露出した２つの段差形成面間に配置された山部３０１ｄが、開口部ＯＰ２を介して、露出する。
これに対して、マスク層９２に覆われた段差形成面間の山部３０１ｂは、マスク層９２に覆われている。
このように、本工程において、Ｘ方向におけるマスク層９２の開口部ＯＰ２の端部の位置Ｅｇ２は、図１５乃至図１７の工程におけるマスク層９１の開口部の端部の位置Ｅｇ１と異なる。
本工程において、マスク層９２と山部３０１ｃの頂部ＴＰａとの間のアライメントのずれに関して、山部３０１ｃの頂部のテラス幅（Ｘ方向におけるテラスの寸法）に対するマージンが考慮されて、設計されればよい。
図１９に示されるように、マスク層９２のパターンに基づいた異方性エッチングによって、積層体３００Ｘが、エッチングされる。
図２０は、図１９の領域ＸＸ内の構成の一例を示す図である。
本工程において、積層体３００Ｘは、山部３０１ｄ及び中間部ＩＰ１が含む複数の層３２，３９（複数の段８０Ｘ）の高さ分だけ、エッチングされる。
このエッチングによって、上述の露出状態の山部３０１ｄのテラス７００及び段差７９９のパターンが、下層の犠牲層３９及び絶縁層３２に、転写される。
この結果として、山部３０１ｅ及び中間部ＩＰ１が、山部３０１ｄが設けられていた位置より下方の領域内に、形成される。山部３０１ｅは、山部３０１ｄと実質的に同じ構造を有する。
山部３０１ｃに対するエッチングによって、マスクエッジＥｇ２を境界に、山部３０１ｃの露出した側の段差形成面（複数のテラス及び段差）及び谷部がエッチングされ、複数の中間部ＩＰ２が形成される。山部３０１ｃのエッチングされた側の段差形成面のパターンは、中間部ＩＰ２の下方の複数の絶縁層３２及び複数の犠牲層３９に転写される。これによって、各中間部ＩＰ２の下方に、サブ階段３１１ｘ又はサブ階段３１２ｘが、形成される。また、山部３０１ｃのマスク層９２に覆われた部分のそれぞれは、エッチングされることなしに、サブ階段３１１ｘ，３１２ｘとして残存する。このように、複数のサブ階段３１１ｘ，３１２ｘが、１つの山部３０１ｃから形成される。中間部ＩＰ１は、形成された複数のサブ階段３１１ｘ，３１２ｘに、Ｘ方向においてそれぞれ対向する。
例えば、山部３０１ｅの上端の位置は、マスク層９２に覆われた中間部ＩＰ１の底面よりもＺ方向において下方に設けられている。
本工程における多段エッチング処理の形成の後、マスク層９２は、除去される。
図２１に示されるように、マスク層９３が、リソグラフィ処理によって、Ｚ方向における積層体３００Ｘの上方に形成される。開口部ＯＰ３が、マスク層９３内に設けられている。マスク層９３のＸ方向における開口部ＯＰ３のマスクエッジＥｇ３の位置は、山部３０１ｅの頂部（山部３０１ｅのＺ方向における上端）ＴＰｂ上に配置される。Ｘ方向に沿う断面において現れるマスク層９３のマスクエッジＥｇ３は、２つである。
開口部ＯＰ３は、引出部ＨＰ内の山部３０１ｅを、山部３０１ｅの頂部ＴＰｂを境界に部分的に露出させる。開口部ＯＰ３は、Ｘ方向に並ぶ２つの山部３０１ｅの頂部ＴＰｂ間の領域を露出させる。これによって、山部３０１ｅの一部に加えて、中間部ＩＰ２上方の山部３０１ｂ、及び、頂部ＴＰａをそれぞれ有するサブ階段３１１ｘ，３１２ｘは、開口部ＯＰ３を介して露出する。
このように、本工程において、Ｘ方向におけるマスク層９３の開口部ＯＰ３の端部の位置Ｅｇ３は、図１８乃至図２０の工程におけるマスク層９２の開口部ＯＰ２の端部の位置Ｅｇ２と異なる。本工程において、マスク層９３と山部３０１ｅの頂部ＴＰｂとの間のアライメントのずれに関して、山部３０１ｅの頂部ＴＰｂのテラス幅（Ｘ方向におけるテラスの寸法）に対するマージンが、考慮されて設計されればよい。
図２２に示されるように、マスク層９３のパターンに基づいた異方性エッチングによって、積層体３００Ｘが、エッチングされる。
図２３は、図２２の領域ＸＸＩＩＩ内の構成の一例を示す図である。
図２３に示されるように、本工程において、積層体３００Ｘは、山部３０１ｂ（３０１ｆ）及び中間部ＩＰ１，ＩＰ２が含む複数の層３２，３９（複数の段８０Ｘ）の高さに相当する分だけ、エッチングされる。開口部ＯＰ３を介したエッチングにおいて、図２１の山部３０１ｂ及びサブ階段３１１ｘ，３１２ｘのパターンが、下層の犠牲層３９及び絶縁層３２に転写される。
この結果として、山部３０１ｆ、サブ階段３１１ｘ，３１２ｘ及び中間部ＩＰ１，ＩＰ２が、マスク層９３に覆われた部材より下方の領域に、形成される。山部３０１ｆは、山部３０１ｂと実質的に同じ構造を有する。例えば、山部３０１ｆの上端の位置は、マスク層９３に覆われた最下層のテラス７００より１段分だけ、Ｚ方向において下方に設けられている。
このエッチングによって、各中間部ＩＰ３が、マスクエッジＥｇ３が配置されたサブ階段３１１ｘ，３１２ｘの背面に、形成される。各中間部ＩＰ３は、頂部ＴＰｂから頂部ＴＰｂの下方のサブ階段３１１ｘ，３１２ｘの上端まで延伸する。
本工程における多段エッチング処理の後、マスク層９３は、除去される。
図２４に示されるように、マスク層９４が、リソグラフィ処理によって、Ｚ方向における積層体３００Ｘの上方に形成される。開口部ＯＰ４が、マスク層９４内に設けられている。マスク層９３のＸ方向における開口部ＯＰ４の開口端の位置Ｅｇ４は、山部３０１ｆの頂部ＴＰｃ上に配置される。開口部ＯＰ４は、引出部ＨＰ内における山部３０１ｆの頂部ＴＰｃより第２のメモリ領域ＭＡ２側の領域Ｒ２を露出させる。引出部ＨＰ内における山部３０１ｆの頂部ＴＰｃより第１のメモリ領域ＭＡ１側の領域Ｒ１は、マスク層９４に覆われている。Ｘ方向に沿う断面において現れるマスク層９４のマスクエッジＥｇ４は、２つである。
このように、本工程において、Ｘ方向におけるマスク層９４の開口部ＯＰ４の端部の位置Ｅｇ４は、図１８乃至図２０の工程におけるマスク層９２の開口部ＯＰ２の端部の位置Ｅｇ２、及び図２１乃至図２３の工程におけるマスク層９３の開口部ＯＰ３の端部の位置Ｅｇ３、のいずれとも異なる。本工程において、マスク層９４と山部３０１ｆの頂部ＴＰｃとの間のアライメントのずれに関して、山部３０１ｆの頂部ＴＰｃのテラス幅（Ｘ方向におけるテラス７００の寸法）に対するマージンが、考慮されて設計されればよい。
すなわち、本実施形態において、複数の多段エッチング工程でマスクエッジＥｇ（Ｅｇ１，Ｅｇ２，Ｅｇ３，Ｅｇ４）が連続して配置される部分が、引出部ＨＰ内に生じなくなる。この結果として、Ｚ方向に延伸する梁状構造は、引出部ＨＰ内に形成されない。
この後、積層体３００Ｘは、マスク層９４のパターンに基づいて、異方性エッチングによって、エッチングされる。本工程において、積層体３００Ｘは、積層体３００Ｘの最上端から最下層の中間部ＩＰ１までが含む複数の段８０の高さに相当する分だけ、エッチングされる。
これによって、上述の図８に示されるように、領域Ｒ２内において、露出された各構成部材のパターンが、下方の複数の犠牲層３９及び複数の絶縁層３２に転写される。さらに、本工程において、積層体３００Ｘの最下層の犠牲層３９の上面が、露出する。中間部ＩＰ４が、領域Ｒ１と領域Ｒ２との間の境界領域において、マスクエッジＥｇ４の下方に形成される。
多段エッチング処理の後、マスク層９４は、除去される。
上述の複数の多段エッチング処理を含む製造工程によって、中間部ＩＰを挟んで鏡像関係を有して配列される複数のサブ階段３１１，３１２のパターン及び複数のスタジアム階段部ＳＳのパターンが形成される。また、上述の製造工程によれば、梁状構造は、引出部ＨＰ内に形成されない。
引出部ＨＰ内における階段構造（複数のサブ階段３１１，３１２を含む構造体）の形成の後、メモリピラーＭＰがメモリセルアレイ１０内に形成される（図５及び図６参照）。メモリピラーＭＰの形成の工程の概略は、以下のとおりである。
まず、複数の開口部を有するマスク層が、積層体３００Ｘ上に形成される。本工程におけるマスク層の開口部は、複数のメモリピラーＭＰの形成位置に対応する領域内に形成されている。このマスク層を用いた異方性のエッチング処理によって、複数のメモリホールが、積層体３００Ｘのメモリ領域ＭＡ１，ＭＡ２内に形成される。複数のメモリホールの側面及び底面に、上述のブロック絶縁膜４５、チャージトラップ膜４４及びトンネル絶縁膜４３が順に形成される。メモリホールの底部に設けられたブロック絶縁膜４５、チャージトラップ膜４４及びトンネル絶縁膜４３の一部が除去される。この後、メモリホール内に、半導体層４１及びコア部材４０が形成される。メモリホールの上部に設けられたコア部材４０の一部が除去され、除去によって生じた空隙内に半導体層４１が形成される。
この後、絶縁層３４が、メモリセルアレイ１０上に、形成される。また、この時までに絶縁層３４が、引出領域ＨＡ内に埋め込まれ、ブリッジ部ＢＲＧ及び引出部ＨＰは、絶縁層３４に覆われる。
絶縁層３４の形成後、スリットＳＬＴが、積層体３００Ｘ内の所定の領域内に形成される。この後、犠牲層３９のリプレース処理が実行される。これによって、積層配線３００が形成される。具体的には、熱リン酸等によるウェットエッチングによって、スリットＳＬＴを介して複数の犠牲層３９が選択的に除去される。これによって、空隙が、積層体３００Ｘの犠牲層３９が除去された領域に、生じる。複数の犠牲層３９が除去された構造体は、複数のメモリピラーＭＰ、支持柱（図示せず）等によって維持される。導電体が、スリットＳＬＴを介して、積層体３００Ｘ内の空隙に埋め込まれる。例えばＣＶＤ法が、本工程における導電体の形成に使用される。
スリットＳＬＴ内部に形成された導電体がエッチバック処理によって除去される。これによって、隣り合う配線層に形成された導電体が分離される。この結果として、選択ゲート線ＳＧＳとして機能する導電層２２ａ、ワード線ＷＬ０～ＷＬｎ－１としてそれぞれ機能する複数の導電層２２ｂ、及び、選択ゲート線ＳＧＤとして機能する導電層２２ｃが、それぞれ形成される。
導電層２２は、メモリ領域ＭＡ１，ＭＡ２、引出領域ＨＡ内のブリッジ部ＢＲＧ及び引出部ＨＰに延伸する。導電層２２は、引出部ＨＰのサブ階段３１１，３１２において、露出する。これによって、導電層２２の露出部分が、テラス７００として、サブ階段３１１，３１２内に形成される。
尚、本工程において形成される導電層２２は、バリアメタルを含んでいてもよい。この場合、犠牲層３９の除去後の導電体の形成において、例えばバリアメタルとして窒化チタンが堆積された後に、タングステンが窒化チタン上に形成される。
導電層２２の形成の後、スリットＳＬＴの埋め込み処理が、実行される。具体的には、スリットＳＬＴの側面及び底面を覆うように絶縁層（スペーサＳＰ）が形成される。そして、スリットＳＬＴの底部に設けられたスペーサＳＰの一部が除去される。この後、コンタクトＬＩが、スリットＳＬＴ内に形成される。
スリットＳＨＥが、導電層２２ｃをＹ方向に分断するように、形成される。
複数のコンタクトＣＣが、コンタクト形成工程によって、引出部ＨＰのサブ階段３１１，３１２上に形成される。複数のコンタクトＣＣのそれぞれは、引出部ＨＰ内の複数のサブ階段（下りサブ階段）３１１及び複数のサブ階段（上りサブ階段）３１２の複数のテラス７００のうち対応する１つに接続される。
複数の配線２６が、配線形成工程によって、メモリ領域ＭＡ及び引出領域ＨＡを覆う絶縁層３４の上方に形成される。複数の配線２６のそれぞれは、引出部ＨＰ内の複数のコンタクトＣＣのうち対応する１つに接続される。
以上のように、本実施形態のメモリデバイス１の製造工程によって、メモリセルアレイ１０内の積層配線３００にコンタクトを接続するための階段構造が形成される。
尚、本実施形態のメモリデバイス１における引出部ＨＰの製造方法（製造工程）は、図１３乃至図２４に示される例（例えば、山部３０１内の層数、各サブ階段３１１，３１２の層数、各マスク層内の開口部の数、及び（又は）多段エッチング処理の回数）に限定されず、メモリセルアレイ１０内の導電層２２の層数に応じて、適宜変更され得る。
［ｃ］まとめ
或るメモリデバイスの引出領域における階段構造の製造工程において、Ｚ方向に延伸する余剰部材（以下では、梁状構造とよばれる）が、引出領域とマスク層との合わせずれに対するマージンの確保に起因して、引出領域内に生じる場合がある。
梁状構造は、引出領域の面積の増大、梁状構造の倒壊による欠陥の発生などの原因となる。
また、マスク層のマスクエッジ（開口部ＯＰの端部）が梁状構造上又は多段エッチング処理により発生する中間部ＩＰ上に配置された場合、マスクエッジのずれにより、サブ階段の複数の段にまたがるスリットが積層体内に形成されてしまう可能性がある。犠牲層から導電体へのリプレース処理時において、導電体がこのスリット内に残存した場合、配線間のショートが発生する。
このような不良を回避するためにマスク層のマスクエッジに対するマージンを大きくとると、引出領域の面積が増大する傾向がある。
本実施形態のメモリデバイス１は、引出部ＨＰ内の複数のサブ階段３１１，３１２のＸ方向及びＺ方向に関して、図１０乃至図１２の構成を有する。
本実施形態によれば、上述の図１３乃至図２４を参照して説明されたように、図１０乃至図１２の構成を有する引出部ＨＰが形成された場合、引出部ＨＰ内の積層体３００Ｘをエッチングするための各マスク層９１，９２，９３，９４の開口部ＯＰ１，ＯＰ２，ＯＰ３，ＯＰ４の端部の位置が、引出部ＨＰ内の特定の位置に繰り返し配置されない。この製造工程によって形成された本実施形態のメモリデバイス１において、引出部ＨＰは、梁状構造を含まない。
これによって、本実施形態において、引出領域ＨＡとマスク層９１，９２，９３，９４との間の位置合わせのためのマージンの確保が、緩和される。この結果として、マージンの確保のためのスペースが、削減される。
それゆえ、本実施形態のメモリデバイス１は、引出領域ＨＡの面積を縮小できる。この結果として、本実施形態のメモリデバイス１は、チップサイズを小さくできる。
また、本実施形態によれば、位置合わせに関するマージンの確保のために生じる上述の梁状構造は、引出領域ＨＡ内に形成されない。
それゆえ、本実施形態のメモリデバイス１は、引出部内における梁状構造に起因した欠陥を、抑制できる。
以上のように、本実施形態のメモリデバイス及びその製造方法は、メモリデバイスのコストを、削減できる。
（２）第２の実施形態
図２５乃至図３１を参照して、第２の実施形態のメモリデバイス及びその製造方法について、説明する。
［ａ］構成
図２５及び図２６を参照して、本実施形態のメモリデバイス１の構成について、説明する。
図２５は、本実施形態のメモリデバイス１におけるメモリセルアレイ１０の引出部の構造例を模式的に示す断面図である。図２５に示されるように、本実施形態において、第１の実施形態と同様に、４つのサブ階段３１１ｚ，３１２ｚを含む各階段群ＧＰ（２つのスタジアム状階段部ＳＳ）のそれぞれが、図１０の（ａ）又は（ｂ）に示される構造（配列パターン）を有する。これら複数の階段群ＧＰは、各中間部ＩＰ２，ＩＰ３を境界として隣り合う２つの構造体が鏡像関係を有するように、引出部ＨＰ内に配置されている。
また、本実施形態において、複数のサブ階段３１１ｚ，３１２ｚ及び複数の中間部ＩＰは、図１１及び図１２において説明された構造を有し得る。
本実施形態において、領域Ｒ２内の複数のサブ階段３１１ｚ，３１２ｚの構造が、中間部の存在なしに、領域Ｒ１内の複数のサブ階段３１１ｚ，３１２ｚの構造に対して鏡像関係を有していることが、第１の実施形態の構成と異なる。
また、本実施形態において、サブ階段３１１ｚ，３１２ｚの内部構成が、第１の実施形態で説明されたサブ階段３１１，３１２と異なる。
この結果として、本実施形態における各領域Ｒ１，Ｒ２内のテラス７００（７００ａ，７００ｂ）とメモリ領域ＭＡ１，ＭＡ２内の導電層２２との対応関係が、第１の実施形態におけるテラス７００と導電層２２との対応関係と異なる。
例えば、領域Ｒ１内の各サブ階段３１１ｚ，３１２ｚは、複数の導電層２２のうち偶数番目の導電層（例えば、ワード線ＷＬ０，ＷＬ２，・・・）のテラス７００ａを含む。領域Ｒ２内の各サブ階段３１１ｚ，３１２ｚは、複数の導電層２２のうち奇数番目の導電層（例えば、選択ゲート線ＳＧＳ、ワード線ＷＬ１，ＷＬ３，・・・）のテラス７００ｂを含む。
図２６を参照して、本実施形態のメモリデバイス１における、引出部ＨＰ内のサブ階段３１１ｚ，３１２ｚの構成について、説明する。
図２６は、図２５のＸＸＶＩで示される領域を示す模式的な断面図である。
図２６に示されるように、複数のサブ階段（下りサブ階段）３１１ｚ（３１１ｚ－３，３１１ｚ－４，３１１ｚ－５，３１１ｚ－６）及び複数のサブ階段（上りサブ階段）３１２ｚ（３１２ｚ－３，３１２ｚ－４，３１２ｚ－５，３１２ｚ－６）は、第１の実施形態と同様に、Ｘ方向に交互に配列されている。そして、２つのサブ階段３１１ｚ，３１２ｚの組は、スタジアム状階段部ＳＳを形成する。
各サブ階段３１１ｚ，３１２ｚにおいて、１つのテラス７００（７００ａ，７００ｂ）は、２つの段８０を含むペア（以下では、段ペアとよばれる）９９に対して設けられている。
複数のコンタクトＣＣ（ＣＣａ，ＣＣｂ）のうち１つのコンタクトＣＣが、段ペア９９の１つのテラス７００の上面上に設けられている。
本実施形態において、領域Ｒ１，Ｒ２の境界領域において、２つのサブ階段３１１ｚ－５，３１２ｚ－４が、サブ階段３１１ｚ－５，３１２ｚ－４の背面が互いに接触するように、Ｘ方向に隣り合う。各段８０の導電層２２及び絶縁層３２は、２つのサブ階段３１１ｚ－５，３１２ｚ－４間で連続している。２つのサブ階段３１１ｚ－５，３１２ｚ－４は、複数の導電層２２及び複数の絶縁層３２を共有している。
領域Ｒ２の各サブ階段３１１ｚ，３１２ｚのＺ方向における位置は、領域Ｒ１の各サブ階段３１１ｚ，３１２ｚのＺ方向における位置よりも１つの段８０の分だけ下方にずれている。
例えば、サブ階段３１１ｚ－５とサブ階段３１２ｚ－４とを比較した場合、サブ階段３１１ｚ－５の頂部のＺ方向における位置は、サブ階段３１２ｚ－４の頂部のＺ方向における位置より１段分低い。サブ階段３１２ｚ－４のテラス７００ａが設けられる段８０が、段ペア９９の偶数段とした場合、サブ階段３１１ｚ－５のテラス７００ｂは、段ペア９９の奇数段に設けられている。
これによって、領域Ｒ１内の各サブ階段３１１ｚ，３１２ｚは、複数の偶数番目の導電層２２のうちの１つに対応するテラス７００ａを有する。テラス７００ａは、コンタクトＣＣａに接続される。領域Ｒ２内の各サブ階段３１１ｚ，３１２ｚは、複数の奇数番目の導電層２２のうちの１つに対応するテラス７００ｂを有する。テラス７００ｂは、コンタクトＣＣｂに接続される。
このように、本実施形態において、メモリ領域ＭＡ内の複数の導電層２２は、ブリッジ部ＢＲＧ及び引出部ＨＰを介して、ロウデコーダモジュール１５などの回路に接続される。
［ｂ］製造方法
図２７乃至図３０を参照して、本実施形態のメモリデバイス１の製造方法について、説明する。
図２７乃至図３０のそれぞれは、本実施形態のメモリデバイス１の製造方法の一工程を示す模式的な断面工程図である。
図２７に示されるように、第１の実施形態の図１３及び図１４の工程と同様に、マスク層９０のパターンに基づいた積層体３００Ｘのエッチング処理及びマスク層９０に対するスリミング処理の繰り返しによって、複数の山部３０９が、積層体３００Ｘ内に形成される。
本実施形態において、１回のエッチング処理によって２つの絶縁層３２及び２つの犠牲層３９がエッチングされるエッチング量で、積層体３００Ｘがエッチングされる。
これによって、２つの絶縁層３２及び２つの犠牲層３９を含む組（２つの段８０ｘを含む段ペア９９ｘ）が、段差７９９ｘとして、１回のエッチング工程によって形成される。各段ペア９９ｘにおいて、段ペア９９ｘの最上層の犠牲層３９の上面は露出し、その犠牲層３９より下方の２つの絶縁層３２及び１つの犠牲層３９の上面のそれぞれは、上方の層（絶縁層３２又は犠牲層３９）によって覆われている。
このように、２つの絶縁層３２及び２つの犠牲層３９を含む４つの層を１つの単位としたエッチング処理によって、複数の段差７９９ｘが、積層体３００Ｘ内に形成される。
図２８に示されるように、マスク層９１が、リソグラフィ処理によって、Ｚ方向における積層体３００Ｘの上方に形成される。複数の開口部ＯＰ１が、マスク層９１内に設けられている。第１の実施形態と同様に、開口部ＯＰ１は、或る引出部ＨＰ内においてＸ方向に並ぶ複数の山部３０９（３０９ａ，３０９ｂ）を１つおきに露出させるように、形成されている。
積層体３００Ｘに対するエッチングが、山部３０９の段数に応じたエッチング量で、実行される。開口部ＯＰ１に対応する位置の山部３０９の段差７９９ｘのパターンが、Ｚ方向における下層の複数の犠牲層３９及び絶縁層３２に転写される。これによって、山部３０９ａが、マスク層９１に覆われた山部３０９ｂより半導体基板２０側に後退した位置に形成される。この時において、中間部（崖部）ＩＰ１が、山部３０９ｂの下方に形成される。中間部ＩＰ１は、山部３０９ａの段差形成面に対向する。
マスク層９１が除去された後、上述の図１８乃至図２０に示される工程と実質的に同様に、山部３０９ａにマスクエッジを設けたマスク層のパターンに基づいて、積層体３００Ｘが、エッチングされる。これによって、山部３０９ａの段差形成面及び山部３０９ｂのパターンが、積層体３００ｘの下層に転写されるとともに、中間部ＩＰ２が形成される。
図２９に示されるように、中間部ＩＰ２が形成される多段エッチング処理の後、マスク層９３が、リソグラフィ処理によって、Ｚ方向における積層体３００Ｘの上方に形成される。開口部ＯＰ３が、マスク層９３内に設けられている。
本工程において、上述の図２１乃至図２３に示される工程と実質的に同様に、開口部ＯＰ３のマスクエッジＥｇ３は、Ｘ方向において中間部ＩＰ２と並ぶ山部３０９ｂの頂部ＴＰｂ上に配置されている。
マスク層９３のパターンに基づいた多段エッチング処理によって、開口部ＯＰ３に露出した山部３０９、サブ階段３１１ｙ，３１２ｙ及び中間部ＩＰ１，ＩＰ２のパターンが、下層の複数の絶縁層３２及び犠牲層３９に転写される。中間部ＩＰ３が、マスクエッジＥｇ３の下方に形成される。
これによって、本工程において、山部３０９ｘを中心に、複数のサブ階段３１１ｙ，３１２ｙ及び複数の中間部ＩＰ１，ＩＰ２，ＩＰ３をそれぞれ含む左右対称の構造体が、引出部ＨＰ内に形成される。
図３０に示されるように、マスク層９５が、リソグラフィ処理によって、Ｚ方向における積層体３００Ｘの上方に形成される。開口部ＯＰ５が、マスク層９５内に設けられている。
開口部ＯＰ５は、引出部ＨＰの第２のメモリ領域ＭＡ２側の半分の領域Ｒ２を露出させるように、マスク層９５内に形成される。引出部ＨＰの第１のメモリ領域ＭＡ１側の残りの半分の領域Ｒ１は、マスク層９５によって覆われている。マスク層９５のマスクエッジの１つは、山部３０９ｘの頂部に配置されている。
本工程において、１つの段８０分のエッチング量で、積層体３００Ｘが、エッチングされる。１つの段８０に含まれる犠牲層３９及び絶縁層３２は、除去される。
図３１は、図３０の領域ＸＸＸＩ内の構成の一例を示す図である。
図３１に示されるように、領域Ｒ２側の各サブ階段３１１ｙ，３１２ｙのＺ方向における位置が、領域Ｒ１側の各サブ階段３１１ｙ，３１２ｙのＺ方向における位置より、１段分だけ半導体基板２０側に後退する。
領域Ｒ１内において、偶数番目の導電層に対応する犠牲層３９のテラス７００ａのそれぞれは、残存する。領域Ｒ２内において、奇数番目の導電層に対応する犠牲層３９のテラス７００ｂのそれぞれは、露出する。
この後、第１の実施形態で説明された製造工程と実質的に同様に、メモリピラーＭＰの形成工程、スリットＳＬＴの形成工程、リプレース処理（導電層２２の形成工程）、コンタクトＣＣの形成工程、及び配線２６の形成工程が、順次実行される。
以上の工程において、本実施形態のメモリデバイス１が、形成される。
本実施形態において、積層配線の形成時に、積層体３００Ｘ内の除去される段８０の数（積層体３００Ｘのエッチング量）は、第１の実施形態において積層体３００Ｘ内の除去される段８０の数と実質的に同じである。但し、本実施形態において、マスク層９５のパターンに基づいた異方性エッチングは多段エッチング工程には相当せず、実行される多段エッチング処理の回数は、第１の実施形態において実行される多段エッチング処理の回数より１回少ない。また、本実施形態において、各中間部ＩＰ（ＩＰ１，ＩＰ２，ＩＰ３）の大きさ（例えば、中間部ＩＰのＸ方向における寸法）は、第１の実施形態における各中間部ＩＰ１，ＩＰ２，ＩＰ３の大きさと実質的に同じである。
本実施形態のメモリデバイスは、第１の実施形態のメモリデバイスと実質的に同じ効果を得ることができる。
（３） その他
上述の実施形態において、メモリデバイスの例として、ＮＡＮＤ型フラッシュメモリが、例示されている。但し、実施形態のメモリデバイスは、積層配線を有するデバイスであれば、他のメモリデバイスでもよい。
本実施形態において、メモリセルアレイ１０は、複数のメモリピラーＭＰ及び積層配線３００がＺ方向に積層された構造を有していてもよい。この場合において、上述の複数の引出部ＨＰが、Ｚ方向に積層される。各引出部ＨＰが、ブリッジ部ＢＲＧを介して又は直接に、同じ高さに設けられたメモリ領域ＭＡに接続される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＡ１，ＭＡ２：メモリ領域、ＨＡ：引出領域、ＢＲＧ：ブリッジ部、ＨＰ：引出部、２２：導電層、３１１，３１２：サブ階段（階段部）、７００：テラス。

Claims (5)

  1. 基板と、
    前記基板の上方で第１の方向に積層された複数の導電層をそれぞれ含み、前記第１の方向と交差し前記基板の表面に対して平行な第２の方向に並んだ第１及び第２のメモリ領域と、
    前記第２の方向における前記第１のメモリ領域と前記第２のメモリ領域との間に設けられ、前記第１のメモリ領域内の前記複数の導電層を前記第２のメモリ領域内の前記複数の導電層に接続するブリッジ部と、
    前記第２の方向における前記第１のメモリ領域と前記第２のメモリ領域との間に設けられ、前記ブリッジ部を介して前記複数の導電層に接続された複数のテラスを有する引出部と、
    前記引出部の上方で前記複数のテラスと対応して設けられた複数の配線と、
    前記複数のテラスと前記複数の配線との間を電気的に接続する複数のコンタクトと、
    を具備し、
    前記引出部は、それぞれ対応する前記複数のテラスを有する第１のサブ階段、第２のサブ階段、第３のサブ階段及び第４のサブ階段を、含み、
    前記第１乃至第４のサブ階段は、前記第１のメモリ領域側から前記第２のメモリ領域側に向かう方向に、前記第１のサブ階段、前記第２のサブ階段、前記第３のサブ階段、及び前記第４のサブ階段の順序で並び、
    前記第１乃至第４のサブ階段は、前記複数の配線側から前記複数のテラス側へ向かう方向に、前記第１のサブ階段、前記第２のサブ階段、前記第４のサブ階段、及び前記第３のサブ階段の順序で並ぶ、
    メモリデバイス。
  2. 前記第１及び第３のサブ階段のそれぞれは、前記第１のメモリ領域側から前記第２のメモリ領域側に降段する前記複数のテラスを含み、
    前記第２及び第４のサブ階段のそれぞれは、前記第１のメモリ領域側から前記第２のメモリ領域側に昇段する前記複数のテラスを含む、
    請求項１に記載のメモリデバイス。
  3. 前記引出部は、第５のサブ階段、第６のサブ階段、第７のサブ階段及び第８のサブ階段を、さらに含み、
    前記第５乃至第８のサブ階段は、前記第２の方向における前記第４のサブ階段と前記第２のメモリ領域との間に設けられ、
    前記第５乃至第８のサブ階段の前記第１の方向における位置のそれぞれは、前記第３のサブ階段の前記第１の方向における位置より低く、
    前記第５乃至第８のサブ階段は、前記第１のメモリ領域側から前記第２のメモリ領域側に向かう方向に、前記第５のサブ階段、前記第６のサブ階段、前記第７のサブ階段、及び前記第８のサブ階段の順序で並び、
    前記第５乃至第８のサブ階段は、前記複数の配線側から前記複数のテラス側へ向かう方向に、前記第８のサブ階段、前記第７のサブ階段、前記第５のサブ階段、及び前記第６のサブ階段の順序で並ぶ、
    請求項１又は２に記載のメモリデバイス。
  4. 基板と、
    前記基板の上方で第１の方向に積層された複数の導電層をそれぞれ含み、前記第１の方向と交差し前記基板の表面に対して平行な第２の方向に並んだ第１及び第２のメモリ領域と、
    前記第２の方向における前記第１のメモリ領域と前記第２のメモリ領域との間に設けられ、前記第１のメモリ領域内の前記複数の導電層を前記第２のメモリ領域内の前記複数の導電層に接続するブリッジ部と、
    前記第２の方向における前記第１のメモリ領域と前記第２のメモリ領域との間に設けられ、前記ブリッジ部を介して前記複数の導電層に接続され、複数のテラスをそれぞれ有する複数の階段部と、前記複数の階段部の間に設けられた複数の中間部と、を含む引出部と、
    を具備し、
    前記複数の階段部は、前記第１のメモリ領域側から前記第２のメモリ領域側に向かう順に配列された、第１の階段部、第２の階段部、第３の階段部、及び第４の階段部を含み、
    前記複数の中間部は、前記第２の方向における前記第１及び第２の階段部の間に設けられた第１の中間部、前記第２の方向における前記第２及び第３の階段部の間に設けられた第２の中間部、及び前記第２の方向における前記第３及び第４の階段部の間に設けられた第３の中間部を含み、
    前記第２の階段部の前記第１の方向における位置は、前記第１の階段部の前記第１の方向における位置より高く、
    前記第３の階段部の前記第１の方向における位置は、前記第１の階段部の前記第１の方向における位置より低く、前記第４の階段部の前記第１の方向における位置より高い、
    メモリデバイス。
  5. 基板と、
    前記基板の上方で第１の方向に積層された複数の導電層をそれぞれ含み、前記第１の方向と交差し前記基板の表面に対して平行な第２の方向に並んだ第１及び第２のメモリ領域と、
    前記第２の方向における前記第１のメモリ領域と前記第２のメモリ領域との間に設けられ、前記第１のメモリ領域内の前記複数の導電層を前記第２のメモリ領域内の前記複数の導電層に接続するブリッジ部と、
    前記第２の方向における前記第１のメモリ領域と前記第２のメモリ領域との間に設けられ、前記ブリッジ部を介して前記複数の導電層に接続された複数のテラスを有する引出部と、
    を具備し、
    前記引出部は、
    前記第１のメモリ領域側から前記第２のメモリ領域側に向かう順に配列され、それぞれ対応する前記複数のテラスを有する第１のサブ階段、第２のサブ階段、第３のサブ階段及び第４のサブ階段と、
    前記第１の方向における前記第１のサブ階段の下方に設けられ、前記第２の方向に第２のサブ階段と隣り合う第１の部分、前記第１の方向における前記第３のサブ階段の上方に設けられ、前記第２の方向における前記第２のサブ階段と前記第３のサブ階段との間に設けられた第２の部分、及び、前記第１の方向における前記第４のサブ階段の下方に設けられ、前記第２の方向に前記第３のサブ階段と隣り合う第３の部分と、
    を含み、
    前記第１の部分の前記第１の方向における第１の寸法は、前記第３の部分の前記第１の方向における第３の寸法と略等しく、
    前記第２の部分の前記第１の方向における第２の寸法は、前記第１及び第３の寸法より大きい、
    メモリデバイス。
JP2021136962A 2021-08-25 2021-08-25 メモリデバイス Pending JP2023031464A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2021136962A JP2023031464A (ja) 2021-08-25 2021-08-25 メモリデバイス
TW111108027A TW202310367A (zh) 2021-08-25 2022-03-04 記憶體裝置
CN202210215842.3A CN115732470A (zh) 2021-08-25 2022-03-07 存储器装置
US17/654,926 US12127407B2 (en) 2021-08-25 2022-03-15 Memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021136962A JP2023031464A (ja) 2021-08-25 2021-08-25 メモリデバイス

Publications (1)

Publication Number Publication Date
JP2023031464A true JP2023031464A (ja) 2023-03-09

Family

ID=85288107

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021136962A Pending JP2023031464A (ja) 2021-08-25 2021-08-25 メモリデバイス

Country Status (4)

Country Link
US (1) US12127407B2 (ja)
JP (1) JP2023031464A (ja)
CN (1) CN115732470A (ja)
TW (1) TW202310367A (ja)

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5269022B2 (ja) 2010-09-22 2013-08-21 株式会社東芝 半導体記憶装置
JP7134901B2 (ja) 2019-03-04 2022-09-12 キオクシア株式会社 半導体記憶装置の製造方法
JP2021039965A (ja) 2019-08-30 2021-03-11 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
JP2021048187A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置
WO2021189189A1 (en) 2020-03-23 2021-09-30 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
US11569215B2 (en) * 2020-08-31 2023-01-31 Sandisk Technologies Llc Three-dimensional memory device with vertical field effect transistors and method of making thereof
US11631690B2 (en) * 2020-12-15 2023-04-18 Sandisk Technologies Llc Three-dimensional memory device including trench-isolated memory planes and method of making the same
US11676954B2 (en) * 2020-12-28 2023-06-13 Sandisk Technologies Llc Bonded three-dimensional memory devices with backside source power supply mesh and methods of making the same
US12089414B2 (en) * 2021-01-15 2024-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
US11637038B2 (en) * 2021-01-21 2023-04-25 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned lateral contact elements and methods for forming the same
US11450685B2 (en) * 2021-02-11 2022-09-20 Sandisk Technologies Llc Three-dimensional memory device containing bridges for enhanced structural support and methods of forming the same
US11641746B2 (en) * 2021-02-25 2023-05-02 Sandisk Technologies Llc Three-dimensional memory device with peripheral circuit located over support pillar array and method of making thereof
US11991881B2 (en) * 2021-04-09 2024-05-21 Sandisk Technologies Llc Three-dimensional memory device with off-center or reverse slope staircase regions and methods for forming the same
US11688689B2 (en) * 2021-05-06 2023-06-27 Micron Technology, Inc. Electronic devices including stair step structures, and related memory devices, systems, and methods
WO2022257063A1 (en) * 2021-06-10 2022-12-15 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
US12009306B2 (en) * 2021-07-15 2024-06-11 Sandisk Technologies Llc Three-dimensional memory device containing a capped isolation trench fill structure and methods of making the same
US20230057885A1 (en) * 2021-08-19 2023-02-23 Sandisk Technologies Llc Three-dimensional memory device with doped semiconductor bridge structures and methods for forming the same
US20230069307A1 (en) * 2021-08-25 2023-03-02 Sandisk Technologies Llc Three-dimensional memory device with staircase etch stop structures and methods for forming the same

Also Published As

Publication number Publication date
US12127407B2 (en) 2024-10-22
CN115732470A (zh) 2023-03-03
TW202310367A (zh) 2023-03-01
US20230064874A1 (en) 2023-03-02

Similar Documents

Publication Publication Date Title
US11737279B2 (en) Semiconductor memory
TWI737176B (zh) 半導體記憶裝置及其製造方法
US9171623B2 (en) Non-volatile semiconductor memory device
JP2021044397A (ja) 半導体記憶装置
US20210288058A1 (en) Semiconductor memory device
JP2020107673A (ja) 半導体記憶装置
US11729985B2 (en) Semiconductor memory device
JP2020150073A (ja) 半導体記憶装置
US20220223607A1 (en) Semiconductor memory device
CN113809088A (zh) 三维半导体存储器装置
JP2021048189A (ja) 半導体記憶装置
TWI809700B (zh) 半導體記憶裝置
JP2023031464A (ja) メモリデバイス
TWI812333B (zh) 半導體記憶體裝置
US12144181B2 (en) Semiconductor memory
US11973024B2 (en) Semiconductor memory device
JP2020161672A (ja) 半導体記憶装置
TWI834083B (zh) 記憶體元件
US20230079009A1 (en) Memory device
US20240057338A1 (en) Memory device
JP2023038689A (ja) 半導体記憶装置
JP2023044175A (ja) 半導体記憶装置、及び半導体記憶装置の製造方法

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20230106