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JP2022535603A - 封止構造及びその成形方法 - Google Patents

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Abstract

本発明は、封止構造及びその成形方法を開示する。封止構造は、基板及び再配線層を備え、再配線層は、間隔を空けて設けられる複数の金属バンプを含み、少なくとも金属バンプの周縁は、シード層で覆われ、且つ隣接する金属バンプのシード層同士は、互いに離間する。本発明のシード層は、金属特性が安定であり、金属バンプの側壁に対する有効な保護を実現可能であり、金属バンプが酸化腐食して金属間マイグレーションを発生させることを防止する。これにより、チップが漏電して故障することが回避され、封止構造の信頼性が大きく向上する。

Description

関連出願の相互引用
本願は、２０１９年１２月３０日に提出された、出願番号が２０１９１１３９８０１７．６であって発明名称が「封止構造及びその成形方法」である中国特許出願の優先権を要求し、当該出願の全ての内容が引用によって本願に組み込まれる。
本発明は、封止技術分野に関し、特に封止構造及びその成形方法に関する。
集積回路封止プロセスでは、再配線層（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ ｌａｙｅｒ、ＲＤＬ）に複数の金属バンプ（ＢＵＭＰ）が含まれている。金属バンプは、一般的に銅の塊である。銅の塊は、互いの間隔が小さくて約１０～２０ｕｍであり、且つ非常に細くて狭い。一方、銅は、特性が活発であり、酸化及び腐食が発生して無効化しやすい。銅の塊の側壁に有効な保護措置がないと、高温高湿環境において、銅の塊は、酸化及び腐食が発生しやすく、狭い隙間内で金属マイグレーションが発生し、更にチップが漏電して故障してしまう。
本発明の目的は、封止構造及びその成形方法を提供することにある。
上記発明の目的の１つを果たすべく、本発明の一実施形態は、封止構造を提供する。当該封止構造は、基板と、再配線層とを備え、前記再配線層は、間隔を空けて設けられる複数の金属バンプを含み、少なくとも前記金属バンプの周縁は、シード層で覆われ、且つ隣接する前記金属バンプの前記シード層同士は、互いに離間する。
本発明の一実施形態の更なる改良として、前記シード層は、互いに接続される第１シード層と第２シード層と第３シード層とを含み、前記第１シード層は、前記金属バンプの周縁に位置し、前記第２シード層は、前記金属バンプの前記基板から遠く離れる側の表面に位置し、前記第３シード層は、前記基板の上に位置し、且つ隣接する前記第３シード層同士は、互いに離間する。
本発明の一実施形態の更なる改良として、前記第２シード層は、取り囲んで開口を形成することで前記金属バンプを露出させる。
本発明の一実施形態の更なる改良として、前記シード層は、チタン層である。
上記発明の目的の１つを果たすべく、本発明の一実施形態は、封止構造の成形方法を提供する。当該成形方法は、間隔を空けて設けられる複数の金属バンプを含む再配線層をウェハ基板上に形成するステップと、少なくとも前記金属バンプの周縁にシード層を形成するステップと、ウェハ基板をカットして互いに独立する複数の封止構造を形成するステップと、を含み、少なくとも前記金属バンプの周縁にシード層を形成するステップにおいて、隣接する前記金属バンプの前記シード層同士を互いに離間させる。
本発明の一実施形態の更なる改良として、「少なくとも前記金属バンプの周縁にシード層を形成するステップ」は、具体的に、フォトレジストを前記ウェハ基板上に塗布するステップと、露光現像プロセスによって一部の前記フォトレジストを除去することにより、複数の前記金属バンプの間に少なくとも位置する予約フォトレジストを形成するステップと、前記金属バンプの周縁を少なくとも覆うシード層をスパッタリングプロセスによって形成するステップと、前記予約フォトレジストと前記予約フォトレジストに位置するシード層とを除去するステップと、を含む。
本発明の一実施形態の更なる改良として、「露光現像プロセスによって一部の前記フォトレジストを除去することにより予約フォトレジストを形成するステップ」は、具体的に、複数の開孔を有するマスクプレートを前記フォトレジストの上方に置くステップと、光線を前記複数の開孔を通過させて前記フォトレジストに照射することで露光を実施するステップと、現像プロセスによって一部の前記フォトレジストを除去することにより、逆台形を呈する前記予約フォトレジストを形成することと、を含む。
本発明の一実施形態の更なる改良として、「フォトレジストを前記ウェハ基板上に塗布するステップ」は、具体的に、複数の前記金属バンプを被覆する前記フォトレジストを前記ウェハ基板上に塗布するステップを含む。
本発明の一実施形態の更なる改良として、「露光現像プロセスによって一部の前記フォトレジストを除去することにより複数の前記金属バンプの間に少なくとも位置する予約フォトレジストを形成するステップ」は、具体的に、露光現像プロセスによって一部の前記フォトレジストを除去することにより、逆台形を呈する前記予約フォトレジストを形成することを含み、前記予約フォトレジストが第１予約フォトレジスト及び第２予約フォトレジストを含み、前記第１予約フォトレジストを複数の前記金属バンプの間に配置し、前記第２予約フォトレジストを前記金属バンプの前記ウェハ基板から遠く離れる側に配置する。
本発明の一実施形態の更なる改良として、「前記金属バンプの周縁を少なくとも覆うシード層をスパッタリングプロセスによって形成するステップ」は、具体的に、前記金属バンプの周縁と前記第１予約フォトレジストで覆われていないウェハ基板領域と前記第２予約フォトレジストで覆われていない金属バンプ領域と前記予約フォトレジストのウェハ基板から遠く離れる側の表面とを覆うシード層をスパッタリングプロセスによって予約フォトレジストの上方に形成することを含む。
従来技術よりも、本発明の一実施形態は、以下の有利な作用効果を有する。本発明の一実施形態のシード層は、金属特性が安定であり、金属バンプの側壁に対する有効な保護を実現可能であり、金属バンプが酸化腐食して金属間マイグレーションを発生させることを防止する。これにより、チップが漏電して故障することが回避され、封止構造の信頼性が大きく向上する。
本発明の一実施形態の封止構造の模式図である。 本発明の一実施形態の封止構造の成形方法のステップ図である。 本発明の一実施形態の封止構造の成形方法のフローの模式図である。 本発明の一実施形態の封止構造の成形方法のフローの模式図である。 本発明の一実施形態の封止構造の成形方法のフローの模式図である。 本発明の一実施形態の封止構造の成形方法のフローの模式図である。 本発明の一実施形態の封止構造の成形方法のフローの模式図である。 本発明の一実施形態の封止構造の成形方法のフローの模式図である。
以下では、図面に示す具体的な実施形態を組み合わせて本発明を詳細に記述する。しかし、これらの実施形態は、本発明を制限しない。当業者がこれらの実施形態に基づいてなした構造、方法または機能上の変換は、何れも本発明の保護範囲内に含まれる。
本発明の各図示において、図示の便宜上、構造又は一部のサイズが他の構造又は部分に対して誇張されるため、本発明の主題の基本構造を図示するのみに用いられる。
図１は、本発明の一実施形態の封止構造１００の模式図である。
封止構造１００は、基板１０及び再配線層２０を備え、再配線層２０は、間隔を空けて設けられる複数の金属バンプ３０を含み、少なくとも金属バンプ３０の周縁は、シード層４０で覆われ、且つ隣接する金属バンプ３０のシード層４０同士は、互いに離間する。
ここで、再配線層２０は、幾つかの交互に配列される金属層及び絶縁層を含んでもよい。金属層は、一般的に銅層であり、且つ金属層には、間隔を空けて設けられる複数の金属バンプ３０が含まれている。金属バンプ３０は、後続で銅柱、ボールプレースメント等の成形プロセスによって外部接続を実施可能である。幾つかの実施形態では、基板１０を含まず、再配線層２０をそのまま基板としてもよいことが理解できるであろう。
シード層４０は、ＵＢＭ層である。ここで、シード層４０がチタン層であることを例とするが、これに限定されない。
説明すべきことは、「少なくとも金属バンプ３０の周縁は、シード層４０で覆われる」とは、少なくとも金属バンプ３０の側壁にシード層４０を形成することを指し、「隣接する金属バンプ３０のシード層４０同士は、互いに離間する」とは、一部のシード層４０が隣接する金属バンプ３０の隙間に位置し、当該シード層４０が互いに分離することにより、短絡による故障を回避することを指す。
ここで、シード層４０は、金属特性が安定であり、金属バンプ３０の側壁に対する有効な保護を実現可能であり、金属バンプ３０が酸化腐食して金属間マイグレーションを発生させることを防止する。これにより、チップが漏電して故障することが回避され、封止構造の信頼性が大きく向上する。無論、他の実施形態において、シード層４０は、他の領域も覆ってもよい。
本実施形態において、シード層４０は、互いに接続される第１シード層４１と第２シード層４２と第３シード層４３とを含み、第１シード層４１は、金属バンプ３０の周縁に位置し、第２シード層４２は、金属バンプ３０の基板１０から離れる側の表面に位置し、第３シード層４３は、基板１０の上に位置し、且つ隣接する第３シード層４３同士は、互いに離間する。
説明すべきことは、「第３シード層４３は、基板１０の上に位置する」とは、第３シード層４３が基板１０の上方に位置することを指し、第３シード層４３が基板１０に直接接続されることに限定されない。第３シード層４３は、実質的に、第１シード層４１の第２シード層４２から遠く離れる一方端に接続される。
また、本実施形態において、第２シード層４２は、取り囲んで開口Ｓを形成することで金属バンプ３０を露出させる。
つまり、第２シード層４２は、金属バンプ３０の上表面の周縁領域に位置し、金属バンプ３０の上表面の中間領域は、露出領域であり、第２シード層４２は、中間領域を覆っていない。
説明すべきことは、金属バンプ３０は、一般的に銅材料によって作製され、銅の導電性能は、チタンよりも優れる。即ち、金属バンプ３０の導電性能は、第２シード層４２の導電性能よりも優れる。幾つかの実施形態において、後で金属バンプ３０上に銅柱、ボールプレースメント等を形成することで外部接続を実施することも必要である。その際、銅柱、ボールプレースメント等の構造を金属バンプ３０の上面の中間領域に設置すればよい。即ち、銅柱、ボールプレースメント等の構造が金属バンプ３０に直接接続されるようにする。このように、金属バンプ３０と銅柱、ボールプレースメント等の構造との間の信号伝送が有効に向上可能であり、全封止構造１００の性能が向上する。
説明すべきことは、本実施形態の封止構造１００は、他の構造、例えばボールプレースメント、プラスチック封止層等を更に含んでもよい。最終的に成形される封止構造１００は、チップであってもよい。
図２～図８は、本発明の一実施形態の封止構造１００の成形方法の模式図である。
封止構造１００の成形方法は、以下のステップＳ１～Ｓ３を含む。
Ｓ１では、図３に示すように、再配線層２０をウェハ基板２００上に形成する。再配線層２０は、間隔を空けて設けられる複数の金属バンプ３０を含む。
Ｓ２では、図４～図８に示すように、少なくとも金属バンプ３０の周縁にシード層４０を形成する。隣接する金属バンプ３０のシード層４０同士は、互いに離間させる。
Ｓ３では、ウェハ基板２００をカットすることにより、互いに独立する複数の封止構造１００を形成する。
ここで、スパッタリング、フォトリソグラフィ、電気めっき及びエッチングプロセスを順次採用して再配線層２０の成形を完了してもよい。
本実施形態のシード層４０は、金属特性が安定であり、金属バンプ３０の側壁に対する有効な保護を実現可能であり、金属バンプ３０が酸化腐食して金属間マイグレーションを発生させることを防止する。これにより、チップが漏電して故障することが回避され、封止構造１００の信頼性が大きく向上する。
本実施形態において、「少なくとも金属バンプ３０の周縁にシード層４０を形成するステップ」は、具体的に、
図４に示すように、ウェハ基板２００上にフォトレジスト３００を塗布することと、
図５及び図６に示すように、露光現像プロセスによって一部のフォトレジスト３００を除去することで予約フォトレジスト３０１を形成することとを含む。予約フォトレジスト３０１は、少なくとも複数の金属バンプ３０の間に位置する。
具体的に、当該ステップは、
図５に示すように、複数の開孔４０１を有するマスクプレート４００をフォトレジスト３００上に置くことと、
光線を複数の開孔４０１を通過させてフォトレジスト３００に照射することで露光を実施することと、
図６に示すように、現像プロセスによって一部のフォトレジスト３００を除去することにより、逆台形を呈する予約フォトレジスト３０１を形成することと、を含む。
ここで、露光現像プロセスによってフォトレジスト３００においてパターン化転写を実施することで、フォトレジスト３００における必要のない部分を除去し、必要のある部分を残してもよい。
説明すべきことは、「逆台形」とは、ウェハ基板２００から遠く離れるところからウェハ基板２００に近接するところへの方向（即ち、上から下へ）において、予約フォトレジスト３０１が逆台形を呈することを指す。即ち、予約フォトレジスト３０１の上端サイズは、下端サイズよりも大きい。
本実施形態において、ウェハ基板２００上に塗布されたフォトレジスト３００は、複数の金属バンプ３０を被覆する。その際、露光現像後の予約フォトレジスト３０１は、第１予約フォトレジスト３０１ａ及び第２予約フォトレジスト３０１ｂを含み、第１予約フォトレジスト３０１ａは、複数の金属バンプ３０の間に位置し、第２予約フォトレジスト３０１ｂは、金属バンプ３０のウェハ基板１００から遠く離れる側に位置し、即ち、第２予約フォトレジスト３０１ｂは、金属バンプ３０の上面に位置し、且つ第１予約フォトレジスト３０１ａ及び第２予約フォトレジスト３０１ｂは、何れも逆台形を呈する。
無論、他の実施形態において、第１予約フォトレジスト３０１ａのみを形成してもよい。
露光現像過程を制御することによって予約フォトレジスト３０１を逆台形を呈させてもよいことが理解できるであろう。例えば、マスクプレート４００上の開孔４０１の形状及び位置、マスクプレート４００の置き位置、照射光線の角度、エネルギーの大きさ等を制御することにより、露光現像後の予約フォトレジスト３０１の形状を制御する。
図７に示すように、金属バンプ３０の周縁を少なくとも覆うシード層４０を、スパッタリングプロセスによって形成する。
具体的に、シード層４０は、金属バンプ３０の周縁と、第１予約フォトレジスト３０１ａで覆われていないウェハ基板２００領域Ａと、第２予約フォトレジスト３０２ａで覆われていない金属バンプ３０領域Ｂと、予約フォトレジスト３０１のウェハ基板２００から遠く離れる側の表面Ｃとを覆う。
説明すべきことは、予約フォトレジスト３０１が逆台形を呈するため、予約フォトレジスト３０１の側壁が傾斜状を呈し、スパッタリングプロセスによって当該傾斜状の側壁にシード層４０を成形することができない。つまり、そのときに形成されるシード層４０は、非連続的である。
図８に示すように、予約フォトレジスト３０１と、予約フォトレジスト３０１に位置するシード層４０とを除去する。
その際、予約フォトレジスト３０１は、その上方に位置するシード層４０とともに除去される。
つまり、その際、金属バンプ３０の周縁と、第１予約フォトレジスト３０１ａで覆われていないウェハ基板２００領域Ａと、第２予約フォトレジスト３０２ａで覆われていない金属バンプ３０領域Ｂでのシード層４０が残される一方、予約フォトレジスト３０１のウェハ基板２００から遠く離れる側の表面Ｃのシード層４０は、予約フォトレジスト３０１とともに除去される。
本実施形態では、逆台形の予約フォトレジスト３０１を形成することにより、以下のメリットを有することが理解できるであろう。
（１）予約フォトレジスト３０１が隣接する金属バンプ３０の間に直接形成され、後で隣接する金属バンプ３０の間に形成されるシード層４０（ここで、第３シード層４３を指す）は、直接分離しており、第３シード層４３に対するエッチング切れ操作を省く。
（２）隣接する金属バンプ３０間の第１予約フォトレジスト３０１ａは、逆台形を呈して、隣接する金属バンプ３０間の狭い隙間に適する。
（３）形成されたシード層４０が非連続であるため、予約フォトレジスト３０１を除去する際に、必要のないシード層４０を一緒に直接除去可能であり、便利且つ迅速である。
無論、ウェハレベル成形プロセスでは、ボールプレースメント、プラスチック封止層等も形成してもよく等、最終的に成形される封止構造１００は、チップであってもよい。
以上のように、本実施形態のシード層４０は、金属特性が安定であり、金属バンプ３０の側壁に対する有効な保護を実現可能であり、金属バンプ３０が酸化腐食して金属間マイグレーションを発生させることを防止する。これにより、チップが漏電して故障することが回避され、封止構造の信頼性が大きく向上する。また、シード層４０の成形過程は、簡単且つ迅速である。
理解すべきことは、本明細書が実施形態で記述されたが、各実施形態が１つの独立する技術案のみを含むとは限らず、明細書のこのような記述方式が単に明瞭にするために用いられる。当業者は、明細書を１つの全体としてすべきである。各実施形態における技術案は、適切に組み合わせられて当業者で理解され得る他の実施形態を形成可能である。
上述した一連の詳細な説明は、本発明の実現可能な実施形態の具体的な説明にすぎず、本発明の保護範囲を制限するために用いられるものではない。本発明の要旨・精神を逸脱せずになされた均等な実施形態又は変更は、何れも本発明の保護範囲内に含まれるべきである。

Claims (10)

  1. 封止構造であって、
    基板と、再配線層とを備え、
    前記再配線層は、間隔を空けて設けられる複数の金属バンプを含み、少なくとも前記金属バンプの周縁は、シード層で覆われ、且つ隣接する前記金属バンプの前記シード層同士は、互いに離間することを特徴とする封止構造。
  2. 前記シード層は、互いに接続される第１シード層と第２シード層と第３シード層とを含み、前記第１シード層は、前記金属バンプの周縁に位置し、前記第２シード層は、前記金属バンプの前記基板から遠く離れる側の表面に位置し、前記第３シード層は、前記基板の上に位置し、且つ隣接する前記第３シード層同士は、互いに離間することを特徴とする請求項１に記載の封止構造。
  3. 前記第２シード層は、取り囲んで開口を形成することで前記金属バンプを露出させることを特徴とする請求項２に記載の封止構造。
  4. 前記シード層は、チタン層であることを特徴とする請求項１に記載の封止構造。
  5. 封止構造の成形方法であって、
    間隔を空けて設けられる複数の金属バンプを含む再配線層をウェハ基板上に形成するステップと、
    少なくとも前記金属バンプの周縁にシード層を形成するステップと、
    ウェハ基板をカットして互いに独立する複数の封止構造を形成するステップと、を含み、
    少なくとも前記金属バンプの周縁にシード層を形成するステップにおいて、隣接する前記金属バンプの前記シード層同士を互いに離間させることを特徴とする封止構造の成形方法。
  6. 少なくとも前記金属バンプの周縁にシード層を形成するステップは、
    フォトレジストを前記ウェハ基板上に塗布するステップと、
    露光現像プロセスによって一部の前記フォトレジストを除去することにより、複数の前記金属バンプの間に少なくとも位置する予約フォトレジストを形成するステップと、
    前記金属バンプの周縁を少なくとも覆うシード層をスパッタリングプロセスによって形成するステップと、
    前記予約フォトレジストと前記予約フォトレジストに位置するシード層とを除去するステップと、を含むことを特徴とする請求項５に記載の成形方法。
  7. 露光現像プロセスによって一部の前記フォトレジストを除去することにより予約フォトレジストを形成するステップは、
    複数の開孔を有するマスクプレートを前記フォトレジスト上に置くステップと、
    光線を前記複数の開孔を通過させて前記フォトレジストに照射することで露光を実施するステップと、
    現像プロセスによって一部の前記フォトレジストを除去することにより、逆台形を呈する前記予約フォトレジストを形成することと、を含むことを特徴とする請求項６に記載の成形方法。
  8. フォトレジストを前記ウェハ基板上に塗布するステップは、
    複数の前記金属バンプを被覆する前記フォトレジストを前記ウェハ基板上に塗布するステップを含むことを特徴とする請求項６に記載の成形方法。
  9. 露光現像プロセスによって一部の前記フォトレジストを除去することにより複数の前記金属バンプの間に少なくとも位置する予約フォトレジストを形成するステップは、
    露光現像プロセスによって一部の前記フォトレジストを除去することにより、逆台形を呈する前記予約フォトレジストを形成することを含み、前記予約フォトレジストが第１予約フォトレジスト及び第２予約フォトレジストを含み、前記第１予約フォトレジストを複数の前記金属バンプの間に配置し、前記第２予約フォトレジストを前記金属バンプの前記ウェハ基板から遠く離れる側に配置することを特徴とする請求項８に記載の成形方法。
  10. 前記金属バンプの周縁を少なくとも覆うシード層をスパッタリングプロセスによって形成するステップは、
    前記金属バンプの周縁と前記第１予約フォトレジストで覆われていないウェハ基板領域と前記第２予約フォトレジストで覆われていない金属バンプ領域と前記予約フォトレジストのウェハ基板から遠く離れる側の表面とを覆うシード層をスパッタリングプロセスによって形成することを含むことを特徴とする請求項９に記載の成形方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111146170A (zh) * 2019-12-30 2020-05-12 颀中科技（苏州）有限公司 封装结构及其成型方法
US11749668B2 (en) * 2021-06-09 2023-09-05 STATS ChipPAC Pte. Ltd PSPI-based patterning method for RDL
CN115189663B (zh) * 2022-09-13 2022-12-13 深圳新声半导体有限公司 一种滤波器模组的封装方法及结构
CN116403989B (zh) * 2023-06-08 2023-09-15 深圳和美精艺半导体科技股份有限公司 Ic基板、制备方法及应用其的电子封装件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000188305A (ja) * 1998-12-22 2000-07-04 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2006310426A (ja) * 2005-04-27 2006-11-09 Rohm Co Ltd 半導体チップの電極構造およびその形成方法ならびに半導体チップ
DE102007040833A1 (de) * 2007-08-29 2009-03-05 Fupo Electronics Corp. Verfahren zur Herstellung der Metallschichten von elastischen Kontakthöckern
JP2015162583A (ja) * 2014-02-27 2015-09-07 シーメンス アクチエンゲゼルシヤフトＳｉｅｍｅｎｓ Ａｋｔｉｅｎｇｅｓｅｌｌｓｃｈａｆｔ Ｕｂｍ構造を備えた電極とその製造方法
JP2016181555A (ja) * 2015-03-23 2016-10-13 日本電気株式会社 バンプ構造とバンプ接合構造およびバンプ製造方法
US20190181115A1 (en) * 2017-12-08 2019-06-13 Dialog Semiconductor (Uk) Limited Wafer Level Molded PPGA (Pad Post Grid Array) for Low Cost Package

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4920330B2 (ja) * 2006-07-18 2012-04-18 ソニー株式会社 実装構造体の実装方法、発光ダイオードディスプレイの実装方法、発光ダイオードバックライトの実装方法および電子機器の実装方法
US7982311B2 (en) * 2008-12-19 2011-07-19 Intel Corporation Solder limiting layer for integrated circuit die copper bumps
US8710680B2 (en) * 2010-03-26 2014-04-29 Shu-Ming Chang Electronic device package and fabrication method thereof
WO2011123717A1 (en) * 2010-03-31 2011-10-06 Georgia Tech Research Corporation Interconnect structures and methods of making the same
DE102012219622B4 (de) * 2012-10-26 2022-06-30 Robert Bosch Gmbh Mikrotechnologisches Bauelement mit Bondverbindung
CN103700679A (zh) * 2013-12-24 2014-04-02 颀中科技（苏州）有限公司 凸块生长制程的保护方法
JP7111457B2 (ja) * 2017-10-27 2022-08-02 新光電気工業株式会社 半導体装置及びその製造方法
CN111146170A (zh) * 2019-12-30 2020-05-12 颀中科技（苏州）有限公司 封装结构及其成型方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000188305A (ja) * 1998-12-22 2000-07-04 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2006310426A (ja) * 2005-04-27 2006-11-09 Rohm Co Ltd 半導体チップの電極構造およびその形成方法ならびに半導体チップ
DE102007040833A1 (de) * 2007-08-29 2009-03-05 Fupo Electronics Corp. Verfahren zur Herstellung der Metallschichten von elastischen Kontakthöckern
JP2015162583A (ja) * 2014-02-27 2015-09-07 シーメンス アクチエンゲゼルシヤフトＳｉｅｍｅｎｓ Ａｋｔｉｅｎｇｅｓｅｌｌｓｃｈａｆｔ Ｕｂｍ構造を備えた電極とその製造方法
JP2016181555A (ja) * 2015-03-23 2016-10-13 日本電気株式会社 バンプ構造とバンプ接合構造およびバンプ製造方法
US20190181115A1 (en) * 2017-12-08 2019-06-13 Dialog Semiconductor (Uk) Limited Wafer Level Molded PPGA (Pad Post Grid Array) for Low Cost Package

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